KR20150057516A - 반도체 패키지 제조방법 - Google Patents

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Abstract

반도체 패키지 표면을 평탄화 하는 공정을 포함하는 반도체 패키지 제조방법이 개시된다. 본 발명의 실시예에 따른 반도체 패키지 제조방법은 반도체 칩과, 반도체 칩 상의 신호패드와 전기적으로 연결되는 배선층을 포함하는 반도체 패키지의 배선층 상에 절연층을 형성하고, 절연층의 표면이 배선층의 단차에 의해 굴곡이 형성되는 것을 방지하기 위하여 별도의 평탄화 공정을 포함한다.

Description

반도체 패키지 제조방법{Method of manufacturing Semiconductor package}
본 발명은 반도체 패키지 제조방법에 관한 것으로, 더욱 상세하게는 반도체 패키지 표면을 평탄화 하는 공정을 포함하는 반도체 패키지 제조방법에 관한 것이다.
현재의 전자제품 시장은 휴대용으로 급격히 확대되고 있다. 휴대용 전자제품에 실장되는 부품들은 경박단소화 되어야 한다. 부품들의 경박단소화를 위해서, 실장 부품인 반도체 패키지의 개별 크기를 줄이는 기술, 다수개의 개별 반도체 칩들을 원 칩(one chip)화 하는 SOC(System On Chip)기술 및 다수 개의 개별 반도체 칩들을 하나의 패키지로 집적하는 SIP(System In Package)기술들이 필요하다.
시스템 패키지(System In Package; SIP)는 반도체 다이(Semiconductor die)와 같은 고밀도 집적 회로들을 모듈화하기 위한 패키지로서, 실장 공간의 확보가 어려운 휴대용 단말기 등에 응용되고 있으나, 근래에는 다양하게 응용되고 있다.
상술한 시스템 패키지는 크게 반도체 다이를 적층하여 와이어 본딩으로 접속하는 와이어 본딩(Wire bonding) 형과, 박형화된 패키지를 적층하는 패키지 온 패키지(Package on package) 형과, 실리콘 칩에 관통 비아(Via)를 형성해서 접속하는 관통 비아형과, 웨이퍼 레벨(Wafer level)의 CSP(Chip size package)를 수지 기판 내부에 내장하는 기판 내장형 등으로 구분할 수 있다.
박형화된 반도체 패키지는 칩의 표면에 금속배선과 절연층을 형성하는 것이 보통이다. 이 때 반도체 패키지의 표면에는 작게는 5 내지 10 마이크로미터 정도의 단차구조가 형성된다.
그러나 동작 특성상 반도체 칩의 회로면이 외부로 노출되는 센서 디바이스 등의 반도체 패키지는 표면에 단차구조가 형성되면 외관 불량으로 처리된다. 특히, 지문인식센서 등과 같이 제약사항에 민감한 센서제품들의 반도체 패키지는 표면을 평탄화 할 수 있는 기술이 요구된다.
공개특허공보 제 특2001-0094035호에는 반도체 패키지 및 그의 제조방법으로서, 팬-아웃 형태의 반도체 패키지를 개시하고 있다.
공개특허공보 특2001-0094035호(2001. 10. 31. 공개)
본 발명의 실시예는 반도체 패키지 표면을 평탄화하여 다양한 제품군의 요구조건을 만족시킬 수 있는 반도체 패키지 제조방법을 제공하고자 한다.
또한, 박형의 반도체 패키지를 만들면서도 표면을 평탄화할 수 있는 반도체 패키지 제조방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 반도체 칩과, 반도체 칩 상의 신호패드와 전기적으로 연결되는 배선층을 포함하는 반도체 패키지 제조방법에 있어서, 상기 배선층 상에 절연층을 형성하고, 상기 절연층의 표면이 상기 배선층의 단차에 의해 굴곡이 형성되는 것을 방지하기 위하여 별도의 평탄화 공정을 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 평탄화 공정은, 상기 배선층 상에 필름을 적층하고, 상기 필름의 표면을 롤러로 가압하는 라미네이션 공정을 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 라미네이션 공정 후에 가열과 함께 상부금형과 하부금형의 상대적 움직임으로 상기 필름을 가압하여 상기 필름이 상기 배선층 상에 부착되는 열압착 공정을 더 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 배선층은 제1절연층 상에 형성되고, 상기 배선층 상에는 제2절연층이 형성되며, 상기 필름은 상기 제2절연층 상에 부착되는 반도체 패키지 제조방법이 제공될 수 있다.
상기 평탄화 공정은, 상기 배선층 상에 레진을 적층하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 반도체 패키지는 스핀테이블에 고정되고, 상기 스핀테이블의 회전에 의해 상기 레진이 상기 배선층 상에 평평하게 덮히는 반도체 패키지 제조방법이 제공될 수 있다.
상기 배선층은 제1절연층 상에 형성되고, 상기 배선층 상에는 제2절연층이 형성되며, 상기 레진층은 상기 제2절연층 상에 부착되는 반도체 패키지 제조방법이 제공될 수 있다.
상기 배선층은 제1절연층 상에 형성되고, 상기 배선층 상에는 제2절연층이 형성되며, 상기 평탄화 공정은 상기 제2절연층 상에 제3절연층을 적층하는 반도체 패키지 제조방법이 제공될 수 있다.
본 발명의 실시예에 따른 반도체 패키지 제조방법은 표면의 단차구조를 제거하는 평탄화 공정을 포함함으로써 센서 디바이스 등의 요구조건을 만족시킬 수 있다.
또한, 박형의 반도체 패키지를 유지하면서도 반도체 패키지의 표면을 평탄화할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 평탄화 공정을 실시하지 않은 상태를 나타내는 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 평탄화 공정을 나타내는 도면으로,
도 3은 필름을 부착한 상태를 나타내는 도면이고, 도 4는 라미네이션 공정을 나타내는 도면이며, 도 5는 열압착 공정을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 평탄화 공정을 실시한 후의 상태를 나타내는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 평탄화 공정을 나타내는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 평탄화 공정을 실시한 후의 상태를 나타내는 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 평탄화 공정을 실시한 후의 상태를 나타내는 도면이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시 형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
반도체 칩 상부에 형성된 수평배선을 비아홀(Via hole)과 같은 수직배선을 통하여 반도체 패키지 하부에 있는 솔더 범프(Solder bump)와 같은 외부 단자에 전기적으로 연결할 수 있는 기술을 팬-아웃 패키지(Fan-out Package)라 한다. 이하, 본 발명의 실시예에 따른 반도체 패키지 제조방법은 팬-아웃(Fan-out) 타입의 반도체 패키지를 일 예로 들어 설명하지만, 그 외의 패키지 타입들(예를 들어, 팬-인(Fan-in) 타입)에도 본 발명의 평탄화 공정을 적용할 수 있음을 밝혀둔다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이다.
반도체 패키지(1)는 절연프레임(100), 반도체 칩(200), 배선층(320), 외부 연결단자(400) 및 봉지재(500)를 포함할 수 있다.
절연프레임(100)은 플라스틱이나 고분자 수지 등을 사용한 절연패널로부터 형성된다. 절연프레임(100)은 반도체 칩(200)을 안착시키기 위하여 중앙에 개구부(110)가 마련되며, 개구부(110) 주변에 수직 방향으로 관통하는 비아홀(121)이 마련된다. 개구부(110)는 반도체 칩(200)이 안착되는 부분으로서 반도체 칩(200)의 사이즈보다 큰 것이 바람직하다. 이 때 사이즈는 반도체 칩(200)의 너비를 의미한다. 한편, 절연프레임(100)의 두께는 개구부(110)에 안착되는 반도체 칩(200)의 두께에 상응하며, 반도체 칩(200)의 두께보다 클 필요가 없고, 필요에 따라 일면을 연마하여 반도체 칩(200)의 두께보다 작게 할 수도 있다.
절연프레임(100)은 반도체 칩(200)을 지지하기 위한 지지부로 이용된다. 또한, 반도체 패키지의 크기를 반도체 칩(200)의 사이즈와 유사한 형태로 감소시키고, 개별 반도체 패키지의 수직 적층을 가능하게 하여, 복수의 반도체 패키지들을 시스템적으로 일체화시킨 다양한 반도체 모듈을 구현할 수 있게 한다.
도전부(120)는 반도체 칩(200)을 외부와 전기적으로 연결하기 위한 것으로, 배선층(320)과 외부 연결단자(400) 사이에 마련될 수 있다. 도전부는 절연프레임(100)의 비아홀(121)을 포함한다. 도전부(120)의 비아홀(121)은 반도체 칩(200)의 상하 방향으로 전기 신호를 전달하기 위한 통로로 사용되고, 필요에 따라 복수가 형성되거나 그 위치를 달리할 수도 있다. 비아홀(121)에는 도전성 페이스트 등의 도전성 충진재(122)가 충진될 수 있다. 그 외에도 도전부(120)는 TSV(through silicon via)와 같은 관통 전극을 포함한다.
보다 원활한 접속을 위해서는 도전부(120)의 일 단이 절연프레임(100)의 상면보다 높게 형성되는 것이 바람직하지만, 반드시 이에 한정될 필요는 없다. 도전부(120)는 일 단 또는 양 단에 패드를 형성할 수 있다. 패드는 금속을 포함하는 도전성 물질을 사용할 수 있으며 도전부(120)에 전기적 신호를 보다 용이하게 전달하기 위하여 사용될 수 있다. 또한 패드는 별도의 부재가 부착될 수 있으며, 도전부(120)와 일체로 형성되는 것도 가능하다.
외부 연결단자(400)는 도전부(120)의 일 단에 연결되어 외부 기판(미도시) 또는 다른 반도체 패키지 등과 반도체 칩(200)을 전기적으로 연결하기 위한 것이다. 즉, 도전부(120)의 일단은 배선층(320)과 연결되고 타단은 외부 연결단자(400)와 연결되게 되는 것을 포함한다. 도 1에는 외부 연결단자(400)의 일 예로 솔더 볼을 도시하였지만, 솔더 범프 등을 포함한다. 또한, 외부 연결단자(400)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
절연프레임(100)의 개구부(110)에 반도체 칩(200)이 배치되고, 절연프레임(100)과 반도체 칩(200)의 주변이 봉지재(500)에 의해 몰딩되어, 절연프레임(100)과 반도체 칩(200)을 일체화시킨다. 또한, 절연프레임(100)의 개구부(110) 내면과 반도체 칩(200) 측면은 서로 이격되어 소정의 공간을 형성할 수 있으며, 봉지재(500)는 상기 소정의 공간 내에 충진되어 반도체 칩(200)의 측면에 강한 지지력을 부여할 수 있다. 또한 봉지재(500)는 도전부(120)가 외부와 전기적으로 연결이 가능하도록 하기 위해 도전부(120)의 제1단부(125) 및 제2단부(126)를 노출한다.
봉지재(500)는 반도체 칩(200) 및/또는 도전부(120)를 밀봉할 수 있다. 예를 들어, 봉지재(500)는 도전부(120)와 반도체 칩(200)사이의 공간을 충진할 수 있으며, 상호 이격되어 위치하는 도전부(120) 사이의 공간을 충진할 수 있다. 또한, 봉지재(500)는 도전부(120)의 측벽이 외부로 노출되지 않도록 밀봉할 수 있다. 봉지재(500)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
절연프레임(100)의 제1면(101)과 반도체 칩(200)의 활성영역(210)에는 반도체 칩(200)의 신호패드(220) 및 도전부(120)의 제1단부(125)을 노출시키는 제1절연층(310)이 형성되고, 제1절연층(310) 표면에는 신호패드(220) 및 도전부(120)와 전기적으로 연결되는 배선층(320)이 형성된다. 이 배선층(320)은 예를 들어 금속 배선의 재배치 공정으로 형성할 수 있을 것이다. 배선층(320)은 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 배선층(320)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 제1 반도체 칩(110)에 접착되는 경우를 포함한다.
배선층(320)의 표면에는 다시 제2절연층(330)이 형성된다. 제2절연층(330)은 배선층(320)을 외부로부터 보호할 수 있다. 도 1에는 절연층이 제1절연층(310)과 제2절연층(330)으로 구성되어 있으나, 필요에 따라 제1절연층(310)이 생략되거나 제2절연층(330)이 생략될 수 있다.
절연프레임(100), 반도체 칩(200), 및 봉지재(500)는 일체화되어 하나의 구조체를 이루고 있으며, 제조 프로세스 중에 상면을 연마하면 전체적인 두께가 최소화될 수 있다. 이 때 반도체 칩(200)의 비활성면(보통 활성영역의 반대 방향 면의 의미한다.)을 연마하는 것이 바람직하다. 개구부(110)에는 전술한 반도체 칩(200) 대신 표면실장형 수동소자가 배치될 수 있다. 경우에 따라서는 반도체 칩과 함께 다른 반도체 칩 또는 표면실장형 수동소자가 더 배치될 수도 있다.
본 발명의 실시예에 따른 반도체 패키지(1)는 단일 패키지로서 이용될 수 있을 뿐만 아니라, 동일한 형태 또는 상이한 형태의 다른 패키지와 수직 적층에 의하여 복합 구조의 패키지로 활용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 평탄화 공정을 실시하지 않은 상태를 나타내는 단면도이다. 도 1과 달리 평탄화 공정을 거치기 전에는 제2절연층(330)의 표면이 평평하지 않고 단차가 형성되는 것을 알 수 있다. 이는 배선층(320)이 형성될 때 단차가 필연적으로 형성될 수밖에 없는데, 박형의 반도체 패키지(1)를 만들기 위해서는 제2절연층(330)의 두께가 얇을 수밖에 없기 때문이다. 따라서 제2절연층(330)의 표면은 배선층(320)의 단차를 따라 미세한 단차를 형성하게 된다.
그러나 동작 특성상 회로면이 외부로 노출되는 센서 디바이스들의 반도체 패키지(1)는 표면에 단차 구조가 있는 경우 외관 불량으로 처리된다. 특히, 지문인식센서 등과 같이 이러한 제약사항에 민감한 센서 제품들의 패키징을 위해서는 반도체 패키지(1)의 표면을 평탄하게 하는 기술이 요구되는 실정이다. 본 발명의 실시예에 따른 평탄화 공정은 주로 센서 제품군에 적용될 가능성이 크지만, 다른 제품군에도 폭넓게 적용할 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지 제조방법은 반도체 패키지(1)의 표면을 평평하게 하는 평탄화 공정을 포함한다. 도 3 내지 도 5는 본 발명의 일 실시예에 따른 평탄화 공정을 나타내는 도면으로, 도 3은 제2절연층(330)을 부착한 상태를 나타내는 도면이고, 도 4는 라미네이션 공정을 나타내는 도면이며, 도 5는 열압착 공정을 나타내는 도면이다.
본 발명의 일 실시예에 따른 평탄화 공정은 라미네이션 공정과 열압착 공정을 위해 흡착테이블(720) 상에 제품을 흡착시킨다. 흡착테이블(720)에 견고하게 고정하기 위해 제품은 접착층(610)을 통해 캐리어(600)에 부착 고정될 수 있다. 흡착테이블(720)은 진공라인(721)이 마련되어 캐리어(600)를 흡착 고정하고, 진공압력이 작용하는 면적을 넓히기 위하여 진공공간(722)이 마련될 수 있다.
도 3은 배선층(320) 상에 제2절연층(330)이 덮인 상태를 도시한다. 이 때, 제2절연층(330)의 표면은 배선층(320)의 굴곡에 따라 단차가 형성된다. 또한, 제2절연층(330) 상에는 필름(340)이 부착된다. 필름(340)은 에폭시(Epoxy) 수지에 실리카(Silica filler)를 혼합하여 제조할 수 있으나, 이에 한정되지는 않는다. 필름(340)은 얇은 박판이므로 제2절연층(330)의 표면 단차를 커버하지 못하고 필름(340)의 표면 역시 단차가 형성된다.
도 4는 라이네이션(Lamination) 공정을 나타내는 것으로, 흡착테이블(720)이 캐리어(600)를 흡착 고정한 상태에서 필름(340)을 롤러(710)가 압력을 가하면서 펴는 공정을 나타낸다. 필름(340)의 단차를 없애고 표면을 평평하게 하기 위한 공정 방법의 일 예로, 60~100도 정도의 온도로 가열한 후 일정 압력으로 롤러(710)를 가압할 수 있다. 도 4에 도시된 바와 같이, 롤러(710)가 지나간 자리는 필름(340)의 표면이 평평해 진 것을 확인할 수 있다. 라미네이션 공정은 필요에 따라 복수 번 반복할 수 있다.
도 5는 열압착 공정을 나타내는 것으로, 상부금형(730)과 하부금형(740) 사이에 제품을 넣고 상부금형(730)과 하부금형(740)의 상대적 움직에 의해 가압한다. 이 때, 상부금형(730) 또는 하부금형(740)의 내부에는 가열부가 존재할 수 있다. 일 예로, 전기저항에 의해 열을 발생시키는 열선(731)이 설치될 수 있다. 본 발명의 실시예는 상부금형(730)으로 제품을 가압하고, 상부금형(730)에 가열부가 마련되는 것을 도시하였지만, 이와 달리 하부금형(740)으로 제품을 가압하거나, 하부금형(740)에 가열부가 마련되는 것을 포함한다.
상부금형(730)은 130 내지 170도 정도의 온도로 필름(340)을 가열하면서 라미네이션 공정의 가압력 보다 큰 압력으로 필름(340)을 가압하게 된다. 필름(340)은 고온 고압에 의하여 용융되었다가 경화되는 과정에서 제2절연층(330)에 견고하게 부착될 수 있다. 열압착 공정은 필름(340)의 화학적 변화가 충분히 이루어질 수 있도록 1시간 정도의 여유를 두고 진행될 수 있다.
도 6은 본 발명의 일 실시예에 따른 평탄화 공정을 실시한 후의 상태를 나타내는 단면도이다. 도 2와 비교할 때 같은 두께를 유지하면서도 표면이 평탄화된 것을 확인할 수 있다. 도 6에서 단위 패키지 단위로 절단하고 접착층(610)을 분리하면 완성된 제품으로 출고될 수 있다.
이상에서는 라미네이션 공정과 열압착 공정을 모두 실시하는 것으로 본 발명의 실시예를 설명하였다. 그러나 제품의 요구되는 평탄화 정도에 따라 두 공정 중 어느 하나의 공정만을 실시할 수도 있을 것이다.
도 7은 본 발명의 다른 실시예에 따른 평탄화 공정을 나타내는 도면이다. 본 발명의 다른 실시예에 따른 평탄화 공정은 레진층(350) 형성공정을 위해 스핀테이블(800) 상에 제품을 흡착시킨다. 스핀테이블(800)에 견고하게 고정하기 위해 제품은 접착층(610)을 통해 캐리어(600)에 부착 고정될 수 있다. 스핀테이블(800)은 진공라인(820)이 마련되어 캐리어(600)를 흡착 고정하고, 진공압력이 작용하는 면적을 넓히기 위하여 진공공간(830)이 마련될 수 있다. 또한, 스핀테이블(800)은 회전축(810)에 의해 회전하여 스핀테이블(800)에 고정된 대상체의 표면에 원심력을 발생시킬 수 있다. 도 7에서는 진공흡착에 의하여 캐리어(620)를 고정하는 것을 도시하였지만, 이와 달리 접착 또는 기계적 방법에 의하여 고정하는 것을 포함한다.
도 7은 배선층(320) 상에 제2절연층(330)이 덮인 상태를 도시한다. 이 때, 제2절연층(330)의 표면은 배선층(320)의 굴곡에 따라 단차가 형성된다. 표면의 단차를 없애기 위하여 레진(Resin)(350)을 코팅한다. 레진(350)은 유기화합물 및 그 유도체로 이루어진 비결정성 고체 또는 반고체를 의미하며, 에폭시 수지와 무발포 우레탄 수지를 포함한다. 레진(350)은 도 7과 같이 유동성이 큰 상태로 제2절연층(330) 상에 주입된다. 이후, 스핀테이블(800)이 회전하여 원심력에 의해 레진층(350)이 제2절연층(330) 상에 고르게 코팅된다.
도 8은 본 발명의 다른 실시예에 따른 평탄화 공정을 실시한 후의 상태를 나타내는 단면도이다. 도 2와 비교할 때 같은 두께를 유지하면서도 표면이 평탄화된 것을 확인할 수 있다. 도 8에서 단위 패키지 단위로 절단하고 접착층(610)을 분리하면 완성된 제품으로 출고될 수 있다.
이상 본 발명의 일 실시예와 다른 실시예에 따른 평탄화 공정을 설명하면서, 제2절연층(330)이 적층된 이후에 평탄화 공정이 실시되는 것을 설명하였다. 그러나 필름(340)과 레진(350)의 성질이 절연성을 가진다면 제2절연층(330)을 생략하고 평탄화 공정을 실시하는 것도 가능하다.
도 9는 본 발명의 또 다른 실시예에 따른 평탄화 공정을 실시한 후의 상태를 나타내는 도면이다. 본 발명의 또 다른 실시예에 따른 평탄화 공정은 제2절연층(330) 상에 제3절연층(360)을 적층하는 것을 포함한다. 도 9는 배선층(320) 상에 제2절연층(330)이 덮인 상태를 도시한다. 이 때, 제2절연층(330)의 표면은 배선층(320)의 굴곡에 따라 단차가 형성된다. 이 때 제2절연층(330)의 표면 단차는 배선층(320)의 단차에 비하여 완만한 단차를 형성한다. 따라서 하나의 절연층(360)을 추가함으로써 평평한 표면을 얻을 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
1: 반도체 패키지, 100: 절연프레임,
101: 제1면, 102: 제2면,
110: 개구부, 120: 도전부,
121: 비아홀, 122: 도전성 충진재,
123: 제1패드, 124: 제2패드,
125: 제1단부, 126: 제2단부,
200: 반도체 칩, 210: 활성영역,
220: 신호패드, 310: 제1절연층,
320: 배선층, 330: 제2절연층,
340: 필름, 350: 레진층,
360: 제3절연층, 400: 외부 연결단자,
410: 노출부, 500: 봉지재,
600: 캐리어, 610: 접착층,
710: 롤러, 720: 흡착테이블,
730: 상부금형, 740: 하부금형,
800: 스핀테이블,

Claims (8)

  1. 반도체 칩과, 반도체 칩 상의 신호패드와 전기적으로 연결되는 배선층을 포함하는 반도체 패키지 제조방법에 있어서,
    상기 배선층 상에 절연층을 형성하고,
    상기 절연층의 표면이 상기 배선층의 단차에 의해 굴곡이 형성되는 것을 방지하기 위하여 별도의 평탄화 공정을 포함하는 반도체 패키지 제조방법.
  2. 제1항에 있어서,
    상기 평탄화 공정은,
    상기 배선층 상에 필름을 적층하고,
    상기 필름의 표면을 롤러로 가압하는 라미네이션 공정을 포함하는 반도체 패키지 제조방법.
  3. 제2항에 있어서,
    상기 라미네이션 공정 후에 가열과 함께 상부금형과 하부금형의 상대적 움직임으로 상기 필름을 가압하여 상기 필름이 상기 배선층 상에 부착되는 열압착 공정을 더 포함하는 반도체 패키지 제조방법.
  4. 제2항 또는 제3항에 있어서,
    상기 배선층은 제1절연층 상에 형성되고,
    상기 배선층 상에는 제2절연층이 형성되며,
    상기 필름은 상기 제2절연층 상에 부착되는 반도체 패키지 제조방법.
  5. 제1항에 있어서,
    상기 평탄화 공정은,
    상기 배선층 상에 레진을 적층하는 반도체 패키지 제조방법.
  6. 제5항에 있어서,
    상기 반도체 패키지는 스핀테이블에 고정되고, 상기 스핀테이블의 회전에 의해 상기 레진이 상기 배선층 상에 평평하게 덮히는 반도체 패키지 제조방법.
  7. 제5항 또는 제6항에 있어서,
    상기 배선층은 제1절연층 상에 형성되고,
    상기 배선층 상에는 제2절연층이 형성되며,
    상기 레진층은 상기 제2절연층 상에 부착되는 반도체 패키지 제조방법.
  8. 제1항에 있어서,
    상기 배선층은 제1절연층 상에 형성되고,
    상기 배선층 상에는 제2절연층이 형성되며,
    상기 평탄화 공정은 상기 제2절연층 상에 제3절연층을 적층하는 반도체 패키지 제조방법.
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KR20190129635A (ko) * 2018-05-11 2019-11-20 주식회사 네패스 반도체 패키지
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3927768B2 (ja) * 2000-11-17 2007-06-13 松下電器産業株式会社 半導体装置の製造方法
KR100716958B1 (ko) * 2000-11-30 2007-05-10 삼성전자주식회사 마이크로미러 액추에이터 제조방법
JP2009094218A (ja) * 2007-10-05 2009-04-30 Dainippon Printing Co Ltd 被加工物の平坦化方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714361B2 (en) 2017-12-21 2020-07-14 Foundation For Research And Business, Seoul National University Of Science And Technology Method of fabricating a semiconductor package using an insulating polymer layer
KR20190129635A (ko) * 2018-05-11 2019-11-20 주식회사 네패스 반도체 패키지

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