KR101985124B1 - 팬 아웃 시스템 인 패키지 및 이의 형성 방법 - Google Patents

팬 아웃 시스템 인 패키지 및 이의 형성 방법 Download PDF

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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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Abstract

패키지들 및 형성 방법들이 기술된다. 실시예에서, 시스템 인 패키지(SiP)는 제1 및 제2 재배선층(RDL)들, 제1 RDL(110)과 제2 RDL(210) 사이의 적층된 다이(130, 140), 및 RDL들 사이에서 연장되는 전도성 필러들(120)을 포함한다. 성형 화합물(105)은 제1 RDL과 제2 RDL 사이의 적층된 다이 및 전도성 필러들을 캡슐화할 수 있다.

Description

팬 아웃 시스템 인 패키지 및 이의 형성 방법
본 명세서에 기술되는 실시예들은 반도체 패키징에 관한 것이다. 더 구체적으로는, 실시예들은 팬 아웃(fan out) 시스템 인 패키지(system in package)(SiP)들에 관한 것이다.
모바일 폰들, 개인 휴대 정보 단말기(PDA)들, 디지털 카메라들, 휴대용 플레이어들, 게이밍, 및 다른 모바일 디바이스들과 같은 휴대용 및 모바일 전자 디바이스들에 대한 현재 시장 수요는 점점 더 작은 공간으로의 더 많은 성능 및 기능들의 통합을 요구한다. 그 결과, 더 높은 컴포넌트 밀도 디바이스들에 대한 수요를 충족시키기 위해 시스템 인 패키지(SiP) 및 패키지 온 패키지(package on package)(PoP)와 같은 다양한 다중 다이 패키징 솔루션들이 더 인기를 얻고 있다.
시스템 인 패키지(SiP) 구조체들은 전형적으로 기능 시스템 또는 서브 시스템으로서의 단일 패키지에 2개 이상의 이종 다이를 포함한다. 예를 들어, 로직 및 메모리는 수동 디바이스들, MEMS 디바이스들, 센서들 등과 같은 다른 컴포넌트들과 함께, 단일 패키지 내에서 조합될 수 있다. SiP 내의 다이는 캐리어 상에 수평으로 배열되거나 또는 수직으로 적층될 수 있다. 다이는 통상적으로 오프 칩 와이어 본드들 또는 솔더 범프(solder bump)들과 연결된다. SiP는 집적 제품을 위한 전기 단자들을 팬 아웃하기 위해 인터포저 상에 조립될 수 있다.
더 최근에는, 패키지 온 패키지(PoP) 구조체들이 점점 인기를 얻고 있다. PoP 기술은 일반적으로, 표준 인터페이스를 이용하여 2개 이상의 패키지들을 서로의 상부에 설치하여 이들 사이의 신호들을 라우팅하는 것을 수반한다. 높은 컴포넌트 밀도 디바이스들은 통상적으로, 로직 패키지 또는 시스템 온 칩(system on chip)(SoC) 패키지의 상부에 설치되는 메모리 패키지를 가질 수 있다. 통상적인 PoP 구조체들은 전기 단자들을 팬 아웃하기 위해 상부 패키지와 하부 패키지 사이에 인터포저를 포함한다.
실시예에서, 패키지는 제1 내부면 및 제1 외부면을 갖는 제1 재배선층(redistribution layer)(RDL), 및 제1 RDL의 제1 내부면에 접합되는 제1 다이를 포함한다. 제2 내부면 및 제2 외부면을 또한 포함하는 제2 RDL이 제1 RDL 아래에 있고, 제2 RDL의 제2 내부면에 제2 다이가 접합된다. 제1 RDL의 제1 내부면으로부터 제2 RDL의 제2 내부면까지 복수의 전도성 필러(pillar)들이 연장된다. 성형 화합물(molding compound)이 제1 RDL의 제1 내부면과 제2 RDL의 제2 내부면 사이에 위치되고, 제1 내부면과 제2 내부면 사이에서 복수의 전도성 필러들, 제1 다이, 및 제2 다이를 캡슐화한다. 성형 화합물은, 제1 RDL의 제1 내부면과 제2 RDL의 제2 내부면 사이에 있고 복수의 전도성 필러들, 제1 다이, 및 제2 다이를 캡슐화하는, 균일한 조성의 연속층일 수 있다.
실시예에서, 패키지는 제1 다이가 메모리 디바이스이고 제2 다이가 로직 디바이스인 팬 아웃 시스템 인 패키지(SiP) 구조체이다. 패키지는, 예를 들어, 인쇄 회로 기판 상에의 집적을 위해, 제2 RDL의 제2 외부면 상에 복수의 전도성 범프들(예컨대, 솔더 범프들)을 포함할 수 있다. 패키지는 추가적인 집적체를 포함할 수 있다. 예를 들어, 제1 RDL의 제1 외부면에 디바이스가 접합될 수 있다. 예시적인 디바이스들은 리드(lid), 히트 스프레더(heat spreader), 수동 컴포넌트들, 및 집적 회로 다이를 포함한다.
실시예들에 따르면, 제1 다이는 제2 다이 상에 적층되고 제1 다이는 제2 다이와 직접 전기적으로 결합되지 않는다. 예를 들어, 제1 다이는 다이 부착 필름 또는 열 강화 테이프로 제2 다이에 부착될 수 있다. 그러한 구성에서, 제1 및 제2 RDL들 및 전도성 필러들을 통해, 제1 다이가 제2 다이와 연통(communicate)될 수 있거나, 또는 그 반대로 연통될 수 있다. 실시예에서, 제1 다이는 접촉 패드들을 갖는 전방 면, 및 접촉 패드들을 포함하지 않는 후방 면을 포함하고, 제2 다이는 접촉 패드들을 갖는 전방 면, 및 접촉 패드들을 포함하지 않는 후방 면을 포함한다. 그러한 구성에서, 제1 다이의 전방 면은 제1 RDL에 접합되고, 제2 다이의 전방 면은 제2 RDL에 접합된다. 실시예에서, 제1 다이의 후방 면은 제2 다이의 후방 면과 대면한다. 제1 다이의 후방 면은 다이 부착 필름으로 제2 다이의 후방 면에 부착될 수 있다.
실시예들은 다양한 다중 다이 적층 구성들을 기술한다. 실시예에서, 제2 RDL의 제2 내부면에 제3 다이가 접합되는데, 여기서 제1 다이는 제2 다이 및 제3 다이 양쪽 모두 상에 적층된다. 실시예에서, 제1 RDL의 제1 내부면에 제4 다이가 접합된다. 실시예에서, 제1 다이 및 제4 다이는 제2 다이에 부착되고, 제1 다이 및 제4 다이는 함께 제2 다이보다 더 큰 영역을 점유한다. 제1 다이 및 제4 다이는 제2 다이의 후방 면 상의 다이 부착 필름으로 제2 다이에 부착될 수 있다. 대안적으로, 제3 다이는 수동 컴포넌트일 수 있다.
실시예에서, 제1 RDL의 제1 내부면에 수동 컴포넌트가 접합된다. 예를 들어, 수동 컴포넌트는 제1 RDL의 제1 내부면 상에 표면 장착될 수 있다. 일 구성에서, 수동 컴포넌트는 제1 RDL의 제1 내부면과 제2 RDL의 제2 내부면 양쪽 모두에 접합된다. 예를 들어, 수동 컴포넌트는, 다이 스택 주위의 주변부를 형성하는 패턴과 같은, 복수의 전도성 필러들의 패턴의 일부로서 집적될 수 있다.
실시예에서, 제2 RDL은 제2 다이의 접촉 패드 바로 위에 형성되는 재배선 라인을 포함한다. 제2 RDL은 전도성 필러 바로 위에 형성되는 재배선 라인을 추가적으로 포함할 수 있다. 실시예에서, 제1 다이 상의 전도성 범프는 제1 RDL의 접촉 패드에 접합된다. 예를 들어, 그러한 구성은 플립 칩 접합, 열 압축, 및 다양한 전도성 및 비전도성 층들의 사용에 부합될 수 있다. 비전도성 페이스트(non-conductive paste)(NCP) 또는 비전도성 필름(non-conductive film)(NCF)과 같은 층이 임의적으로 전도성 범프를 측방향으로 둘러쌀 수 있다. 실시예에서, 제1 다이 상의 전도성 범프와 제1 RDL의 접촉 패드 사이에 이방성 전도성 필름이 직접적으로 있다.
실시예에서, 팬 아웃 시스템 인 패키지의 형성 방법은 캐리어 기판 상에 제1 재배선층을 형성하는 단계, (예를 들어, 제1 재배선층 상에 구리 컬럼(column)들을 도금 또는 주입시킴으로써) 복수의 전도성 필러들을 형성하는 단계, 복수의 전도성 필러들의 주연부 내측의 제1 다이를 제1 재배선층에 부착하는 단계, 제1 다이 상에 제2 다이를 적층하는 단계, 제2 다이, 제1 다이, 및 복수의 전도성 필러들을 성형 화합물 내에서 캡슐화하는 단계, 및 성형 화합물, 제2 다이, 및 복수의 전도성 필러들 상에 제2 재배선층을 형성하는 단계를 포함한다. 실시예들에 따르면, 제2 RDL을 형성하는 단계에 앞서, 제2 다이 및 복수의 전도성 필러들을 노출시키거나 컨디셔닝하기 위해 다양한 작업이 수행될 수 있다. 실시예에서, 제2 다이, 제1 다이, 및 복수의 전도성 필러들을 성형 화합물 내에서 캡슐화하는 단계 후에, 그리고 제2 RDL을 형성하는 단계에 앞서, 성형 화합물 및 복수의 전도성 필러들의 두께가 감소된다. 실시예에서, 제2 RDL을 형성하는 단계에 앞서 제2 다이 상의 적재 패드들을 노출시키기 위해 성형 화합물 내에 개구부들이 형성된다. 실시예에서, 제2 다이, 제1 다이, 및 복수의 전도성 필러들을 성형 화합물 내에서 캡슐화하는 단계 후에, 그리고 제2 RDL을 형성하는 단계에 앞서, 제2 다이 상의 적재 패드들을 노출시키기 위해 제2 다이로부터 보호 필름이 제거된다.
도 1은 실시예에 따른 캐리어 기판 상의 제1 RDL을 예시한 측단면도이다.
도 2는 실시예에 따른 제1 RDL 상에 형성되는 복수의 필러들을 예시한 측단면도이다.
도 3a 및 도 3b는 실시예들에 따른 제1 RDL에 접합되는 복수의 다이 및 컴포넌트를 예시한 측단면도들이다.
도 4a는 실시예에 따른 전도성 범프로 제1 RDL에 접합되는 다이를 예시한 클로즈업 측단면도이다.
도 4b는 실시예에 따른 전도성 범프 및 비전도성 층으로 제1 RDL에 접합되는 다이를 예시한 클로즈업 측단면도이다.
도 4c는 실시예에 따른 전도성 범프 및 이방성 전도성 필름으로 제1 RDL에 접합되는 다이를 예시한 클로즈업 측단면도이다.
도 5는 실시예에 따른 복수의 제1 다이 상에 적층되는 제2 다이를 예시한 측단면도이다.
도 6a는 실시예에 따른 캡슐화된 다이 스택을 예시한 측단면도이다.
도 6b 및 도 6c는 실시예에 따른 성형 및 박리 필름 제거 절차를 예시한 측단면도들이다.
도 7a 및 도 7b는 실시예에 따른 성형 및 그라인드 백(grind-back) 절차를 예시한 측단면도들이다.
도 8a 및 도 8b는 실시예에 따른 성형 및 패터닝 절차를 예시한 측단면도들이다.
도 9a 및 도 9b는 실시예에 따른 성형 및 희생층 제거 절차를 예시한 측단면도들이다.
도 10은 실시예에 따른 제2 RDL의 형성을 예시한 측단면도이다.
도 11은 실시예에 따른 캐리어 기판으로부터의 제거 후의 전도성 범프들을 갖는 패키지를 예시한 측단면도이다.
도 12는 실시예에 따른 제1 및 제2 RDL들에 접합되는 복수의 다이를 포함하는 패키지를 예시한 측단면도이다.
도 13은 실시예에 따른 전자기 간섭(electromagnetic interference)(EMI) 차폐층을 포함하는 패키지를 예시한 측단면도이다.
도 14는 실시예에 따른 제1 RDL의 외부면에 부착되는 히트 스프레더 또는 리드를 포함하는 패키지를 예시한 측단면도이다.
도 15는 실시예에 따른 제1 RDL의 외부면에 접합되는 추가적인 다이, 수동 컴포넌트 또는 패키지를 포함하는 패키지를 예시한 측단면도이다.
실시예들은 팬 아웃 시스템 인 패키지(SiP) 구조체들 및 제조 방법들을 기술한다. 다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그렇지만, 소정 실시예들은 이러한 특정 세부 사항들 중 하나 이상 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 하기의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 공정들 등과 같은 많은 특정 세부 사항들이 기재된다. 다른 경우에, 잘 알려진 반도체 공정들 및 제조 기법들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 기술되는 특정한 특징, 구조, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 가리키지는 않는다. 또한, 특정 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에 사용되는 바와 같은 용어 "위쪽에", "위에", "~에", "사이에", "걸쳐 이어지는" 및 "상에"는 하나의 층의 다른 층에 대한 상대 위치를 가리킬 수 있다. 다른 층 "위쪽에", "위에", "걸쳐 이어지는" 또는 그 "상에" 또는 다른 층"에" 접합되거나 그와 "접촉"하는 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다. 본 명세서에 사용되는 바와 같은 단수형 용어 "다이"는 단수형 용어 "칩"과 등가이다.
일 태양에서, 실시예들은 적층된 다이의 전기 단자들의 팬 아웃을 위한 재배선층(RDL)들을 이용(leverage)하는 SiP 구조체들을 기술한다. 구체적으로, 실시예에서, 적층된 다이 배열물(arrangement)은 팬 아웃을 위한 상부면 재배선층(RDL)에 접합되는 상부 다이, 및 팬 아웃을 위한 하부면 RDL에 접합되는 하부 다이를 포함하는데, 여기서 상부 및 하부 RDL들은 상부 RDL과 하부 RDL 사이에서 연장되는 수직 전도체들로서 전도성 필러들을 통해 서로 집적된다. 따라서, 실시예들은 양면 RDL 배열물을 갖는 SiP 구조체를 기술한다. 그러한 구성은, 각각의 개별 다이의 팬 아웃을, 대응하는 RDL로 가능하게 할 수 있다. 또한, 그러한 구성은 PoP 및 SiP 집적에 통상적으로 사용되는 추가적인 규소 또는 유기 인터포저들 없이 로직/메모리(예컨대, ASIC/DRAM)와 같은 이종 다이 집적을 가능하게 할 수 있다.
다른 태양들에서, 실시예들은 PoP 솔루션들에서 통상적으로 발견되는 수직 전도체들과의 다이의 두께 상관을 연결해제시키는 양면 RDL 배열물을 기술하는데, 여기서 그러한 두께 상관은 상부 패키지의 하부 표면과 하부 다이 사이의 스탠드오프 높이(standoff height)를 설명한다. 이는, 다이 적층을, 상부 RDL과 하부 RDL 사이의 다이의 직접 칩 대 칩 부착(direct chip-to-chip attachment)과 통합시키는 실시예들의 능력에 기인할 수 있다. 또한, 실시예들은 전체 패키지 두께를 감소시킬 수 있는 직접 칩 대 칩 부착을 이용한 양면 RDL 배열물을 기술한다. 예를 들어, 인터포저와는 대조적으로 팬 아웃을 위한 RDL의 사용은 전체 패키지 두께 감소에 기여할 수 있다. 추가적으로, 실시예들은 보다 얇은 다이의 채택을 가능하게 할 수 있는데, 이때 다이의 단일면 상의 접촉 패드들이 대응하는 RDL에 접합된다.
다른 태양에서, 솔더 리플로우(solder reflow)와 같은 프리패키징(pre-packaging) 공정들 없이 직접 칩 대 칩 부착이 달성될 수 있고, 그에 따라 많은 SiP 응용예들에서의 칩 대 칩 부착, 또는 많은 PoP 응용예들에서의 패키지 대 패키지 부착과 통상적으로 연관되는 솔더 리플로우와 연관된 기계적 및 뒤틀림 문제들을 완화시킬 수 있다.
이제 도 1을 참조하면, 웨이퍼 또는 패널(예를 들어, 유리)과 같은 캐리어 기판(102) 상에 형성된 제1 재배선층(RDL)(110)을 예시한 측단면도가 제공된다. 제1 RDL(110)은 단일 또는 다수의 재배선 라인들(112)을 포함할 수 있다. 실시예에서, 제1 RDL(110)은 매립된 재배선 라인들(112)(매립된 트레이스들)을 포함한다. 예를 들어, 재배선 라인들(112)은 우선 시드층을 형성한 후에, 금속(예를 들어, 구리) 패턴을 형성함으로써 생성될 수 있다. 대안적으로, 재배선 라인들은 침착(예컨대, 스퍼터링) 및 에칭에 의해 형성될 수 있다. 재배선 라인들(112)의 재료는 구리, 티타늄, 니켈, 금, 및 이들의 조합물들 또는 합금들과 같은 금속 재료를 포함할 수 있지만, 이에 제한되지 않는다. 이어서, 재배선 라인들(112)의 금속 패턴은 유전체층(114)에 매립되고, 이 유전체층은 임의적으로 패터닝된다. 유전체층(114)은 산화물, 또는 중합체(예컨대, 폴리이미드)와 같은 임의의 적합한 재료일 수 있다. 재배선 라인들(112)의 노출된 부분들은 다이 접합을 위한 제1 RDL(110)의 접촉 패드들, 또는 전도성 필러들의 성장을 위한 시드층들에 대응할 수 있다. 제1 RDL(110)은 단일 재배선 라인(112) 또는 다수의 재배선 라인들(112) 및 유전체층들(114)을 포함할 수 있다. 제1 RDL(110)은 층별(layer-by-layer) 공정에 의해 형성될 수 있고, 박막 기술을 이용하여 형성될 수 있다. 실시예들에 따르면, 제1 RDL(110)은 종래의 유기 또는 라미네이트 기판들보다 더 작은 두께를 가질 수 있다. 예를 들어, 종래의 6층 유기 또는 라미네이트 기판은 300μm 내지 500μm의 두께를 가질 수 있다. 제1 RDL(110)의 두께는 형성을 위한 방식뿐만 아니라 전도성 재배선 라인들(112) 및 유전체층들(114)의 수에 의해 결정될 수 있다. 실시예들에 따르면, 전도성 재배선 라인들은 대략 3 내지 10μm의 두께를 가질 수 있고, 유전체층들은 2 내지 5μm의 두께를 갖는다. 실시예들에 따른 RDL들은 종래의 유기 또는 라미네이트 기판들과 비교하여 더 좁은 라인 간격 폭(미세 피치) 및 더 얇은 라인들을 추가적으로 가능하게 할 수 있다. 실시예에서, 제1 RDL(110)은 50μm 미만, 또는 더 구체적으로는 대략 30μm 이하, 예컨대 대략 20μm의 총 두께를 갖는다. 실시예에서, 제1 RDL(110)의 외부면(109)은 제1 RDL(110)의 패시베이션을 위한 유전체층(114)으로 형성된다. 일부 실시예들에서, 최외측 유전체층(114)은 추가의 패키지 집적을 위해 개방될 수 있다. 일부 실시예들에서, 제1 RDL의 최외측 층은 방열 또는 전자기 간섭(EMI) 차폐를 위한 금속층이다. 다양한 구조적 구성들이 하기에 기술된다.
전도성 필러들(120)의 형성이 도 2에 예시된다. 전도성 필러들(120)은 적합한 처리 기법을 이용하여 형성될 수 있고, 다양한 적합한 재료들(예컨대, 구리) 및 층들로 형성될 수 있다. 실시예에서, 필러 구조체 치수들을 정의하기 위해 패터닝된 포토레지스트층을 사용하는 전기도금과 같은 도금 기법과, 그 후의 패터닝된 포토레지스트층의 제거에 의해 전도성 필러들(120)이 형성된다. 전도성 필러들(120)의 재료는 구리, 티타늄, 니켈, 금, 및 이들의 조합물들 또는 합금들과 같은 금속 재료를 포함할 수 있지만, 이에 제한되지 않는다. 실시예에서, 전도성 필러들(120)은 제1 RDL 상에 구리 컬럼들을 주입함으로써 형성된다.
이제 도 3a 및 도 3b를 참조하면, 하나 이상의 다이(130), 그리고 임의적으로 컴포넌트들(180)이 제1 RDL(110)에 접합된다. 예를 들어, 컴포넌트들(180)은 커패시터 또는 인덕터와 같은 수동 컴포넌트들일 수 있다. 예시된 실시예들에서, 복수의 다이(130)는 복수의 전도성 필러들(120)의 주변부 내에서 제1 RDL의 내부면(111)에 접합된다. 실시예에서, 제1 다이(130)는 접촉 패드들(136)을 갖는 제1 면(129), 및 접촉 패드들을 포함하지 않는 후방 면(131)을 포함한다. 제1 면(129)은 접촉 패드들을 둘러싸는 패시베이션층(134)을 추가적으로 포함할 수 있다. 예시된 바와 같이, 제1 다이(130)의 전방 면(129)은 제1 RDL(110)에 접합된다. 다이(130)의 특정 유형은 특정 응용예에 좌우될 수 있다. 예를 들어, 다이(130)는 로직, 메모리, 또는 다른 컴포넌트들일 수 있다 다이(130)의 상이한 유형들이 제1 RDL(110)에 접합될 수 있다. 도 3a에 예시된 실시예에서, 다이(130) 및 컴포넌트(180)는 제1 RDL(110)의 내부면(111) 상에 표면 장착된다. 도시된 바와 같이, 컴포넌트(180)는 또한 복수의 전도성 필러들(120)의 주변부 내에 위치될 수 있다. 도 3b에 예시된 실시예에서, 컴포넌트(180)가 전도성 필러들(120)의 패턴으로 있는 전도성 필러들 중 하나 이상을 대체한 것으로 예시되지만, 이는 요구되지는 않는다. 따라서, 컴포넌트(180)는 다이(130), 및 다이(130)에 후속하여 부착되는 임의의 추가적인 다이 또는 컴포넌트들을 둘러싸는 패턴과 같은, 전도성 필러들(120)의 패턴의 일부로서 집적될 수 있다. 도 3b에 예시된 실시예에서, 컴포넌트(180)는 제1 RDL(110) 및 아직 형성되지 않은 제2 RDL(210) 양쪽 모두에 접합될 수 있다. 따라서, 도 3a 및 도 3b에 따르면, 커패시터들 또는 인덕터들과 같은 수동 컴포넌트들은 패키지 z-높이를 손상시키는 일 없이 다이(130)에 가깝게 제1 RDL(110) 상에 표면 장착될 수 있다.
접합은 다양한 기법들을 이용하여 달성될 수 있다. 예를 들어, 다이(130) 또는 컴포넌트들(180)은 플립 칩 방법을 이용하여 부착될 수 있다. 도 4a에 예시된 실시예에서, 다이(130) 또는 컴포넌트들(180)의 접촉 패드들(136)은 솔더 재료와 같은 전도성 범프들(118)을 사용하여 제1 RDL(110)의 접촉 패드들(115)에 접합된다. 솔더 리플로우와 연관된 열 변형 이슈들은 캐리어 기판(102)의 존재로 인해 이러한 단계에서 완충될 수 있다. 도 4b에 예시된 실시예에서, 다이(130) 또는 컴포넌트(180)는 전도성 범프(118), 및 전도성 범프(118)를 측방향으로 둘러싸는 비전도성 페이스트(NCP) 또는 비전도성 필름(NCF)(122)으로 제1 RDL(110)에 접합된다. 그러한 실시예에서, 전도성 범프(118)를 접촉 패드(115)에 접합시키기 위해 열 압축을 이용하여 접합이 달성될 수 있다. 전도성 범프(118)는 접촉 패드(115)에 의해 확산될 수 있는 재료, 예컨대 금 또는 솔더 재료로 형성될 수 있다. 도 4c에 예시된 실시예에서, 다이(130) 또는 컴포넌트(180)는 제1 다이 상의 전도성 범프(118)와 제1 RDL(110)의 접촉 패드(115) 사이에 직접적으로 있는 이방성 전도성 필름(anisotropic conductive film)(ACF)(124)으로 제1 RDL(110)에 접합된다. 그러한 실시예에서, 전도성 범프(118)는 다이(130)로부터 연장되는 스터드 범프일 수 있다. 스터드 범프는 또한, 또는 대안적으로, 제1 RDL(110)의 접촉 패드(115)로부터 연장될 수 있다. ACF(124) 내의 전도성 입자들(126)은 결정된 위치들에서 다이(130)와 제1 RDL(110) 사이의 전기적 연결을 생성할 수 있다.
하기의 설명에서, 추가적인 처리 시퀀스들이 도 3a 및 도 3b에 예시된 실시예들을 활용하여 기술되고 예시된다. 이는 예시적이고 실시예들은 그와 같이 제한되지 않음을 이해할 것이다. 예를 들어, 실시예들은 도 3a 또는 도 3b 중 어느 하나로부터의 단일 컴포넌트(180)를 포함할 수 있거나, 컴포넌트들(180)의 다수의 조합들을 포함할 수 있거나, 또는 어떠한 컴포넌트들(180)도 포함하지 않을 수 있다. 이제 도 5를 참조하면, 하나 이상의 다이(140)는 하나 이상의 다이(130) 또는 컴포넌트(180)의 상부에 적층된다. 예를 들어, 다이(140)는 로직 또는 메모리일 수 있다. 다이(140)의 상이한 유형들이 하나 이상의 다이(130) 또는 컴포넌트(180)의 상부에 적층될 수 있다. 게다가, 예시된 다이(140)는 또한 다른 능동 디바이스들 또는 수동 컴포넌트들로 대체될 수 있다. 실시예에서, 제2 다이(140)는 접촉 패드들(146)을 갖는 전방 면(139), 및 접촉 패드들을 포함하지 않는 후방 면(141)을 포함한다. 도시된 바와 같이, 제1 다이(130)의 후방 면(131)은 제2 다이(140)의 후방 면(141)과 대면한다. 따라서, 실시예에서, 다이(140)는 다이(140)가 적층되는 다이(130)에 직접 전기적으로 결합되지 않는다. 실시예에서, 제1 다이(130)의 후방 면(131)은 다이 부착 필름(144)으로 제2 다이(140)의 후방 면(141)에 부착된다. 실시예들에 따르면, 제1 다이(130) 상의 싱귤레이션(singulation) 및 적층에 앞서 다이 부착 필름(144)이 제2 다이(140)의 어레이에 적용될 수 있다. 예를 들어, 다이 부착 필름(144)은 라미네이팅, 인쇄 또는 디스펜싱(dispensing)에 의해 적용될 수 있다. 실시예에서, 단일의 제2 다이(140)는 다수의 제1 다이(130)의 상부에 적층된다. 그러한 실시예에서, 다이 부착 필름(144)은 도 5에 예시된 바와 같이 다수의 제1 다이(130) 사이에 걸쳐 이어질 수 있다. 실시예에서, 다이 부착 필름(144)은 접착제 재료로 형성된다. 다이 부착 필름(144)은 추가적으로 열 소산을 위한 열 전도성 접착제일 수 있다. 다이 부착 필름(144)은 임의적으로, 예를 들어, 화학적, 열적 또는 자외선의 광을 통해 다이 적층 후에 경화될 수 있다.
이어서, 적층된 다이 및 전도성 필러들은 성형 화합물, 예컨대 열경화성 가교 결합된 수지(예컨대, 에폭시), 액상 또는 과립의, 시트 또는 필름으로 캡슐화될 수 있지만, 전자 패키징에서 알려진 바와 같이 다른 재료들이 사용될 수 있다. 캡슐화는 트랜스퍼(transfer) 또는 압축 성형, 액상 캡슐화제(encapsulant) 주입 및 라미네이션과 같은(그러나 이에 제한되지 않음) 적합한 기법을 이용하여 달성될 수 있다. 본 명세서에 사용되는 바와 같이, "캡슐화된"은 모든 표면들이 성형 화합물 내에 감싸질 것을 요구하지는 않는다. 예를 들어, 도 6a에 예시된 실시예에서, 다이(140) 및 전도성 필러들(120)의 측면들은 성형 화합물(150) 내에 감싸지지만, 성형 화합물은 다이(140)의 전방 표면(139) 위에 형성되지 않고, 전도성 필러들(120)의 상부 표면들이 노출된다.
실시예들에 따르면, 제1 다이(130) 및 컴포넌트(180)는 제2 다이(140)와 함께 캡슐화되기에 앞서 제1 RDL(110) 상에서 이전에 캡슐화되지 않았다. 실시예들에 따르면, 성형 화합물(150)은 제1 RDL(110)의 제1 내부면(111)과 제2 RDL(210)(아직 형성되지 않음, 도 10 참조)의 제2 내부면(211) 사이의 공간을 채우고, 제1 내부면과 제2 내부면 사이에서 복수의 전도성 필러들(120), 제1 다이(130), 및 제2 다이(140) 그리고 임의적으로 컴포넌트(180)를 캡슐화한다. 예시된 바와 같이, 성형 화합물(150)은, 제1 RDL(110)의 제1 내부면(111)과 제2 RDL(210)의 제2 내부면(211) 사이의 공간을 채우고 전도성 필러들(120) 및 다이(130, 135, 140, 145)를 캡슐화하는, 균일한 조성의 연속층이다. 예시된 바와 같이, 성형 화합물(150)은 전도성 필러들(120) 및 다이(130, 135, 140, 145) 각각을 측방향으로 둘러싸고 또한 인접한 다이 사이에서 측방향으로 위치된다.
도 6a에 예시된 실시예에서, 성형 화합물(150)의 상부 표면(151)은 다이(140) 및 임의적 컴포넌트들(180)의 접촉 패드들(146)의 노출된 표면들(147) 및 전도성 필러들(120)의 노출된 표면들(121)과 동일 평면 상에 있다. 성형 화합물(150)의 높이, 및 전도성 필러들(120) 및 접촉 패드들(146)의 노출의 제어는 다양한 방식들로 달성될 수 있다. 예를 들어, 성형 화합물의 상부 표면(151)은 성형 작업 동안 사용되는 성형 캐비티에 의해 제어될 수 있다.
도 6b 및 도 6c는 실시예에 따른 성형 및 박리 필름 제거 절차를 예시한 측단면도들이다. 예시된 바와 같이, 박리 필름(172)은 성형 작업, 예컨대 트랜스퍼 성형 또는 액상 캡슐화제 주입 전에 몰드 툴(190) 표면에 적용될 수 있다. 박리 필름(172)은 전도성 필러들(120) 및 접촉 패드들(146), 그리고 컴포넌트(180) 및 다이(140)의 전방 표면(139)을 화합물 또는 캡슐화제로부터 보호할 수 있다. 실시예에서, 박리 필름(172)은 다이 적층 및 전도성 필러들의 높이 변화를 수용하기에 충분한 두께, 예컨대 40μm를 갖는다. 도 6c에 도시된 바와 같이, 전도성 필러들(120)의 표면들(121) 및 접촉 패드들(146)의 표면들(147)을 노출시키기 위해 성형 후에 다이 부착 필름이 박리된다.
도 7a 및 도 7b는 성형 및 그라인드 백 절차를 예시한 측단면도들이다. 실시예들에 따르면, PoP 솔루션들에서 통상적으로 발견되는 수직 전도체들과의 다이의 두께 상관을 연결해제시키는 양면 RDL 배열물이 기술된다. 일부 실시예들에서, 전도성 필러들(120)의 초기 높이는 적층된 다이(130, 140)의 높이보다 더 크다. 이어서, 전도성 필러들(120)의 높이는 다양한 방법들로 감소될 수 있다. 도 7a 및 도 7b에 예시된 실시예에서, 초기 캡슐화 작업은 성형 화합물(150)이 컴포넌트(180), 다이(140)의 전방 면(139) 위에, 그리고 잠재적으로 전도성 필러들(120) 위에 확산되게 할 수 있다. 이어서, 성형 화합물은 다이(140) 및 임의적 컴포넌트(180)의 접촉 패드들(146)을 노출시키도록 처리될 수 있다. 도 7a 및 도 7b에 예시된 실시예에서, 성형 화합물(150)의 두께는 그라인딩(예를 들어, 화학적 기계적 연마) 또는 에칭 작업을 이용하여 감소될 수 있다. 도 7b에 예시된 특정 실시예에서, 성형 화합물(150)의 상부 표면(151)은 다이(140) 및 컴포넌트(180)의 접촉 패드들(146)의 노출된 표면들(147) 및 전도성 필러들(120)의 노출된 표면들(121)과 동일 평면 상에 있다. 실시예에서, 접촉 패드들(146)은 초기에는 칩 포스트들(도 7a에 예시됨)의 형태로 있을 수 있고, 이는 이어서 그라인드 백되어, 접촉 패드들(146)(도 7b에 예시됨)이 노출되게 한다.
실시예들은 다이(140)의 접촉 패드들(146)의 노출된 표면들(147)이 성형 화합물(150)의 상부 표면(151)과 동일 평면 상에 있는 구조체들로 제한되지 않는다. 도 8a 및 도 8b는 성형 및 패터닝 절차를 예시한 측단면도들이다. 예시된 실시예에서, 초기 캡슐화 작업은 성형 화합물(150)이 컴포넌트(180), 다이(140)의 전방 면(139) 위에, 그리고 잠재적으로 전도성 필러들(120) 위에 확산되게 할 수 있다. 도 8a에 예시된 캡슐화에 후속하여, 성형 화합물(150)은 도 8b에 예시된 바와 같이 패터닝되어, 다이(140) 및 컴포넌트의 접촉 패드들(146)의 표면들(147), 그리고 임의적으로 전도성 필러들(120)의 표면들(121)을 노출시키기 위해 개구부들(152)을 형성한다. 따라서, 전체적인 그라인딩 또는 에칭 백보다는, 레이저 드릴링 또는 화학적 에칭과 같은 선택적 패터닝 기법이 접촉 패드들(146) 및 전도성 필러들(120)을 노출시키는 데 사용될 수 있다. 도 9a 및 도 9b는 성형 및 패터닝 절차를 예시한 측단면도들이다. 예시된 실시예에서, 도 9a에 예시된 캡슐화에 후속하여, 접촉 패드들(146)을 노출시키기 위해 희생층(170)이 다이(140)의 전방 표면(139)으로부터 선택적으로 제거된다.
도 6b 및 도 6c, 도 7a 및 도 7b, 도 8a 및 도 8b, 및 도 9a 및 도 9b가 개별적으로 기술되었지만, 공정들은 서로 배타적이지 않고 일부 실시예들에서는 조합될 수 있다.
이제 도 10을 참조하면, 제2 RDL(210)이 성형 화합물(150)의 상부 표면(151), 다이(140) 및 임의적 컴포넌트들(180)의 접촉 패드들(146)의 노출된 표면들(147), 및 전도성 필러들(120)의 노출된 표면들(121) 위에 형성된다. 제2 RDL(210)은 제1 RDL(110)과 유사하게 형성될 수 있고, 단일 또는 다수의 재배선 라인들(212)을 포함할 수 있다. 실시예에서, 재배선 라인들(212)은 접촉 패드들(146)의 노출된 표면들(147) 및 전도성 필러들(120)의 노출된 표면들(121) 바로 위에 형성된다. 따라서, 다이(140)는 제2 RDL을 형성하는 유전체층들(214) 및 재배선 라인들(212)에 의해 제2 RDL(210)에 접합된다.
실시예들에 따르면, 도 10에 예시된 양면 RDL 배열물 및 직접 칩 대 칩 다이 적층 배열물은 감소된 전체 패키지 두께를 가능하게 한다. 예를 들어, 전도성 필러들(120)(수직 전도체들)이 임의적 컴포넌트(들)(180)를 포함하는 다이 스택(130, 140)보다 실질적으로 더 높은 스탠드오프 높이를 포함시킬 필요가 없다. 예를 들어, 종래의 솔더 볼 높이가 대략 30 내지 150μm인 전형적인 PoP 솔루션에서 솔더 볼들을 이용한 하부 패키지에 대한 상부 패키지의 접합을 수용하기 위한 설계 공차를 포함시킬 필요가 없다. 또한, 상부 및 하부 RDL의 사용은 통상적인 인터포저보다 실질적으로 더 낮은 두께를 갖는 전기 단자들의 팬 아웃의 미세 라인 및 공간 정의를 가능하게 한다. 제2 RDL(210)은 층별 공정에 의해 형성될 수 있고, 박막 기술을 이용하여 형성될 수 있다. 실시예들에 따르면, 제1 RDL(110)은 종래의 유기 또는 라미네이트 기판들보다 더 작은 두께를 가질 수 있다. 예를 들어, 종래의 6층 유기 또는 라미네이트 기판은 300μm 내지 500μm의 두께를 가질 수 있다. 제1 RDL(110)의 두께는 형성을 위한 방식뿐만 아니라 전도성 재배선 라인들(112) 및 유전체층들(114)의 수에 의해 결정될 수 있다. 실시예들에 따르면, 전도성 재배선 라인들은 대략 3 내지 10μm의 두께를 가질 수 있고, 유전체층들은 2 내지 5μm의 두께를 갖는다. 실시예들에 따른 RDL들은 종래의 유기 또는 라미네이트 기판들과 비교하여 더 좁은 라인 간격 폭(미세 피치) 및 더 얇은 라인들을 추가적으로 가능하게 할 수 있다. 예를 들어, 제1 RDL(110) 및 제2 RDL(210)은 각각 50μm 미만, 또는 더 구체적으로는 대략 30μm 이하, 예컨대 대략 20μm의 두께를 가질 수 있다.
이제 도 11을 참조하면, 제2 RDL(210)의 형성에 후속하여, 전도성 범프들(220)이 제2 RDL(210)에 부착되거나 또는 그 위에 성장될 수 있고, 캐리어 기판(102)이 박리될 수 있고, 개별 패키지들(100)이 싱귤레이팅된다. 전도성 범프들(220)에 대해 다양한 구조체들이 사용될 수 있다. 예를 들어, 전도성 범프들(220)은 예시된 바와 같은 부착된 솔더 볼들, 또는 도금된 필러들일 수 있다.
도 12는 실시예에 따른 양면 RDL 배열물을 갖는 패키지를 예시한 측단면도이다. 도시된 바와 같이, 패키지(100)는 제1 내부면(111) 및 제1 외부면(109)을 갖는 제1 RDL(110)을 포함한다. 제1 다이(130)는 제1 RDL(110)의 제1 내부면(111)에 접합된다. 제1 다이(130)는 제2 다이(140) 상에 적층된다. 제2 RDL(210)은 제1 RDL(110) 바로 아래에 있다. 제2 RDL(210)은 제2 내부면(211) 및 제2 외부면(209)을 포함한다. 제2 다이(140)는 제2 RDL(210)의 제2 내부면(211)에 접합된다. 복수의 전도성 필러들(120)은 제1 RDL(110)의 제1 내부면(111)으로부터 제2 RDL(210)의 제2 내부면(211)까지 연장된다. 예시된 실시예에서, 성형 화합물(150)은 제1 RDL(110)의 제1 내부면(111)과 제2 RDL(210)의 제2 내부면(211) 사이의 공간을 채우고, 제1 내부면과 제2 내부면 사이에서 복수의 전도성 필러들(120), 제1 다이(130), 제2 다이(140), 및 하나 이상의 컴포넌트들(180)을 캡슐화한다. 예시된 바와 같이, 성형 화합물(150)은, 제1 RDL(110)의 제1 내부면(111)과 제2 RDL(210)의 제2 내부면(211) 사이의 공간을 채우고 전도성 필러들(120) 및 다이(130, 135, 140, 145), 그리고 임의적 컴포넌트들(180)을 캡슐화하는, 균일한 조성의 연속층이다. 예시된 바와 같이, 성형 화합물(150)은 컴포넌트들(180), 전도성 필러들(120) 및 다이(130, 135, 140, 145) 각각을 측방향으로 둘러싸고 또한 인접한 다이 사이에서 측방향으로 위치된다.
실시예들에 따르면, 복수의 다이가 제1 및 제2 RDL들(110, 210)에 접합될 수 있다. 예를 들어, 도 12에 예시된 실시예에서, 제3 다이(145)는 제2 RDL(210)의 제2 내부면(211)에 접합되고, 제1 다이(130)는 제2 다이(140) 및 제3 다이(145) 양쪽 모두 상에 적층된다. 실시예에서, 제4 다이(135)는 제1 RDL(110)의 제1 내부면(111)에 접합되고, 제4 다이(135)는, 예를 들어 다이 부착 필름으로 제2 다이(140) 상에 적층된다. 예시된 실시예에서, 다이(130, 135)는 제1 RDL(110)에 접합되는 접촉 패드들(136)을 갖는 전방 면들(129)을 포함하고, 다이(140, 145)는 제2 RDL(210)에 접합되는 접촉 패드들(146)을 갖는 전방 면들(139)을 포함한다. 실시예에서, 다이(130, 135)의 후방 면들(131)은 다이(140, 145)의 후방 면들(141)과 대면한다. 다이의 후방 면들은 하나 이상의 다이 부착 필름들(144)을 사용하여 적층함으로써 서로 부착될 수 있다. 따라서, 실시예에서, 다이의 후방 면들은 서로 적층되는 다이 사이의 직접적인 전기적 연결을 위한 접촉 패드들을 포함하지 않는다. 따라서, 실시예에서, 다이는 이들이 적층되는 다이에 직접 전기적으로 결합되지 않고, 적층된 다이 사이의 임의의 전기적 연통은 RDL들(110, 210) 및 전도성 필러들(120)을 통한 연통을 필요로 한다.
본 명세서에 사용되는 바와 같이, 용어 "~상에 적층된"은 위 또는 아래에 있을 수 있고, 그에 따라 특정 배향을 의미하지 않는다. 예를 들어, 도 12에 예시된 실시예에서, 제1 다이(130)는 제2 다이(140) 및 제3 다이(145) 상에 적층된 것처럼 보인다. 도 5에 예시된 처리 시퀀스에 따라 도 12가 제조되는 실시예에서, 제3 다이(145)는 제1 다이(130) 상에 적층되지만, 제2 다이(140)는 제1 RDL(110)의 제1 내부면(111)에 접합되는 제4 다이(135) 상에 그리고 제1 다이(130) 상에 적층된다. 따라서, 용어 "~상에 적층된"은 위 또는 아래에 있을 수 있고, 다이가 적층되는 대상물의 위 또는 아래에 있는 것으로서 특정 배향을 의미하지 않는다.
실시예들에 따르면, 다양한 이종 칩들이 기능 시스템 또는 서브 시스템으로서의 패키지 내에 집적될 수 있다. 실시예에서, 양면 RDL 배열물을 갖는 패키지는 혼합된 로직 및 메모리 다이를 포함한다. 예를 들어, 패키지(100)는 ASIC 및 DRAM 다이를 포함할 수 있다. 특정 실시예에서, 다이(140)는 ASIC 다이와 같은 로직 다이이다. 실시예에서, 다이(130, 135)는 로직 또는 메모리(예컨대, DRAM) 다이 중 어느 하나이다. 실시예에서, 다이(145)는 수동 컴포넌트로 대체된다. 예를 들어, 다이(145)는 규소 커패시터, 인덕터, 또는 집적 수동 디바이스(IPD)와 같은 수동 컴포넌트로 대체될 수 있다. 그러한 수동 컴포넌트(145)는 박막 공정에 의해 형성될 수 있다. 실시예에서, 수동 컴포넌트(145) 커패시터의 두께의 대부분은 규소이다. 수동 컴포넌트(145)는 컴포넌트(180)와는 상이하게 집적될 수 있는데, 여기서 수동 컴포넌트(145)는, 제1 RDL(110) 상에 표면 장착되는 것과는 대조적으로, 열 강화 테이프 또는 다이 부착 필름(144)으로 부착된다. 컴포넌트(들)는 추가적으로 수동 컴포넌트(145)보다 더 두꺼울 수 있고, 커패시터들의 경우에는, 컴포넌트들(180)은 수동 컴포넌트(145)보다 더 높은 커패시턴스를 갖도록 설계될 수 있다. 특정 다이 구성은 예시적이고 실시예들은 다양한 SiP 배열물들에 활용될 수 있음을 이해할 것이다. 일부 실시예들에 따르면, 고전력 다이(예컨대, ASIC)는 제2 RDL(210)에 바로 인접한 패키지의 하부에 (예컨대, 다이(140)로서) 위치된다. 이러한 구성에서, ASIC 다이는 물리적으로 전도성 범프들(220)에 가장 가깝게 위치될 수 있다. 다른 실시예들에서, 제1 RDL(110)은 시스템 레벨과 관련하여 히트 스프레더로서 활용된다. 그러한 실시예에서, 고전력 다이(예컨대, ASIC)는 제1 RDL(110)에 바로 인접한 패키지의 상부에 (예컨대, 다이(130 또는 135)로서) 위치된다. 이러한 구성에서, 상부의 제1 RDL(110)은 고전력 다이에 대한 열 확산 능력을 위해 활용될 수 있다.
여전히 도 12를 참조하면, 실시예에서, 하나 이상의 다이(130, 135)는 다이(140, 145)의 영역(A2) 및 다이(140)의 영역(A3)(여기서 A2 및 A3은 제 2 RDL(210) 상의 점유 영역에 대응함)보다 더 큰 영역(A1)(제1 RDL(110) 상의 점유 영역에 대응함)을 점유한다. 예시된 실시예에서, A1 > A2 > A3이다. 일 태양에서, 이는 다이(140, 145)가 도 5와 관련하여 기술된 것과 유사하게 다이(130, 135) 상에 적층되는 패키지(100)의 형성 동안의 적층 공정에 기인할 수 있다.
본 명세서에 기술되는 실시예들에 따르면, 일부 응용예들에서, 제1 RDL(110)은 시스템 레벨과 관련하여 히트 스프레더로서 추가적으로 기능할 수 있다. 일부 응용예들에서, 이는 다이(130,135)가 적층되는 다이, 예컨대 다이(140, 145)보다 더 큰 영역을 점유하는 이들 다이(130, 135)의 열을 확산시키기에 적합할 수 있다. 따라서, 실시예들에 따르면, 특히 상부의 제1 RDL(110)에 접합되는 다이의 영역이 증가함에 따라, 상부의 제1 RDL(110)의 열 확산 능력이 활용될 수 있다. 제1 RDL(110)이 열 확산 능력을 위해 활용되는 경우, 외부 표면에 근접한 제1 RDL(110)의 외측 금속층(또는 재배선 라인) 두께는 증가될 수 있다(예컨대, RDL(110) 내의 다른 금속층들보다 더 두꺼움).
이제 도 13을 참조하면, 실시예에 따른 패키지(100) 변형이 예시된다. 도 13에 예시된 실시예에서, 추가적인 금속화 층 또는 층들(160)이 임의적으로 전자기 간섭(EMI) 차폐를 위해 추가된다. 실시예에서, 금속화 층들(160)은 성형 화합물(150)의 측면 에지들의 둘레에 형성된다. 금속화 층들(160)은 추가적으로 제1 RDL(110)의 외부면들에 걸쳐 이어질 수 있다.
제1 RDL(110)의 외부면(109)은 다른 능동 디바이스들 또는 수동 컴포넌트들과의 상호연결을 위해 추가적으로 개방될 수 있다. 도 14에 예시된 실시예에서, 히트 스프레더 또는 리드(310)는 임의적으로 제1 RDL(110)의 외부면(109)에 부착된다. 예를 들어, 히트 스프레더 또는 리드(310)는, 예를 들어, 열 계면 재료 또는 다이 부착 필름(302)과 부착될 수 있다. 도 15에 예시된 실시예에서, 패키지(100)의 집적은 제1 RDL(110)의 외부면(109) 상의 추가적인 컴포넌트(180) 또는 다이 또는 패키지(410)의 접합에 의해 추가로 스케일링된다. 예를 들어, 다이 또는 패키지(410)는 추가적인 로직 디바이스일 수 있다. 이러한 방식으로, 추가적인 IC 다이가 다이(140)(예컨대, ASIC)에 가깝게 위치될 수 있고, 제1 RDL(110), 전도성 필러들(120), 및 제2 RDL(210)을 통해 다이(140)와 전기적으로 연결될 수 있다. 예시된 실시예에서, 다이(410)는 솔더 범프들과 같은 전도성 범프들(420)로 제1 RDL(110)에 부착된다.
실시예들의 다양한 태양들을 활용함에 있어서, 다수의 재배선층들을 포함하는 팬 아웃 시스템 인 패키지를 형성하기 위해 상기 실시예들의 조합들 또는 변형들이 가능하다는 것이 당업자에게 명백해질 것이다. 실시예들이 구조적 특징들 및/또는 방법 단계들과 관련하여 기술되었지만, 첨부된 청구범위가 기술된 특정 특징들 또는 단계들로 반드시 제한되는 것은 아님이 이해되어야 한다. 개시된 특정 특징들 및 단계들은, 그 대신에, 예시하는 데 유용한 청구범위의 실시예들로서 이해되어야 한다.

Claims (23)

  1. 팬 아웃 시스템 인 패키지(fan out system in package)로서,
    제1 내부면 및 제1 외부면을 포함하는 제1 재배선층(redistribution layer)(RDL);
    상기 제1 RDL의 상기 제1 내부면에 접합되는 제1 상부 다이;
    상기 제1 RDL 아래의 제2 RDL - 상기 제2 RDL은 제2 내부면 및 제2 외부면을 포함함 -;
    상기 제2 RDL의 상기 제2 내부면에 접합되는 하부 다이 - 상기 제1 상부 다이는 상기 하부 다이 상에 적층되고 상기 제1 상부 다이는 상기 하부 다이와 직접 전기적으로 결합되지 않음 -;
    상기 제1 RDL의 상기 제1 내부면에 접합되는 제2 상부 다이 - 상기 제1 및 제2 상부 다이는 상기 하부 다이에 부착되고 상기 제1 및 제2 상부 다이는 함께 상기 하부 다이보다 큰 영역을 점유함 -;
    상기 제1 RDL의 상기 제1 내부면으로부터 상기 제2 RDL의 상기 제2 내부면까지 연장되는 복수의 전도성 필러(pillar)들; 및
    상기 제1 RDL의 상기 제1 내부면과 상기 제2 RDL의 상기 제2 내부면 사이에 위치되고 상기 제1 내부면과 상기 제2 내부면 사이에서 상기 복수의 전도성 필러들, 상기 제1 상부 다이, 상기 제2 상부 다이 및 상기 하부 다이를 캡슐화하는 성형 화합물(molding compound)을 포함하는, 팬 아웃 시스템 인 패키지.
  2. 제1항에 있어서, 상기 제2 RDL의 상기 제2 외부면 상의 복수의 전도성 범프(bump)들을 추가로 포함하는, 팬 아웃 시스템 인 패키지.
  3. 제1항에 있어서, 상기 제1 RDL의 상기 제1 외부면에 접합되는 디바이스를 추가로 포함하는, 팬 아웃 시스템 인 패키지.
  4. 제3항에 있어서, 상기 디바이스는 리드(lid), 히트 스프레더(heat spreader), 수동 컴포넌트, 집적 회로 다이, 및 다른 패키지로 이루어지는 그룹으로부터 선택되는, 팬 아웃 시스템 인 패키지.
  5. 제1항에 있어서, 상기 성형 화합물은, 상기 제1 RDL의 상기 제1 내부면과 상기 제2 RDL의 상기 제2 내부면 사이에 있고 상기 복수의 전도성 필러들, 상기 제1 상부 다이, 상기 제2 상부 다이 및 상기 하부 다이를 캡슐화하는, 균일한 조성의 연속층인, 팬 아웃 시스템 인 패키지.
  6. 제1항에 있어서, 상기 하부 다이는 다이 부착 필름 또는 열 강화 테이프로 상기 제1 및 제2 상부 다이에 부착되는, 팬 아웃 시스템 인 패키지.
  7. 제1항에 있어서,
    상기 제1 상부 다이는 접촉 패드들을 갖는 전방 면, 및 접촉 패드들을 포함하지 않는 후방 면을 포함하고;
    상기 하부 다이는 접촉 패드들을 갖는 전방 면, 및 접촉 패드들을 포함하지 않는 후방 면을 포함하고;
    상기 제1 상부 다이의 상기 전방 면은 상기 제1 RDL에 접합되고, 상기 하부 다이의 상기 전방 면은 상기 제2 RDL에 접합되는, 팬 아웃 시스템 인 패키지.
  8. 제7항에 있어서, 상기 제1 상부 다이의 상기 후방 면은 상기 하부 다이의 상기 후방 면과 대면하는, 팬 아웃 시스템 인 패키지.
  9. 제8항에 있어서, 상기 하부 다이의 상기 후방 면은 다이 부착 필름으로 상기 제1 및 제2 상부 다이의 상기 후방 면들에 부착되는, 팬 아웃 시스템 인 패키지.
  10. 제1항에 있어서, 상기 제2 RDL의 상기 제2 내부면에 접합되는 제2 하부 다이를 추가로 포함하고, 상기 제1 상부 다이는 상기 하부 다이 및 상기 제2 하부 다이 상에 적층되는, 팬 아웃 시스템 인 패키지.
  11. 삭제
  12. 제1항에 있어서, 상기 제1 상부 다이는 메모리 디바이스를 포함하고, 상기 하부 다이는 로직 디바이스를 포함하는, 팬 아웃 시스템 인 패키지.
  13. 제1항에 있어서, 상기 제2 RDL은 상기 하부 다이의 접촉 패드 바로 위의 재배선 라인을 포함하는, 팬 아웃 시스템 인 패키지.
  14. 제1항에 있어서, 상기 제1 상부 다이 상의 전도성 범프는 상기 제1 RDL의 접촉 패드에 접합되는, 팬 아웃 시스템 인 패키지.
  15. 제14항에 있어서, 비전도성 페이스트(non-conductive paste)(NCP) 및 비전도성 필름(non-conductive film)(NCF)으로 이루어지는 그룹으로부터 선택되는 층이 상기 전도성 범프를 측방향으로 둘러싸는, 팬 아웃 시스템 인 패키지.
  16. 제14항에 있어서, 상기 제1 상부 다이 상의 상기 전도성 범프와 상기 제1 RDL의 상기 접촉 패드 사이에 이방성 전도성 필름이 직접적으로 있는, 팬 아웃 시스템 인 패키지.
  17. 제1항에 있어서, 상기 제1 RDL의 상기 제1 내부면에 접합되는 수동 컴포넌트를 추가로 포함하는, 팬 아웃 시스템 인 패키지.
  18. 제17항에 있어서, 상기 수동 컴포넌트는 상기 제2 RDL의 상기 제2 내부면에 접합되는, 팬 아웃 시스템 인 패키지.
  19. 제18항에 있어서, 상기 수동 컴포넌트는 상기 복수의 전도성 필러들의 패턴의 일부로서 집적되는, 팬 아웃 시스템 인 패키지.
  20. 팬 아웃 시스템 인 패키지의 형성 방법으로서,
    캐리어 기판 상에 제1 재배선층(RDL)을 형성하는 단계;
    상기 제1 RDL 상에 복수의 전도성 필러들을 형성하는 단계;
    상기 복수의 전도성 필러들의 주연부 내측의 제1 상부 다이 및 제2 상부 다이를 상기 제1 RDL에 부착하는 단계;
    상기 제1 상부 다이 및 상기 제2 상부 다이 상에 하부 다이를 적층하는 단계 - 상기 제1 및 제2 상부 다이는 함께 상기 하부 다이보다 큰 영역을 점유함 -;
    상기 하부 다이, 상기 제1 상부 다이, 상기 제2 상부 다이 및 상기 복수의 전도성 필러들을 성형 화합물 내에서 캡슐화하는 단계; 및
    상기 성형 화합물, 상기 하부 다이, 및 상기 복수의 전도성 필러들 상에 제2 RDL을 형성하는 단계를 포함하는, 방법.
  21. 제20항에 있어서, 상기 하부 다이, 상기 제1 상부 다이, 상기 제2 상부 다이 및 상기 복수의 전도성 필러들을 상기 성형 화합물 내에서 캡슐화하는 단계 후에, 그리고 상기 제2 RDL을 형성하는 단계에 앞서, 상기 성형 화합물 및 상기 복수의 전도성 필러들의 두께를 감소시키는 단계를 추가로 포함하는, 방법.
  22. 제20항에 있어서, 상기 제2 RDL을 형성하는 단계에 앞서 상기 하부 다이 상의 적재 패드들을 노출시키기 위해 상기 성형 화합물 내에 개구부들을 형성하는 단계를 추가로 포함하는, 방법.
  23. 제20항에 있어서, 상기 하부 다이, 상기 제1 상부 다이, 상기 제2 상부 다이 및 상기 복수의 전도성 필러들을 상기 성형 화합물 내에서 캡슐화하는 단계 후에, 그리고 상기 제2 RDL을 형성하는 단계에 앞서, 상기 하부 다이 상의 적재 패드들을 노출시키기 위해 상기 하부 다이로부터 보호 필름을 제거하는 단계를 추가로 포함하는, 방법.
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CN118039572A (zh) 电子封装件及其制法

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