KR102598381B1 - 적층된 다이들을 이용하는 반도체 다이(die) 모듈을 용이하게 하기 위해 분할된 양면 금속화 구조물들을 이용하는 집적 회로(ic) 패키지들, 및 그의 제조 방법들 - Google Patents

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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
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Abstract

적층된 다이들을 이용하는 반도체 다이 모듈을 용이하게 하기 위해 분할된 양면 IC 금속화 구조물들을 이용하는 집적 회로 (IC) 패키지들 및 관련 제조 방법들이 개시된다. IC 패키지에서의 다수의 IC 다이들은 IC 다이 모듈에서의 백-투-백, 상부 및 하부 IC 다이 구성으로 함께 적층 및 본딩되며, 이는 IC 패키지의 높이를 최소화할 수 있다. 금속화 구조물은 다이들에 대한 다이-대-다이 및 외부 전기 연결들을 용이하게 하기 위해 IC 다이 모듈의 각각의 상부 및 하부 면들에 인접한 별개의 상부 및 하부 금속화 구조물들 사이에서 분할된다. 상부 및 하부 금속화 구조물들은 각각의 다이 및 외부 전기 상호연결부들을 위해 각각의 내부 및 외부 면들에 기판 상호연결부들을 노출시킴으로써 양면화될 수 있다. 다른 양태들에서, IC 패키지의 전체 높이를 추가로 최소화하기 위해 백-투-백 구성으로 함께 마운팅된 IC 다이들 사이에 압축 본드가 포함된다.

Description

적층된 다이들을 이용하는 반도체 다이(DIE) 모듈을 용이하게 하기 위해 분할된 양면 금속화 구조물들을 이용하는 집적 회로(IC) 패키지들, 및 그의 제조 방법들
우선권 출원
본 출원은 "INTEGRATED CIRCUIT (IC) PACKAGES EMPLOYING SPLIT, DOUBLE-SIDED METALLIZATION STRUCTURES TO FACILITATE A SEMICONDUCTOR DIE ("DIE") MODULE EMPLOYING STACKED DICE, AND RELATED FABRICATION METHODS" 라는 제목으로 2020년 6월 24일에 출원된 미국 특허 출원 일련 번호 제 16/910,486 호에 대해 우선권을 주장하고, 그것은 그 전체가 참조에 의해 본원에 통합된다.
배경
I. 개시의 분야
본 개시의 분야는 반도체 다이들에 전기적 인터페이스를 제공하는 패키지 구조물에 부착된 하나 이상의 반도체 다이들을 포함하는 집적 회로 (IC) 패키지들에 관한 것이다.
II. 배경
집적 회로(IC)들은 전자 디바이스들의 초석이다. IC들은 "반도체 패키지" 또는 "칩 패키지"라고도 지칭되는 IC 패키지 내에 패키징된다. IC 패키지는 반도체 다이(들)에 물리적 지지 및 전기적 인터페이스를 제공하기 위해 패키지 기판 상에 마운팅되고 그에 전기적으로 결합되는 IC(들)로서 하나 이상의 반도체 다이들을 포함한다. 패키지 기판은, 예를 들어, 하나 이상의 유전체 레이어들 내의 매립된 전기 트레이스들 및 반도체 다이(들) 사이에 전기 인터페이스들을 제공하기 위해 전기 트레이스들을 함께 결합하는 수직 상호연결 액세스들(비아들)을 포함하는 매립된 트레이스 기판(embedded trace substrate; ETS)일 수도 있다. 반도체 다이(들)는 패키지 기판의 상부 레이어에 노출된 상호연결들에 마운팅되고 그에 전기적으로 인터페이스되어 반도체 다이(들)를 패키지 기판의 전기 트레이스들에 전기적으로 결합시킨다.
반도체 다이(들) 및 패키지 기판은 몰딩 화합물과 같은 패키지 재료로 캡슐화되어 IC 패키지를 형성한다. IC 패키지는 또한, 패키지 기판의 하부 레이어에서 노출된 상호연결부들에 전기적으로 결합되어 솔더 볼들을 패키지 기판 내의 전기 트레이스들에 전기적으로 결합시키는 볼 그리드 어레이(ball grid array; BGA)에서의 외부 솔더 볼들을 포함할 수도 있다. 솔더 볼들은 IC 패키지에서의 반도체 다이(들)에 대한 외부 전기 인터페이스를 제공한다. 솔더 볼들은 IC 패키지가 인쇄 회로 기판(printed circuit board; PCB)에 마운팅될 때 인쇄 회로 기판(PCB) 상의 금속 콘택트들에 전기적으로 결합되어 IC 패키지에서의 패키지 기판을 통해 IC 칩에 PCB 내의 전기 트레이스들 사이에 전기적 인터페이스를 제공한다.
개시의 개요
본 명세서에 개시된 양태들은 적층된 다이들을 이용하는 반도체 다이 모듈을 용이하게 하기 위해 분할된 양면 금속화 구조물들을 이용하는 집적 회로 (integrated circuit; IC) 패키지들을 포함한다. 관련 칩 패키지들 및 IC 패키지의 제조 방법들이 또한 개시된다. IC 패키지는 IC 다이들에 상호연결들(interconnections)을 제공하기 위해 금속화 구조물(metallization structure) 상에 마운팅된 다수의 반도체 다이들("IC 다이들"이라고도 지칭됨)을 포함한다. 예시적인 양태들에서, 면적을 절약하기 위해 IC 패키지의 전체 높이를 축소시키는 것을 용이하게 하기 위해, IC 패키지 내의 다수의 IC 다이들은 IC 패키지 내의 IC 다이 모듈 내의 백-투-백, 상부 및 하부 IC 다이 구성으로 함께 적층되고 본딩된다. 그 다음, 다이-투-다이(die-to-die) 및 백-투-백(back-to-back) 구성으로 적층된 IC 다이들에 대한 외부 전기 접속들을 용이하게 하기 위해, IC 패키지의 금속화 구조물은 IC 다이 모듈의 각각의 상부 및 하부 면들에 인접한 별개의 상부 및 하부 금속화 구조물들 사이에서 분할된다. IC 다이의 활성 면들(active surfaces)은 IC 다이 사이의 전기 신호들의 라우팅을 위한 전기 트레이스들의 하나 이상의 라우팅 층들을 포함하는 그들 각각의 상부 및 하부 금속화 구조물들에 마운팅되고 전기적으로 연결된다. 금속화 구조물은 IC 다이들에 전기적 접속들을 제공하기 위해 IC 다이들의 활성 측들 상의 각각의 다이 상호연결부들에 전기적으로 접속된 노출된 기판 상호연결들을 갖는다.
IC 다이 모듈의 대향 측들 상에 마운팅된 상부 및 하부 금속화 구조물들 사이에 분할되는 IC 패키지의 금속화 구조물들은 상부 및 하부 금속화 구조물들의 조합된 두께가 휨 또는 기계적 불안정성의 위험 없이 감소되도록 허용할 수도 있다. IC 다이 모듈의 대향 측면 상에 마운팅된 상부 및 하부 금속화 구조물들 사이에서 분할되는 IC 패키지의 금속화 구조물들은 또한 IC 패키지 및 IC 다이 모듈에 대한 대칭 구조를 제공한다. 또한, 예시적인 양태들에서, 상부 IC 다이에 인접하게 위치된 상부 금속화 구조물은 상부 금속화 구조물에서의 전기 트레이스 라우팅(electrical trace routing)의 복잡성을 최소화하기 위해 상부 IC 다이로의 상호연결들에 수반되는 전기 트레이스들을 우세하게 제공하도록 구성될 수 있다. 하부 IC 다이에 인접하게 위치된 하부 금속화 구조물은 하부 금속화 구조물에서의 전기 트레이스 라우팅의 복잡성을 또한 최소화하기 위해 하부 IC 다이로의 상호연결들에 수반되는 전기 트레이스들을 우세하게 제공하도록 구성될 수 있다. 금속화 구조물들에서의 전기 트레이스 라우팅의 복잡성을 최소화하는 것은 금속화 구조물들의 높이를 감소시키고 따라서 IC 패키지의 전체 높이를 감소시키는 데 중요한 요인이 될 수 있을 것이다. 다이-대-다이 상호연결부들은, IC 다이 모듈에서의 이용가능한 면적들을 통해 연장되고 상부 및 하부 금속화 구조물들의 내부 면들에 전기적으로 연결되는 전도성 구조물들(예를 들어, 비아들)에 의해 제공될 수 있다. 따라서, 일 예로서, 다이-대-다이 상호연결부들을 제공하기 위해 TSV들(through-silica-vias)이 요구되지 않을 수도 있다.
면적을 절약하기 위해 IC 패키지의 전체 높이를 축소시키는 것을 추가로 용이하게 하기 위해, 백-투-백 구성으로 적층된 IC 다이들 사이의 본드(bond)는 압축 본드(compression bond)(예를 들어, 산화물-대-산화물 본드)일 수 있다. 예를 들어, 압축 본드는 열압축 본드일 수 있다. 열압축 본드는 확산 본드, 압력 조인트, 열압축 용접 또는 솔리드-스테이트 용접(solid-state weld)으로도 지칭되는 웨이퍼 접합이다. 따라서, 일 예로서, IC 다이 본딩을 위해 접착제가 사용될 필요가 없다. 압축 본드는 예를 들어 접착제보다 IC 패키지의 높이 방향에서 더 적은 추가 면적을 소비하거나 또는 아무런 추가 면적도 소비하지 않을 수도 있다. 또한, 면적을 절약하기 위해 IC 패키지의 전체 높이를 축소시키는 것을 추가로 용이하게 하기 위해, IC 다이들의 활성 측면들과 그들 각각의 상부 및 하부 금속화 구조물들 사이의 본드는 또한 압축 본드, 및 예로서 열압축 본드일 수도 있다.
이와 관련하여, 하나의 예시적인 양태에서, IC 패키지가 제공된다. IC 패키지는 적어도 제 1 상호연결 레이어(interconnect layer)를 포함하는 제 1 금속화 구조물을 포함한다. IC 패키지는 또한 적어도 하나의 제 2 상호연결 레이어를 포함하는 제 2 금속화 구조물을 포함한다. IC 패키지는 또한 제 1 금속화 구조물과 제 2 금속화 구조물 사이에 배치된 IC 다이 모듈을 포함한다. IC 다이 모듈은 제 1 활성 면(active surface) 제 1 비활성 면(non-active surface)을 포함하는 제 1 IC 다이를 포함한다. IC 다이 모듈은 또한 제 2 활성 면 및 제 2 비활성 면을 포함하는 제 2 IC 다이, 및 제 1 IC 다이의 제 1 비활성 면과 제 2 IC 다이의 제 2 비활성 면 사이의 압축 본드를 포함하고, 그 압축 본드는 제 1 IC 다이의 제 1 비활성 면을 제 2 IC 다이의 제 2 비활성 면에 결합(coupling)시킨다. 제 1 IC 다이의 제 1 비활성 면은 제 1 금속화 구조물의 적어도 하나의 제 1 상호연결 레이어에 전기적으로 결합된다. 제 2 IC 다이의 제 2 비활성 면은 제 2 금속화 구조물의 적어도 하나의 제 2 상호연결 레이어에 전기적으로 결합된다.
다른 예시적인 양태에서, IC 패키지를 제조하는 방법이 제공된다. 방법은 적어도 하나의 제 1 상호연결 레이어를 포함하는 제 1 금속화 구조물을 제조하는 단계를 포함한다. 그 방법은 또한 적어도 하나의 제 2 상호연결 레이어를 포함하는 제 2 금속화 구조물을 제조하는 단계를 포함한다. 그 방법은 또한 제 1 금속화 구조물과 제 2 금속화 구조물 사이에 배치된 IC 다이 모듈을 제조하는 단계를 포함한다. IC 다이 모듈을 제조하는 단계는 제 1 활성 면 및 제 1 비활성 면을 포함하는 제 1 IC 다이를 제공하는 단계를 포함한다. IC 다이 모듈은 또한 제 2 활성 면 및 제 2 비활성 면을 포함하는 제 2 IC 다이를 제공하는 단계를 포함한다. IC 다이 모듈을 제조하는 것은 또한 제 1 IC 다이를 제 2 IC 다이에 결합시키기 위해 제 1 IC 다이의 제 1 비활성 면을 제 2 IC 다이의 제 2 비활성 면에 압축 본딩(compression bonding)하는 것을 포함한다. 그 방법은 또한, 제 1 IC 다이의 제 1 활성 면을 제 1 금속화 구조물의 적어도 하나의 제 1 상호연결 레이어에 전기적으로 결합시키는 단계, 및 제 2 IC 다이의 제 2 활성 면을 제 2 금속화 구조물의 적어도 하나의 제 2 상호연결 레이어에 전기적으로 결합시키는 단계를 포함한다.
도면들의 간단한 설명
도 1은 다수의 반도체 다이들을 포함하는 예시적인 플립-칩 집적 회로(IC) 패키지의 측면도이며, 각각의 면은 패키지 기판 상에 마운팅되고 다이 접속들을 이루기 위해 패키지 기판 내의 금속화 구조물에 전기적으로 연결된다.
도 2a 및 도 2b는 IC 다이들에 대한 다이-대-다이 및 외부 상호연결들을 제공하기 위해 분할된, 양면 상부 및 하부 금속화 구조물들 사이에 형성된 적층된 IC 다이들을 이용하는 반도체 다이("IC 다이") 모듈을 이용하는 예시적인 IC 패키지의 측면도들이다.
도 3a 및 도 3b는 IC 패키지의 추가적인 예시적인 세부사항을 예시하기 위한 도 2a-2b의 IC 패키지의 우측 및 좌측 측면도들이다.
도 4a 및 도 4b는 도 2a-3b의 IC 패키지를 제조하는 예시적인 프로세스를 나타내는 흐름도이다.
도 5a-5e는 백-투-백 구성으로 IC 다이들을 본딩하는 것 및 열압축 본딩을 이용하여 IC 다이들을 그들 각각의 상부 및 하부 금속화 구조물들에 마운팅하는 것을 포함하는, 도 2a-3b의 IC 패키지를 제조하는 다른 예시적인 프로세스를 나타내는 흐름도이다.
도 6a-6j는 도 5a-5e의 예시적인 프로세스에 따른, 도 2a-3b의 IC 패키지의 제조 동안의 예시적인 제조 단계들을 나타낸다.
도 7은, 도 2a-3b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 그리고 도 4a 및 도 4b 및 도 5a-6j의 제조 프로세스들에 따른, IC 다이들에 다이-대-다이 및 외부 상호연결들을 제공하기 위해 분할된 양면 상부 및 하부 금속화 구조물들 사이에 형성된 적층된 IC 다이들을 이용하는 반도체 다이("IC 다이") 모듈을 이용하는 하나 이상의 IC 패키지들에 제공될 수 있는 예시적인 프로세서-기반 시스템의 블록도이다.
도 8은, 도 2a-3b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 그리고 도 4a 및 도 4b 및 도 5a-6j의 제조 프로세스들에 따른, IC 다이들에 대해 다이-대-다이 및 외부 상호연결들을 제공하기 위해 분할된 양면 상부 및 하부 금속화 구조물들 사이에 형성된 적층된 IC 다이들을 이용하는 반도체 다이("IC 다이") 모듈을 이용하는 하나 이상의 IC 패키지들에 제공되는 라디오 주파수(RF) 컴포넌트들을 포함하는 예시적인 무선 통신 디바이스의 블록도이다.
상세한 설명
이제 도면들을 참조하여, 본 개시의 여러 예시적인 양태들이 설명된다. 단어 "예시적인" 은 "예, 사례, 또는 예시로서 작용하는 것" 을 의미하도록 본 명세서에서 사용된다. "예시적" 으로서 본원에 기술된 임의의 양태는 반드시 다른 양태들보다 바람직하거나 또는 유리한 것으로 해석될 필요는 없다.
도 2a에서 시작하여 적층된 다이들을 이용하는 IC 다이 모듈을 용이하게 하기 위해 분할, 양면 금속화 구조물들을 이용하는 집적 회로(IC) 패키지들의 예들을 논의하기 전에, 패키지 기판의 대향 측들 상에 마운팅되고 공통 패키지 기판에 전기적으로 연결되어 다이 연결들을 만드는 대향하는 IC 다이들 사이에 배향된 공통 패키지 기판을 이용하는 플립-칩 IC 패키지가 아래의 도 1에 먼저 설명된다.
이와 관련하여, 도 1은 솔더 볼들(106)을 사용하여 인쇄 회로 기판(PCB)(104)에 마운팅되는 플립-칩 IC 패키지(102)("IC 패키지(102)")를 포함하는 IC 어셈블리(100)의 단면의 개략도를 예시한다. IC 패키지(102)는 다이-대-다이 본딩 및/또는 언더필 접착제를 통해 패키지 기판(116)의 각각의 전방 및 하부 면(112, 114)에 마운팅되는 각각의 전방 표면들(110(1)-110(4))(즉, 활성 면들)을 갖는 다수의 반도체 다이들("IC 다이들")(108(1)-108(4))을 포함한다. 예를 들어, IC 다이들(108(1) 내지 108(3))은 전력 관리 관련 기능들을 제공하는 전력 관리 IC들(PMIC들)일 수 있을 것이다. IC 다이(108(4))는 일 예로서 프로세서와 같은 애플리케이션 IC 다이일 수 있을 것이다. 솔더 볼들(106)은 IC 패키지(102)가 PCB(104)에 마운팅될 때 IC 다이들(108(1) 내지 108(4))에 전기적 인터페이스를 제공하기 위해 패키지 기판(116)의 하부 면(114) 상에 형성된다. 패키지 기판(116)은 솔더 볼들(106)과 IC 다이들(108(1) 내지 108(4)) 사이에 전기 신호 라우팅을 제공하기 위해 솔더 볼들(106)에 결합된 매립된 전기 트레이스들(118)(예컨대, 구리 금속 트레이스들)을 포함하는 하나 이상의 유전체 레이어들을 포함하는 임베디드 트레이스 기판(embedded trace substrate; ETS)일 수 있다. 패키지 기판(116)에서의 전기 트레이스들(118)은 패키지 기판(116)의 전면 및 하면(112, 114)으로부터 노출된 솔더 볼들(120(1)-120(4))에 결합되어 IC 다이들(108(1)-108(4))에 전기적 연결들을 제공한다. IC 다이들(108(1) 내지 108(4))은, PCB(104)에 접속된 솔더 볼들(106)에 라우팅되는 패키지 기판(116) 내의 전기 트레이스들(118)에 대한 전기적 접속을 제공하기 위해 패키지 기판(116)에 마운팅될 때 각각의 솔더 볼들(120(1) 내지 120(4))에 결합되는 금속 상호연결부들(예컨대, 패드들)을 포함한다. IC 다이들(108(1)-108(4)) 사이의 다이-대-다이 전기 연결들은 또한 패키지 기판(116)에서의 전기 트레이스들(118)과 솔더 볼들(120(1)-120(4))의 결합을 통해 이루어질 수 있다.
도 1을 계속 참조하면, 패키지 기판(116)은, 예를 들어, 패키지 기판(116)을 형성하기 위해 함께 적층될 수도 있는 복수의 유전체 레이어들로 구성된다. 상이한 유전체 레이어들에서의 전기 트레이스들(118)은 비아들(도시되지 않음)을 통해 함께 결합된다. 패키지 기판(116)에서의 라우팅 복잡도를 감소시키기 위해, 패키지 기판(116)은, IC 다이들(108(1)-108(4))에 전기적 연결들을 제공하는 것과 더 많이 관련된 그 유전체 레이어들이 각각의 IC 다이들(108(1)-108(4))에 근접하게 위치될 수 있도록 설계될 수 있다. 이와 관련하여, 패키지 기판(116)의 전면(112) 및 IC 다이들(108(1)-108(3))에 더 가깝게 위치된 유전체 레이어 영역(124(1))은 IC 다이들(108(1)-108(3))에 결합된 솔더 볼들(120(1)-120(3))에 대한 전기적 상호연결들과 관련된 전기적 트레이스들(118)을 포함할 수 있다. IC 다이(108(4)) 및 패키지 기판(116)의 하부 면(114)에 더 가깝게 위치된 패키지 기판(116)의 유전체 레이어 영역(124(2))은 IC 다이(108(4))에 결합된 솔더 볼(120(4))에 대한 전기적 상호연결들을 제공하는 데 더 관여하는 전기 트레이스들(118)을 포함할 수 있다. 모든 IC 다이들(108(1)-108(4))에 대한 전기적 연결들을 위한 전기적 라우팅을 포함하는 공통 패키지 기판(116)을 제공하는 것은, 패키지 기판(116)이 모듈성 및 제조 유연성을 위한 별개의 제조 프로세스에서 IC 다이들(108(1)-108(4))과 별개로 제조되게 할 수 있다. 그러나, 이는 패키지 기판(116)에서 더 많은 수의 유전체 레이어들이 요구되게 할 수도 있다. 예를 들어, 도 1의 패키지 기판(116)은 열(10)개의 유전체 레이어들을 가질 수도 있다. 이는 패키지 기판(116)을 제조하기 위한 제조 프로세스의 복잡성을 증가시키고 증가된 제조 시간 및 연관된 비용 및 낮은 수율로 이어질 수 있다. TSV들(through-silica vias)은 다이-대-다이 상호연결부들을 제공하기 위해 이용될 수 있지만, TSV들은 제조 프로세스들의 관점에서 비용이 비싸다.
이와 관련하여, 도 2a 및 도 2b는 적층된 IC 다이들(204(1) 내지 204(3))을 이용하는 반도체 다이("IC 다이") 모듈(202)을 이용하는 예시적인 IC 패키지(200)의 측면도이다. 도 2b는 도 2a에 도시된 IC 패키지(200)의 추가적인 예시적인 세부사항을 나타내는 측면도이다. 도 2a에 도시된 바와 같이, IC 다이 모듈(202)은 X-축 및 Y-축 방향들로 수평 평면(P1)에 배치되고, IC 다이들(204(1) 내지 204(3))에 다이-대-다이 및 외부 상호연결들을 제공하기 위해 분할된 양면 상부 및 하부 금속화 구조물들(206T, 206B) 사이에 형성된다. 금속화 구조물들(206T, 206B)은 상이한 층들 사이에서 전기 트레이스들을 함께 결합시키기 위해 신호 라우팅 및 수직 상호연결 액세스들(비아들)을 위한 전기 트레이스들의 하나 이상의 금속 또는 상호연결 레이어들을 포함한다. 금속화 구조물들(206T, 206B)은 또한 IC 다이 모듈(202)이 배치되고 지지될 수 있는 지지 구조로서의 역할을 한다. 금속화 구조물들(206T, 206B)은 비제한적인 예로서 패키지 기판 또는 재배선 레이어(RDL)들일 수도 있다. 아래에서 더 상세히 논의되는 바와 같이, 금속화 구조물들(206T, 206B)은 IC 패키지(200)에서의 IC 다이들(204(1) 내지 204(3))에 대한 외부 및 다이-대-다이 전기 신호 라우팅을 제공하는 상호연결 레이어들을 포함할 수 있다. 상부 및 하부 금속화 구조물들(206T, 206B)은 X-축 및 Y-축 방향들로 수평 평면들 P2 및 P3 에 배치되고 IC 다이 모듈(202)의 수평 평면 P 1 에 평행하다. 예로서, IC 다이(204(1))는 일 예로서 일반적인 프로세서와 같은 애플리케이션 특정 다이일 수 있다. 다른 예로서, IC 다이들(204(2), 204(3)) 중 하나는 IC 다이(204(1))로의 전력을 관리하기 위한 전력 관리 기능들을 제어하는 전력 관리 IC (PMIC) 일 수 있다. IC 다이들(204(2), 204(3)) 중 다른 하나는 다른 예로서 모뎀 또는 기저대역 프로세서와 같은 특정 프로세서일 수 있다. 제 2 IC 다이 모듈(205)은 또한 상부 금속화 구조물(206T)의 상부에 마운팅되고, 상부 금속화 구조물(206T)에 전기적으로 접속된 IC 다이들(207(1), 207(2))을 포함하는 다른 컴포넌트들을 포함한다.
아래에서 더 상세히 논의되는 바와 같이, Z-축 방향으로 도시된 바와 같이, 도 2a에서 IC 패키지(200)의 전체 높이(H1)를 최소화하기 위해, IC 다이들(204(1) 및 204(2), 204(3))은 IC 다이 모듈(202)에서 백-투-백 구성으로 함께 본딩(즉, 물리적으로 직접 또는 간접적으로 부착)된다. IC 패키지(200)의 전체 높이(H1)를 최소화하는 것은 IC 패키지(200)의 애플리케이션들의 사용을 최대화하는 데 중요할 수도 있다. 아래에서 더 상세히 논의되는 바와 같이, IC 다이들(204(2), 204(3))은 압축 본드들(compression bonds)(208(1), 208(2))을 이용하여 IC 다이(204(1))에 본딩된다. 예를 들어, 압축 본드는 산화물-대-산화물 열압축 접합인 열압축 본드(thermocompression bond)일 수도 있다. IC 다이들(204(2), 204(3))을 IC 다이(204(1))에 고정하기 위해 압축 본드들(208(1), 208(2))을 제공하는 것은 IC 다이 모듈(202)의 높이(H 2)를 최소화할 수 있고, 따라서 IC 패키지(200)의 전체 높이(H 1)를 최소화할 수 있는데, 그 이유는 예로서 접착제와 같은 추가적인 바인딩 재료의 사용이 회피될 수도 있기 때문이다. 열압착 본드는 확산 본드(diffusion bond), 압력 조인트(pressure joint), 및 열압착 용접(thermocompression weld)으로도 지칭되는 웨이퍼 본드이다. 이 예에서, 도 2a에 도시된 바와 같이, 각각의 IC 다이들(204(2), 204(3))의 최상부의 비활성 면들(211(2), 211(3))은 압축 본드를 형성하기 위해 동시에 힘 및 선택적으로 열을 인가하는 IC 다이(204(1))의 최상부의 비활성 면(211(1))과 원자 접촉하게 된다. IC 다이들(204(2), 204(3))은 도 2a의 IC 다이(204(1))로부터 뒤집힌다.
예를 들어, 각각의 IC 다이들(204(1) 내지 204(3))의 최상부의 비활성 면들(211(1) 내지 211(3))은 각각의 산화물 레이어(215(1) 내지 215(3))를 포함할 수도 있어서, 각각의 IC 다이들(204(2), 204(3))의 비활성 면들(211(2), 211(3))은 IC 다이(204(1))의 최상부의 비활성 면(211(1))과 산화물-대-산화물 압축 본딩으로 본딩된다. 예를 들어, 각각의 IC 다이들(204(1)-204(3))의 상부 비활성 면들(211(1)-211(3)) 및 그들의 산화물 레이어들(215(1)-215(3))은 예를 들어 압축 본딩 및 열압축 본딩에 의해 함께 본딩된다. 열압축 본딩에서, IC 다이들(204(2), 204(3))의 상부, 비활성 면들(211(2), 211(3))과 이들의 산화물 레이어들(215(2), 215(3)) 사이의 확산은 IC 다이(204(1))의 상부, 비활성 면(211(1)) 및 이의 산화물 레이어(215(1))와 원자 접촉하게 된다. IC 다이들(204(2), 204(3))의 산화물 레이어들(215(2), 215(3)) 및 IC 다이(204(1))의 상부, 비활성 면(211(1))의 산화물 레이어(215(1))로부터의 원자들은, 상부, 비활성 면들(211(2), 211(3)) 및 상부, 비활성 면(211(1))이 함께 붙고 본딩되게 하는 결정 격자 진동에 기초하여 하나의 결정 격자에서 다른 결정 격자로 이동한다. 다른 예로서, 산화물 레이어들(215(1)-215(3))은 플라즈마 강화 화학 기상 증착(plasma-enhanced chemical vapor deposition; PE-CVD)에 의해 형성된 화학 기계적 연마(chemical mechanical polish; CMP)-처리된 산화물 레이어들(215(1)-215(3))일 수도 있다. 플라즈마 활성화 후에, PE-CVD 산화물 레이어들(215(1)-25(3))을 갖는 IC 다이들(204(1)-204(3))은 액체 표면 장력에 의해 구동되고 정밀하게 정렬될 수 있고, 이어서 산화물-산화물 직접 본딩을 통해 웨이퍼들에 단단히 접합될 수 있다. IC 다이들(204(1)-204(3))의 상부, 비활성 면들(211(1)-211(3))이 백-투-백 마운팅되고, 그 다음 섭씨 150 내지 180 도와 같은 특정 온도에서 베이킹된 후, 각각의 IC 다이(204(1)-204(3))의 산화물 레이어들(215(1)-215(3))은 임의의 접착제를 사용할 필요 없이 본딩되도록 확산을 시작한다.
도 2a를 계속 참조하면, IC 다이들(204(1) 및 204(2), 204(3))이 함께 본딩되기 때문에, 분할된 상부 및 하부 금속화 구조물들(206T, 206B)은 IC 패키지(200) 내의 IC 다이들(204(1) 내지 204(3))에 대한 외부 전기 신호 액세스를 용이하게 하고 다이-대-다이 상호연결부들을 제공하기 위해 각각의 IC 다이들(204(2), 204(3) 및 204(1)) 위 및 아래에 제공된다. 이와 관련하여, 상부 및 하부 금속화 구조물들(206T, 206B)은 전기 신호 라우팅을 제공하기 위해 하나 이상의 유전체 재료 레이어들에서 전기 트레이스들을 포함하는 임베디드 트레이스 기판들(ETS)일 수 있다. 도 2b의 IC 패키지(200)의 더 상세한 예시에서 도시된 바와 같이, 상부 및 하부 금속화 구조물들(206T, 206B)은 각각의 상부 및 하부 금속화 구조물들(206T, 206B)의 각각의 상부 및 하부 외부 표면들(214, 216)을 통해 노출된 외부 기판 상호연결부들(210, 212)을 제공하여, IC 패키지(200)에서의 IC 다이들(204(1) 내지 204(3))에 대한 전기 신호 액세스를 제공한다. 예를 들어, 도 2b에 도시된 솔더 볼들(218)은 하부 금속화 구조물(206B)에서 외부 기판 상호연결부들(212)에 전기적으로 연결되어, 하부 금속화 구조물(206B)을 통해 IC 다이(204(1))에 외부 인터페이스를 제공한다. 상부 금속화 구조물(206T)을 통해 IC 다이들(204(2), 204(3))에 외부 인터페이스를 제공하기 위해 상부 금속화 구조물(206T)에서 외부 기판 상호연결부들(210)에 전기적으로 연결되는 솔더 볼들이 또한 제공될 수 있다.
용어 "상부(top)" 및 "하부(bottom)"는 상대적 용어들이고, 도 2a 및 도 2b의 금속화 구조물(206T)은 이 예에서 하부 금속화 구조물(206B) 위에 배향되는 것으로 "상부"로 라벨링된다는 점에 유의한다. 그러나, 또한, IC 패키지(200)는, 하부 금속화 구조물(206B)이 상부 금속화 구조물(206T) 위에 있을 도 2에 도시된 바와 같이 180도 회전된 곳에 배향될 수 있다는 점에 유의한다. 따라서, 용어 "상부" 및 "하부"는 상대적인 용어들이며, 하나의 금속화 구조물(206T)의 다른 금속화 구조물(206B)에 대한 배향에 대한 제한을 암시하도록 의도되지 않는다.
도 2b를 계속 참조하면, 상부 및 하부 금속화 구조물들(206T, 206B)은 또한 각각의 상부 및 하부 금속화 구조물들(206T, 206B)의 각각의 하부 및 상부 내부 표면들(226, 224)을 통해 노출된 내부 하부 및 상부 기판 상호연결들(220, 222)을 통해 각각의 IC 다이들(204(2), 204(3) 및 204(1))에 다이 상호연결부들을 제공한다. 각각의 IC 다이들(204(1) 내지 204(3))의 다이 상호연결부들(228(1) 내지 228(3))(예를 들어, 금속 패드들)은 내부 기판 상호연결들(220, 222)에 전기적으로 연결된다. 제 1 IC 다이(204(1))의 다이 상호연결부들(228(1))은 제 1 IC 다이(204(1))의 하부 활성 면(213(1))을 통해 노출된다. 제 2 IC 다이(204(2))의 다이 상호연결부들(228(2))은 제 2 IC 다이(204(1))의 하부 활성 면(213(1))을 통해 노출된다. 제 3 IC 다이(204(3))의 다이 상호연결부들(228(3))은 제 3 IC 다이(204(1))의 하부 활성 면(213(1))을 통해 노출된다. 다이 상호연결부들(228(1)-228(3))은, IC 패키지(200)에서의 IC 다이들(204(1)-204(3))에 대한 외부 전기 신호 액세스를 제공하기 위해, 내부 기판 상호연결들(220, 222)을 통해 그리고 하부 및 상부 금속화 구조물들(206B, 206T)을 통해 각각의 IC 다이들(204(1)-204(3))을 그들의 각각의 외부 기판 상호연결부들(210, 212)에 결합한다. 따라서, 각각의 내부 하부 및 상부 기판 상호연결부들(220, 222) 및 외부 상부 및 하부 기판 상호연결부들(210, 212)을 갖는 상부 및 하부 금속화 구조물들(206T, 206B)에 의해, 상부 및 하부 금속화 구조물들(206T, 206B)은 "양면"이다.
이 예에서, 각각의 IC 다이들(204(1) 내지 204(3))의 다이 상호연결부들(228(1) 내지 228(3))은, IC 패키지(200) 내의 IC 다이들(204(1) 내지 204(3))에 대한 외부 전기 신호 액세스를 제공하기 위해, 내부 기판 상호연결부들(220, 222)에 그리고 하부 및 상부 금속화 구조물들(206B, 206T)을 통해, 이들의 각각의 외부 기판 상호연결부들(210, 212)에 대해 각각의 압축 본드들(231(1) 내지 231(3))을 통해 본딩될 수 있다. 이와 관련하여, 각각의 IC 다이들(204(1) 내지 204(3))의 다이 상호연결부들(228(1) 내지 228(3))은 힘 및 선택적으로 열을 동시에 인가함으로써 하부 및 상부 금속화 구조물들(206B, 206T)을 통해 그리고 내부 기판 상호연결부들(220, 222)과 원자 접촉하게 된다. IC 다이들(204(2), 204(3))의 다이 상호연결부들(228(1) 내지 228(3)) 사이의 확산은 내부 기판 상호연결부들(220, 222)과 원자 접촉하게 된다. IC 다이들(204(1) 내지 204(3))의 하부 활성 면들(213(2), 213(3)) 및 하부 및 상부 금속화 구조물들(206B, 206T)의 내부 기판 상호연결부들(220, 222)로부터의 원자들은 결정 격자 진동에 기초하여 하나의 결정 격자로부터 다른 결정 격자로 이동하여, 다이 상호연결부들(228(1) 내지 228(3)) 및 내부 기판 상호연결부들(220, 222)이 함께 고착하고 인터페이스하게 한다.
상부 및 하부 금속화 구조물들(206T, 206B) 사이의 도면들 2a 및 2b에 도시된 바와 같은 IC 패키지(200)의 금속화 구조물의 분할은 또한, 각각의 IC 다이들(204(2), 204(3) 및 204(1))에 대한 전기 신호 액세스를 제공하기 위해 상부 및 하부 금속화 구조물들(206T, 206B) 내의 전기 트레이스들의 더 효율적이고 덜 복잡한 라우팅을 용이하게 할 수 있다. 예를 들어, 상부 IC 다이들(204(2), 204(3)) 위에 그리고 가장 가깝게 인접하게 위치된 상부 금속화 구조물(206T)은 상부 IC 다이들(204(2), 204(3))에 대한 상호연결들 및 그에 따른 전기 신호 라우팅에 지배적으로 수반되는 전기 트레이스들을 포함하도록 설계될 수 있다. IC 다이들(204(1) 내지 204(3))에 대한 "상부" 및 "하부"는 상대적인 용어들이며, 이는 상부 IC 다이들(204(2), 204(3))이 상부 금속화 구조물(206T)에 인접하게 위치되고, 하부 IC 다이(204(1))가 하부 금속화 구조물(206T)에 인접하게 위치됨을 의미한다.
유사하게, 하부 IC 다이(204(1)) 아래에 그리고 가장 가깝게 인접하게 위치된 하부 금속화 구조물(206B)은 하부 IC 다이(204(1))에 대한 상호연결들, 및 그에 따른 전기 신호 라우팅에 지배적으로 수반되는 전기 트레이스들을 포함하도록 설계될 수 있다. 이는 하부 IC 다이(204(1))와의 상호연결들 및 신호 라우팅에 수반되는 전기 트레이스들이 상부 IC 다이들(204(2), 204(3))과의 상호연결들 및 신호 라우팅에 수반되는 전기 트레이스들과 동일한 금속화 구조에 포함되어야 하는 것을 허용한다. 모든 IC 다이들(204(1)-204(3))에 대한 상호연결들 및 신호 라우팅에 수반되는 전기 트레이스들이 단일 금속화 구조로 제공되었다면, 전기 트레이스들 사이의 간섭을 회피하기에 충분한 "백색 공간(white space)"을 제공하기 위해 추가적인 라우팅 층들이 금속화 구조에 제공되어야 할 수도 있다. 이러한 추가적인 라우팅 층들은 금속화 구조물에 추가적인 두께를 추가함으로써, 바람직하지 않은 방식으로 IC 기판의 전체 높이를 증가시킬 수 있다.
또한, 도 2의 IC 패키지(200)에 분할된, 상부 및 하부 금속화 구조물들(206T, 206B)을 제공함으로써, 상부 및 하부 금속화 구조물들(206T, 206B)에서의 라우팅 층들을 최소화하면서 감소된 휨을 초래할 수 있는 추가적인 기계적 안정성이 실현될 수도 있다. 이는 상부 및 하부 금속화 구조물들(206T, 206B)이 IC 다이 모듈(202)에 완전히 본딩되기 때문이며, 이는 각각의 상부 및 하부 금속화 구조물들(206T, 206B)의 하부 및 상부 내부 면들(226, 224)이 IC 다이 모듈(202)에 본딩됨을 의미한다. 이는 반면, 예를 들어, IC 패키지를 형성하기 위해 단일 금속화 구조의 대향하는 상부 및 하부 외부 표면들에 마운팅된 IC 다이들 사이에 단일 금속화 구조를 포함하는 IC 패키지에 대한 것이다. 이 대안적인 예에서 단일 금속화 구조물에 완전히 본딩된 중간 IC 다이 모듈(202)은 없을 것이다. 따라서, 그러한 단일 금속화 구조를 포함하는 그러한 IC 패키지는 휨 및/또는 기계적 불안정성에 더 취약할 수도 있다. 따라서, 그러한 단일 금속화 구조물은 더 많은 기계적 안정성을 추가하고 그리고/또는 휨을 회피하거나 감소시키기 위해 추가적인 유전체 레이어들을 포함해야 할 수도 있고, 이는 그러면 그러한 IC 패키지의 전체 높이를 증가시킬 것이다.
도 2b를 참조하면, IC 패키지(200)의 상부 및 하부 금속화 구조물들(206T, 206B)은 또한, 내부 기판 상호연결부들(220, 222)을 통해 IC 다이(204(1))와 IC 다이들(204(2), 204(3)) 사이의 다이-대-다이 상호연결들을 용이하게 한다. 각각의 다이 상호연결부들(228(1)-228(3))을 통해 상부 및 하부 금속화 구조물들(206T, 206B) 사이에서 그리고 IC 다이들(204(1)-204(3))로의 전기 신호 라우팅을 제공하기 위해, 상부 및 하부 금속화 구조물들(206T, 206B)의 내부 기판 상호연결부들(220, 222)에 각각 그리고 이들 사이에 전기적으로 결합되는 수직 상호연결 액세스(비아(via))(223)가 IC 다이 모듈(202) 내에 형성될 수 있다. 인덕터들 또는 커패시터들과 같은 선택적인 수동 전기 컴포넌트들(217(1), 217(2))이 또한, IC 다이들(204(1) 내지 204(3))에 인접한 IC 다이 모듈(202)에 형성될 수 있고, 상부 및 하부 금속화 구조물들(206T, 206B) 내의 기판 상호연결부들에/이들 사이에 상호연결될 수 있다. 또한, 예를 들어, 다른 IC 패키지들은 IC 패키지를 형성하기 위해 단일 금속화 구조물의 대향하는 상부 및 하부 외부 표면들에 마운팅된 IC 다이들 사이에 단일 금속화 구조물을 제공할 수도 있다. 그러나, IC 패키지와 같은 단일 금속화 구조물의 두께는 휨 또는 기계적 불안정성을 회피하기 위해 추가적인 유전체 레이어들을 포함해야 할 수도 있고, 따라서 예로서 도 2a 및 도 2b에서의 IC 패키지(200)보다 전반적으로 더 높은 IC 패키지를 초래한다.
도 2a 및 도 2b의 IC 패키지(200)에 관한 추가적인 예시적인 세부사항을 제공하기 위해, 도 3a 및 도 3b가 제공된다. 도 3a는 섹션 S1에서 도 2a 및 도 2b의 IC 패키지(200)의 좌측면도이다. 도 3b는 섹션 S2에서 도 2a 및 도 2b의 IC 패키지(200)의 우측면도이다. 도 3a 및 도 3b에 도시된 바와 같이, IC 패키지(200)는 하부 금속화 구조물(206B) 및 상부 금속화 구조물(206T)을 포함한다. 하부 금속화 구조물(206B)은, 비제한적인 예로서, 기판으로서 적층된 유전체 레이어들 내의 세라믹 재료로 제조되거나 재배선 레이어(RDL)들로서 제조될 수도 있는 유전체 레이어들인, 도 3a 및 도 3b에 도시된 바와 같은 다수의 상호연결 레이어(300(1)-300(3))를 포함한다. 상부 상호연결 레이어(300(1))는 이 예에서 비아들(304(1))과 접촉하는 금속 콘택트들(302(1))인 상부 내부 기판 상호연결부들(222)을 포함한다. 비아들(304(1))은 또한 상부 및 하부 상호연결 레이어들(300(1), 300(3)) 사이의 중간 상호연결 레이어(300(2))에서 금속 콘택트들(302(2))과 접촉한다. 상호연결 레이어(300(2))에서의 금속 콘택트들(302(2))은 또한 상호연결 레이어(300(2))의 비아들(304(2))과 접촉한다. 비아들(304(2))은 이 예에서 하부 상호연결 레이어(300(3))에서의 금속 콘택트들(302(3))인 하부 외부 기판 상호연결부들(212)과 접촉한다. 금속 콘택트들(302(3))은 솔더 볼들(218)과 전기적으로 접촉하여, 하부 금속화 구조물(206B)을 통해 IC 다이(204(1))에 외부 전기 신호 인터페이스를 제공한다. 상호연결 레이어(300(3))의 금속 콘택트들(302(3)) 중 적어도 하나는 솔더 볼들(218)과 IC 다이(204(1)) 사이에 외부 전기적 인터페이스를 제공하기 위해 상호연결 레이어(300(1))의 적어도 하나의 금속 콘택트(302(1))에 전기적으로 결합된다. 금속 콘택트들(302(1)-302(3))은 더 낮은 신호 라우팅 저항 및 더 높은 전기적 성능을 위해 높은 전도성을 갖는 구리로 제조될 수도 있다.
도 3a 및 도 3b를 계속 참조하면, IC 패키지(200)는 또한, 유전체 레이어들이고, 예로서 적층된 유전체 레이어들 내의 세라믹 재료로 제조되거나 RDL들로서 제조될 수도 있는, 도 3a 및 도 3b에 도시된 바와 같은 다수의 상호연결 레이어들(306(1)-306(3))을 포함하는 상부 금속화 구조물(206T)을 포함한다. 상부 상호연결 레이어(306(1))는 이 예에서 상부 및 하부 상호연결 레이어들(306(1), 306(3)) 사이의 중간 상호연결 레이어(306(2))에서 비아들(310(2))과 접촉하는 금속 콘택트들(308(1))인 상부 외부 기판 상호연결부들(210)을 포함한다. 비아들(310(2))은 또한 상호연결 레이어(306(2))에서 금속 콘택트들(308(2))과 접촉한다. 상호연결 레이어(306(2))에서의 금속 콘택트들(308(2))은 또한 상호연결 레이어(300(3))에서 비아들(310(3))과 접촉한다. 비아들(310(3))은 이 예에서 상호연결 레이어(300(3))에서 금속 콘택트들(308(3))인 하부 내부 기판 상호연결부들(220)과 접촉한다. 금속 콘택트들(308(3))은 솔더 볼들(218)과 전기적으로 접촉하여, 하부 금속화 구조물(206B)을 통해 IC 다이(204(1))에 외부 전기 신호 인터페이스를 제공한다. 하부 상호연결 레이어(306(3))의 금속 콘택트들(308(3)) 중 적어도 하나는 IC 다이들(204(2), 204(3))에 외부 전기적 인터페이스를 제공하기 위해 상호연결 레이어(300(1))에서 적어도 하나의 금속 콘택트(308(1))에 전기적으로 결합된다. 금속 콘택트들(308(1)-308(3))은 더 낮은 신호 라우팅 저항 및 더 높은 전기적 성능을 위해 높은 전도성을 갖는 구리로 제조될 수도 있다.
도 3b를 참조하면, IC 다이 모듈(202)에 형성된 비아(223)는, 상부 금속화 구조물(206T)의 금속 콘택트(308(2))와 하부 금속화 구조물(206T)의 금속 콘택트(302(2))에 그리고 이들 사이에 전기적으로 결합된다. 비아(223)는 각각의 다이 상호연결부들(228(1) 내지 228(3))을 통해 상부 및 하부 금속화 구조물들(206T, 206B) 사이에서 그리고 IC 다이들(204(1) 내지 204(3))로의 전기 신호 라우팅을 제공한다.
도 3a 및 도 3b를 계속 참조하면, 하부 및 상부 금속화 구조물들(206B, 206T)의 상호연결 레이어들(300(1) 내지 300(3) 및 306(1) 내지 306(3))은 각각 RDL들일 수도 있다. 이와 관련하여, 도 3b의 하부 금속화 구조물(206B)에서의 상호연결 레이어들(300(1) 내지 300(3))을 참조하면, 하부 상호연결 레이어(300(3))는 금속 콘택트들(302(3)) 아래에 부분적으로 배치되는 유전체 재료 레이어와 같은 패시베이션 레이어(312(3))를 포함할 수도 있다. 금속 콘택트들(302(3))은 패시베이션 레이어(312(3)) 내의 개구들(314(3)) 내에 배치된다. 중간 상호연결 레이어(300(2))는 또한, 금속 콘택트들(302(2)) 위에 부분적으로 배치되는 유전체 재료 레이어와 같은 패시베이션 레이어(312(2))를 포함할 수도 있다. 비아들(304(2)) 및 금속 콘택트들(302(2))은 패시베이션 레이어(312(2)) 내의 개구들(314(2))에 배치된다. 상부 상호연결 레이어(300(1))는 또한 비아들(304(1)) 및 금속 콘택트들(302(1)) 위에 부분적으로 배치되는 유전체 재료 레이어와 같은 패시베이션 레이어(312(1))를 포함할 수도 있다. 비아들(304(1)) 및 금속 콘택트들(302(1))은 패시베이션 레이어(312(1)) 내의 개구들(314(1))에 배치된다.
도 3a의 상부 금속화 구조물(206T) 내의 상호연결 레이어들(306(1) 내지 306(3))을 참조하면, 상부 상호연결 레이어(306(1))는 금속 콘택트들(308(1)) 위에 부분적으로 배치되는 유전체 재료 레이어와 같은 패시베이션 레이어(316(1))를 포함할 수도 있다. 금속 콘택트들(308(1))은 패시베이션 레이어(316(1)) 내의 개구들(318(1)) 내에 배치된다. 중간 상호연결 레이어(306(2))는 또한, 금속 콘택트들(308(2)) 위에 부분적으로 배치되는 유전체 재료 레이어와 같은 패시베이션 레이어(316(2))를 포함할 수도 있다. 비아들(310(2)) 및 금속 콘택트들(308(2))은 패시베이션 레이어(316(2)) 내의 개구들(318(2))에 배치된다. 하부 상호연결 레이어(306(3))는 또한, 비아들(310(2)) 및 금속 콘택트들(308(2)) 아래에 부분적으로 배치되는 유전체 재료 레이어와 같은 패시베이션 레이어(316(3))를 포함할 수도 있다. 비아들(310(3)) 및 금속 콘택트들(308(3))은 패시베이션 레이어(316(3)) 내의 개구들(318(3))에 배치된다.
다시 도 2b를 참조하면, 상부 금속화 구조물(206T), 하부 금속화 구조물(206B) 및 IC 다이 모듈(202)의 각각의 높이(H3, H4 및 H2)는, 도 2a의 Z-축 방향으로 도시된 바와 같이, IC 패키지(200)의 전체 높이(H1)를 달성하도록 설계될 수 있다. Z-축 방향으로 도시된 바와 같이, 상부 금속화 구조물(206T)의 높이(H3)는 비제한적인 예로서 15마이크로미터(㎛)(1L) 내지 150㎛(10L)일 수도 있다. Z축 방향으로 도시된 바와 같이, 하부 금속화 구조물(206B)의 높이(H4)는, 비제한적인 예로서 15㎛(1L) 내지 150㎛(10L)일 수도 있다. Z-축 방향으로 도시된 바와 같이, IC 다이 모듈(202)의 높이(H2)는 예들로서 100 ㎛ 내지 600 ㎛일 수도 있다. 상부 및 하부 금속화 구조물들(206T, 206B)의 조합된 높이들(H3 + H4)에 대한 IC 다이 모듈(202)의 높이(H2)의 비율은 비제한적인 예들로서 0.33 내지 이십(20)일 수도 있다.
도 4a 및 도 4b는 도 2a 내지 도 3b의 IC 패키지(200)를 제조하는 예시적인 프로세스(400)를 예시하는 흐름도를 예시한다. 이와 관련하여, 도 4a에 도시된 바와 같이, 프로세스(400)는 위에서 설명되고 도 3a 및 도 3b에 도시된 상호연결 레이어들(300(1) 내지 300(3))과 같은 적어도 하나의 제 1 상호연결 레이어(300)를 포함하는 제 1 금속화 구조물(206B)을 제조하는 단계를 포함한다(도 4a의 블록(402)). 제 1 금속화 구조물(206B)은 제 1 상부 면(224) 및 제 1 하부 면(216)을 포함한다. 예시적인 IC 패키지(200)에서, 제 1 금속화 구조물(206B)은 제 1 금속화 구조물(206B)의 제 1 상부 면(224)을 통해 노출된 하나 이상의 제 1 상부 기판 상호연결부들(222)을 포함한다. 제 1 금속화 구조물(206B)은 또한 제 1 금속화 구조물(206B)의 제 1 하부 면(216)을 통해 노출된 하나 이상의 제 1 하부 기판 상호연결부들(212)을 포함한다. 제 1 금속화 구조물(206B)은 또한, 하나 이상의 제 1 하부 기판 상호연결부들(212) 중 적어도 하나의 제 1 하부 기판 상호연결부(212)에 전기적으로 결합된 하나 이상의 제 1 상부 기판 상호연결부(222) 중 적어도 하나를 포함한다.
도 4a를 계속 참조하면, 프로세스(400)는 또한, 위에서 설명되고 도 3a 및 도 3b에 도시된 상호연결 레이어들(306(1) 내지 306(3))과 같은 적어도 하나의 제 2 상호연결 레이어(306)를 포함하는 제 2 금속화 구조물(206T)을 제조하는 단계(도 4a의 블록(404))를 포함한다. 예시적인 IC 패키지(200)에서, 제 2 금속화 구조물(206T)은 제 2 상부 면(214) 및 제 2 하부 면(226)을 포함한다. 제 2 금속화 구조물(206T)은 또한, 제 2 금속화 구조물(206T)의 제 2 상부 면(214)을 통해 노출된 하나 이상의 제 2 상부 기판 상호연결부들(210)을 포함한다. 제 2 금속화 구조물(206T)은 또한, 제 2 금속화 구조물(206T)의 제 2 하부 면(226)을 통해 노출된 하나 이상의 제 2 하부 기판 상호연결부들(220)을 포함한다. 제 2 금속화 구조물(206T)은 또한, 하나 이상의 제 2 하부 기판 상호연결부들(220) 중 적어도 하나의 제 2 하부 기판 상호연결부(220)에 전기적으로 결합된 하나 이상의 제 2 상부 기판 상호연결부들(210) 중 적어도 하나를 포함한다.
도 4a를 계속 참조하면, 프로세스(400)는 또한 제 1 금속화 구조물(206B)과 제 2 금속화 구조물(206T) 사이에 배치된 IC 다이 모듈(202)을 제조하는 단계(도 4a의 블록(406))를 포함한다. IC 다이 모듈(202)을 제조하는 것은 제 1 활성 면(213(1)) 및 제 1 비활성 면(211(1))을 포함하는 제 1 IC 다이(204(1))를 제공하는 것(도 4a의 블록(406(1)))을 포함한다. IC 다이 모듈(202)을 제조하는 것은 또한 제 2 활성 면(213(2)) 및 제 2 비활성 면(211(2))을 포함하는 제 2 IC 다이(204(2))를 제공하는 것(도 4a의 블록(406(2)))을 포함한다. IC 다이 모듈(202)을 제조하는 것은 또한 제 1 IC 다이(204(1))의 제 1 비활성 면(211(1))을 제 2 IC 다이(204(2))의 제 2 비활성 면(211(2))에 압축 본딩하는 것을 포함한다(도 4a의 블록(406(3))). 예를 들어, 제 1 IC 다이(204(1))의 제 1 비활성 면(211(1)) 및 제 2 IC 다이(204(2))의 제 2 비활성 면(211(2))은 백-투-백 구성으로 함께 압축 본딩될 수 있다. 제 1 IC 다이(204(1))의 제 1 비활성 면(211(1))은 제 1 IC 다이(204(1))를 제 2 IC 다이(204(2))에 결합시키기 위해 제 2 IC 다이(204(2))의 제 2 비활성 면(211(2))에 압축 본딩될 수 있다.
도 4b를 참조하면, IC 패키지(200)를 제조하는 것은 또한, 제 1 IC 다이(204(1))의 제 1 활성 면(213(1))을 제 1 금속화 구조물(206B)의 적어도 하나의 제 1 상호연결 레이어(300)에 전기적으로 결합하는 것(도 4b의 블록(408))을 포함한다. 예를 들어, IC 패키지(200)에서, 제 1 IC 다이(204(1))의 제 1 활성 면(213(1))을 제 1 금속화 구조물(206B)의 적어도 하나의 제 1 상호연결 레이어(300)에 전기적으로 결합시키는 것은 제 1 IC 다이(204(1))의 하나 이상의 제 1 다이 상호연결부(228(1)) 중 적어도 하나를 제 1 금속화 구조물(206B)의 하나 이상의 제 1 하부 기판 상호연결부들(222) 중 적어도 하나에 전기적으로 결합시키는 것을 포함할 수 있다. IC 다이 모듈(202)을 제조하는 것은 또한 제 2 IC 다이(204(2))의 제 2 활성 면(213(1))을 제 2 금속화 구조물(206T)의 적어도 하나의 제 2 상호연결 레이어(306)에 전기적으로 결합시키는 것을 포함한다(도 4b의 블록(410)). 예를 들어, IC 패키지(200)에서, 제 2 IC 다이(204(2))의 제 2 활성 면(213(2))을 제 2 금속화 구조물(206T)의 적어도 하나의 제 2 상호연결 레이어(306)에 전기적으로 결합시키는 것은, 제 2 IC 다이(204(2))의 하나 이상의 제 2 다이 상호연결부들(228(2)) 중 적어도 하나를 제 2 금속화 구조물(206T)의 하나 이상의 제 1 하부 기판 상호연결부들(220) 중 적어도 하나에 전기적으로 결합시키는 것을 포함할 수 있다.
위에서 논의된 바와 같이, 도 2의 IC 패키지(200)의 분할된, 상부 및 하부 금속화 구조물들(206T, 206B)은 RDL 제조 프로세스에 따라 제조되는 RDL들을 포함할 수도 있다. RDL은 유전체 재료 레이어 상의 금속(예를 들어, 구리) 패드 층의 분포이다. 제 2 유전체 재료 레이어가 금속 층 위에 형성되고, 이어서 하부 금속 레이어에 대한 액세스를 개방하도록 패터닝된다. 제 2 금속 패드 층은 제 2 금속 패드 층과 제 1 금속 패드 층 사이에 상호연결부를 형성하기 위해 제 2 유전체 레이어에 걸쳐 그리고 개구 내로 아래로 분포될 수 있다. 상부 금속화 구조물(206T)의 기판 상호연결부들(210, 220) 및 하부 금속화 구조물(206B)의 기판 상호연결부들(212, 222)은 상부 및 하부 금속화 구조물들(206T, 206B)의 각각의 내부 면들 RDL 로부터 노출된 금속 층/패드들에 의해 형성될 수 있다. RDL들에 의해 형성될 수 있는 상부 및 하부 금속화 구조물들(206T, 206B)은 IC 다이들(204(1)-204(3))의 다이 상호 연결부들(228(1)-228(3))에 대한 각각의 내부 기판 상호 연결부들(220, 222)의 전기 저항을 감소시킬 수 있는데, 이는 내부 기판 상호 연결부들(220, 222)이 상부 및 하부 금속화 구조물들(206T, 206B)의 내부 면들(224, 226)에 노출된 RDL의 금속 층/패드에 대해 형성되기 때문이다. 상부 및 하부 금속화 구조물들(206T, 206B)의 RDL들에 형성된 금속 층/패드들은 더 도전성이고, 솔더 볼들과 같은 다른 타입들의 상호연결부들에 비해 더 적은 저항을 가질 수도 있다.
이와 관련하여, 도 5a 내지 도 5e는, 상부 및 하부 금속화 구조물들(206T, 206B)을 기판들로서 형성하는 것을 포함하는, 도 2a 내지 도 3b에서의 IC 패키지(200)를 제조하는 예시적인 프로세스(500)를 예시하는 흐름도를 예시한다. 도 6a-6j는 제조 프로세스가 발생할 때 도 2a-3b의 IC 패키지(200)의 도 5a-5e의 프로세스 단계들 각각에 대한 예시적인 제조 단계들을 예시한다. 도 5a-5e의 프로세스 단계들 및 도 6a-6j의 예시적인 관련 제조 스테이지들은 아래에서 함께 설명될 것이다.
도 5a를 참조하면, 도 2a 내지 도 3b에서의 IC 패키지(200)를 제조하는 프로세스는 IC 패키지(200)의 일부로서 그들의 백-투-백 본딩을 위해 IC 다이들(204(1) 내지 204(3))을 제공하고 준비하는 단계를 포함한다. 이와 관련하여, 도 6a는 제조 스테이지(600A)에서의 IC 다이(204)를 예시하며, 여기서 IC 다이(204)는 IC 다이들(204(1) 내지 204(3)) 중 임의의 것일 수 있다. 단지 하나의 IC 다이(204)만이 도 6a에 도시되어 있지만, 도 6a의 IC 다이(204)는 IC 다이들(204(1) 내지 204(3)) 중 임의의 것일 수 있다는 점에 유의한다. IC 다이(204)는 도 6b의 제조 스테이지(600B)에 도시된 IC 다이(204)의 상부, 비활성 면(211)을 박형화함으로써 준비된다(도 5a의 블록(502)). 이어서, 산화물 레이어(602)가 IC 다이(204)의 상부 비활성 면(211)에 추가되어, 다른 IC 다이(204)의 다른 하부 비활성 면에 산화물-대-산화물 압축 본딩을 위한 IC 다이(204)의 상부 비활성 면(211)을 준비한다(도 5a의 블록(504)).
제조 프로세스(500)의 다음 프로세스 단계는 백-투-백 구성으로 함께 압축 본딩될 IC 패키지(200)의 IC 다이들(204(1) 내지 204(3))을 준비하는 단계를 수반한다. 이는 도 6c 및 도 6d의 예시적인 제조 단계(600C 및 600D)에 도시되어 있다. 도 6c의 제조 스테이지(600C)에 도시된 바와 같이, 임시 본딩 필름(604(1))이 IC 다이(204(1))의 활성 하부 표면(213(1))에 형성되고, 본딩 프로세스 동안 IC 다이(204(1))를 핸들링할 수 있도록 캐리어(606(1))에 마운팅된다(도 5b의 블록(506)). 또한, 도 6c의 제조 스테이지(600C)에 도시된 바와 같이, 임시 본딩 필름(604(2))이 IC 다이들(204(2), 204(3))의 활성 하부 면들(213(2), 213(3))에 형성되고, 본딩 프로세스 동안 IC 다이들(204(2), 204(3))을 핸들링할 수도 있도록 캐리어(606(2))에 마운팅된다(도 5b의 블록(506)). 예를 들어, 캐리어들(606(1), 606(2))은 IC 다이들(204(1)-204(3))이 조작되고 IC 다이들(204(1)-204(3))의 각각의 상부, 비활성 면들(211(1)-211(3)) 상의 산화물 레이어들(602(1)-602(3))의 본딩을 위해 정렬되게 하여, 도 6d의 제조 스테이지(600D)에 도시된 바와 같이, 도 2a 내지 도 3b의 IC 패키지(200)의 IC 다이 모듈(202)을 형성하는 것의 일부로서 IC 다이들(204(1)-204(3))을 함께 본딩하게 한다(도 5b의 블록(508)).
예를 들어, 각각의 IC 다이들(204(1)-204(3))의 상부 비활성 면들(211(1)-211(3)) 및 그들의 산화물 레이어들(215(1)-215(3))은 예를 들어 압축 본딩 및 열압축 본딩에 의해 함께 본딩된다. 열압축 본딩에서, IC 다이들(204(2), 204(3))의 상부, 비활성 면들(211(2), 211(3))과 이들의 산화물 레이어들(215(2), 215(3)) 사이의 확산은 IC 다이(204(1))의 상부, 비활성 면(211(1)) 및 이의 산화물 레이어(215(1))와 원자 접촉하게 된다. IC 다이들(204(2), 204(3))의 산화물 레이어들(215(2), 215(3)) 및 IC 다이(204(1))의 상부, 비활성 면(211(1))의 산화물 레이어(215(1))로부터의 원자들은, 상부, 비활성 면들(211(2), 211(3)) 및 상부, 비활성 면(211(1))이 함께 붙고 본딩되게 하는 결정 격자 진동에 기초하여 하나의 결정 격자에서 다른 결정 격자로 이동한다. 다른 예로서, 산화물 레이어들(215(1)-215(3))은 플라즈마 강화 화학 기상 증착(PE-CVD)에 의해 형성된 화학 기계적 연마(CMP)-처리된 산화물 레이어들(215(1)-215(3))일 수 있다. 플라즈마 활성화 후에, PE-CVD 산화물 레이어들(215(1)-215(3))을 갖는 IC 다이들(204(1)-204(3))은 액체 표면 장력에 의해 구동되고 정밀하게 정렬될 수 있고, 이어서 산화물-산화물 직접 본딩을 통해 웨이퍼들에 단단히 접합될 수 있다. IC 다이들(204(1)-204(3))의 상부, 비활성 면들(211(1)-211(3))이 백-투-백 마운팅되고, 그 다음 섭씨 150 내지 180 도와 같은 특정 온도에서 베이킹된 후, 각각의 IC 다이(204(1)-204(3))의 산화물 레이어들(215(1)-215(3))은 임의의 접착제를 사용할 필요 없이 본딩되도록 확산을 시작한다.
제조 프로세스(500)의 다음 프로세스 단계는, IC 다이들(204(1) 내지 204(3))이 IC 패키지(200)의 일부로서 마운팅되는 하부 및 상부 금속화 구조물들(206B, 206T)을 준비하는 단계를 수반하며, 이는 도면들 6e 및 6fa 내지 6fb의 제조 스테이지들(600E 및 600F)에 도시된다. 하부 및 상부 금속화 구조물들(206B, 206T)에 대한 IC 다이들(204(1)-204(3))의 마운팅은, IC 다이들(204(1)-204(3))에 대한 전기적 연결들을 제공하기 위해 IC 다이들(204(1)-204(3))의 다이 상호연결부들(228(1)-228(3))이 하부 및 상부 금속화 구조물들(206B, 206T)의 각각의 하부 및 상부 기판 상호연결부들(220, 222)에 전기적으로 연결되도록 정렬된다. 이와 관련하여, 도 6e의 제조 스테이지(600E)에 도시된 바와 같이, 하부 금속화 구조물(206B)이 제공된다. 하부 금속화 구조물(206B)로부터 상부 금속화 구조물(206T)로의 상호접속을 제공하기 위해 하부 금속화 구조물(206B) 상에 예를 들어 솔더 볼들일 수도 있는 비아들(223)이 형성된다(도 5c의 블록(510)). 하부 금속화 구조물(206B)은, 하부 기판 상호연결부들(222)이 하부 금속화 구조물(206B)의 내부 표면(226)을 통해 노출되도록 제조 및/또는 처리된다(도 5c의 블록(510)). 도 6fa의 제조 스테이지(600F)에 도시된 바와 같이, 상부 금속화 구조물(206T)이 제공된다. 상부 금속화 구조물(206T)은, 하부 기판 상호연결부들(220)이 상부 금속화 구조물(206T)의 내부 표면(224)을 통해 노출되도록 제조 및/또는 처리된다(도 5c의 블록(512)). 이어서, 하부 및 상부 금속화 구조물들(206B, 206T)의 상부 및 하부 기판 상호연결부들(222, 220)은 IC 다이들(204(1) 내지 204(3))의 다이 상호연결부들(228(1) 내지 228(3))에 압축 본딩(608)(예컨대, 열압축 접합)된다(도 5c의 블록(512)). 이는 또한 상부 금속화 구조물(206T) 내의 IC 다이(204(2))의 압축 본딩을 위한 도 6fb의 제조 스테이지(600F)의 더 상세한 예시에서 도시되지만, 각각의 하부 및 상부 금속화 구조물들(206B, 206T)에 대한 IC 다이들(204(1), 204(3))의 압축 본딩에도 적용가능하다. 도 6fb에 도시된 바와 같이, 상부 금속화 구조물(206T)의 하부 기판 상호연결부들(220)은 IC 다이(204(2))의 다이 상호연결부들(228(2))에 압축 본딩(예를 들어, 열압축 본딩)되어 압축 본드들(610(2))을 형성한다. 그 다음, 도 6g의 제조 단계(600G)에 도시된 바와 같이, IC 다이들(204(1) 내지 204(3)) 및 비아들(223)을 보호하고 전기적 단락을 방지하기 위한 구조를 추가하기 위해 상부 및 하부 금속화 구조물들(206T, 206B) 사이에 유전체 재료(613)가 배치된다(도 5d의 블록(514)).
예를 들어, 압축 조인트(608)는 하부 및 상부 금속화 구조물들(206B, 206T)의 상부 및 하부 기판 상호연결부들(222, 220)과 IC 다이들(204(1) 내지 204(3))의 다이 상호연결부들(228(1) 내지 228(3)) 사이의 본드를 압축 본딩 및 열압축 본딩을 통해 형성한다. 압축 본딩에서, 하부 및 상부 금속화 구조물들(206B, 206T)의 상부 및 하부 기판 상호연결부들(222, 220)과 IC 다이들(204(1) 내지 204(3))의 다이 상호연결부들(228(1) 내지 228(3)) 사이의 확산은 원자 접촉을 하게 된다. IC 다이들(204(1) 내지 204(3))의 다이 상호연결부들(228(1) 내지 228(3))의 하부 및 상부 금속화 구조물들(206B, 206T)의 상부 및 하부 기판 상호연결들(222, 220)로부터의 원자들은 결정 격자 진동에 기초하여 하나의 결정 격자로부터 다른 결정 격자로 이동하여, 하부 및 상부 금속화 구조물들(206B, 206T)의 하부 기판 상호연결들(222, 220)이 함께 붙고 본딩되게 한다. 열 압력은 또한, 섭씨 230-280 도 사이의 온도들에서와 같이, 확산을 향상시키기 위해 압축 본딩 동안 베이킹(baking)에 의해 적용될 수 있다.
그 다음, 도 6h에 도시된 바와 같은 다음 제조 스테이지(600H)에서, IC 다이들(207(1), 207(2)) 및 다른 전기 컴포넌트들(612)과 같은 추가적인 전기 컴포넌트들이 IC 패키지(200)의 일부로서 상부 금속화 구조물(206T)에 마운팅될 수 있다(도 5e의 블록(516)). 그 다음, 도 6i에 도시된 바와 같은 다음 제조 단계(600I)에서, 유전체 재료(614) 또는 몰딩 화합물이 IC 패키지(200)의 일부로서 보호하기 위해 IC 다이들(207(1), 207(2)) 및 다른 전기 컴포넌트들(612) 위에 배치될 수 있다(도 5e의 블록(518)). 그 다음, 도 6j에 도시된 바와 같은 다음 제조 스테이지(600J)에서, 솔더 볼들(218)이 하부 금속화 구조물(206B)과 전기적으로 접촉하여 형성되어, IC 다이들(204(1) 내지 204(3)) 및 IC 패키지 내의 다른 IC 다이들(207(1), 207(2)) 및 전기 컴포넌트들(612)에 외부 인터페이스를 제공한다.
본 명세서에서 사용되는 "상부" 및 "하부"는 상대 용어들이고, "상부" 참조된 요소가 항상 "하부" 참조된 요소 위에 있도록 배향되어야 한다는 엄격한 배향을 제한하거나 암시하는 것을 의미하지 않고 그 역도 마찬가지라는 점에 유의한다.
IC 다이들에 다이-대-다이 및 외부 상호연결들을 제공하기 위해, 도 2a-3b에서의, 그리고 도 2a-3b에서의 제조 프로세스들에 따른, 그리고 도 4a 및 4b 및 도 5a-6j에서의 제조 프로세스들에 따른, IC 패키지들을 포함하지만 이에 제한되지 않는, 분할된 양면 상부 및 하부 금속화 구조물들 사이에 형성된 적층된 IC 다이들을 이용하는 IC 다이 모듈을 이용하는 IC 패키지들은, 임의의 프로세서-기반 디바이스에 제공되거나 통합될 수도 있다. 예들은, 제한없이, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 글로벌 포지셔닝 시스템 (GPS) 디바이스, 모바일 폰, 셀룰러 폰, 스마트 폰, 세션 개시 프로토콜 (SIP) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스 (예컨대, 스마트 와치, 헬스 또는 피트니스 트래커, 아이웨어 등), 데스크톱 컴퓨터, 개인용 디지털 보조기 (PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크 (DVD) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 컴포넌트, 항공전자 시스템들, 드론, 및 멀티콥터를 포함한다.
이와 관련하여, 도 7은, 도 2a 내지 도 3b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 그리고 도 4a 및 도 4b 및 도 5a 내지 도 6j의 제조 프로세스들에 따라, 그리고 본 명세서에 개시된 임의의 양태들에 따라, IC 다이들에 다이-대-다이 및 외부 상호연결들을 제공하기 위해 분할된 양면 상부 및 하부 금속화 구조물들 사이에 형성된 적층된 IC 다이들을 이용하는 IC 다이 모듈을 이용하는 IC 패키지(702)에 제공될 수 있는 회로를 포함하는 프로세서-기반 시스템(700)의 예를 나타낸다. 이 예에서, 프로세서 기반 시스템(700)은 IC 패키지(702) 내의 IC(704)로서 그리고 SoC(system-on-a-chip)(706)으로서 형성될 수도 있다. 프로세서 기반 시스템(700)은, CPU 코어들 또는 프로세서 코어들로도 지칭될 수도 있는 하나 이상의 프로세서들(710)을 포함하는 CPU(708)를 포함한다. CPU(708)는 일시적으로 저장된 데이터에 대한 신속한 액세스를 위해 CPU(708)에 결합된 캐시 메모리(712)를 가질 수도 있다. CPU(708)는 시스템 버스(714)에 결합되고, 프로세서 기반 시스템(700)에 포함된 마스터 및 슬레이브 디바이스들을 상호결합시킬 수 있다. 잘 알려진 바와 같이, CPU(708)는 시스템 버스(714)를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(708)는 버스 트랜잭션 요청들을 슬레이브 디바이스의 일예로서의 메모리 제어기(716)로 통신할 수 있다. 비록 도 7 에 도시되지 않더라도, 다중의 시스템 버스들 (714) 이 제공될 수 있으며, 여기서, 각각의 시스템 버스 (714) 는 상이한 패브릭을 구성한다.
다른 마스터 및 슬레이브 디바이스들은 시스템 버스(714)에 연결될 수 있다. 도 7에 예시된 바와 같이, 이들 디바이스들은, 예들로서, 메모리 제어기(716) 및 하나 이상의 메모리 어레이(들)(718)를 포함하는 메모리 시스템(720), 하나 이상의 입력 디바이스들(722), 하나 이상의 출력 디바이스들(724), 하나 이상의 네트워크 인터페이스 디바이스들(726), 및 하나 이상의 디스플레이 제어기들(728)을 포함할 수 있다. 메모리 시스템(720), 하나 이상의 입력 디바이스들(722), 하나 이상의 출력 디바이스들(724), 하나 이상의 네트워크 인터페이스 디바이스들(726) 및 하나 이상의 디스플레이 제어기들(728) 각각은 동일하거나 상이한 IC 패키지들(702)에 제공될 수 있다. 입력 디바이스(들)(722)는 입력 키, 스위치, 음성 프로세서 등을 포함하지만 이에 국한되지 않는 임의의 유형의 입력 디바이스를 포함할 수도 있다. 출력 디바이스(들)(724)는 오디오, 비디오, 기타 시각적 표시기 등을 포함하지만 이에 국한되지 않는 임의의 유형의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(726)는 네트워크(730)로의 및 네트워크로부터의 데이터 교환을 허용하도록 구성된 임의의 디바이스일 수 있다. 네트워크(730)는 유선 또는 무선 네트워크, 사설 또는 공중 네트워크, 로컬 영역 네트워크(LAN), 무선 로컬 영역 네트워크(WLAN), 광역 네트워크(WAN), BLUETOOTH™ 네트워크, 및 인터넷을 포함하지만 이에 한정되지 않는 임의의 유형의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(726)는 임의의 유형의 원하는 통신 프로토콜을 지원하도록 구성될 수 있다.
CPU(708)는 또한, 하나 이상의 디스플레이들(732)로 전송된 정보를 제어하기 위해 시스템 버스(714)를 통해 디스플레이 제어기(들)(728)에 액세스하도록 구성될 수도 있다. 디스플레이 제어기(들)(728)는 하나 이상의 비디오 프로세서들(734)을 통해 디스플레이될 디스플레이(들)(732)로 정보를 전송하며, 이 하나 이상의 비디오 프로세서들(1034)은 디스플레이될 정보를 디스플레이(들)(732)에 적합한 포맷으로 프로세싱한다. 디스플레이 제어기(들)(728) 및 비디오 프로세서(들)(734)는, 일 예로 CPU(708)를 포함하는 동일하거나 상이한 IC 패키지(702)에, 그리고 동일하거나 상이한 IC 패키지들(702)에 IC들로서 포함될 수 있다. 디스플레이(들)(732)는 CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이, LED(light emitting diode) 디스플레이 등을 포함하지만 이에 한정되지 않는 임의의 유형의 디스플레이를 포함할 수 있다.
도 8은 하나 이상의 IC들(802)로부터 형성된 라디오 주파수(RF) 컴포넌트들을 포함하는 예시적인 무선 통신 디바이스(800)를 도시하며, 여기서 IC들(802) 중 임의의 IC는, 도 2a 내지 도 3b에서의, 그리고 도 4a 및 도 4b 및 도 5a 내지 도 6j의 제조 프로세스들에 따른, 그리고 본 명세서에 개시된 임의의 양태들에 따른 IC 패키지들을 포함하지만 이에 제한되지 않는, IC 다이들에 다이-대-다이 및 외부 상호연결들을 제공하기 위해 분할, 양면 상부 및 하부 금속화 구조물들 사이에 형성된 적층된 IC 다이들을 이용하는 IC 다이 모듈을 이용하는 IC 패키지(803)에 포함될 수 있다. 무선 통신 디바이스(800)는, 예들로서, 상기 참조된 디바이스들 중 임의의 디바이스를 포함하거나 그에 제공될 수도 있다. 도 8에 도시된 바와 같이, 무선 통신 디바이스(800)는 트랜시버(804) 및 데이터 프로세서(806)를 포함한다. 데이터 프로세서(806)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리를 포함할 수도 있다. 트랜시버(804)는 양방향 통신을 지원하는 송신기(808) 및 수신기(810)를 포함한다. 일반적으로, 무선 통신 디바이스(800)는 임의의 수의 통신 시스템들 및 주파수 대역들에 대한 임의의 수의 송신기들(808) 및/또는 수신기들(810)을 포함할 수도 있다. 트랜시버 (804) 의 전부 또는 일부는 하나 이상의 아날로그 IC들, RF IC들 (RFIC들), 믹싱된 신호 IC들 등 상에서 구현될 수도 있다.
송신기 (808) 또는 수신기 (810) 는 수퍼-헤테로다인 아키텍처 또는 직접-변환 아키텍처로 구현될 수도 있다. 수퍼-헤테로다인 아키텍처에서, 신호는 다중의 스테이지들에서 RF 와 기저대역 사이에서 주파수 변환되며, 예컨대, 일 스테이지에서 RF 로부터 중간 주파수 (IF) 로, 그 다음, 수신기 (810) 에 대해 다른 스테이지에서 IF 로부터 기저대역으로 주파수 변환된다. 직접-변환 아키텍처에서, 신호는 일 스테이지에서 RF 와 기저대역 사이에서 주파수 변환된다. 수퍼-헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 사용하고/하거나 상이한 요건들을 가질 수도 있다. 도 8 에서의 무선 통신 디바이스 (800) 에서, 송신기 (808) 및 수신기 (810) 는 직접-변환 아키텍처로 구현된다.
송신 경로에서, 데이터 프로세서 (806) 는 송신될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기 (808) 에 제공한다. 예시적인 무선 통신 디바이스 (800) 에서, 데이터 프로세서 (806) 는 데이터 프로세서 (806) 에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예컨대, I 및 Q 출력 전류들로, 추가 프로세싱을 위해 변환하기 위한 디지털-아날로그 변환기들 (DAC들) (812(1), 812(2)) 을 포함한다.
송신기 (808) 내에서, 저역통과 필터들 (814(1), 814(2)) 은 I 및 Q 아날로그 출력 신호들을 각각 필터링하여 이전의 디지털-아날로그 변환에 의해 야기된 원치 않은 신호들을 제거한다. 증폭기들(AMP들)(816(1), 816(2))은 저역통과 필터들(814(1), 814(2))로부터의 신호들을 각각 증폭하고, I 및 Q 기저대역 신호들을 제공한다. 상향변환기(818)는 송신(TX) 로컬 오실레이터(LO) 신호 생성기(822)로부터 믹서들(820(1), 820(2))을 통해 I 및 Q TX LO 신호들로 I 및 Q 기저대역 신호들을 상향변환하여 상향변환된 신호(824)를 제공한다. 필터(826)는 상향변환된 신호(824)를 필터링하여, 수신 주파수 대역의 노이즈 뿐 아니라 주파수 상향변환에 의해 야기된 원치 않은 신호들을 제거한다. 전력 증폭기(PA)(828)는 필터(826)로부터 상향변환된 신호(824)를 증폭하여 원하는 출력 전력 레벨을 획득하고 송신된 RF 신호를 제공한다. 송신된 RF 신호는 듀플렉서 또는 스위치(830)를 통해 라우팅되고 안테나(832)를 통해 송신된다.
수신 경로에서, 안테나(832)는 기지국에 의해 송신된 신호들을 수신하고 수신된 RF 신호를 제공하며, 이는 듀플렉서 또는 스위치(830)를 통해 라우팅되고 저잡음 증폭기(LNA)(834)에 제공된다. 듀플렉서 또는 스위치(830)는, 수신(Rx) 신호들이 TX 신호들로부터 격리되도록, 특정 RX 대 TX 듀플렉서 주파수 분리로 동작하도록 설계된다. 수신된 RF 신호는 LNA(834)에 의해 증폭되고 필터(836)에 의해 필터링되어, 원하는 RF 입력 신호를 획득한다. 하향변환 믹서들(838(1), 838(2))은 필터(836)의 출력을 RX LO 신호 생성기(840)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 믹싱하여 I 및 Q 기저대역 신호들을 생성한다. I 및 Q 기저대역 신호들은 증폭기들 (AMP들) (842(1), 842(2)) 에 의해 증폭되고 저역통과 필터들 (844(1), 844(2)) 에 의해 추가로 필터링되어, 데이터 프로세서 (806) 에 제공되는 I 및 Q 아날로그 입력 신호들을 획득한다. 이 예에 있어서, 데이터 프로세서(806)는 아날로그 입력 신호들을, 데이터 프로세서(806)에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 ADC들(846(1), 846(2))을 포함한다.
도 8 의 무선 통신 디바이스(800)에서, TX LO 신호 생성기(822)는 주파수 상향변환을 위해 사용되는 I 및 Q TX LO 신호들을 생성하는 한편, RX LO 신호 생성기(840)는 주파수 하향변환을 위해 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정 기본 주파수를 갖는 주기적 신호이다. TX PLL(phase-locked loop) 회로(848)는 데이터 프로세서(806)로부터 타이밍 정보를 수신하고 TX LO 신호 생성기(822)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다. 유사하게, RX PLL 회로(850)는 데이터 프로세서(806)로부터 타이밍 정보를 수신하고 RX LO 신호 생성기(840)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다.
당해 기술 분야의 당업자는 또한 본 개시에 개시된 양태들과 연계하여 설명된 다양한 예증적인 논리 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어로서, 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행된 명령들, 또는 이들 양자의 조합으로서 구현될 수도 있음을 또한 알 수도 있을 것이다. 본 명세서에서 설명된 마스터 및 슬레이브 디바이스들은, 예들로서, 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC), 또는 IC 칩에서 채용될 수도 있다. 본 명세서에 개시된 메모리는 임의의 유형 및 사이즈의 메모리일 수도 있고, 원하는 임의의 유형의 정보를 저장하도록 구성될 수도 있다. 이러한 상호교환가능성을 분명히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 일반적으로 그들의 기능성의 관점에서 상기 기술되었다. 그러한 기능성이 어떻게 구현되는지는 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들은 본 개시의 범위로부터 일탈을 야기하는 것으로서 해석되지 않아야 한다.
본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합 (예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성) 으로서 구현될 수도 있다.
본 명세서에 개시된 양태들은 하드웨어에서 및 하드웨어에 저장된 명령들에서 구현될 수도 있으며, 예를 들어, 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그래밍가능 ROM (EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM (EEPROM), 레지스터들, 하드 디스크, 착탈가능 디스크, CD-ROM, 또는 당업계에 공지된 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 결합된다. 다르게는, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 는 원격 스테이션에 상주할 수도 있다. 대안에서, 프로세서와 저장 매체는 원격 스테이션, 기지국, 또는 서버에서 개별 컴포넌트들로 상주할 수도 있다.
본원의 임의의 예시적인 양태들에 설명된 동작 단계들은 예들 및 논의를 제공하도록 설명되는 것에 또한 유의한다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들에서 수행될 수도 있다. 더욱이, 단일의 동작 단계에서 설명된 동작들은 실제로 다수의 상이한 단계들에서 수행될 수도 있다. 추가적으로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들은 결합될 수도 있다. 플로우차트 다이어그램들에서 예시된 동작 단계들은, 당업자에게 용이하게 자명할 것과 같은 다수의 상이한 수정들을 당할 수도 있음이 이해되어야 한다. 당업자는 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수도 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 언급될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
본 개시의 전술된 설명은 당업자로 하여금 본 개시를 제조 또는 이용하게 할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 쉽게 자명할 것이며, 본 명세서에 정의된 일반적인 원리들은 다른 변형들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 예들 및 설계들로 한정되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 일관되는 가장 넓은 범위를 부여받아야 한다.

Claims (25)

  1. 집적 회로 (IC) 패키지로서,
    적어도 하나의 제 1 상호연결 레이어를 포함하는 제 1 금속화 구조물:
    적어도 하나의 제 2 상호연결 레이어를 포함하는 제 2 금속화 구조물; 및
    상기 제 1 금속화 구조물과 상기 제 2 금속화 구조물 사이에 배치된 IC 다이 모듈을 포함하고,
    상기 IC 다이 모듈은:
    제 1 활성 면 및 제 1 비활성 면을 포함하는 제 1 IC 다이;
    제 2 활성 면 및 제 2 비활성 면을 포함하는 제 2 IC 다이; 및
    상기 제 1 IC 다이의 상기 제 1 비활성 면을 상기 제 2 IC 다이의 상기 제 2 비활성 면에 결합시키는, 상기 제 1 IC 다이의 상기 제 1 비활성 면과 상기 제 2 IC 다이의 상기 제 2 비활성 면 사이의 압축 본드를 포함하고,
    상기 제 1 IC 다이의 상기 제 1 활성 면은 상기 제 1 금속화 구조물의 상기 적어도 하나의 제 1 상호연결 레이어 중의 제 1 상호연결 레이어에 전기적으로 결합되고; 그리고
    상기 제 2 IC 다이의 상기 제 2 활성 면은 상기 제 2 금속화 구조물의 상기 적어도 하나의 제 2 상호연결 레이어 중의 제 2 상호연결 레이어에 전기적으로 결합되는, IC 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 금속화 구조물은 제 1 수평 평면에 배치되고;
    상기 제 2 금속화 구조물은 상기 제 1 수평 평면에 평행한 제 2 수평 평면에 배치되며;
    상기 제 1 IC 다이는 상기 제 1 수평 평면에 평행한 제 3 수평 평면에 배치되고; 그리고
    상기 제 2 IC 다이는 상기 제 1 수평 평면에 평행한 상기 제 2 수평 평면에 배치되는, IC 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 금속화 구조물은 제 1 재배선 레이어 (RDL) 구조물을 포함하고; 그리고
    상기 제 2 금속화 구조물은 제 2 RDL 구조물을 포함하는, IC 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 금속화 구조물은 제 1 패키지 기판을 포함하고; 그리고
    상기 제 2 금속화 구조물은 제 2 패키지 기판을 포함하는, IC 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 IC 다이의 상기 제 1 활성 면은 제 1 하부 활성 면을 포함하고;
    상기 제 1 IC 다이의 상기 제 1 비활성 면은 제 1 상부 비활성 면을 포함하며;
    상기 제 2 IC 다이의 상기 제 2 활성 면은 제 2 하부 활성 면을 포함하고; 그리고
    상기 제 2 IC 다이의 상기 제 2 비활성 면은 제 2 상부 비활성 면을 포함하는, IC 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 IC 다이는 상기 제 1 활성 면에서 노출된 적어도 하나의 제 1 다이 상호연결부를 더 포함하고;
    상기 제 2 IC 다이는 상기 제 2 활성 면에서 노출된 적어도 하나의 제 2 다이 상호연결부를 더 포함하며; 그리고
    상기 IC 패키지는:
    상기 적어도 하나의 제 1 다이 상호연결부를 상기 적어도 하나의 제 1 상호연결 레이어에 전기적으로 결합시키는, 상기 적어도 하나의 제 1 다이 상호연결부와 상기 제 1 금속화 구조물 사이의 제 1 압축 본드; 및
    상기 적어도 하나의 제 2 다이 상호연결부를 상기 적어도 하나의 제 2 상호연결 레이어에 결합시키는, 상기 적어도 하나의 제 2 다이 상호연결부와 상기 제 2 금속화 구조물 사이의 제 2 압축 본드를 더 포함하는, IC 패키지.
  7. 제 6 항에 있어서,
    상기 제 1 금속화 구조물은 상기 적어도 하나의 제 1 상호연결 레이어에 전기적으로 결합된 적어도 하나의 제 1 기판 상호연결부를 더 포함하고;
    상기 제 2 금속화 구조물은 상기 적어도 하나의 제 2 상호연결 레이어에 전기적으로 결합된 적어도 하나의 제 2 기판 상호연결부를 더 포함하며;
    상기 적어도 하나의 제 1 다이 상호연결부는 상기 적어도 하나의 제 1 다이 상호연결부를 상기 적어도 하나의 제 1 상호연결 레이어에 전기적으로 결합하기 위해 상기 적어도 하나의 제 1 기판 상호연결부에 전기적으로 결합되고; 그리고
    상기 적어도 하나의 제 2 다이 상호연결부는 상기 적어도 하나의 제 2 다이 상호연결부를 상기 적어도 하나의 제 2 상호연결 레이어에 전기적으로 결합하기 위해 상기 적어도 하나의 제 2 기판 상호연결부에 전기적으로 결합되는, IC 패키지.
  8. 제 2 항에 있어서,
    상기 제 1 수평 평면에 수직인 높이 축 방향에서의 상기 제 1 금속화 구조물의 제 1 외측 면과 상기 제 1 금속화 구조물의 제 1 내측 면 사이의 높이는 15마이크로미터(㎛) 내지 150㎛ 이고; 그리고
    상기 제 1 수평 평면에 수직인 상기 높이 축 방향에서의 상기 제 2 금속화 구조물의 제 2 외측 면과 상기 제 2 금속화 구조물의 제 2 내측 면 사이의 제 2 높이는 15㎛ 내지 150㎛ 인, IC 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 수평 평면에 수직인 상기 높이 축 방향에서의 상기 제 1 금속화 구조물의 제 1 내측 면과 상기 제 2 금속화 구조물의 제 2 내측 면 사이의 상기 IC 다이 모듈의 제 3 높이는 100㎛ 내지 600㎛인, IC 패키지.
  10. 제 1 항에 있어서,
    상기 IC 다이 모듈은 제 3 활성 면 및 제 3 비활성 면을 포함하는 제 3 IC 다이를 더 포함하고;
    상기 제 3 IC 다이의 상기 제 3 비활성 면과 상기 제 1 IC 다이의 상기 제 1 비활성 면 사이의 압축 본드는 상기 제 1 IC 다이의 상기 제 3 비활성 면을 상기 제 1 IC 다이의 상기 제 1 비활성 면에 결합시키고; 그리고
    상기 제 3 IC 다이의 상기 제 3 활성 면은 상기 제 2 금속화 구조물의 상기 적어도 하나의 제 2 상호연결 레이어에 전기적으로 결합되는, IC 패키지.
  11. 제 10 항에 있어서,
    상기 제 3 IC 다이는 상기 제 3 활성 면에서 노출된 적어도 하나의 제 3 다이 상호연결부를 더 포함하고; 그리고
    상기 IC 패키지는:
    상기 적어도 하나의 제 3 다이 상호연결부를 상기 적어도 하나의 제 2 상호연결 레이어에 전기적으로 결합시키는, 상기 적어도 하나의 제 3 다이 상호연결부와 상기 제 2 금속화 구조물 사이의 제 3 압축 본드를 더 포함하는, IC 패키지.
  12. 제 1 항에 있어서,
    상기 IC 다이 모듈은 상기 제 1 IC 다이 및 상기 제 2 IC 다이에 인접하게 배치된 적어도 하나의 수동 전기 디바이스를 더 포함하고,
    상기 적어도 하나의 수동 전기 디바이스는 상기 제 1 금속화 구조물의 상기 적어도 하나의 제 1 상호연결 레이어 중의 제 1 상호연결 레이어 및 상기 제 2 금속화 구조물의 상기 적어도 하나의 제 2 상호연결 레이어 중의 제 2 상호연결 레이어에 전기적으로 결합되는, IC 패키지.
  13. 제 1 항에 있어서,
    상기 IC 다이 모듈은 상기 제 1 IC 다이 및 상기 제 2 IC 다이에 인접하게 배치된 적어도 하나의 수직 상호연결 액세스(비아)를 더 포함하고,
    상기 적어도 하나의 비아는 상기 제 1 금속화 구조물의 적어도 하나의 제 1 상호연결 레이어 및 상기 제 2 금속화 구조물의 적어도 하나의 제 2 상호연결 레이어에 전기적으로 결합되는, IC 패키지.
  14. 제 1 항에 있어서,
    상기 제 1 금속화 구조물의 적어도 하나의 제 1 상호연결 레이어에 전기적으로 결합된 적어도 하나의 솔더 범프를 더 포함하는, IC 패키지.
  15. 제 1 항에 있어서,
    셋톱 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; 글로벌 포지셔닝 시스템 (GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜 (SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; 개인용 디지털 보조기 (PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크 (DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택된 디바이스에 통합되는, IC 패키지.
  16. 집적 회로 (IC) 패키지를 제조하는 방법으로서,
    적어도 하나의 제 1 상호연결 레이어를 포함하는 제 1 금속화 구조물을 제조하는 단계:
    적어도 하나의 제 2 상호연결 레이어를 포함하는 제 2 금속화 구조물을 제조하는 단계;
    상기 제 1 금속화 구조물과 상기 제 2 금속화 구조물 사이에 배치된 IC 다이 모듈을 제조하는 단계로서,
    제 1 활성 면 및 제 1 비활성 면을 포함하는 제 1 IC 다이를 제공하는 단계;
    제 2 활성 면 및 제 2 비활성 면을 포함하는 제 2 IC 다이를 제공하는 단계; 및
    상기 제 1 IC 다이를 상기 제 2 IC 다이에 결합시키기 위해 상기 제 1 IC 다이의 상기 제 1 비활성 면을 상기 제 2 IC 다이의 상기 제 2 비활성 면에 압축 본딩하는 단계
    를 포함하는, 상기 IC 다이 모듈을 제조하는 단계;
    상기 제 1 IC 다이의 상기 제 1 활성 면을 상기 제 1 금속화 구조물의 상기 적어도 하나의 제 1 상호연결 레이어 중의 제 1 상호연결 레이어에 전기적으로 결합시키는 단계; 및
    상기 제 2 IC 다이의 상기 제 2 활성 면을 상기 제 2 금속화 구조물의 상기 적어도 하나의 제 2 상호연결 레이어 중의 제 2 상호연결 레이어에 전기적으로 결합시키는 단계를 포함하는, IC 패키지를 제조하는 방법.
  17. 제 16 항에 있어서,
    상기 제 1 IC 다이의 상기 제 1 비활성 면을 상기 제 2 IC 다이의 상기 제 2 비활성 면에 압축 본딩하는 단계는:
    상기 제 1 IC 다이의 상기 제 1 비활성 면 상에 제 1 산화물 레이어를 배치하는 단계;
    상기 제 2 IC 다이의 상기 제 2 비활성 면 상에 제 2 산화물 레이어를 배치하는 단계; 및
    상기 제 1 비활성 면 상의 상기 제 1 산화물 레이어를 상기 제 2 비활성 면 상의 상기 제 2 산화물 레이어에 압축하는 단계를 포함하는, IC 패키지를 제조하는 방법.
  18. 제 17 항에 있어서,
    상기 제 1 비활성 면을 상기 제 2 비활성 면에 압축 본딩하는 단계는,
    상기 제 1 비활성 면 상의 상기 제 1 산화물 레이어를 상기 제 2 비활성 면 상의 상기 제 2 산화물 레이어에 압축하기 전에:
    상기 제 1 산화물 레이어의 온도를 섭씨 150-180 도로 상승시키는 단계; 및
    상기 제 2 산화물 레이어의 온도를 섭씨 150-180 도로 상승시키는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  19. 제 16 항에 있어서,
    상기 제 1 비활성 면을 상기 제 2 비활성 면에 압축 본딩하는 단계는:
    상기 제 1 IC 다이의 상기 제 1 활성 면 상에 제 1 임시 본딩 필름을 형성하는 단계;
    상기 제 1 임시 본딩 필름 상에 제 1 캐리어를 마운팅하는 단계;
    상기 제 2 IC 다이의 상기 제 2 활성 면 상에 제 2 임시 본딩 필름을 형성하는 단계;
    상기 제 2 임시 본딩 필름 상에 제 2 캐리어를 마운팅하는 단계; 및
    상기 제 1 IC 다이의 상기 제 1 비활성 면을 상기 제 2 IC 다이의 상기 제 2 비활성 면에 압축하는 단계를 포함하는, IC 패키지를 제조하는 방법.
  20. 제 16 항에 있어서,
    상기 제 1 IC 다이의 상기 제 1 활성 면을 상기 제 1 금속화 구조물의 상기 적어도 하나의 제 1 상호연결 레이어 중의 제 1 상호연결 레이어에 전기적으로 결합시키는 단계는 상기 제 1 IC 다이의 상기 제 1 활성 면을 상기 제 1 금속화 구조물에 압축 본딩하는 단계를 더 포함하고; 그리고
    상기 제 1 IC 다이의 상기 제 2 활성 면을 상기 제 1 금속화 구조물의 상기 적어도 하나의 제 2 상호연결 레이어 중의 제 2 상호연결 레이어에 전기적으로 결합시키는 단계는 상기 제 2 IC 다이의 상기 제 2 활성 면을 상기 제 2 금속화 구조물에 압축 본딩하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  21. 제 20 항에 있어서,
    상기 제 1 IC 다이의 상기 제 1 활성 면을 상기 제 1 금속화 구조물에 압축 본딩하기 전에:
    상기 제 1 금속화 구조물의 온도를 섭씨 150-180 도로 상승시키는 단계; 및
    상기 제 2 IC 다이의 상기 제 2 활성 면을 상기 제 2 금속화 구조물에 압축 본딩하기 전에:
    상기 제 2 금속화 구조물의 온도를 섭씨 150-180 도로 상승시키는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  22. 제 16 항에 있어서,
    상기 IC 다이 모듈을 제조하는 단계는, 상기 제 1 IC 다이에 인접하여 상기 제 1 금속화 구조물 상에 전기 컴포넌트를 배치하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  23. 제 16 항에 있어서,
    상기 IC 다이 모듈을 제조하는 단계는, 상기 제 1 IC 다이 및 상기 제 2 IC 다이 위에 몰딩 화합물을 배치하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  24. 제 22 항에 있어서,
    상기 제 1 금속화 구조물의 상기 적어도 하나의 제 1 상호연결 레이어와 전기적으로 접촉하는 하나 이상의 솔더 볼들을 형성하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  25. 삭제
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