JP2023524170A - スタックダイを用いる半導体ダイ（「ダイ」）モジュールを容易にするための分割された両面のメタライゼーション構造を用いる集積回路（ｉｃ）パッケージ、および関連する製造方法 - Google Patents

スタックダイを用いる半導体ダイ（「ダイ」）モジュールを容易にするための分割された両面のメタライゼーション構造を用いる集積回路（ｉｃ）パッケージ、および関連する製造方法 Download PDF

Info

Publication number
JP2023524170A
JP2023524170A JP2022577664A JP2022577664A JP2023524170A JP 2023524170 A JP2023524170 A JP 2023524170A JP 2022577664 A JP2022577664 A JP 2022577664A JP 2022577664 A JP2022577664 A JP 2022577664A JP 2023524170 A JP2023524170 A JP 2023524170A
Authority
JP
Japan
Prior art keywords
die
active surface
metallization structure
interconnect
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022577664A
Other languages
English (en)
Other versions
JP7391247B2 (ja
Inventor
ウェ、ホン・ボク
シュー、マルクス
パティル、アニケット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2023524170A publication Critical patent/JP2023524170A/ja
Application granted granted Critical
Publication of JP7391247B2 publication Critical patent/JP7391247B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8182—Diffusion bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20105—Temperature range 150 C=<T<200 C, 423.15 K =< T < 473.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

スタックダイを用いる半導体ダイモジュールを容易にするための分割された両面の集積回路（ＩＣ）メタライゼーション構造を用いるＩＣパッケージ、および関連する製造方法が開示される。ＩＣパッケージ内の複数のＩＣダイは、ＩＣダイモジュール内で背中合わせの上部および下部ＩＣダイ構成で互いにスタックおよび接合され、これにより、ＩＣパッケージの高さを最小限に抑えることができる。メタライゼーション構造は、ダイへのダイ間電気的接続および外部電気的接続を容易にするために、ＩＣダイモジュールのそれぞれの上面および下面に隣接する別個の上部メタライゼーション構造と下部メタライゼーション構造とで分割されている。上部メタライゼーション構造および下部メタライゼーション構造は、それぞれのダイ電気的相互接続および外部電気的相互接続のためにそれぞれの内側表面および外側表面において基板インターコネクトを露出させることによって両面とすることができる。他の態様では、背中合わせの構成で互いにマウントされたＩＣダイ間に圧着接合部が含まれ、ＩＣパッケージの全高をさらに最小限に抑える。【選択図】図２Ａ

Description

優先権出願
[0001] 本出願は、２０２０年６月２４日に出願された“INTEGRATED CIRCUIT (IC) PACKAGES EMPLOYING SPLIT, DOUBLE-SIDED METALLIZATION STRUCTURES TO FACILITATE A SEMICONDUCTOR DIE ("DIE") MODULE EMPLOYING STACKED DICE, AND RELATED FABRICATION METHODS”と題する米国特許出願第１６／９１０，４８６号の優先権を主張するものであり、その全体が参照により本明細書に組み込まれる。
[0002] 本開示の分野は、半導体ダイへの電気的インターフェースを提供するパッケージ構造に取り付けられた１つまたは複数の半導体ダイを含む集積回路（ＩＣ）パッケージに関する。
[0003] 集積回路（ＩＣ）は、電子デバイスの土台である。ＩＣは、「半導体パッケージ」または「チップパッケージ」とも呼ばれるＩＣパッケージにパッケージ化されている。ＩＣパッケージは、半導体ダイ（単数または複数）に物理的支持および電気的インターフェースを提供するためにパッケージ基板上にマウントされるとともにそれに電気的に結合された１つまたは複数の半導体ダイをＩＣ（単数または複数）として含む。パッケージ基板は、例えば、１つまたは複数の誘電体層内の埋め込み電気トレースと、半導体ダイ（単数または複数）間の電気的インターフェースを提供するために電気トレースを互いに結合する垂直インターコネクトアクセス（ビア(via:vertical interconnect access)）とを含む、ＥＴＳ（embedded trace substrate）であり得る。半導体ダイ（単数または複数）は、半導体ダイ（単数または複数）をパッケージ基板の電気トレースに電気的に結合するために、パッケージ基板の最上層において露出したインターコネクトにマウントされ、電気的にインターフェースされる。
[0004] 半導体ダイ（単数または複数）およびパッケージ基板は、成形コンパウンドなどのパッケージ材料に封入されてＩＣパッケージを形成する。またＩＣパッケージは、パッケージ基板の下部層において露出したインターコネクトに電気的に結合される外部はんだボールをボールグリッドアレイ（ＢＧＡ）に含み、パッケージ基板内の電気トレースにはんだボールを電気的に結合し得る。はんだボールは、ＩＣパッケージ内の半導体ダイ（単数または複数）への外部電気的インターフェースを提供する。はんだボールは、ＩＣパッケージがプリント回路基板（ＰＣＢ）にマウントされたときにＰＣＢ上の金属コンタクトに電気的に結合されて、ＰＣＢ内の電気トレース間の電気的インターフェースをＩＣパッケージ内のパッケージ基板を介してＩＣチップに提供する。
[0005] 本明細書で開示される態様は、スタックダイ（stacked dice）を用いる半導体ダイモジュールを容易にするために、分割された両面のメタライゼーション構造（split, double-sided metallization structures）を用いる集積回路（ＩＣ）パッケージを含む。また関連するチップパッケージおよびＩＣパッケージを製造する方法も開示される。ＩＣパッケージは、半導体ダイ（「ＩＣダイ」とも呼ばれる）への相互接続を提供するためにメタライゼーション構造上にマウントされた複数のＩＣダイを含む。例示的な態様では、ＩＣパッケージの全高を縮小して面積を節約し易くするために、ＩＣパッケージ内の複数のＩＣダイは、ＩＣパッケージ内のＩＣダイモジュール内で背中合わせの上部および下部ＩＣダイ構成で互いにスタックおよび接合される。そして、背中合わせ構成でスタックされたＩＣダイへのダイ間（die-to-die）電気的接続および外部電気的接続を容易にするために、ＩＣパッケージのメタライゼーション構造が、ＩＣダイモジュールのそれぞれの上面および下面に隣接した別個の上部メタライゼーション構造と下部メタライゼーション構造とで分割されている。ＩＣダイの活性表面が、ＩＣダイ間の電気信号ルーティングのための電気トレースの１つまたは複数のルーティング層を含むそれらのそれぞれの上部メタライゼーション構造および下部メタライゼーション構造にマウントされ、電気的に接続される。メタライゼーション構造は、ＩＣダイへの電気的接続を提供するために、ＩＣダイの活性面上のそれぞれのダイインターコネクト（die interconnects）に電気的に接続された露出した基板インターコネクトを有する。
[0006] ＩＣダイモジュールの対向面にマウントされた上部メタライゼーション構造と下部メタライゼーション構造とで分割されているＩＣパッケージのメタライゼーション構造により、反りまたは機械的不安定性のリスクなしに、上部メタライゼーション構造と下部メタライゼーション構造とを組み合わせた厚さを低減することが可能になり得る。またＩＣダイモジュールの対向面にマウントされた上部メタライゼーション構造と下部メタライゼーション構造とで分割されているＩＣパッケージのメタライゼーション構造により、ＩＣパッケージおよびＩＣダイモジュールに対称構造がもたらされる。また、例示的な態様では、上部ＩＣダイに隣接して位置する上部メタライゼーション構造は、上部メタライゼーション構造内の電気トレースルーティングの複雑さを最小限にするために、上部ＩＣダイへの相互接続に関与する電気トレースを主に提供するように構成され得る。下部ＩＣダイに隣接して位置する下部メタライゼーション構造も、下部メタライゼーション構造内の電気トレースルーティングの複雑さを最小限にするために、下部ＩＣダイへの相互接続に関与する電気トレースを主に提供するように構成され得る。メタライゼーション構造内の電気トレースルーティングの複雑さを最小限にすることは、メタライゼーション構造の高さを低減し、ひいてはＩＣパッケージの全高を低減する重要な要素であり得る。ダイ間相互接続は、ＩＣダイモジュール内の利用可能な領域を通って延在するとともに上部メタライゼーション構造および下部メタライゼーション構造の内側表面に電気的に接続する導電性構造（例えば、ビア）によって提供され得る。したがって、一例として、ダイ間相互接続を提供するためにシリカ貫通ビア（ＴＳＶ：through-silica-via）が必要でなくてよい。
[0007] ＩＣパッケージの全高をさらに縮小して面積を節約し易くするために、背中合わせ構成でスタックされたＩＣダイ間の接合部（bond）は、圧着接合部（例えば、酸化物間（oxide-to-oxide）接合部）であり得る。例えば、圧着接合部は熱圧着接合部であり得る。熱圧着接合部は、拡散接合、加圧接合、熱圧接、または固相接合とも呼ばれるウェハ接合部である。したがって、一例として、ＩＣダイ接合のために接着剤を使用する必要がない。圧着接合部は、例えば、接着剤よりもＩＣパッケージの高さ方向に消費する面積が少なくてよいかまたはさらなる面積を消費しなくてよい。また、ＩＣパッケージの全高をさらに縮小して面積を節約し易くするために、ＩＣダイの活性面とそれらのそれぞれの上部メタライゼーション構造および下部メタライゼーション構造との間の接合部もまた、圧着接合部であり得、一例として熱圧着接合部であり得る。
[0008] これに関して、１つの例示的な態様では、ＩＣパッケージが提供される。ＩＣパッケージは、少なくとも１つの第１のインターコネクト層を含む第１のメタライゼーション構造を含む。ＩＣパッケージはまた、少なくとも１つの第２のインターコネクト層を含む第２のメタライゼーション構造を含む。ＩＣパッケージはまた、第１のメタライゼーション構造と第２のメタライゼーション構造との間に配設されたＩＣダイモジュールを含む。ＩＣダイモジュールは、第１の活性表面および第１の非活性表面を含む第１のＩＣダイを含む。ＩＣダイモジュールはまた、第２の活性表面および第２の非活性表面を含む第２のＩＣダイと、第１のＩＣダイの第１の非活性表面を第２のＩＣダイの第２の非活性表面に結合する、第１のＩＣダイの第１の非活性表面と第２のＩＣダイの第２の非活性表面との間の圧着接合部とを含む。第１のＩＣダイの第１の非活性表面は、第１のメタライゼーション構造の少なくとも１つの第１のインターコネクト層に電気的に結合される。第２のＩＣダイの第２の非活性表面は、第２のメタライゼーション構造の少なくとも１つの第２のインターコネクト層に電気的に結合される。
[0009] 別の例示的な態様では、ＩＣパッケージを製造する方法が提供される。本方法は、少なくとも１つの第１のインターコネクト層を含む第１のメタライゼーション構造を製造することを含む。本方法はまた、少なくとも１つの第２のインターコネクト層を含む第２のメタライゼーション構造を製造することを含む。本方法はまた、第１のメタライゼーション構造と第２のメタライゼーション構造との間に配設されたＩＣダイモジュールを製造することを含む。ＩＣダイモジュールを製造することは、第１の活性表面および第１の非活性表面を含む第１のＩＣダイを設けることを含む。ＩＣダイモジュールはまた、第２の活性表面および第２の非活性表面を含む第２のＩＣダイを設けることを含む。ＩＣダイモジュールを製造することはまた、第１のＩＣダイを第２のＩＣダイに結合するために、第１のＩＣダイの第１の非活性表面を第２のＩＣダイの第２の非活性表面に圧着接合することを含む。本方法はまた、第１のＩＣダイの第１の活性表面を第１のメタライゼーション構造の少なくとも１つの第１のインターコネクト層に電気的に結合することと、第２のＩＣダイの第２の活性表面を第２のメタライゼーション構造の少なくとも１つの第２のインターコネクト層に電気的に結合することとを含む。
[0010] 各表面がパッケージ基板上にマウントされ、ダイ接続を行うためにパッケージ基板内のメタライゼーション構造に電気的に接続された複数の半導体ダイを含む例示的なフリップチップ集積回路（ＩＣ）パッケージの側面図である。 [0011] 半導体ダイ（「ＩＣダイ」）にダイ間相互接続および外部相互接続を提供するための、分割された両面の上部メタライゼーション構造と下部メタライゼーション構造との間に形成されたスタックＩＣダイを用いるＩＣダイモジュールを用いる例示的なＩＣパッケージの側面図である。 半導体ダイ（「ＩＣダイ」）にダイ間相互接続および外部相互接続を提供するための、分割された両面の上部メタライゼーション構造と下部メタライゼーション構造との間に形成されたスタックＩＣダイを用いるＩＣダイモジュールを用いる例示的なＩＣパッケージの側面図である。 [0012] 図２Ａ～図２ＢのＩＣパッケージの左側面図であり、ＩＣパッケージのさらなる例示的な詳細を例示する。 図２Ａ～図２ＢのＩＣパッケージの右側面図であり、ＩＣパッケージのさらなる例示的な詳細を例示する。 [0013] 図２Ａ～図３ＢのＩＣパッケージを製造する例示的なプロセスを例示するフローチャートである。 図２Ａ～図３ＢのＩＣパッケージを製造する例示的なプロセスを例示するフローチャートである。 [0014] 図２Ａ～図３ＢのＩＣパッケージを製造する別の例示的なプロセスを例示するフローチャートであり、該プロセスは、ＩＣダイを背中合わせ構成で接合することと、熱圧着接合を使用してＩＣダイをそれらのそれぞれの上部メタライゼーション構造および下部メタライゼーション構造にマウントすることとを含む。 図２Ａ～図３ＢのＩＣパッケージを製造する別の例示的なプロセスを例示するフローチャートであり、該プロセスは、ＩＣダイを背中合わせ構成で接合することと、熱圧着接合を使用してＩＣダイをそれらのそれぞれの上部メタライゼーション構造および下部メタライゼーション構造にマウントすることとを含む。 図２Ａ～図３ＢのＩＣパッケージを製造する別の例示的なプロセスを例示するフローチャートであり、該プロセスは、ＩＣダイを背中合わせ構成で接合することと、熱圧着接合を使用してＩＣダイをそれらのそれぞれの上部メタライゼーション構造および下部メタライゼーション構造にマウントすることとを含む。 図２Ａ～図３ＢのＩＣパッケージを製造する別の例示的なプロセスを例示するフローチャートであり、該プロセスは、ＩＣダイを背中合わせ構成で接合することと、熱圧着接合を使用してＩＣダイをそれらのそれぞれの上部メタライゼーション構造および下部メタライゼーション構造にマウントすることとを含む。 図２Ａ～図３ＢのＩＣパッケージを製造する別の例示的なプロセスを例示するフローチャートであり、該プロセスは、ＩＣダイを背中合わせ構成で接合することと、熱圧着接合を使用してＩＣダイをそれらのそれぞれの上部メタライゼーション構造および下部メタライゼーション構造にマウントすることとを含む。 [0015] 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 図５Ａ～図５Ｅの例示的なプロセスにしたがって図２Ａ～図３ＢのＩＣパッケージの製造中の例示的な製造段階を例示する。 [0016] これらに限定されないが図２Ａ～図３ＢのＩＣパッケージを含み、図４Ａおよび図４Ｂならびに図５Ａ～図６Ｊの製造プロセスにしたがう、半導体ダイ（「ＩＣダイ」）にダイ間相互接続および外部相互接続を提供するための、分割された両面の上部メタライゼーション構造と下部メタライゼーション構造との間に形成されたスタックＩＣダイを用いるＩＣダイモジュールを用いる１つまたは複数のＩＣパッケージにおいて提供され得る、例示的なプロセッサベースシステムのブロック図である。 [0017] これらに限定されないが図２Ａ～図３ＢのＩＣパッケージを含み、図４Ａおよび図４Ｂならびに図５Ａ～図６Ｊの製造プロセスにしたがう、半導体ダイ（「ＩＣダイ」）にダイ間相互接続および外部相互接続を提供するための、分割された両面の上部メタライゼーション構造と下部メタライゼーション構造との間に形成されたスタックＩＣダイを用いるＩＣダイモジュールを用いる１つまたは複数のＩＣパッケージ内に設けられた無線周波数（ＲＦ）コンポーネントを含む例示的なワイヤレス通信デバイスのブロック図である。
詳細な説明
[0018] 次に図面を参照して、本開示のいくつかの例示的な態様を説明する。「例示的な」という用語は、本明細書では、「例、事例、または例示としての働きがある」ことを意図して使用される。「例示的なもの」として本明細書で説明される任意の態様は、必ずしも他の態様よりも好ましいまたは有利なものとして解釈するべきではない。
[0019] 図２Ａから始まるスタックダイを用いる集積回路（ＩＣ）ダイモジュールを容易にするための分割された両面のメタライゼーション構造を用いるＩＣパッケージの例を説明する前に、まず、パッケージ基板の対向面にマウントされるとともにダイ接続を行うために共通のパッケージ基板に電気的に接続された対向するＩＣダイ間に配向された共通のパッケージ基板を用いるフリップチップＩＣパッケージについて以下の図１で説明する。
[0020] これに関して、図１は、はんだボール１０６を使用してプリント回路基板（ＰＣＢ）１０４にマウントされたフリップチップＩＣパッケージ１０２（「ＩＣパッケージ１０２」）を含むＩＣアセンブリ１００の断面の概略図を例示する。ＩＣパッケージ１０２は、ダイ間接合および／またはアンダーフィル接着剤によりパッケージ基板１１６のそれぞれの前面１１２および下面１１４にマウントされた、それぞれの前面１１０（１）～１１０（４）（すなわち、活性表面）を有する複数の半導体ダイ（「ＩＣダイ」）１０８（１）～１０８（４）を含む。例えば、ＩＣダイ１０８（１）～１０８（３）は、電力管理関連の機能を提供する電力管理ＩＣ（ＰＭＩＣ）であり得る。ＩＣダイ１０８（４）は、例としてプロセッサなどのアプリケーションＩＣダイであり得る。はんだボール１０６は、ＩＣパッケージ１０２がＰＣＢ１０４にマウントされたときにＩＣダイ１０８（１）～１０８（４）への電気的インターフェースを提供するために、パッケージ基板１１６の下面１１４に形成される。パッケージ基板１１６は、はんだボール１０６とＩＣダイ１０８（１）～１０８（４）との間の電気信号ルーティングを提供するためにはんだボール１０６に結合された埋め込み電気トレース１１８（例えば、銅の金属トレース）を含む１つまたは複数の誘電体層を含むＥＴＳ（embedded trace substrate）であり得る。パッケージ基板１１６内の電気トレース１１８は、ＩＣダイ１０８（１）～１０８（４）への電気的接続を提供するために、パッケージ基板１１６の前面１１２および下面１１４から露出したはんだボール１２０（１）～１２０（４）に結合される。ＩＣダイ１０８（１）～１０８（４）は、パッケージ基板１１６にマウントされたときにそれぞれのはんだボール１２０（１）～１２０（４）に結合される金属インターコネクト（例えば、パッド）を含み、ＰＣＢ１０４に接続されたはんだボール１０６にルーティングされるパッケージ基板１１６内の電気トレース１１８への電気的接続を提供する。またＩＣダイ１０８（１）～１０８（４）間のダイ間電気的接続も、はんだボール１２０（１）～１２０（４）とパッケージ基板１１６内の電気トレース１１８との結合により行われ得る。
[0021] 引き続き図１を参照すると、パッケージ基板１１６は、例えば、パッケージ基板１１６を形成するように互いに積層され得る複数の誘電体層から構成される。異なる誘電体層内の電気トレース１１８は、ビア（図示せず）を介して互いに結合される。パッケージ基板１１６内のルーティングの複雑さを低減するために、パッケージ基板１１６は、ＩＣダイ１０８（１）～１０８（４）への電気的接続の提供により関与する誘電体層が、それぞれのＩＣダイ１０８（１）～１０８（４）に近接して位置することができるように設計され得る。これに関して、その前面１１２およびＩＣダイ１０８（１）～１０８（３）のより近くに位置するパッケージ基板１１６の誘電体層領域１２４（１）が、ＩＣダイ１０８（１）～１０８（３）に結合されたはんだボール１２０（１）～１２０（３）への電気的インターコネクトに関与する電気トレース１１８を含むことができる。その下面１１４およびＩＣダイ１０８（４）のより近くに位置するパッケージ基板１１６の誘電体層領域１２４（２）が、ＩＣダイ１０８（４）に結合されたはんだボール１２０（４）への電気的インターコネクトの提供により関与する電気トレース１１８を含むことができる。すべてのＩＣダイ１０８（１）～１０８（４）に対する電気的接続のための電気的ルーティングを含む共通のパッケージ基板１１６を設けることにより、モジュール性および生産柔軟性のためにパッケージ基板１１６を別個の製造プロセスでＩＣダイ１０８（１）～１０８（４）とは別個に製造することが可能になり得る。しかしながら、これにより、パッケージ基板１１６内により多数の誘電体層が必要となる恐れがある。例えば、図１のパッケージ基板１１６は、１０個の誘電体層を有し得る。これは、パッケージ基板１１６を製造する製造プロセスの複雑さを高め、製造時間および関連するコストの増大ならびに歩留まりの低下につながる可能性がある。ダイ間相互接続を提供するためにシリカ貫通ビア（ＴＳＶ）が用いられ得るが、ＴＳＶは、製造プロセスの点で高価である。
[0022] これに関して、図２Ａおよび図２Ｂは、スタック半導体ダイ（「ＩＣダイ」）２０４（１）～２０４（３）を用いるＩＣダイモジュール２０２を用いる例示的なＩＣパッケージ２００の側面図である。図２Ｂは、図２Ａに例示するＩＣパッケージ２００の追加の例示的な詳細を例示する側面図である。図２Ａに示すように、ＩＣダイモジュール２０２は、Ｘ軸およびＹ軸方向の水平面Ｐ１に配設され、ＩＣダイ２０４（１）～２０４（３）にダイ間相互接続および外部相互接続を提供するために、分割された両面の上部メタライゼーション構造２０６Ｔと下部メタライゼーション構造２０６Ｂとの間に形成される。メタライゼーション構造２０６Ｔ、２０６Ｂは、信号ルーティングのための電気トレースの１つまたは複数の金属層もしくはインターコネクト層と、異なる層間で電気トレースを互いに結合するための垂直インターコネクトアクセス（ビア）とを含む。またメタライゼーション構造２０６Ｔ、２０６Ｂは、ＩＣダイモジュール２０２が配設および支持され得る支持構造としての役割を果たす。メタライゼーション構造２０６Ｔ、２０６Ｂは、非限定的な例として、パッケージ基板または再配線層（ＲＤＬ：redistributed layer）であり得る。以下で詳述するように、メタライゼーション構造２０６Ｔ、２０６Ｂは、ＩＣパッケージ２００内のＩＣダイ２０４（１）～２０４（３）のための外部電気信号ルーティングおよびダイ間電気信号ルーティングを提供するインターコネクト層を含むことができる。上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂは、Ｘ軸およびＹ軸方向の水平面Ｐ２およびＰ３に、ＩＣダイモジュール２０２の水平面Ｐ１に平行に配設される。一例として、ＩＣダイ２０４（１）は、一例として汎用プロセッサなどの特定用途向けダイであり得る。ＩＣダイ２０４（２）、２０４（３）のうちの一方は、別の例として、ＩＣダイ２０４（１）への電力を管理するための電力管理機能を制御する電力管理ＩＣ（ＰＭＩＣ）であり得る。ＩＣダイ２０４（２）、２０４（３）のうちのもう一方は、別の例として、モデムまたはベースバンドプロセッサなどの特定プロセッサであり得る。また、第２のＩＣダイモジュール２０５が、上部メタライゼーション構造２０６Ｔの上にマウントされ、上部メタライゼーション構造２０６Ｔに電気的に接続されたＩＣダイ２０７（１）、２０７（２）を含む他のコンポーネントを含む。
[0023] 以下で詳述するように、Ｚ軸方向に示される図２ＡのＩＣパッケージ２００の全高Ｈ１を最小限に抑えるために、ＩＣダイ２０４（１）と２０４（２）、２０４（３）とは、ＩＣダイモジュール２０２内で背中合わせ構成で互いに接合される（すなわち、間接的または直接的に物理的に取り付けられる）。ＩＣパッケージ２００の全高Ｈ１を最小限に抑えることは、ＩＣパッケージ２００の使用用途を最大にするのに重要であり得る。以下で詳述するように、ＩＣダイ２０４（２）、２０４（３）は、圧着接合部２０８（１）、２０８（２）でＩＣダイ２０４（１）に接合される。例えば、圧着接合部は、酸化物間熱圧着接合部である熱圧着接合部であり得る。ＩＣダイ２０４（２）、２０４（３）をＩＣダイ２０４（１）に固定するために圧着接合部２０８（１）、２０８（２）を設けると、例として、接着剤などのさらなる結合剤の使用を回避できるので、ＩＣダイモジュール２０２の高さＨ２、ひいてはＩＣパッケージ２００の全高Ｈ１を最小限に抑えることができる。熱圧着接合部は、拡散接合、加圧接合、および熱圧接とも呼ばれるウェハ接合部である。この例では、図２Ａに示すように、それぞれのＩＣダイ２０４（２）、２０４（３）の上部非活性表面２１１（２）、２１１（３）が、力および任意選択的に熱を同時に加えてＩＣダイ２０４（１）の上部非活性表面２１１（１）と原子接触されて、圧着接合部を形成する。ＩＣダイ２０４（２）、２０４（３）は、図２ＡではＩＣダイ２０４（１）から上下反転している。
[0024] 例えば、それぞれのＩＣダイ２０４（１）～２０４（３）の上部非活性表面２１１（１）～２１１（３）は、それぞれの酸化物層２１５（１）～２１５（３）を含み得、それにより、それぞれのＩＣダイ２０４（２）、２０４（３）の非活性表面２１１（２）、２１１（３）がＩＣダイ２０４（１）の上部非活性表面２１１（１）と酸化物間圧着接合で接合される。例えば、それぞれのＩＣダイ２０４（１）～２０４（３）の上部非活性表面２１１（１）～２１１（３）およびそれらの酸化物層２１５（１）～２１５（３）は、例えば、圧着接合および熱圧着接合によって互いに接合される。熱圧着接合において、ＩＣダイ２０４（２）、２０４（３）の上部非活性表面２１１（２）、２１１（３）とそれらの酸化物層２１５（２）、２１５（３）との間の拡散が、ＩＣダイ２０４（１）の上部非活性表面２１１（１）およびその酸化物層２１５（１）と原子接触される。ＩＣダイ２０４（２）、２０４（３）の酸化物層２１５（２）、２１５（３）とＩＣダイ２０４（１）の上部非活性表面２１１（１）の酸化物層２１５（１）とからの原子が、結晶格子振動に基づいて一方の結晶格子から他方の結晶格子に移動し、上部非活性表面２１１（２）、２１１（３）および上部非活性表面２１１（１）を互いに固着および接合させる。別の例として、酸化物層２１５（１）～２１５（３）は、プラズマ化学気相成長（ＰＥ－ＣＶＤ）によって形成された化学機械研磨（ＣＭＰ）処理された酸化物層２１５（１）～２１５（３）であり得る。プラズマ活性化後、ＰＥ－ＣＶＤ酸化物層２１５（１）～２１５（３）を有するＩＣダイ２０４（１）～２０４（３）は、液体表面張力によって動かされ、正確に位置合わせされ、続いて、酸化物間の直接接合によりウェハにしっかりと接合され得る。ＩＣダイ２０４（１）～２０４（３）の上部非活性表面２１１（１）～２１１（３）が背中合わせにマウントされ、次いで、摂氏１５０～１８０度などの特定の温度で焼成されると、各ＩＣダイ２０４（１）～２０４（３）の酸化物層２１５（１）～２１５（３）は拡散し始め、次いで、接着剤の使用を必要とすることなしに接合する。
[0025] 引き続き図２Ａを参照すると、ＩＣダイ２０４（１）と２０４（２）、２０４（３）とは互いに接合されているので、分割された上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂが、それぞれＩＣダイ２０４（２）、２０４（３）の上および２０４（１）の下に設けられて、ＩＣパッケージ２００内のＩＣダイ２０４（１）～２０４（３）への外部電気信号アクセスを容易にするとともにダイ間相互接続を提供する。これに関して、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂは、電気信号ルーティングを提供するために１つまたは複数の誘電体材料層内に電気トレースを含むＥＴＳ（embedded trace substrate）であり得る。図２ＢのＩＣパッケージ２００のより詳細な図に示すように、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂは、ＩＣパッケージ２００内のＩＣダイ２０４（１）～２０４（３）への電気信号アクセスを提供するために、それぞれの上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂのそれぞれの上部外側表面２１４および下部外側表面２１６を通して露出した外部基板インターコネクト２１０、２１２を提供する。例えば、図２Ｂに示すはんだボール２１８が、下部メタライゼーション構造２０６Ｂの外部基板インターコネクト２１２に電気的に接続されて、下部メタライゼーション構造２０６Ｂを介したＩＣダイ２０４（１）への外部インターフェースを提供する。上部メタライゼーション構造２０６Ｔを介したＩＣダイ２０４（２）、２０４（３）への外部インターフェースを提供するために、上部メタライゼーション構造２０６Ｔの外部基板インターコネクト２１０に電気的に接続されるはんだボールも設けられ得る。
[0026] 「上部」および「下部」という用語が相対的な用語であり、図２Ａおよび図２Ｂのメタライゼーション構造２０６Ｔが、この例では、下部メタライゼーション構造２０６Ｂより上に配向されるものとして「上部」とラベル付けされていることに留意されたい。しかし、ＩＣパッケージ２００を図２に示すものから１８０度回転させて配向してもよいことにも留意されたい。この場合、下部メタライゼーション構造２０６Ｂが上部メタライゼーション構造２０６Ｔより上にくることになる。したがって、「上部」および「下部」という用語は、相対的な用語であり、一方のメタライゼーション構造２０６Ｔの他方のメタライゼーション構造２０６Ｂに対する配向についての限定を含意することを意図するものではいない。
[0027] 引き続き図２Ｂを参照すると、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂはまた、それぞれの上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂのそれぞれの下部内側表面２２６および上部内側表面２２４を通して露出した下部内部基板インターコネクト２２０および上部内部基板インターコネクト２２２を介して、それぞれのＩＣダイ２０４（２）、２０４（３）、および２０４（１）へのダイ相互接続を提供する。それぞれのＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）（例えば、金属パッド）が、内部基板インターコネクト２２０、２２２に電気的に接続される。第１のＩＣダイ２０４（１）のダイインターコネクト２２８（１）は、第１のＩＣダイ２０４（１）の下部活性表面２１３（１）を通して露出している。第２のＩＣダイ２０４（２）のダイインターコネクト２２８（２）は、第２のＩＣダイ２０４（２）の下部活性表面２１３（２）を通して露出している。第３のＩＣダイ２０４（３）のダイインターコネクト２２８（３）は、第３のＩＣダイ２０４（３）の下部活性表面２１３（３）を通して露出している。ダイインターコネクト２２８（１）～２２８（３）は、それぞれのＩＣダイ２０４（１）～２０４（３）を、内部基板インターコネクト２２０、２２２を介して、ならびに下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔを介して、それらのそれぞれの外部基板インターコネクト２１０、２１２に結合して、ＩＣパッケージ２００内のＩＣダイ２０４（１）～２０４（３）への外部電気信号アクセスを提供する。したがって、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂの両方がそれぞれの下部内部基板インターコネクト２２０および上部内部基板インターコネクト２２２と、上部外部基板インターコネクト２１０および下部外部基板インターコネクト２１２とを有することによって、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂは「両面」である。
[0028] この例では、それぞれのＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）は、内部基板インターコネクト２２０、２２２に接合されるとともに、それぞれの圧着接合部２３１（１）～２３１（３）を介した下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔを介してそれらのそれぞれの外部基板インターコネクト２１０、２１２に接合されて、ＩＣパッケージ２００内のＩＣダイ２０４（１）～２０４（３）への外部電気信号アクセスを提供することができる。これに関して、それぞれのＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）は、力および任意選択的に熱を同時に加えることによって、内部基板インターコネクト２２０、２２２と、そして下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔを介して原子接触される。ＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）間の拡散が、内部基板インターコネクト２２０、２２２と原子接触される。ＩＣダイ２０４（１）～２０４（３）の下部活性表面２１３（１）～２１３（３）と下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔの内部基板インターコネクト２２０、２２２とからの原子が、結晶格子振動に基づいて一方の結晶格子から他方の結晶格子に移動し、ダイインターコネクト２２８（１）～２２８（３）と内部基板インターコネクト２２０、２２２を互いに固着およびインターフェースさせる。
[0029] また、図２Ａおよび図２Ｂに示すＩＣパッケージ２００のメタライゼーション構造を上部メタライゼーション構造２０６Ｔと下部メタライゼーション構造２０６Ｂとで分割すると、それぞれのＩＣダイ２０４（２）、２０４（３）、および２０４（１）への電気信号アクセスを提供するための上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂ内の電気トレースのより効率的であまり複雑でないルーティングを容易にすることができる。例えば、上部ＩＣダイ２０４（２）、２０４（３）の上にこれらに最も近く隣接して位置する上部メタライゼーション構造２０６Ｔは、上部ＩＣダイ２０４（２）、２０４（３）への相互接続、ひいてはそれらとの電気信号ルーティングに主に関与する電気トレースを含むように設計され得る。ＩＣダイ２０４（１）～２０４（３）についての「上部」および「下部」は、上部ＩＣダイ２０４（２）、２０４（３）が上部メタライゼーション構造２０６Ｔに隣接して位置付けられ、下部ＩＣダイ２０４（１）が下部メタライゼーション構造２０６Ｂに隣接して位置付けられることを意味する、相対的な用語であることに留意されたい。
[0030] 同様に、下部ＩＣダイ２０４（１）の下にこれに最も近く隣接して位置する下部メタライゼーション構造２０６Ｂは、下部ＩＣダイ２０４（１）への相互接続、ひいてはそれとの電気信号ルーティングに主に関与する電気トレースを含むように設計され得る。これは、下部ＩＣダイ２０４（１）との相互接続および信号ルーティングに関与する電気トレースを、上部ＩＣダイ２０４（２）、２０４（３）との相互接続および信号ルーティングに関与する電気トレースと同じメタライゼーション構造内に含めなければならなくすることを可能にする。すべてのＩＣダイ２０４（１）～２０４（３）のための相互接続および信号ルーティングに関与する電気トレースが単一のメタライゼーション構造内に設けられた場合、電気トレース間の干渉を回避するのに十分な「余白」を設けるために、追加のルーティング層をメタライゼーション構造内に設けなければならない場合がある。これらの追加のルーティング層は、メタライゼーション構造に追加の厚さを加え、それによってＩＣ基板の全高を望ましくない形で増加させる可能性がある。
[0031] また、図２のＩＣパッケージ２００内に分割された上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂを設けることによって、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂ内のルーティング層を最小限に抑えながら、反り（warpage）を低減することができるさらなる機械的安定性を実現することができる。これは、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６ＢがＩＣダイモジュール２０２に完全に接合されているためであり、つまり、それぞれの上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂの下部内側表面２２６および上部内側表面２２４がＩＣダイモジュール２０２に接合されていることを意味する。これは、例えば、ＩＣパッケージを形成するために単一のメタライゼーション構造の対向する上部外側表面および下部外側表面にマウントされたＩＣダイ間の単一のメタライゼーション構造を含むＩＣパッケージとは対照的である。この代替例では、単一のメタライゼーション構造に完全に接合された中間ＩＣダイモジュール２０２は存在しない。したがって、そのような単一のメタライゼーション構造を含むそのようなＩＣパッケージは、反りおよび／または機械的不安定性の影響をより受けやすくなる恐れがある。したがって、そのような単一のメタライゼーション構造は、さらなる機械的安定を加え、および／または反りを回避もしくは低減するために、追加の誘電体層を含まなければならなくなる恐れがあり、これによりそのようなＩＣパッケージの全高が増加することになる。
[0032] また、図２Ｂを参照すると、ＩＣパッケージ２００の上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂは、内部基板インターコネクト２２０、２２２を介したＩＣダイ２０４（１）とＩＣダイ２０４（２）、２０４（３）との間のダイ間相互接続も容易にする。上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂそれぞれの内部基板インターコネクト２２０、２２２に、およびそれらの間に電気的に結合されたＩＣダイモジュール２０２内に垂直インターコネクトアクセス（ビア）２２３が形成されて、上部メタライゼーション構造２０６Ｔと下部メタライゼーション構造２０６Ｂとの間の電気信号ルーティング、およびそれぞれのダイインターコネクト２２８（１）～２２８（３）を介したＩＣダイ２０４（１）～２０４（３）への電気信号ルーティングを提供することができる。インダクタまたはキャパシタなどの任意選択の受動電気的コンポーネント２１７（１）、２１７（２）も、ＩＣダイ２０４（１）～２０４（３）に隣接してＩＣダイモジュール２０２内に形成され、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂの基板インターコネクトに／基板インターコネクト間に相互接続され得る。また、例えば、他のＩＣパッケージは、ＩＣパッケージを形成するために単一のメタライゼーション構造の対向する上部外側表面および下部外側表面にマウントされたＩＣダイ間の単一のメタライゼーション構造を提供してよい。しかしながら、そのようなＩＣパッケージの単一のメタライゼーション構造の厚さは、反りまたは機械的不安定性を回避するために追加の誘電体層を含まなければならない場合があり、したがって、一例として図２Ａおよび図２ＢのＩＣパッケージ２００よりも全体的に高さのあるＩＣパッケージになる。
[0033] 図２Ａおよび図２ＢのＩＣパッケージ２００に関する追加の例示的な詳細を提供するために、図３Ａおよび図３Ｂが提供される。図３Ａは、図２Ａおよび図２ＢのＩＣパッケージ２００の断面Ｓ１における左側面図である。図３Ｂは、図２Ａおよび図２ＢのＩＣパッケージ２００の断面Ｓ２における右側面図である。図３Ａおよび図３Ｂに示すように、ＩＣパッケージ２００は、下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔを含む。下部メタライゼーション構造２０６Ｂは、図３Ａおよび図３Ｂに示す複数のインターコネクト層３００（１）～３００（３）を含み、これらインターコネクト層は、非限定的な例として、基板としての積層された誘電体層のセラミック材料から製造されてもよいし、または再配線層（ＲＤＬ）として製造されてもよい誘電体層である。上部インターコネクト層３００（１）は、この例ではビア３０４（１）と接触している金属コンタクト３０２（１）である上部内部基板インターコネクト２２２を含む。ビア３０４（１）はまた、上部インターコネクト層３００（１）と下部インターコネクト層３００（３）との間の中間インターコネクト層３００（２）内の金属コンタクト３０２（２）とも接触している。インターコネクト層３００（２）内の金属コンタクト３０２（２）はまた、インターコネクト層３００（２）内のビア３０４（２）とも接触している。ビア３０４（２）は、この例では下部インターコネクト層３００（３）内の金属コンタクト３０２（３）である下部外部基板インターコネクト２１２と接触している。金属コンタクト３０２（３）は、下部メタライゼーション構造２０６Ｂを介したＩＣダイ２０４（１）への外部電気信号インターフェースを提供するために、はんだボール２１８と電気的に接触している。インターコネクト層３００（３）内の金属コンタクト３０２（３）のうちの少なくとも１つは、はんだボール２１８とＩＣダイ２０４（１）との間の外部電気的インターフェースを提供するために、インターコネクト層３００（１）内の少なくとも１つの金属コンタクト３０２（１）に電気的に結合される。金属コンタクト３０２（１）～３０２（３）は、より低い信号ルーティング抵抗およびより高い電気的パフォーマンスのために高い導電性を有する銅から製造され得る。
[0034] 引き続き図３Ａおよび図３Ｂを参照すると、ＩＣパッケージ２００はまた、図３Ａおよび図３Ｂに示すように複数のインターコネクト層３０６（１）～３０６（３）を含む上部メタライゼーション構造２０６Ｔを含み、これらインターコネクト層は、誘電体層であり、積層された誘電体層のセラミック材料から製造されてもよいし、または例としてＲＤＬとして製造されていてもよい。上部インターコネクト層３０６（１）は、この例では、上部インターコネクト層３０６（１）と下部インターコネクト層３０６（３）との間の中間インターコネクト層３０６（２）内のビア３１０（２）と接触している金属コンタクト３０８（１）である上部外部基板インターコネクト２１０を含む。ビア３１０（２）はまた、インターコネクト層３０６（２）内の金属コンタクト３０８（２）とも接触している。インターコネクト層３０６（２）内の金属コンタクト３０８（２）はまた、インターコネクト層３００（３）内のビア３１０（３）とも接触している。ビア３１０（３）は、この例ではインターコネクト層３００（３）内の金属コンタクト３０８（３）である下部内部基板インターコネクト２２０と接触している。金属コンタクト３０８（３）は、下部メタライゼーション構造２０６Ｂを介したＩＣダイ２０４（１）への外部電気信号インターフェースを提供するために、はんだボール２１８と電気的に接触している。下部インターコネクト層３０６（３）内の金属コンタクト３０８（３）のうちの少なくとも１つは、ＩＣダイ２０４（２）、２０４（３）への外部電気的インターフェースを提供するために、インターコネクト層３０６（１）内の少なくとも１つの金属コンタクト３０８（１）に電気的に結合される。金属コンタクト３０８（１）～３０８（３）は、より低い信号ルーティング抵抗およびより高い電気的パフォーマンスのために高い導電性を有する銅から製造され得る。
[0035] 図３Ｂを参照すると、ＩＣダイモジュール２０２内に形成されたビア２２３は、上部メタライゼーション構造２０６Ｔの金属コンタクト３０８（２）および下部メタライゼーション構造２０６Ｂの金属コンタクト３０２（２）に、およびそれらの間に電気的に結合される。ビア２２３は、上部メタライゼーション構造２０６Ｔと下部メタライゼーション構造２０６Ｂとの間の電気信号ルーティング、およびそれぞれのダイインターコネクト２２８（１）～２２８（３）を介したＩＣダイ２０４（１）～２０４（３）への電気信号ルーティングを提供する。
[0036] 引き続き図３Ａおよび図３Ｂを参照すると、下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔのインターコネクト層３００（１）～３００（３）および３０６（１）～３０６（３）はそれぞれ、ＲＤＬであり得る。これに関して、図３Ａの下部メタライゼーション構造２０６Ｂ内のインターコネクト層３００（１）～３００（３）を参照すると、下部インターコネクト層３００（３）は、金属コンタクト３０２（３）より下に部分的に配設された、誘電体材料層などのパッシベーション層３１２（３）を含み得る。金属コンタクト３０２（３）は、パッシベーション層３１２（３）の開口部３１４（３）内に配設される。中間インターコネクト層３００（２）もまた、金属コンタクト３０２（２）より上に部分的に配設された、誘電体材料層などのパッシベーション層３１２（２）を含み得る。ビア３０４（２）および金属コンタクト３０２（２）は、パッシベーション層３１２（２）の開口部３１４（２）内に配設される。上部インターコネクト層３００（１）もまた、ビア３０４（１）および金属コンタクト３０２（１）より上に部分的に配設された、誘電体材料層などのパッシベーション層３１２（１）を含み得る。ビア３０４（１）および金属コンタクト３０２（１）は、パッシベーション層３１２（１）の開口部３１４（１）内に配設される。
[0037] 図３Ａの上部メタライゼーション構造２０６Ｔ内のインターコネクト層３０６（１）～３０６（３）を参照すると、上部インターコネクト層３０６（１）は、金属コンタクト３０８（１）より上に部分的に配設された、誘電体材料層などのパッシベーション層３１６（１）を含み得る。金属コンタクト３０８（１）は、パッシベーション層３１６（１）の開口部３１８（１）内に配設される。中間インターコネクト層３０６（２）もまた、金属コンタクト３０８（２）より上に部分的に配設された、誘電体材料層などのパッシベーション層３１６（２）を含み得る。ビア３１０（２）および金属コンタクト３０８（２）は、パッシベーション層３１６（２）の開口部３１８（２）内に配設される。下部インターコネクト層３０６（３）もまた、ビア３１０（２）および金属コンタクト３０８（２）より下に部分的に配設された、誘電体材料層などのパッシベーション層３１６（３）を含み得る。ビア３１０（３）および金属コンタクト３０８（３）は、パッシベーション層３１６（３）の開口部３１８（３）内に配設される。
[0038] 図２Ｂを再び参照すると、上部メタライゼーション構造２０６Ｔ、下部メタライゼーション構造２０６Ｂ、およびＩＣダイモジュール２０２のそれぞれの高さＨ３、Ｈ４、およびＨ２は、図２ＡのＺ軸方向に示されるＩＣパッケージ２００の全高Ｈ１を達成するように設計され得る。Ｚ軸方向に示される上部メタライゼーション構造２０６Ｔの高さＨ３は、非限定的な例として、１５マイクロメートル（μｍ）（１Ｌ）～１５０μｍ（１０Ｌ）であり得る。Ｚ軸方向に示される下部メタライゼーション構造２０６Ｂの高さＨ４は、非限定的な例として、１５μｍ（１Ｌ）～１５０μｍ（１０Ｌ）であり得る。Ｚ軸方向に示されるＩＣダイモジュール２０２の高さＨ２は、例として１００μｍ～６００μｍであり得る。ＩＣダイモジュール２０２の高さＨ２と、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂを組み合わせた高さＨ３＋Ｈ４との比は、非限定的な例として、０．３３～２０であり得る。
[0039] 図４Ａおよび図４Ｂは、図２Ａ～図３ＢのＩＣパッケージ２００を製造する例示的なプロセス４００を例示するフローチャートを例示する。これに関して、図４Ａに示すように、プロセス４００は、図３Ａおよび図３Ｂに示す上述したインターコネクト層３００（１）～３００（３）などの少なくとも１つの第１のインターコネクト層３００を含む第１のメタライゼーション構造２０６Ｂを製造することを含む（図４Ａのブロック４０２）。第１のメタライゼーション構造２０６Ｂは、第１の上面２２４および第１の下面２１６を含む。例示的なＩＣパッケージ２００において、第１のメタライゼーション構造２０６Ｂは、第１のメタライゼーション構造２０６Ｂの第１の上面２２４を通して露出した１つまたは複数の第１の上部基板インターコネクト２２２を含む。また第１のメタライゼーション構造２０６Ｂは、第１のメタライゼーション構造２０６Ｂの第１の下面２１６を通して露出した１つまたは複数の第１の下部基板インターコネクト２１２を含む。また第１のメタライゼーション構造２０６Ｂは、１つまたは複数の第１の下部基板インターコネクト２１２のうちの少なくとも１つの第１の下部基板インターコネクト２１２に電気的に結合された１つまたは複数の第１の上部基板インターコネクト２２２のうちの少なくとも１つを含む。
[0040] 引き続き図４Ａを参照すると、プロセス４００はまた、図３Ａおよび図３Ｂに示す上述したインターコネクト層３０６（１）～３０６（３）などの少なくとも１つの第２のインターコネクト層３０６を含む第２のメタライゼーション構造２０６Ｔを製造することを含む（図４Ａのブロック４０４）。例示的なＩＣパッケージ２００において、第２のメタライゼーション構造２０６Ｔは、第２の上面２１４および第２の下面２２６を含む。また第２のメタライゼーション構造２０６Ｔは、第２のメタライゼーション構造２０６Ｔの第２の上面２１４を通して露出した１つまたは複数の第２の上部基板インターコネクト２１０を含む。また第２のメタライゼーション構造２０６Ｔは、第２のメタライゼーション構造２０６Ｔの第２の下面２２６を通して露出した１つまたは複数の第２の下部基板インターコネクト２２０を含む。また第２のメタライゼーション構造２０６Ｔは、１つまたは複数の第２の下部基板インターコネクト２２０のうちの少なくとも１つの第２の下部基板インターコネクト２２０に電気的に結合された１つまたは複数の第２の上部基板インターコネクト２１０のうちの少なくとも１つを含む。
[0041] 引き続き図４Ａを参照すると、プロセス４００はまた、第１のメタライゼーション構造２０６Ｂと第２のメタライゼーション構造２０６Ｔとの間に配設されたＩＣダイモジュール２０２を製造することを含む（図４Ａのブロック４０６）。ＩＣダイモジュール２０２を製造することは、第１の活性表面２１３（１）および第１の非活性表面２１１（１）を備える第１のＩＣダイ２０４（１）を設けることを含む（図４Ａのブロック４０６（１））。またＩＣダイモジュール２０２を製造することは、第２の活性表面２１３（２）および第２の非活性表面２１１（２）を含む第２のＩＣダイ２０４（２）を設けることを含む（図４Ａのブロック４０６（２））。またＩＣダイモジュール２０２を製造することは、第１のＩＣダイ２０４（１）の第１の非活性表面２１１（１）を第２のＩＣダイ２０４（２）の第２の非活性表面２１１（２）に圧着接合することを含む（図４Ａのブロック４０６（３））。例えば、第１のＩＣダイ２０４（１）の第１の非活性表面２１１（１）および第２のＩＣダイ２０４（２）の第２の非活性表面２１１（２）は、背中合わせ構成で互いに圧着接合され得る。第１のＩＣダイ２０４（１）の第１の非活性表面２１１（１）は、第１のＩＣダイ２０４（１）を第２のＩＣダイ２０４（２）に結合するために、第２のＩＣダイ２０４（２）の第２の非活性表面２１１（２）に圧着接合され得る。
[0042] 図４Ｂを参照すると、ＩＣパッケージ２００を製造することはまた、第１のＩＣダイ２０４（１）の第１の活性表面２１３（１）を第１のメタライゼーション構造２０６Ｂの少なくとも１つの第１のインターコネクト層３００に電気的に結合することを備える（図４Ｂのブロック４０８）。例えば、ＩＣパッケージ２００において、第１のＩＣダイ２０４（１）の第１の活性表面２１３（１）を第１のメタライゼーション構造２０６Ｂの少なくとも１つの第１のインターコネクト層３００に電気的に結合することは、第１のＩＣダイ２０４（１）の１つまたは複数の第１のダイインターコネクト２２８（１）のうちの少なくとも１つを第１のメタライゼーション構造２０６Ｂの１つまたは複数の第１の上部基板インターコネクト２２２のうちの少なくとも１つに電気的に結合することを含むことができる。またＩＣダイモジュール２０２を製造することは、第２のＩＣダイ２０４（２）の第２の活性表面２１３（１）を第２のメタライゼーション構造２０６Ｔの少なくとも１つの第２のインターコネクト層３０６に電気的に結合することを備える（図４Ｂのブロック４１０）。例えば、ＩＣパッケージ２００において、第２のＩＣダイ２０４（２）の第２の活性表面２１３（２）を第２のメタライゼーション構造２０６Ｔの少なくとも１つの第２のインターコネクト層３０６に電気的に結合することは、第２のＩＣダイ２０４（２）の１つまたは複数の第２のダイインターコネクト２２８（２）のうちの少なくとも１つを第２のメタライゼーション構造２０６Ｔの１つまたは複数の第１の下部基板インターコネクト２２０のうちの少なくとも１つに電気的に結合することを含むことができる。
[0043] 上述のように、図２のＩＣパッケージ２００の分割された上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂは、ＲＤＬ製造プロセスにしたがって製造されたＲＤＬを含み得る。ＲＤＬは、誘電体材料層上の金属（例えば、銅）パッド層の配線である。第２の誘電体材料層が金属層を覆って形成され、次いで、下にある金属層へのアクセスを開くようにパターニングされる。第２の金属パッド層は、第２の金属パッド層と第１の金属パッド層との間にインターコネクトを形成するように、第２の誘電体層にわたって、開口部の中へと下方に配線され得る。上部メタライゼーション構造２０６Ｔの基板インターコネクト２１０、２２０および下部メタライゼーション構造２０６Ｂの基板インターコネクト２１２、２２２は、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂのそれぞれの内側表面ＲＤＬからの露出した金属層／パッドによって形成され得る。内部基板インターコネクト２２０、２２２は、上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂの内側表面２２４、２２６において露出したＲＤＬにおける金属層／パッドのために形成されているので、ＲＤＬによって形成され得る上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂは、ＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）に対するそれぞれの内部基板インターコネクト２２０、２２２の電気抵抗を低減することができる。上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６ＢのＲＤＬに形成された金属層／パッドは、はんだボールなどの他のタイプのインターコネクトよりも導電性があり、少ない抵抗を有し得る。
[0044] これに関して、図５Ａ～図５Ｅは、図２Ａ～図３ＢのＩＣパッケージ２００を製造する例示的なプロセス５００を例示するフローチャートを例示し、該プロセスは、基板として上部メタライゼーション構造２０６Ｔおよび下部メタライゼーション構造２０６Ｂを形成することを含む。図６Ａ～図６Ｊは、製造プロセスが行われるときの、図２Ａ～図３ＢのＩＣパッケージ２００の図５Ａ～図５Ｅのプロセスステップの各々の例示的な製造段階を例示する。図５Ａ～図５Ｅのプロセスステップおよび図６Ａ～図６Ｊの関連する例示的な製造段階を併せて以下で説明する。
[0045] 図５Ａを参照すると、図２Ａ～図３ＢのＩＣパッケージ２００を製造するプロセスは、ＩＣダイ２０４（１）～２０４（３）を設け、それらをＩＣパッケージ２００の一部として背中合わせ接合するように準備することを含む。これに関して、図６Ａは、製造段階６００ＡにおけるＩＣダイ２０４を例示しており、ここにおいて、ＩＣダイ２０４は、ＩＣダイ２０４（１）～２０４（３）のうちのいずれかであり得る。図６Ａには１つのＩＣダイ２０４のみを示しているが、図６ＡのＩＣダイ２０４は、ＩＣダイ２０４（１）～２０４（３）のいずれかであり得ることに留意されたい。ＩＣダイ２０４は、図６Ｂの製造段階６００Ｂに示されるＩＣダイ２０４の上部非活性表面２１１を薄膜化することによって準備される（図５Ａのブロック５０２）。次いで、別のＩＣダイ２０４の別の下部非活性表面に酸化物間圧着接合するためのＩＣダイ２０４の上部非活性表面２１１を準備するために、酸化物層６０２が、ＩＣダイ２０４の上部非活性表面２１１に加えられる（図５Ａのブロック５０４）。
[0046] 製造プロセス５００における次のプロセスステップは、ＩＣパッケージ２００のＩＣダイ２０４（１）～２０４（３）が背中合わせ構成で互いに圧着接合されるように準備することを伴う。これは、図６Ｃおよび図６Ｄの例示的な製造段階６００Ｃおよび６００Ｄに示されている。図６Ｃの製造段階６００Ｃに示すように、仮接合フィルム６０４（１）が、ＩＣダイ２０４（１）の活性下面２１３（１）に形成され、接合プロセス中にＩＣダイ２０４（１）を取り扱うことができるようにするためのキャリア６０６（１）にマウントされる（図５Ｂのブロック５０６）。また、図６Ｃの製造段階６００Ｃに示すように、仮接合フィルム６０４（２）が、ＩＣダイ２０４（２）、２０４（３）の活性下面２１３（２）、２１３（３）上に形成され、接合プロセス中にＩＣダイ２０４（２）、２０４（３）を取り扱うことができるようにするためのキャリア６０６（２）にマウントされる（図５Ｂのブロック５０６）。例えば、キャリア６０６（１）、６０６（２）は、図６Ｄの製造段階６００Ｄに示すように、図２Ａ～図３ＢのＩＣパッケージ２００のＩＣダイモジュール２０２を形成することの一部として、ＩＣダイ２０４（１）～２０４（３）のそれぞれの上部非活性表面２１１（１）～２１１（３）上の酸化物層６０２（１）～６０２（３）を互いに接合してＩＣダイ２０４（１）～２０４（３）を互いに接合するように、ＩＣダイ２０４（１）～２０４（３）を操作し、位置合わせすることを可能にする（図５Ｂのブロック５０８）。
[0047] 例えば、それぞれのＩＣダイ２０４（１）～２０４（３）の上部非活性表面２１１（１）～２１１（３）およびそれらの酸化物層２１５（１）～２１５（３）は、圧着接合および熱圧着接合によって互いに接合される。熱圧着接合において、ＩＣダイ２０４（２）、２０４（３）の上部非活性表面２１１（２）、２１１（３）とそれらの酸化物層２１５（２）、２１５（３）との間の拡散が、ＩＣダイ２０４（１）の上部非活性表面２１１（１）およびその酸化物層２１５（１）と原子接触される。ＩＣダイ２０４（２）、２０４（３）の酸化物層２１５（２）、２１５（３）とＩＣダイ２０４（１）の上部非活性表面２１１（１）の酸化物層２１５（１）とからの原子が、結晶格子振動に基づいて一方の結晶格子から他方の結晶格子に移動し、上部非活性表面２１１（２）、２１１（３）および上部非活性表面２１１（１）を互いに固着および接合させる。別の例として、酸化物層２１５（１）～２１５（３）は、プラズマ化学気相成長（ＰＥ－ＣＶＤ）によって形成された化学機械研磨（ＣＭＰ）処理された酸化物層２１５（１）～２１５（３）であり得る。プラズマ活性化後、ＰＥ－ＣＶＤ酸化物層２１５（１）～２１５（３）を有するＩＣダイ２０４（１）～２０４（３）は、液体表面張力によって動かされ、正確に位置合わせされ、続いて、酸化物間の直接接合によりウェハにしっかりと接合され得る。ＩＣダイ２０４（１）～２０４（３）の上部非活性表面２１１（１）～２１１（３）が背中合わせにマウントされ、次いで、摂氏１５０～１８０度などの特定の温度で焼成されると、各ＩＣダイ２０４（１）～２０４（３）の酸化物層２１５（１）～２１５（３）は拡散し始め、次いで、接着剤の使用を必要とすることなしに接合する。
[0048] 製造プロセス５００における次のプロセスステップは、ＩＣダイ２０４（１）～２０４（３）がＩＣパッケージ２００の一部としてマウントされる下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔを準備することを伴い、これは、図６Ｅおよび図６Ｆ－１～図６Ｆ－２における製造段階６００Ｅおよび６００Ｆに示されている。ＩＣダイ２０４（１）～２０４（３）の下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔへのマウントは、ＩＣダイ２０４（１）～２０４（３）への電気的接続を提供するために、ＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）が、下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔのそれぞれの下部基板インターコネクト２２０および上部基板インターコネクト２２２に電気的に接続されるように位置合わせされる。これに関して、図６Ｅの製造段階６００Ｅに示すように、下部メタライゼーション構造２０６Ｂが設けられる。下部メタライゼーション構造２０６Ｂから上部メタライゼーション構造２０６Ｔへの相互接続を提供するために、例えばはんだボールであり得るビア２２３が、下部メタライゼーション構造２０６Ｂ上に形成される（図５Ｃのブロック５１０）。下部メタライゼーション構造２０６Ｂは、下部基板インターコネクト２２２が下部メタライゼーション構造２０６Ｂの内側表面２２６を通して露出されるように製造および／または処理される（図５Ｃのブロック５１０）。図６Ｆ－１の製造段階６００Ｆに示すように、上部メタライゼーション構造２０６Ｔが設けられる。上部メタライゼーション構造２０６Ｔは、下部基板インターコネクト２２０が上部メタライゼーション構造２０６Ｔの内側表面２２４を通して露出されるように製造および／または処理される（図５Ｃのブロック５１２）。下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔの上部基板インターコネクト２２２および下部基板インターコネクト２２０は、次いで、ＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）に圧着接合６０８（例えば、熱圧着接合）される（図５Ｃのブロック５１２）。これは、上部メタライゼーション構造２０６ＴにおけるＩＣダイ２０４（２）の圧着接合についての図６Ｆ－２の製造段階６００Ｆのより詳細な図にも示されているが、ＩＣダイ２０４（１）、２０４（３）のそれぞれの下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔへの圧着接合にも適用可能である。図６Ｆ－２に示すように、上部メタライゼーション構造２０６Ｔの下部基板インターコネクト２２０は、ＩＣダイ２０４（２）のダイインターコネクト２２８（２）に圧着接合（例えば、熱圧着接合）されて、圧着接合部６１０（２）を形成する。次いで、図６Ｇの製造段階６００Ｇに示すように、ＩＣダイ２０４（１）～２０４（３）およびビア２２３を保護し、電気的短絡を防止するための構造を追加するために、誘電体材料６１３が上部メタライゼーション構造２０６Ｔと下部メタライゼーション構造２０６Ｂとの間に配設される（図５Ｄのブロック５１４）。
[0049] 例えば、圧着連結部６０８は、圧着接合および熱圧着接合により、下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔの上部基板インターコネクト２２２および下部基板インターコネクト２２０と、ＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）との間に接合部を形成する。圧着接合において、下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔの上部基板インターコネクト２２２および下部基板インターコネクト２２０と、ＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）との間の拡散が原子接触される。ＩＣダイ２０４（１）～２０４（３）のダイインターコネクト２２８（１）～２２８（３）の下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔの上部基板インターコネクト２２２および下部基板インターコネクト２２０からの原子が、結晶格子振動に基づいて一方の結晶格子から他方の結晶格子に移動し、下部メタライゼーション構造２０６Ｂおよび上部メタライゼーション構造２０６Ｔの上部基板インターコネクト２２２および下部基板インターコネクト２２０を互いに固着および接合させる。拡散を促進するために、圧着接合中に、摂氏２３０～２８０度などの温度で焼成することによって熱圧力を加えることもできる。
[0050] 次いで、図６Ｈに示す次の製造段階６００Ｈにおいて、ＩＣダイ２０７（１）、２０７（２）および他の電気的コンポーネント６１２などの追加の電気的コンポーネントが、ＩＣパッケージ２００の一部として上部メタライゼーション構造２０６Ｔにマウントされ得る（図５Ｅのブロック５１６）。次いで、図６Ｉに示す次の製造段階６００Ｉにおいて、ＩＣパッケージ２００の一部として保護するために、ＩＣダイ２０７（１）、２０７（２）および他の電気的コンポーネント６１２を覆って誘電体材料６１４または成形コンパウンドが配設され得る（図５Ｅのブロック５１８）。次いで、図６Ｊに示す次の製造段階６００Ｊにおいて、はんだボール２１８が下部メタライゼーション構造２０６Ｂと電気的に接触して形成されて、ＩＣダイ２０４（１）～２０４（３）ならびに他のＩＣダイ２０７（１）、２０７（２）およびＩＣパッケージ内の電気的コンポーネント６１２への外部インターフェースを提供する。
[0051] 本明細書で使用される場合、「上部」および「下部」は相対的な用語であり、「上部」と記載の要素を常に「下部」と記載の要素より上にあるように配向し、その逆もまた同様に配向しなければならないという厳密な配向を限定または含意することを意図するものではないことに留意されたい。
[0052] これらに限定されないが図２Ａ～図３ＢのＩＣパッケージを含み、図２Ａ～図３Ｂの製造プロセスにしたがい、図４Ａおよび図４Ｂならびに図５Ａ～図６Ｊの製造プロセスにしたがう、ＩＣダイにダイ間相互接続および外部相互接続を提供するために、分割された両面の上部メタライゼーション構造と下部メタライゼーション構造との間に形成されたスタックＩＣダイを用いるＩＣダイモジュールを用いるＩＣパッケージが、任意のプロセッサベースのデバイス内に設けられてもよいし、またはそれに一体化されてもよい。実施例には、限定することなく、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全世界測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、ウェアラブルコンピューティングデバイス（例えば、スマートウォッチ、ヘルスまたはフィットネストラッカ、アイウェア等）、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両用コンポーネント、アビオニクスシステム、ドローン、およびマルチコプタが含まれる。
[0053] これに関して、図７は、これらに限定されないが図２Ａ～図３ＢのＩＣパッケージを含み、図４Ａおよび図４Ｂならびに図５Ａ～図６Ｊの製造プロセスにしたがい、本明細書に開示される任意の態様にしたがう、ＩＣダイにダイ間相互接続および外部相互接続を提供するための、分割された両面の上部メタライゼーション構造と下部メタライゼーション構造との間に形成されたスタックＩＣダイを用いるＩＣダイモジュールを用いるＩＣパッケージ７０２内に設けられ得る回路を含むプロセッサベースのシステム７００の一例を例示する。この例では、プロセッサベースのシステム７００は、ＩＣパッケージ７０２内のＩＣ７０４として、およびシステムオンチップ（ＳｏＣ）７０６として形成され得る。プロセッサベースのシステム７００は、ＣＰＵコアまたはプロセッサコアとも呼ばれ得る１つまたは複数のプロセッサ７１０を含むＣＰＵ７０８を含む。ＣＰＵ７０８は、一時的に記憶されたデータへの迅速なアクセスのために、ＣＰＵ７０８に結合されたキャッシュメモリ７１２を有し得る。ＣＰＵ７０８は、システムバス７１４に結合され、プロセッサベースのシステム７００に含まれるマスタデバイスおよびスレーブデバイスを相互結合することができる。周知のように、ＣＰＵ７０８は、システムバス７１４を介してアドレス、制御、およびデータ情報を交換することによってこれらの他のデバイスと通信する。例えば、ＣＰＵ７０８は、スレーブデバイスの一例としてのメモリコントローラ７１６にバストランザクション要求を通信することができる。図７には例示していないが、複数のシステムバス７１４を設けることができ、ここにおいて各システムバス７１４が異なる構造を構成する。
[0054] 他のマスタデバイスおよびスレーブデバイスが、システムバス７１４に接続され得る。図７に例示するように、これらのデバイスは、例として、メモリコントローラ７１６およびメモリアレイ（単数または複数）７１８を含むメモリシステム７２０と、１つまたは複数の入力デバイス７２２と、１つまたは複数の出力デバイス７２４と、１つまたは複数のネットワークインターフェースデバイス７２６と、１つまたは複数のディスプレイコントローラ７２８とを含むことができる。メモリシステム７２０、１つまたは複数の入力デバイス７２２、１つまたは複数の出力デバイス７２４、１つまたは複数のネットワークインターフェースデバイス７２６、および１つまたは複数のディスプレイコントローラ７２８の各々は、同じまたは異なるＩＣパッケージ７０２内に設けられ得る。入力デバイス（単数または複数）７２２は、これらに限定されないが入力キー、スイッチ、ボイスプロセッサ等を含む、任意のタイプの入力デバイスを含むことができる。出力デバイス（単数または複数）７２４は、これらに限定されないがオーディオ、ビデオ、他の視覚インジケータ等を含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス（単数または複数）７２６は、ネットワーク７３０とのデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク７３０は、これらに限定されないが有線またはワイヤレスネットワーク、プライベートまたはパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、およびインターネットを含む任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス（単数または複数）７２６は、望まれる任意のタイプの通信プロトコルをサポートするように構成され得る。
[0055] ＣＰＵ７０８はまた、１つまたは複数のディスプレイ７３２に送られる情報を制御するために、システムバス７１４を介してディスプレイコントローラ（単数または複数）７２８にアクセスするように構成され得る。ディスプレイコントローラ（単数または複数）７２８は、１つまたは複数のビデオプロセッサ７３４を介して表示される情報をディスプレイ（単数または複数）７３２に送り、ビデオプロセッサ７３４は、表示される情報をディスプレイ（単数または複数）７３２に好適なフォーマットに処理する。ディスプレイコントローラ（単数または複数）７２８およびビデオプロセッサ（単数または複数）７３４は、同じまたは異なるＩＣパッケージ７０２内に、および例としてＣＰＵ７０８を含む同じまたは異なるＩＣパッケージ７０２内に、ＩＣとして含まれ得る。ディスプレイ（単数または複数）７３２は、これらに限定されないがブラウン管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、発光ダイオード（ＬＥＤ）ディスプレイ等を含む、任意のタイプのディスプレイを含むことができる。
[0056] 図８は、１つまたは複数のＩＣ８０２から形成された無線周波数（ＲＦ）コンポーネントを含む例示的なワイヤレス通信デバイス８００を例示し、ここにおいて、ＩＣ８０２のいずれかが、これらに限定されないが図２Ａ～図３ＢのＩＣパッケージを含み、図４Ａおよび図４Ｂならびに図５Ａ～図６Ｊの製造プロセスにしたがい、本明細書で開示される任意の態様にしたがう、ＩＣダイにダイ間相互接続および外部相互接続を提供するための、分割された両面の上部メタライゼーション構造と下部メタライゼーション構造との間に形成されたスタックＩＣダイを用いるＩＣダイモジュールを用いるＩＣパッケージ８０３に含まれ得る。ワイヤレス通信デバイス８００は、例として、上で参照したデバイスのいずれかを含み得るか、またはその中に設けられ得る。図８に示すように、ワイヤレス通信デバイス８００は、トランシーバ８０４およびデータプロセッサ８０６を含む。データプロセッサ８０６は、データおよびプログラムコードを記憶するためのメモリを含み得る。トランシーバ８０４は、双方向通信をサポートする送信機８０８および受信機８１０を含む。一般に、ワイヤレス通信デバイス８００は、任意の数の通信システムおよび周波数帯域のための任意の数の送信機８０８および／または受信機８１０を含み得る。トランシーバ８０４の全部または一部分は、１つまたは複数のアナログＩＣ、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ等において実装され得る。
[0057] 送信機８０８または受信機８１０は、スーパーへテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号は、複数の段でＲＦとベースバンドとの間で周波数変換され、例えば、１つの段でＲＦから中間周波数（ＩＦ）に、次いで、受信機８１０のために別の段でＩＦからベースバンドに周波数変換される。直接変換アーキテクチャでは、信号は、１つの段でＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインおよび直接変換アーキテクチャは、異なる回路ブロックを使用し得、および／または異なる要件を有し得る。図８のワイヤレス通信デバイス８００では、送信機８０８および受信機８１０は、直接変換アーキテクチャを用いて実装される。
[0058] 送信経路では、データプロセッサ８０６は、送信されるデータを処理し、送信機８０８にＩおよびＱアナログ出力信号を供給する。例示的なワイヤレス通信デバイス８００では、データプロセッサ８０６は、さらなる処理のために、データプロセッサ８０６によって生成されたデジタル信号をＩおよびＱアナログ出力信号に、例えばＩおよびＱ出力電流に変換するためのデジタルアナログ変換器（ＤＡＣ）８１２（１）、８１２（２）を含む。
[0059] 送信機８０８内で、ローパスフィルタ８１４（１）、８１４（２）が、ＩおよびＱアナログ出力信号をそれぞれフィルタリングして、前のデジタルアナログ変換によって生じた望ましくない信号を除去する。増幅器（ＡＭＰ）８１６（１）、８１６（２）が、ローパスフィルタ８１４（１）、８１４（２）からの信号をそれぞれ増幅し、ＩおよびＱベースバンド信号を供給する。アップコンバータ８１８が、送信（ＴＸ）局部発振器（ＬＯ）信号発生器８２２からミキサ８２０（１）、８２０（２）を介したＩおよびＱ ＴＸ ＬＯ信号を用いてＩおよびＱベースバンド信号をアップコンバートして、アップコンバートされた信号８２４を供給する。フィルタ８２６が、アップコンバートされた信号８２４をフィルタリングして、周波数アップコンバートによって生じた望ましくない信号および受信周波数帯域におけるノイズを除去する。電力増幅器（ＰＡ）８２８が、フィルタ８２６からのアップコンバートされた信号８２４を増幅して所望の出力電力レベルを取得し、送信ＲＦ信号を供給する。送信ＲＦ信号は、デュプレクサまたはスイッチ８３０を介してルーティングされ、アンテナ８３２を介して送信される。
[0060] 受信経路では、アンテナ８３２は、基地局によって送信された信号を受信し、受信したＲＦ信号を供給し、これは、デュプレクサまたはスイッチ８３０を介してルーティングされ、低雑音増幅器（ＬＮＡ）８３４に供給される。デュプレクサまたはスイッチ８３０は、受信（ＲＸ）信号がＴＸ信号から隔離されるように、特定のＲＸ対ＴＸデュプレクサ周波数分離で動作するように設計される。受信されたＲＦ信号は、ＬＮＡ８３４によって増幅され、フィルタ８３６によってフィルタリングされて、所望のＲＦ入力信号を取得する。ダウンコンバージョンミキサ８３８（１）、８３８（２）が、フィルタ８３６の出力をＲＸ ＬＯ信号発生器８４０からのＩおよびＱ ＲＸ ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合して、ＩおよびＱベースバンド信号を生成する。ＩおよびＱベースバンド信号は、増幅器（ＡＭＰ）８４２（１）、８４２（２）によって増幅され、ローパスフィルタ８４４（１）、８４４（２）によってさらにフィルタリングされて、ＩおよびＱアナログ入力信号を取得し、これはデータプロセッサ８０６に供給される。この例では、データプロセッサ８０６は、アナログ入力信号をデータプロセッサ８０６によってさらに処理されることになるデジタル信号に変換するためのＡＤＣ８４６（１）、８４６（２）を含む。
[0061] 図８のワイヤレス通信デバイス８００では、ＴＸ ＬＯ信号発生器８２２は、周波数アップコンバートのために使用されるＩおよびＱ ＴＸ ＬＯ信号を生成し、ＲＸ ＬＯ信号発生器８４０は、周波数ダウンコンバートのために使用されるＩおよびＱ ＲＸ ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数を有する周期的な信号である。ＴＸ位相ロックループ（ＰＬＬ）回路８４８が、データプロセッサ８０６からタイミング情報を受信し、ＴＸ ＬＯ信号発生器８２２からのＴＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＲＸ ＰＬＬ回路８５０が、データプロセッサ８０６からタイミング情報を受信し、ＲＸ ＬＯ信号発生器８４０からのＲＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。
[0062] 当業者は、本明細書で開示される態様と関連して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリまたは別のコンピュータ可読媒体に記憶され、かつプロセッサまたは他の処理デバイスによって実行される命令、もしくはその両方の組合せとして実装され得ることをさらに認識するであろう。本明細書で説明されるマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェアコンポーネント、集積回路（ＩＣ）、またはＩＣチップにおいて用いられ得る。本明細書で開示されるメモリは、任意のタイプおよびサイズのメモリであり得、望まれる任意のタイプの情報を記憶するように構成され得る。この互換性を明確に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップについて、概してこれらの機能性の観点から上述した。そのような機能の実装の方法は、特定の用途、設計選択、および／またはシステム全体に課された設計制約に依存する。当業者は、説明された機能性を、特定の用途ごとに多様な形で実施することができるが、そのような実施の判断は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
[0063] 本明細書で開示された態様と関連して説明される様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネント、または本明細書で説明された機能を実行するように設計されたこれらの任意の組合せを用いて実装または実行され得る。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。またプロセッサは、コンピューティングデバイスの組合せ（例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つまたは複数のマイクロプロセッサ、または他の任意のそのような構成）として実装され得る。
[0064] 本明細書で開示される態様は、ハードウェアおよびハードウェアに記憶される命令において具現化され得、例えば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または当該技術分野において既知の任意の他の形態のコンピュータ可読媒体態に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ったり記憶媒体に情報を書き込んだりすることができるようにプロセッサに結合される。代替として、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、ＡＳＩＣに存在し得る。ＡＳＩＣは、遠隔局に存在し得る。代替として、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバにディスクリートコンポーネントとして存在し得る。
[0065] 本明細書における例示的な態様のいずれかで説明される動作ステップが例および議論を提供するために説明されていることにも留意されたい。説明されている動作は、例示されているシーケンス以外の多数の異なるシーケンスで実行されてよい。さらに、単一の動作ステップで説明されている動作は、実際は多くの異なるステップで実行されてよい。加えて、例示的な態様で説明されている１つまたは複数の動作ステップを組み合わせてよい。フローチャート図で例示される動作ステップが、当業者に容易に明らかになる多数の異なる修正が行われてよいことを理解されたい。当業者は、情報および信号が様々な異なる技術および技法のいずれかを使用して表わされ得ることも理解する。例えば、上記説明の全体を通して参照され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁気粒子、光場もしくは光粒子、またはこれらの任意の組合せによって表わされ得る。
[0066] 本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供されている。本開示に対する様々な修正は、当業者に容易に明らかとなり、本明細書で定義される包括的な原理が他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される例および設計に限定されることを意図するものではなく、本明細書で開示された原理および新規の特徴と一致した最大範囲が与えられるべきである。
[0066] 本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供されている。本開示に対する様々な修正は、当業者に容易に明らかとなり、本明細書で定義される包括的な原理が他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される例および設計に限定されることを意図するものではなく、本明細書で開示された原理および新規の特徴と一致した最大範囲が与えられるべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
集積回路（ＩＣ）パッケージであって、
少なくとも１つの第１のインターコネクト層を備える第１のメタライゼーション構造と、
少なくとも１つの第２のインターコネクト層を備える第２のメタライゼーション構造と、
前記第１のメタライゼーション構造と前記第２のメタライゼーション構造との間に配設されたＩＣダイモジュールと、
を備え、前記ＩＣダイモジュールは、
第１の活性表面および第１の非活性表面を備える第１のＩＣダイと、
第２の活性表面および第２の非活性表面を備える第２のＩＣダイと、
前記第１のＩＣダイの前記第１の非活性表面を前記第２のＩＣダイの前記第２の非活性表面に結合する、前記第１のＩＣダイの前記第１の非活性表面と前記第２のＩＣダイの前記第２の非活性表面との間の圧着接合部と、
を備え、
前記第１のＩＣダイの前記第１の非活性表面は、前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層に電気的に結合され、
前記第２のＩＣダイの前記第２の非活性表面は、前記第２のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合される、
ＩＣパッケージ。
［Ｃ２］
前記第１のメタライゼーション構造は、第１の水平面に配設され、
前記第２のメタライゼーション構造は、前記第１の水平面と平行である第２の水平面に配設され、
前記第１のＩＣダイは、前記第１の水平面と平行である第３の水平面に配設され、
前記第２のＩＣダイは、前記第１の水平面と平行である前記第２の水平面に配設される、
Ｃ１に記載のＩＣパッケージ。
［Ｃ３］
前記第１のメタライゼーション構造は、第１の再配線層（ＲＤＬ）構造を備え、
前記第２のメタライゼーション構造は、第２のＲＤＬ構造を備える、
Ｃ１に記載のＩＣパッケージ。
［Ｃ４］
前記第１のメタライゼーション構造は、第１のパッケージ基板を備え、
前記第２のメタライゼーション構造は、第２のパッケージ基板を備える、
Ｃ１に記載のＩＣパッケージ。
［Ｃ５］
前記第１のＩＣダイの前記第１の活性表面は、第１の下部活性表面を備え、
前記第１のＩＣダイの前記第１の非活性表面は、第１の上部非活性表面を備え、
前記第２のＩＣダイの前記第２の活性表面は、第２の下部活性表面を備え、
前記第２のＩＣダイの前記第２の非活性表面は、第２の上部非活性表面を備える、
Ｃ１に記載のＩＣパッケージ。
［Ｃ６］
前記第１のＩＣダイは、前記第１の活性表面から露出した少なくとも１つの第１のダイインターコネクトをさらに備え、
前記第２のＩＣダイは、前記第２の活性表面から露出した少なくとも１つの第２のダイインターコネクトをさらに備え、
前記少なくとも１つの第１のダイインターコネクトを前記少なくとも１つの第１のインターコネクト層に電気的に結合する、前記少なくとも１つの第１のダイインターコネクトと前記少なくとも１つの第１のインターコネクト層との間の第１の圧着接合部と、
前記少なくとも１つの第２のダイインターコネクトを前記少なくとも１つの第２のインターコネクト層に電気的に結合する、前記少なくとも１つの第２のダイインターコネクトと前記少なくとも１つの第２のインターコネクト層との間の第２の圧着接合部と、
をさらに備える、Ｃ１に記載のＩＣパッケージ。
［Ｃ７］
前記第１のメタライゼーション構造は、前記少なくとも１つの第１のインターコネクト層に電気的に結合された少なくとも１つの第１の基板インターコネクトをさらに備え、
前記第２のメタライゼーション構造は、前記少なくとも１つの第２のインターコネクト層に電気的に結合された少なくとも１つの第２の基板インターコネクトをさらに備え、
前記少なくとも１つの第１のダイインターコネクトは、前記少なくとも１つの第１のインターコネクト層に電気的に結合されるように前記少なくとも１つの第１の基板インターコネクトに電気的に結合され、
前記少なくとも１つの第２のダイインターコネクトは、前記少なくとも１つの第２のインターコネクト層に電気的に結合されるように前記少なくとも１つの第２の基板インターコネクトに電気的に結合される、
Ｃ６に記載のＩＣパッケージ。
［Ｃ８］
前記第１の水平面と直角の高さ軸方向における前記第１のメタライゼーション構造の高さは、１５マイクロメートル（μｍ）～１５０μｍであり、
前記第１の水平面と直角の前記高さ軸方向における前記第２のメタライゼーション構造の高さは、１５μｍ～１５０μｍである、
Ｃ２に記載のＩＣパッケージ。
［Ｃ９］
前記第１の水平面と直角の前記高さ軸方向における前記ＩＣダイモジュールの高さは、１００μｍ～６００μｍである、Ｃ８に記載のＩＣパッケージ。
［Ｃ１０］
前記第１の水平面と直角の高さ軸方向における前記ＩＣダイモジュールの高さと、前記高さ軸方向における前記第１のメタライゼーション構造および前記第２のメタライゼーション構造を組み合わせた高さとの比は、０．３３～２０．０である、Ｃ２に記載のＩＣパッケージ。
［Ｃ１１］
前記ＩＣダイモジュールは、第３の活性表面および第３の非活性表面を備える第３のＩＣダイをさらに備え、
前記第３のＩＣダイの前記第３の非活性表面と前記第１のＩＣダイの前記第１の非活性表面との間の圧着接合部は、前記第１のＩＣダイの前記第３の非活性表面を前記第１のＩＣダイの前記第１の非活性表面に電気的に結合し、
前記第３のＩＣダイの前記第３の非活性表面は、前記第２のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合される、
Ｃ１に記載のＩＣパッケージ。
［Ｃ１２］
前記第３のＩＣダイは、前記第３の活性表面から露出した少なくとも１つの第３のダイインターコネクトをさらに備え、
前記少なくとも１つの第３のダイインターコネクトを前記少なくとも１つの第２のインターコネクト層に電気的に結合する、前記少なくとも１つの第３のダイインターコネクトと前記少なくとも１つの第２のインターコネクト層との間の第３の圧着接合部をさらに備える、
Ｃ１１に記載のＩＣパッケージ。
［Ｃ１３］
前記ＩＣダイモジュールは、前記第１のＩＣダイおよび前記第２のＩＣダイに隣接して配設された少なくとも１つの受動電気デバイスをさらに備え、
前記少なくとも１つの受動電気デバイスは、前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層および前記第２のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合される、
Ｃ１に記載のＩＣパッケージ。
［Ｃ１４］
前記ＩＣダイモジュールは、前記第１のＩＣダイおよび前記第２のＩＣダイに隣接して配設された少なくとも１つの垂直インターコネクトアクセス（ビア）をさらに備え、
前記少なくとも１つのビアは、前記第１のメタライゼーション構造の少なくとも１つの第１のインターコネクト層および前記第２のメタライゼーション構造の少なくとも１つの第２のインターコネクト層に電気的に結合される、
Ｃ１に記載のＩＣパッケージ。
［Ｃ１５］
前記第１のメタライゼーション構造の少なくとも１つの第１のインターコネクト層に電気的に結合された少なくとも１つのはんだバンプ（bump）をさらに備える、Ｃ１に記載のＩＣパッケージ。
［Ｃ１６］
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全世界測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、ウェアラブルコンピューティングデバイス、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両用コンポーネント、アビオニクスシステム、ドローン、およびマルチコプタからなるグループから選択されるデバイスに一体化される、Ｃ１に記載のＩＣパッケージ。
［Ｃ１７］
集積回路（ＩＣ）パッケージを製造する方法であって、
少なくとも１つの第１のインターコネクト層を備える第１のメタライゼーション構造を製造することと、
少なくとも１つの第２のインターコネクト層を備える第２のメタライゼーション構造を製造することと、
前記第１のメタライゼーション構造と前記第２のメタライゼーション構造との間に配設されたＩＣダイモジュールを製造することと、ここで、前記ＩＣダイモジュールを製造することは、
第１の活性表面および第１の非活性表面を備える第１のＩＣダイを設けること、
第２の活性表面および第２の非活性表面を備える第２のＩＣダイを設けること、および、
前記第１のＩＣダイを前記第２のＩＣダイに結合するために、前記第１のＩＣダイの前記第１の非活性表面を前記第２のＩＣダイの前記第２の非活性表面に圧着接合すること、
を備え、
前記第１のＩＣダイの前記第１の活性表面を前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層に電気的に結合することと、
前記第２のＩＣダイの前記第２の活性表面を前記第２のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合することと、
を備える、方法。
［Ｃ１８］
前記第１のＩＣダイの前記第１の非活性表面を前記第２のＩＣダイの前記第２の非活性表面に圧着接合することは、
前記第１のＩＣダイの前記第１の非活性表面上に第１の酸化物層を配設することと、
前記第２のＩＣダイの前記第２の非活性表面上に第２の酸化物層を配設することと、
前記第１の非活性表面上の前記第１の酸化物層を前記第２の非活性表面上の前記第２の酸化物層に圧着することと、
を備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記第１の非活性表面を前記第２の非活性表面に圧着接合することは、前記第１の非活性表面上の前記第１の酸化物層を前記第２の非活性表面上の前記第２の酸化物層に圧着する前に、
前記第１の酸化物層の温度を摂氏１５０～１８０度に上昇させることと、
前記第２の酸化物層の温度を摂氏１５０～１８０度に上昇させることと、
をさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記第１の非活性表面を前記第２の非活性表面に圧着接合することは、
前記第１のＩＣダイの前記第１の活性表面上に第１の仮接合フィルムを形成することと、
前記第１の仮接合フィルム上に第１のキャリアをマウントすることと、
前記第２のＩＣダイの前記第２の活性表面上に第２の仮接合フィルムを形成することと、
前記第２の仮接合フィルム上に第２のキャリアをマウントすることと、
前記第１のＩＣダイの前記第１の非活性表面を前記第２のＩＣダイの前記第２の非活性表面に圧着することと、
を備える、Ｃ１７に記載の方法。
［Ｃ２１］
前記第１のＩＣダイの前記第１の活性表面を前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層に電気的に結合することは、前記第１のＩＣダイの前記第１の活性表面を前記第１のメタライゼーション構造に圧着接合することをさらに備え、
前記第１のＩＣダイの前記第２の活性表面を前記第１のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合することは、前記第２のＩＣダイの前記第２の活性表面を前記第２のメタライゼーション構造に圧着接合することをさらに備える、
Ｃ１７に記載の方法。
［Ｃ２２］
前記第１のＩＣダイの前記第１の活性表面を前記第１のメタライゼーション構造に圧着接合する前に、
前記第１のメタライゼーション構造の温度を摂氏１５０～１８０度に上昇させることと、
前記第２のＩＣダイの前記第２の活性表面を前記第２のメタライゼーション構造に圧着接合する前に、
前記第２のメタライゼーション構造の温度を摂氏１５０～１８０度に上昇させることと、
をさらに備える、Ｃ２１に記載の方法。
［Ｃ２３］
前記ＩＣダイモジュールを製造することは、前記第１のＩＣダイに隣接する前記第１のメタライゼーション構造上に電気的コンポーネントを配設することをさらに備える、Ｃ１７に記載の方法。
［Ｃ２４］
前記ＩＣダイモジュールを製造することは、前記第１のＩＣダイおよび前記第２のＩＣダイを覆って成形材料を配設することをさらに備える、Ｃ１７に記載の方法。
［Ｃ２５］
前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層と電気的に接触する１つまたは複数のはんだボールを形成することをさらに備える、Ｃ２３に記載の方法。

Claims (25)

  1. 集積回路（ＩＣ）パッケージであって、
    少なくとも１つの第１のインターコネクト層を備える第１のメタライゼーション構造と、
    少なくとも１つの第２のインターコネクト層を備える第２のメタライゼーション構造と、
    前記第１のメタライゼーション構造と前記第２のメタライゼーション構造との間に配設されたＩＣダイモジュールと、
    を備え、前記ＩＣダイモジュールは、
    第１の活性表面および第１の非活性表面を備える第１のＩＣダイと、
    第２の活性表面および第２の非活性表面を備える第２のＩＣダイと、
    前記第１のＩＣダイの前記第１の非活性表面を前記第２のＩＣダイの前記第２の非活性表面に結合する、前記第１のＩＣダイの前記第１の非活性表面と前記第２のＩＣダイの前記第２の非活性表面との間の圧着接合部と、
    を備え、
    前記第１のＩＣダイの前記第１の非活性表面は、前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層に電気的に結合され、
    前記第２のＩＣダイの前記第２の非活性表面は、前記第２のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合される、
    ＩＣパッケージ。
  2. 前記第１のメタライゼーション構造は、第１の水平面に配設され、
    前記第２のメタライゼーション構造は、前記第１の水平面と平行である第２の水平面に配設され、
    前記第１のＩＣダイは、前記第１の水平面と平行である第３の水平面に配設され、
    前記第２のＩＣダイは、前記第１の水平面と平行である前記第２の水平面に配設される、
    請求項１に記載のＩＣパッケージ。
  3. 前記第１のメタライゼーション構造は、第１の再配線層（ＲＤＬ）構造を備え、
    前記第２のメタライゼーション構造は、第２のＲＤＬ構造を備える、
    請求項１に記載のＩＣパッケージ。
  4. 前記第１のメタライゼーション構造は、第１のパッケージ基板を備え、
    前記第２のメタライゼーション構造は、第２のパッケージ基板を備える、
    請求項１に記載のＩＣパッケージ。
  5. 前記第１のＩＣダイの前記第１の活性表面は、第１の下部活性表面を備え、
    前記第１のＩＣダイの前記第１の非活性表面は、第１の上部非活性表面を備え、
    前記第２のＩＣダイの前記第２の活性表面は、第２の下部活性表面を備え、
    前記第２のＩＣダイの前記第２の非活性表面は、第２の上部非活性表面を備える、
    請求項１に記載のＩＣパッケージ。
  6. 前記第１のＩＣダイは、前記第１の活性表面から露出した少なくとも１つの第１のダイインターコネクトをさらに備え、
    前記第２のＩＣダイは、前記第２の活性表面から露出した少なくとも１つの第２のダイインターコネクトをさらに備え、
    前記少なくとも１つの第１のダイインターコネクトを前記少なくとも１つの第１のインターコネクト層に電気的に結合する、前記少なくとも１つの第１のダイインターコネクトと前記少なくとも１つの第１のインターコネクト層との間の第１の圧着接合部と、
    前記少なくとも１つの第２のダイインターコネクトを前記少なくとも１つの第２のインターコネクト層に電気的に結合する、前記少なくとも１つの第２のダイインターコネクトと前記少なくとも１つの第２のインターコネクト層との間の第２の圧着接合部と、
    をさらに備える、請求項１に記載のＩＣパッケージ。
  7. 前記第１のメタライゼーション構造は、前記少なくとも１つの第１のインターコネクト層に電気的に結合された少なくとも１つの第１の基板インターコネクトをさらに備え、
    前記第２のメタライゼーション構造は、前記少なくとも１つの第２のインターコネクト層に電気的に結合された少なくとも１つの第２の基板インターコネクトをさらに備え、
    前記少なくとも１つの第１のダイインターコネクトは、前記少なくとも１つの第１のインターコネクト層に電気的に結合されるように前記少なくとも１つの第１の基板インターコネクトに電気的に結合され、
    前記少なくとも１つの第２のダイインターコネクトは、前記少なくとも１つの第２のインターコネクト層に電気的に結合されるように前記少なくとも１つの第２の基板インターコネクトに電気的に結合される、
    請求項６に記載のＩＣパッケージ。
  8. 前記第１の水平面と直角の高さ軸方向における前記第１のメタライゼーション構造の高さは、１５マイクロメートル（μｍ）～１５０μｍであり、
    前記第１の水平面と直角の前記高さ軸方向における前記第２のメタライゼーション構造の高さは、１５μｍ～１５０μｍである、
    請求項２に記載のＩＣパッケージ。
  9. 前記第１の水平面と直角の前記高さ軸方向における前記ＩＣダイモジュールの高さは、１００μｍ～６００μｍである、請求項８に記載のＩＣパッケージ。
  10. 前記第１の水平面と直角の高さ軸方向における前記ＩＣダイモジュールの高さと、前記高さ軸方向における前記第１のメタライゼーション構造および前記第２のメタライゼーション構造を組み合わせた高さとの比は、０．３３～２０．０である、請求項２に記載のＩＣパッケージ。
  11. 前記ＩＣダイモジュールは、第３の活性表面および第３の非活性表面を備える第３のＩＣダイをさらに備え、
    前記第３のＩＣダイの前記第３の非活性表面と前記第１のＩＣダイの前記第１の非活性表面との間の圧着接合部は、前記第１のＩＣダイの前記第３の非活性表面を前記第１のＩＣダイの前記第１の非活性表面に電気的に結合し、
    前記第３のＩＣダイの前記第３の非活性表面は、前記第２のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合される、
    請求項１に記載のＩＣパッケージ。
  12. 前記第３のＩＣダイは、前記第３の活性表面から露出した少なくとも１つの第３のダイインターコネクトをさらに備え、
    前記少なくとも１つの第３のダイインターコネクトを前記少なくとも１つの第２のインターコネクト層に電気的に結合する、前記少なくとも１つの第３のダイインターコネクトと前記少なくとも１つの第２のインターコネクト層との間の第３の圧着接合部をさらに備える、
    請求項１１に記載のＩＣパッケージ。
  13. 前記ＩＣダイモジュールは、前記第１のＩＣダイおよび前記第２のＩＣダイに隣接して配設された少なくとも１つの受動電気デバイスをさらに備え、
    前記少なくとも１つの受動電気デバイスは、前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層および前記第２のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合される、
    請求項１に記載のＩＣパッケージ。
  14. 前記ＩＣダイモジュールは、前記第１のＩＣダイおよび前記第２のＩＣダイに隣接して配設された少なくとも１つの垂直インターコネクトアクセス（ビア）をさらに備え、
    前記少なくとも１つのビアは、前記第１のメタライゼーション構造の少なくとも１つの第１のインターコネクト層および前記第２のメタライゼーション構造の少なくとも１つの第２のインターコネクト層に電気的に結合される、
    請求項１に記載のＩＣパッケージ。
  15. 前記第１のメタライゼーション構造の少なくとも１つの第１のインターコネクト層に電気的に結合された少なくとも１つのはんだバンプ（bump）をさらに備える、請求項１に記載のＩＣパッケージ。
  16. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全世界測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、ウェアラブルコンピューティングデバイス、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両用コンポーネント、アビオニクスシステム、ドローン、およびマルチコプタからなるグループから選択されるデバイスに一体化される、請求項１に記載のＩＣパッケージ。
  17. 集積回路（ＩＣ）パッケージを製造する方法であって、
    少なくとも１つの第１のインターコネクト層を備える第１のメタライゼーション構造を製造することと、
    少なくとも１つの第２のインターコネクト層を備える第２のメタライゼーション構造を製造することと、
    前記第１のメタライゼーション構造と前記第２のメタライゼーション構造との間に配設されたＩＣダイモジュールを製造することと、ここで、前記ＩＣダイモジュールを製造することは、
    第１の活性表面および第１の非活性表面を備える第１のＩＣダイを設けること、
    第２の活性表面および第２の非活性表面を備える第２のＩＣダイを設けること、および、
    前記第１のＩＣダイを前記第２のＩＣダイに結合するために、前記第１のＩＣダイの前記第１の非活性表面を前記第２のＩＣダイの前記第２の非活性表面に圧着接合すること、
    を備え、
    前記第１のＩＣダイの前記第１の活性表面を前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層に電気的に結合することと、
    前記第２のＩＣダイの前記第２の活性表面を前記第２のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合することと、
    を備える、方法。
  18. 前記第１のＩＣダイの前記第１の非活性表面を前記第２のＩＣダイの前記第２の非活性表面に圧着接合することは、
    前記第１のＩＣダイの前記第１の非活性表面上に第１の酸化物層を配設することと、
    前記第２のＩＣダイの前記第２の非活性表面上に第２の酸化物層を配設することと、
    前記第１の非活性表面上の前記第１の酸化物層を前記第２の非活性表面上の前記第２の酸化物層に圧着することと、
    を備える、請求項１７に記載の方法。
  19. 前記第１の非活性表面を前記第２の非活性表面に圧着接合することは、前記第１の非活性表面上の前記第１の酸化物層を前記第２の非活性表面上の前記第２の酸化物層に圧着する前に、
    前記第１の酸化物層の温度を摂氏１５０～１８０度に上昇させることと、
    前記第２の酸化物層の温度を摂氏１５０～１８０度に上昇させることと、
    をさらに備える、請求項１８に記載の方法。
  20. 前記第１の非活性表面を前記第２の非活性表面に圧着接合することは、
    前記第１のＩＣダイの前記第１の活性表面上に第１の仮接合フィルムを形成することと、
    前記第１の仮接合フィルム上に第１のキャリアをマウントすることと、
    前記第２のＩＣダイの前記第２の活性表面上に第２の仮接合フィルムを形成することと、
    前記第２の仮接合フィルム上に第２のキャリアをマウントすることと、
    前記第１のＩＣダイの前記第１の非活性表面を前記第２のＩＣダイの前記第２の非活性表面に圧着することと、
    を備える、請求項１７に記載の方法。
  21. 前記第１のＩＣダイの前記第１の活性表面を前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層に電気的に結合することは、前記第１のＩＣダイの前記第１の活性表面を前記第１のメタライゼーション構造に圧着接合することをさらに備え、
    前記第１のＩＣダイの前記第２の活性表面を前記第１のメタライゼーション構造の前記少なくとも１つの第２のインターコネクト層に電気的に結合することは、前記第２のＩＣダイの前記第２の活性表面を前記第２のメタライゼーション構造に圧着接合することをさらに備える、
    請求項１７に記載の方法。
  22. 前記第１のＩＣダイの前記第１の活性表面を前記第１のメタライゼーション構造に圧着接合する前に、
    前記第１のメタライゼーション構造の温度を摂氏１５０～１８０度に上昇させることと、
    前記第２のＩＣダイの前記第２の活性表面を前記第２のメタライゼーション構造に圧着接合する前に、
    前記第２のメタライゼーション構造の温度を摂氏１５０～１８０度に上昇させることと、
    をさらに備える、請求項２１に記載の方法。
  23. 前記ＩＣダイモジュールを製造することは、前記第１のＩＣダイに隣接する前記第１のメタライゼーション構造上に電気的コンポーネントを配設することをさらに備える、請求項１７に記載の方法。
  24. 前記ＩＣダイモジュールを製造することは、前記第１のＩＣダイおよび前記第２のＩＣダイを覆って成形材料を配設することをさらに備える、請求項１７に記載の方法。
  25. 前記第１のメタライゼーション構造の前記少なくとも１つの第１のインターコネクト層と電気的に接触する１つまたは複数のはんだボールを形成することをさらに備える、請求項２３に記載の方法。
JP2022577664A 2020-06-24 2021-05-24 スタックダイを用いる半導体ダイ（「ダイ」）モジュールを容易にするための分割された両面のメタライゼーション構造を用いる集積回路（ｉｃ）パッケージ、および関連する製造方法 Active JP7391247B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/910,486 US11456291B2 (en) 2020-06-24 2020-06-24 Integrated circuit (IC) packages employing split, double-sided metallization structures to facilitate a semiconductor die (“die”) module employing stacked dice, and related fabrication methods
US16/910,486 2020-06-24
PCT/US2021/033915 WO2021262368A1 (en) 2020-06-24 2021-05-24 Integrated circuit (ic) packages employing split, double-sided metallization structures to facilitate a semiconductor die ("die") module employing stacked dice, and related fabrication methods

Publications (2)

Publication Number Publication Date
JP2023524170A true JP2023524170A (ja) 2023-06-08
JP7391247B2 JP7391247B2 (ja) 2023-12-04

Family

ID=76641770

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022577664A Active JP7391247B2 (ja) 2020-06-24 2021-05-24 スタックダイを用いる半導体ダイ（「ダイ」）モジュールを容易にするための分割された両面のメタライゼーション構造を用いる集積回路（ｉｃ）パッケージ、および関連する製造方法

Country Status (8)

Country Link
US (1) US11456291B2 (ja)
EP (1) EP4173038A1 (ja)
JP (1) JP7391247B2 (ja)
KR (1) KR102598381B1 (ja)
CN (1) CN115699307A (ja)
BR (1) BR112022025594A2 (ja)
TW (1) TW202201575A (ja)
WO (1) WO2021262368A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230317677A1 (en) * 2022-04-04 2023-10-05 Qualcomm Incorporated Three-dimensional (3d) integrated circuit (ic) (3dic) package employing a redistribution layer (rdl) interposer facilitating semiconductor die stacking, and related fabrication methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003234451A (ja) * 2002-02-06 2003-08-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20090001821A1 (en) * 2006-01-24 2009-01-01 Nds Limited Chip Attack Protection
US20100314780A1 (en) * 2009-06-12 2010-12-16 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect Structure Between Non-Linear Portions of Conductive Layers
US20160260695A1 (en) * 2015-03-03 2016-09-08 Apple Inc. Fan out system in package and method for forming the same
US20170084589A1 (en) * 2015-09-23 2017-03-23 Mediatek Inc. Semiconductor package structure and method for forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001018864A1 (fr) 1999-09-03 2001-03-15 Seiko Epson Corporation Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique
US20020074652A1 (en) 2000-12-15 2002-06-20 Pierce John L. Method, apparatus and system for multiple chip assemblies
US6590282B1 (en) * 2002-04-12 2003-07-08 Industrial Technology Research Institute Stacked semiconductor package formed on a substrate and method for fabrication
US9818680B2 (en) 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US9390974B2 (en) * 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
JP2011165032A (ja) 2010-02-12 2011-08-25 Buffalo Inc コンピュータプログラム及びデータバックアップ方法
CN103296014A (zh) * 2012-02-28 2013-09-11 刘胜 扇出晶圆级半导体芯片三维堆叠封装结构及工艺
MY178559A (en) 2014-07-07 2020-10-16 Intel Corp Package-on-package stacked microelectronic structures
US9941207B2 (en) 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
CN109103167B (zh) 2017-06-20 2020-11-03 晟碟半导体（上海）有限公司 用于存储器装置的异构性扇出结构
US10134712B1 (en) * 2017-08-23 2018-11-20 Micron Technology, Inc. Methods and systems for improving power delivery and signaling in stacked semiconductor devices
KR102071457B1 (ko) 2018-03-13 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지
US20210280523A1 (en) 2020-03-04 2021-09-09 Qualcomm Incorporated Integrated circuit (ic) packages employing split, double-sided metallization structures to facilitate a semiconductor die ("die") module employing stacked dice, and related fabrication methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003234451A (ja) * 2002-02-06 2003-08-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20090001821A1 (en) * 2006-01-24 2009-01-01 Nds Limited Chip Attack Protection
US20100314780A1 (en) * 2009-06-12 2010-12-16 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect Structure Between Non-Linear Portions of Conductive Layers
US20160260695A1 (en) * 2015-03-03 2016-09-08 Apple Inc. Fan out system in package and method for forming the same
US20170084589A1 (en) * 2015-09-23 2017-03-23 Mediatek Inc. Semiconductor package structure and method for forming the same

Also Published As

Publication number Publication date
WO2021262368A1 (en) 2021-12-30
KR20230011422A (ko) 2023-01-20
EP4173038A1 (en) 2023-05-03
CN115699307A (zh) 2023-02-03
WO2021262368A4 (en) 2022-02-03
TW202201575A (zh) 2022-01-01
US11456291B2 (en) 2022-09-27
JP7391247B2 (ja) 2023-12-04
BR112022025594A2 (pt) 2023-01-03
KR102598381B1 (ko) 2023-11-06
US20210407979A1 (en) 2021-12-30

Similar Documents

Publication Publication Date Title
US20210280523A1 (en) Integrated circuit (ic) packages employing split, double-sided metallization structures to facilitate a semiconductor die (&#34;die&#34;) module employing stacked dice, and related fabrication methods
KR102643781B1 (ko) 3차원(3d) 다이 적층을 위한 fs-beol 대 bs-beol 적층을 채용하는 집적 회로(ic) 패키지들 및 관련 제조 방법들
TW202306094A (zh) 在晶粒－基板支起腔中採用晶粒到晶粒（ｄ２ｄ）連接的拆分式晶粒積體電路（ｉｃ）封裝及相關製造方法
JP7391247B2 (ja) スタックダイを用いる半導体ダイ（「ダイ」）モジュールを容易にするための分割された両面のメタライゼーション構造を用いる集積回路（ｉｃ）パッケージ、および関連する製造方法
TW202318609A (zh) 具有用於積體電路（ｉｃ）封裝高度控制的具有多種厚度的嵌入式金屬跡線的嵌入式跡線基板（ｅｔｓ）
TW202329347A (zh) 採用具有雙面嵌入式跡線基板（ｅｔｓ）的封裝基板的積體電路（ｉｃ）封裝以及相關製造方法
US20230299048A1 (en) Three-dimensional (3d) integrated circuit (ic) (3dic) package with a bottom die layer employing an extended interposer substrate, and related fabrication methods
US20230317677A1 (en) Three-dimensional (3d) integrated circuit (ic) (3dic) package employing a redistribution layer (rdl) interposer facilitating semiconductor die stacking, and related fabrication methods
US20230059431A1 (en) Stacked die integrated circuit (ic) package employing interposer for coupling an upper stacked die(s) to a package substrate for package height reduction, and related fabrication methods
US11769732B2 (en) Integrated circuit (IC) with reconstituted die interposer for improved connectivity, and related methods of fabrication
TW202406042A (zh) 在封裝基板之上採用引線接合通道的積體電路（ｉｃ）封裝及相關製造方法
CN117999649A (zh) 具有用于集成电路（ic）封装高度控制的具有多种厚度的嵌入式金属迹线的嵌入式迹线基板（ets）
CN118056277A (zh) 采用耦合到管芯侧嵌入式迹线基板（ets）层中的嵌入式金属迹线的补充金属层的集成电路（ic）封装以及相关的制造方法
TW202228214A (zh) 具有基板上嵌入式跡線基板（ｅｔｓ）層的積體電路（ｉｃ）封裝基板以及相關製造方法
TW202314873A (zh) 將附加金屬用於基於ｅｔｓ的基板中的嵌入式金屬跡線以獲得減少的信號路徑阻抗的積體電路（ｉｃ）封裝及相關製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221216

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221219

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221216

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20221219

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20230104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230825

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231121

R150 Certificate of patent or registration of utility model

Ref document number: 7391247

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150