TW202213551A - 具有堆疊晶粒引線鍵合連接的積體電路（ｉｃ）封裝及相關方法 - Google Patents

具有堆疊晶粒引線鍵合連接的積體電路（ｉｃ）封裝及相關方法 Download PDF

Info

Publication number
TW202213551A
TW202213551A TW110121811A TW110121811A TW202213551A TW 202213551 A TW202213551 A TW 202213551A TW 110121811 A TW110121811 A TW 110121811A TW 110121811 A TW110121811 A TW 110121811A TW 202213551 A TW202213551 A TW 202213551A
Authority
TW
Taiwan
Prior art keywords
die
metal layer
package
coupled
metallization structure
Prior art date
Application number
TW110121811A
Other languages
English (en)
Inventor
姜歸源
米雪兒藝珍 金
瓊雷伊維拉爾巴 比奧
湯佳玲
Original Assignee
美商高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商高通公司 filed Critical 美商高通公司
Publication of TW202213551A publication Critical patent/TW202213551A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801—Structure
    • H01L2224/48011—Length
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92227—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30101—Resistance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

具有堆疊晶粒引線鍵合連接的積體電路（IC）封裝具有兩個堆疊IC晶粒，其中第一晶粒直接耦合到金屬化結構，並且堆疊在第一晶粒頂部的第二晶粒經由引線鍵合連接來連接到該金屬化結構。IC晶粒經由金屬化結構的內部金屬層彼此耦合。通孔被用於耦合到內部金屬層。

Description

具有堆疊晶粒引線鍵合連接的積體電路（IC）封裝及相關方法
本專利申請案主張於2020年7月28日提出申請的標題為「INTEGRATED CIRCUIT (IC) PACKAGE WITH STACKED DIE WIRE BOND CONNECTIONS, AND RELATED METHODS（具有堆疊晶粒引線鍵合連接的積體電路（IC）封裝及相關方法）」的美國專利臨時申請案第63/057,552號的優先權，該臨時專利申請案的全部內容經由引用之方式併入於本文。
本案的技術大體而言係關於具有與其相關聯的多個晶粒的積體電路（IC）封裝以及用於此類封裝的引線鍵合連接。
在現代社會中，計算設備，尤其是行動通訊設備比比皆是。此類計算設備依賴於積體電路（ICs），該IC可被組合到單個封裝中以提供增加的功能性。此類封裝可包括堆疊在彼此頂部且耦合至基板（諸如印刷電路板（PCB））的IC。在許多情形中，第一IC經由焊料凸塊等耦合到基板，而堆疊IC可經由引線鍵合連接耦合到基板。對以增加的操作速度來應對增加的功能性的需求在繼續，從而導致需要以最小的潛時來提供封裝。此類需求在遵從日益嚴格的蜂巢通訊標準的行動計算設備中尤其尖銳。
本詳細描述中揭示的各態樣包括具有堆疊晶粒引線鍵合連接的積體電路（IC）封裝和相關方法。在示例性態樣中，IC封裝具有兩個堆疊IC晶粒，其中第一晶粒直接耦合到金屬化結構，並且堆疊在第一晶粒頂部的第二晶粒經由引線鍵合連接來連接到金屬化結構。IC晶粒經由金屬化結構的內部金屬層彼此耦合。通孔被用於耦合到內部金屬層。藉由穿過基板的內部金屬層來佈線，可以縮短總連接長度，這進而減少與連接相關聯的電阻和電感。降低的電阻和電感減少與電阻和寄生電感相關聯的損耗。
就此而言，在一態樣中，揭示一種積體電路（IC）封裝。該IC封裝包括金屬化結構，該金屬化結構包括金屬層。該IC封裝亦包括：經由金屬化結構內的引線鍵合連接和通孔耦合到金屬化結構內的金屬層的IC晶粒。
在另一態樣中，揭示一種IC封裝。該IC封裝包括金屬化結構。該金屬化結構包括第一金屬層和與第一金屬層分離的第二金屬層。該IC封裝亦包括毗鄰於該金屬化結構並且耦合到第二金屬層的第一IC晶粒。該IC封裝亦包括毗鄰於第一IC晶粒的第二IC晶粒。第二IC晶粒經由通孔耦合到金屬化結構的第二金屬層，其中第一IC晶粒經由第二金屬層耦合到第二IC晶粒。
在另一態樣中，揭示一種製造IC封裝的方法。該方法包括：形成包括第一金屬層和第二金屬層的金屬化結構。該方法亦包括：經由通孔來將第一金屬層中的觸點焊盤連接到第二金屬層。該方法亦包括：經由引線鍵合連接來將IC晶粒連接到觸點焊盤。
現在參照附圖，描述本案的若干示例性態樣。措辭「示例性」在本文中用於意謂「用作示例、實例，或說明」。本文中描述為「示例性」的任何態樣不必被解釋為優於或勝過其他態樣。
本詳細描述中揭示的各態樣包括具有堆疊晶粒引線鍵合連接的積體電路（IC）封裝和相關方法。在示例性態樣中，IC封裝具有兩個堆疊IC晶粒，其中第一晶粒直接耦合到金屬化結構，並且堆疊在第一晶粒頂部的第二晶粒經由引線鍵合連接來連接到金屬化結構。IC晶粒經由金屬化結構的內部金屬層彼此耦合。通孔被用於耦合到內部金屬層。藉由穿過基板的內部金屬層來佈線，可以縮短總連接長度，這進而減少與連接相關聯的電阻和電感。降低的電阻和電感減少與電阻和寄生電感相關聯的損耗。
在解決具有堆疊晶粒引線鍵合連接的IC封裝的示例性細節（其中堆疊晶粒之間的連接長度藉由穿過金屬化結構的內部金屬層來佈線而縮短、且具有隨之而來的在電阻和電感方面的減小）之前，參考圖1A-1C提供了一般電路板和一般堆疊晶粒引線鍵合連接的概覽。下文參考圖2A開始論述具有堆疊晶粒引線鍵合連接的IC封裝，其中堆疊晶粒之間的連接長度藉由穿過金屬化結構的內部金屬層來佈線而縮短。
就此而言，圖1A是示例性背板或電路板100的方塊圖，其上具有包括經由焊料凸塊和引線連接鍵合來連接到電路板100的多IC晶片封裝的元件。具體地，電路板100可以由基板（諸如嵌入式跡線基板（ETS）、半加成製程（SAP）基板（具有或沒有底漆）、經修改的SAP（mSAP）基板等）來形成。
電路板100可以是較大的計算設備102的一部分，並且更具體地，可以是行動計算裝置的一部分。因此，電池104可位於電路板100上（或在Y軸方向的上方），並且經由金屬線108耦合到電源管理積體電路（IC）（PMIC）106。就此而言，電路板100可包括或是金屬化結構。PMIC 106可以包括開關式電源電路110和一或多個電感器112（示出一個）和一或多個電容器114（示出一個）。
多IC晶粒封裝116經由一或多個觸點耦合到金屬線108，在示例性態樣中，該觸點可以是焊料凸塊118。多IC晶粒封裝116可以包括第一IC晶片或晶粒120和以毗鄰的背靠背佈置安裝在第一晶粒120上的第二IC晶片或晶粒122。在該上下文中，背靠背意謂每個相應的IC晶粒120、122的輸入/輸出元件位於經組合的組裝件的相對側，而不是其將能夠直接彼此連接的面對面。作為進一步的參考，第二IC晶粒122可以位於第一IC晶粒120的上方（在Y軸方向上），第一IC晶粒120進而位於電路板100的上方（同樣在Y軸方向上）。第二IC晶粒122經由引線鍵合連接124（1）-124（X）來連接到電路板100。
如同樣在圖1B中可見，引線鍵合連接124（1）-124（X）可以耦合到電路板100上的相應的觸點焊盤126（1）-126（X）。觸點焊盤126（1）-126（X）可經由電路板100的金屬化結構132內的金屬線的頂部或第一金屬層130（例如，M0）中的導體128（1）-128（X）來連接到第一IC晶粒120上的焊料凸塊118（或其他輸入/輸出元件）。金屬線108亦可以位於電路板100的金屬化結構132中，並且可以位於不同的金屬層134（例如，M1）中。一或多個附加金屬層136（例如，M2-M8，僅示出一個）亦可存在於金屬化結構132中。介電材料138可分離金屬層130、134、136並且金屬層130、134、136可由通孔140來互連。電路板100可以經由附加觸點142（其可以是焊料凸塊等）來耦合到計算設備102內的背板或其他結構（未圖示）。
在實踐中，如圖1C中可見，大部分觸點焊盤126（1）-126（X）鄰近金屬化結構132的遠端邊緣144來放置。注意，圖1C未圖示引線鍵合連接124（1）-124（X）。觸點焊盤126（1）-126（X）的此種放置因變於設計約束，該等設計約束要求大部分頂部或第一金屬層130被用於與電路板100相關聯的各種其他元件或元件。在典型的佈置中，觸點焊盤126（X-N）至126（X）（如圖1C中所示）可為約兩毫米（2 mm）至幾乎三（3）mm（例如，如所圖示的，觸點焊盤126（Q）為1.95 mm至觸點焊盤126（X-N）為2.6 mm）。因此，在頂部或第一金屬層130中可能存在從遠端觸點焊盤126（1）-126（X）延伸回到焊料凸塊118的導體146（1）-146（X）（一般如圖1B中的箭頭148所示）。引線鍵合連接124（1）-124（X）的長度至少與導體146（1）-146（X）的長度相同，並且隨所遍歷的附加垂直距離增加一些距離而可能更大，該距離在一些情形中可能是不小的。相應地，信號從第二IC晶粒122上的輸入/輸出行進的路徑經過相應的引線鍵合連接124、經過觸點焊盤126、隨後經由導體146返回到第一IC晶粒120上的焊料凸塊118。由此，在最小的情況下，給定信號行進的距離至少是相應導體146的長度的兩倍。
就本文中所使用的術語「約」的範圍而言，該術語被定義為在百分之五（5%）之內。例如，約一百（100）個單位意謂在九十五（95）到一百零五（105）個單位之間。
因變於實體和幾何形狀，從第二IC晶粒122上的輸入/輸出經過相應的引線鍵合連接124、經過觸點焊盤126、隨後經由導體146返回到第一IC晶粒120上的焊料凸塊118的路徑的電阻與該路徑的距離成比例。電阻越高，經由熱量產生的能量損耗就越大。儘管在一些上下文中，熱量產生和能量損耗可能不很重要，但具體地對於行動計算設備而言，不必要的能量損耗是不合乎期望的，因為其可能縮短電池壽命並且使使用者體驗降級。進一步地，從第二IC晶粒122上的輸入/輸出經過相應的引線鍵合連接124、經過觸點焊盤126、隨後經由導體146返回到第一IC晶粒120上的焊料凸塊118的路徑的電感同樣地與該路徑的距離成比例。路徑的電感可導致反射損耗（亦即，從目的地反射回到傳送源的能量）。此類反射損耗可能使信號品質降級，同時導致不必要的能量損耗。相應地，此類反射損耗是不合乎期望的。
本案的示例性態樣提供了金屬化結構上的多晶片封裝，其中從封裝中的上晶粒到電路板的引線鍵合連接比一般佈置短得多。藉由經由金屬化結構內的內部金屬層（例如，M1）來佈置從連接到引線鍵合連接的觸點焊盤到下晶粒的連接，較短的引線鍵合連接是可能的。內部金屬層一般不具有與頂部金屬層相同的設計約束，並且相應地，到下晶粒的觸點的路徑可以更直接。縮短引線鍵合連接和從觸點焊盤到下晶粒的路徑降低了該路徑的電阻和電感，從而提高效能並且減少能量損耗。
圖2A圖示了金屬化結構202上的多IC晶片封裝200的橫截面側視圖，其可以是根據本案的示例性態樣的具有堆疊晶粒引線鍵合連接的電路板。圖2B圖示了圖2A的金屬化結構202的佈線佈置的俯視圖。第一IC晶片或晶粒204位於金屬化結構202上，並且第二IC晶片或晶粒206位於第一IC晶片或晶粒204上並且毗鄰於第一IC晶片或晶粒204。第二IC晶粒206可以位於第一IC晶粒204的上方（在Y軸方向上），第一IC晶粒120進而位於金屬化結構202的上方（同樣在Y軸方向上）。
金屬化結構202可以由基板（諸如ETS、SAP基板（具有或沒有底漆）、mSAP基板等）來形成，並且可以包括外部觸點208，外部觸點208可以是焊料凸塊等並且被配置成將IC封裝200耦合到背板或另一系統級結構。金屬化結構202可包括複數個金屬層210（0）-210（N）（例如，金屬層M0-M#N）。如本文所使用的，該等金屬層210（0）-210（N）被認為是在金屬化結構202「內」，因為其位於金屬化結構202的界限內。M0-M#N命名在業內是普遍的，並且在典型結構中，‘N’可以是三個或四個（3或4），儘管N可以更大而不脫離本案的範圍。參照Y軸，較低的數位在較高的數位的上方，以使得金屬層210（N）有時被稱為底部金屬層並且金屬層210（0）亦被稱為頂部金屬層，但其皆在金屬化結構202「內」。亦可以使用像「第一」和「第二」等的序數名稱而不脫離本案的範圍，但為了便於相對於圖2A來參照，將繼續使用頂部和底部。外部觸點208可被耦合到金屬層210（N）。金屬層210（0）-210（N）可以包括佈置成形成電連接的金屬跡線或導體，並且可以經由一或多個通孔212（1）-212（V）來彼此耦合。通孔212（1）-212（N）亦被認為是在金屬化結構202「內」，因為其位於金屬化結構202的界限內。在一些情形中，給定的通孔212可垂直地連接（例如，在Y軸方向）毗鄰的金屬層210（0）-210（N）（例如，通孔212（1）互連金屬層210（N）和金屬層210（1）），並且在其他實例中，給定的通孔212（2）可將頂部金屬層210（0）垂直地連接到底部金屬層210（N）。在存在多於三個金屬層的情況下，其他排列是可能的（例如，連接210（0）到210（4），跳過210（1）和210（2），但亦連接到210（3）等）。介電材料214可將金屬層210（0）-210（N）彼此分離。金屬化結構202可具有外部邊緣216（例如，相對於X-Z平面），並且第一IC晶粒204可以在外部邊緣216的內部間隔開。
第一IC晶粒204可包括下側或主動側219上的互連或觸點218，其將第一IC晶粒204內的內部電路系統及/或內部金屬跡線（未圖示）耦合到頂部金屬層210（0）。內部電路系統和金屬痕跡可被包封在模塑材料等中，這是很好理解的。在示例性態樣中，第一IC晶粒204處於倒裝晶片配置中，並且焊球220可以存在於觸點218和頂部金屬層210（0）之間。在示例性態樣，第一IC晶粒204可以是具有合適的電路系統的數據機或應用程式處理器。
第二IC晶粒206可包括由模塑材料等包封的內部電路系統及/或內部金屬跡線，這是很好理解的。外部觸點221可以位於第二IC晶粒206的主動表面或上表面222上（在Y軸方向上）。第二IC晶粒206可以位於第一IC晶粒204的上方，並且可以置於與第一IC晶粒204的背靠背佈置。亦即，由第二IC晶粒206的包封材料所形成的被動或下表面224可毗鄰並擱置在第一IC晶粒204的被動或上表面226上，其中被動或上表面226由第一IC晶粒204的模塑材料來形成。在示例性態樣中，第二IC晶粒206可以是包含記憶體電路系統的記憶體晶粒。
引線鍵合連接228（1）-228（X）可以從第二IC晶粒206上的外部觸點221延伸到金屬化結構202上的觸點焊盤230（1）-230（X）（在圖2B中更好地看到）。觸點焊盤230（1）-230（X）耦合到第一金屬層210（0）。
與一般封裝（例如，諸如圖1A-1C中所示的封裝）形成對比，本案的示例性態樣不排他性地使用頂部金屬層210（0）來將觸點焊盤230（1）-230（X）連接到觸點218。相反，如圖2A中所示，耦合到觸點焊盤230（1）-230（X）的通孔212將頂部金屬層210（0）連接到內部金屬層（諸如金屬層210（1））。隨後，相應的內部金屬跡線232（1）-232（X）耦合到耦合回頂部金屬層210（0）的其他通孔212。藉由佈置穿過通孔和內部金屬層（諸如金屬層210（1））的連接，該連接繞過頂部金屬層210（0）中的任何結構或「活動」。此類旁路允許觸點焊盤230（1）-230（X）位於更靠近第一IC晶粒204的位置。在一些實現中，此類放置意謂觸點焊盤230（1）-230（X）位於金屬化結構202的外部邊緣216的內部（例如，間隔開）（參見圖2B）。
藉由將觸點焊盤230（1）-230（X）放置在更靠近第一IC晶粒204的位置，縮短了信號在第二IC晶粒206和第一IC晶粒204之間行進的整體路徑長度。由於該路徑的電阻和電感與路徑長度成比例，因此縮短路徑長度降低了電阻和電感，從而相應地改進效能並減少能量損耗。在示例性態樣中，引線鍵合連接228（1）-228（X）的長度為一（1）mm。順便一提，不僅長度縮短了，其可能變得更加統一。經由比較，通孔212約為0.025 mm，因此允許兩個通孔212、引線鍵合連接228和金屬跡線232，整體路徑距離可以約為2.05 mm。相比之下，一般系統可具有約為3.9-5.2 mm的整體路徑（引線鍵合連接124加上金屬導體146）。同樣，經由比較，電阻可從約500毫歐（mΩ）變化到280 mΩ，這可對應於2100兆赫（MHz）時導體損耗的約0.1分貝（dB）減小。類似地，可將電感從約2奈米亨利（nH）減小到1.2 nH，這可對應於2100 MHz時反射損耗的約7.3 dB減小。其他頻率可導致不同的節省。同樣，該等比較基於2.6 mm的初始引線鍵合連接124的長度。與較長的引線鍵合連接的比較將導致更多的節省。
儘管本文參照特定的軸使用像「上方」、「下方」、「較上」、「較下」、「頂部」和「底部」的術語，但應當瞭解，此類術語被用於輔助讀者理解相關聯的附圖內的元件的相對位置，並且不意欲施加絕對取向。例如，無論包含IC封裝200的行動電話是面朝下、面朝上、垂直持握或水平持握，晶粒204、206的相對位置將保持相同。然而，在該等不同的位置的每一者中，像「上」、「下」、「較上」或「較下」的術語可以改變。應當瞭解，序數標籤（例如，第一、第二、第三等）可等效地用於代替此類術語。
本案的堆疊晶粒引線鍵合連接的益處（例如，路徑縮短，以及電阻和電感的相應降低）不限於兩個堆疊晶粒。相反，如圖3A和3B所圖示的，三個（或更多個）堆疊晶粒可以利用本案的堆疊晶粒引線鍵合連接，並且在降低的電阻和電感方面具有相應的改進。
就此而言，圖3A圖示了根據本案的示例性態樣的具有堆疊晶粒引線鍵合連接的金屬化結構上的三晶片封裝的橫截面側視圖，而圖3B圖示了圖3A的金屬化結構的佈線佈置的俯視圖。具體地，圖3A圖示了IC封裝300，並且尤其是具有金屬化結構302的多堆疊晶粒IC封裝，其可以是電路板、第一IC晶片或晶粒304和第二IC晶片或晶粒306。第二IC晶粒306可以位於第一IC晶粒304的上方（在Y軸方向上），第一IC晶粒304進而位於金屬化結構302的上方（同樣在Y軸方向上）。第三IC晶粒307可位於第二IC晶粒306的上方並擱置於其上。
金屬化結構302可以由基板（諸如ETS、SAP基板（具有或沒有底漆）、mSAP基板等）來形成，並且可以包括外部觸點308，外部觸點208可以是焊料凸塊等並且被配置成將IC封裝300耦合到背板或另一系統級結構。金屬化結構302可包括複數個金屬層310（0）-310（N）（例如，金屬層M0-M#N）。M0-M#N命名在業內是普遍的，並且在典型結構中，‘N’可以是三個或四個（3或4），儘管N可以更大而不脫離本案的範圍。參照Y軸，較低的數位在較高的數位的上方，以使得金屬層310（N）有時被稱為底部金屬層並且金屬層310（0）亦被稱為頂部金屬層。同樣，亦可以使用像第一和第二的序數名稱，但為了便於相對於圖3來參照，將使用頂部和底部。外部觸點308可被耦合到金屬層310（N）。金屬層310（0）-310（N）可以包括佈置成形成電連接的金屬跡線或導體，並且可以經由一或多個通孔312（1）-312（V）來彼此耦合。在一些情形中，給定的通孔312可以垂直地連接（例如，在Y軸方向上）毗鄰的金屬層310（0）-310（N）（例如，通孔312（1）互連金屬層310（N）和金屬層310（1）），並且在其他實例中，給定的通孔312（2）可以將頂部金屬層310（0）垂直地連接到底部金屬層310（N）。在存在多於三個金屬層的情況下，其他排列是可能的（例如，連接310（0）到310（4），跳過310（1）和310（2），但亦連接到310（3）等）。介電材料314可將金屬層310（0）-310（N）彼此分離。金屬化結構302可具有外部邊緣316（例如，相對於X-Z平面），並且第一IC晶粒304可以在外部邊緣316的內部隔開。
第一IC晶粒304可包括下側或主動側319上的互連或觸點318，其將第一IC晶粒304內的內部電路系統及/或內部金屬跡線（未圖示）耦合到頂部金屬層310（0）。內部電路系統和金屬痕跡可被包封在模塑材料等中，這是很好理解的。在示例性態樣中，第一IC晶粒304處於倒裝晶片配置中，並且焊球320可以存在於觸點318和頂部金屬層310（0）之間。在示例性態樣中，第一IC晶粒304可以是具有合適的電路系統的數據機或應用程式處理器。
第二IC晶粒306可包括由模塑材料等包封的內部電路系統及/或內部金屬跡線，這是很好理解的。外部觸點321可以位於第二IC晶粒306的主動表面或上表面322上（在Y軸方向上）。第二IC晶粒306可以位於第一IC晶粒304的上方，並且可以置於與第一IC晶粒304的背靠背佈置。亦即，由第二IC晶粒306的包封材料所形成的被動或下表面324可毗鄰並擱置在第一IC晶粒304的被動或上表面326上，其中被動或上表面326由第一IC晶粒304的模塑材料來形成。在示例性態樣中，第二IC晶粒306可以是包含記憶體電路系統的記憶體晶粒。
引線鍵合連接328（1）-328（X）可以從第二IC晶粒306上的外部觸點321延伸到金屬化結構302上的觸點焊盤330（1）-330（X）（在圖3B中更好地看到）。觸點焊盤330（1）-330（X）耦合到第一金屬層310（0）。
耦合到觸點焊盤330（1）-330（X）的通孔312將頂部金屬層310（0）連接到內部金屬層（諸如金屬層310（1））。隨後，相應的內部金屬跡線332（1）-332（X）耦合到耦合回頂部金屬層310（0）的其他通孔312。藉由佈置穿過內部金屬層（諸如金屬層310（1））的連接，該連接繞過頂部金屬層310（0）中的任何結構或「活動」。此類旁路允許觸點焊盤330（1）-330（X）位於更靠近第一IC晶粒304的位置。在一些實現中，此類放置意謂觸點焊盤330（1）-330（X）位於金屬化結構302的外部邊緣316的內部（例如，間隔開）（參見圖3B）。
類似地，第三IC晶粒307可包括由模塑材料等包封的內部電路系統及/或內部金屬跡線，這是很好理解的。外部觸點340可以位於第三IC晶粒307的主動表面或上表面342上（在Y軸方向上）。第三IC晶粒307可以位於第二IC晶粒306的上方。在示例性態樣中，第三IC晶粒307可以是包含記憶體電路系統的記憶體晶粒。
引線鍵合連接344（1）-344（Y）可以從第三IC晶粒307上的外部觸點340延伸到金屬化結構302上的觸點焊盤346（1）-346（Y）（在圖3B中更好地看到）。觸點焊盤346（1）-346（Y）耦合到第一金屬層310（0）。
耦合到觸點焊盤346（1）-346（Y）的通孔312將頂部金屬層310（0）連接到內部金屬層（諸如金屬層310（1））。隨後，相應的內部金屬跡線348（1）-348（Y）耦合到耦合回頂部金屬層310（0）的其他通孔312。藉由佈置穿過內部金屬層（諸如金屬層310（1））的連接，該連接繞過頂部金屬層310（0）中的任何結構或「活動」。此類旁路允許觸點焊盤346（1）-346（Y）位於更靠近第一IC晶粒304的位置。在一些實現中，此類放置意謂觸點焊盤346（1）-346（Y）位於金屬化結構302的外部邊緣316的內部（例如，間隔開）（參見圖3B）。
如同圖2A和2B的IC封裝200一樣，IC封裝300中的觸點焊盤330、346的移動縮短了信號的路徑，並且相應地減小了電阻和電感，從而減少了能量損耗並且改進了效能。
圖4是圖示用於製造具有堆疊的引線鍵合連接的多晶片封裝（例如，IC封裝200或300）的示例性程序400的流程圖。程序400始於形成具有頂部金屬層210（0）、310（0）和內部金屬層210（1）、310（1）的基板或金屬化結構202、302，其中頂部金屬層210（0）、310（0）中的觸點焊盤230、330經由通孔212、312連接到內部金屬層210（1）、310（1）（方塊402）。程序400繼續於經由引線鍵合連接228、328來將IC晶粒204、304連接到觸點焊盤230、330（方塊404）。下文參考圖6A-12D提供關於形成各種類型的金屬化結構202、302的更多細節，以及關於如何相對於金屬層在其中形成通孔的細節。
就此而言，圖5A-5F圖示了用於在ETS基板型金屬化結構202、302上製造多晶片封裝的特定程序500，而圖6A-6F圖示了圖5A-5F中所圖示的程序500的製造階段。因此，程序500始於諸如經由銅鍍敷來在可分離載體606的晶種層604上形成第一金屬層（M0）602（方塊502）。隨後，如經由光刻形成倒裝晶片鍵合焊盤608和引線鍵合焊盤610（方塊504）以形成如圖6A中所示的製造階段600A。隨後，諸如經由層壓在第一金屬層602的上方形成預浸漬介電層612（方塊506）。隨後，諸如經由雷射（未圖示）並且使用晶種層或遮罩616來將通路孔614切割到介電層612中（方塊508），以形成圖6B的製造階段600B。在示例性態樣中，通路孔614可以為盲通路孔（BVHs），其中完成的通孔可被稱為盲通孔。盲通孔是從基板（例如，PCB）的一側開始、但不一直穿過該基板的通孔。類似地，BVH是從基板的一側開始並且不一直穿過該基板的孔。
程序500繼續於填充通路孔614以形成通孔618（例如，盲通孔）並且諸如經由銅鍍敷來形成內部金屬層620（方塊510）。隨後，晶種層或遮罩616被蝕刻（方塊512）以形成圖6C的製造階段600C。諸如經由層壓來添加附加的介電材料612（方塊514）。諸如經由雷射（未圖示）來切割通路孔622（方塊516），並且填充該通路孔622，同時諸如經由銅鍍敷來添加另一金屬層624（方塊518）以形成圖6D的製造階段600D。
程序500繼續於分離載體606（方塊520）並且蝕刻晶種層604（方塊522）以形成圖6E的製造階段600E。應用感光阻焊（PSR）626（方塊524），並且藉由添加鎳/金（Ni/AU）鍍敷628來完成觸點焊盤608、610（方塊526），並且應用表面處理（方塊528）來形成圖6F的金屬化層600F。
圖7A-7D圖示了用於在mSAP型金屬化結構上製造多晶片封裝的特定程序700，而圖8A-D圖示了針對圖7A-7D中所圖示的程序700的製造階段。就此而言，程序700始於諸如經由光刻在介電芯804上形成內部金屬層M1/M2 802（方塊702）。形成通孔806（方塊704）以形成圖8A所示的製造階段800A。形成預浸漬介電層808，其中在金屬層802的頂部上具有銅箔810（方塊706）。諸如經由雷射（未圖示）來鑽孔通路孔812（方塊708）以形成圖8B中所示的製造階段800B。
形成外部金屬層M0/M3 814（方塊710），並且諸如經由銅鍍敷來填充通路孔812以形成通孔816（方塊712）。蝕刻晶種層（方塊714）以形成圖8C的製造階段800C。應用PSR 818（方塊716），並且藉由添加Ni/Au鍍敷820（方塊718）來完成觸點焊盤，並且應用表面處理以形成圖8D的金屬化層800D。
圖9A-9D圖示了用於在具有底漆型金屬化結構的SAP上製造多晶片封裝的特定程序900，而圖10A-D圖示了針對圖9A-9D中所圖示的程序900的製造階段。就此而言，程序900始於諸如經由光刻在介電芯1004上形成內部金屬層M1/M2 1002（方塊902）。形成通孔1006（方塊904）以形成圖10A所示的製造階段1000A。形成預浸漬的介電層1008（方塊906）。添加底漆1009（方塊908）並且添加化學銅鍍敷1010（方塊910）。諸如經由雷射（未圖示）來鑽孔通路孔1012（方塊912）以形成圖10B中所示的製造階段1000B。
形成外部金屬層M0/M3 1014（方塊914），並且諸如經由銅鍍敷來填充通路孔1012以形成通孔1016（方塊916）。蝕刻晶種層（方塊918）以形成圖10C的製造階段1000C。應用PSR 1018（方塊920），並且藉由添加Ni/Au鍍敷1020（方塊922）來完成觸點焊盤，並且應用表面處理（方塊924）以形成圖10D的金屬化層1000D。
圖11A-11D圖示了用於在SAP型金屬化結構上製造多晶片封裝的特定程序1100，而圖12A-12D圖示了針對圖11A-11D中所圖示的程序1100的製造階段。就此而言，程序1100始於諸如經由光刻在介電芯1204上形成內部金屬層M1/M2 1202（方塊1102）。形成通孔1206（方塊1104）以形成圖12A所示的製造階段1200A。將增層絕緣膜（ABF）1208層壓到介電芯1204上（方塊1106）。添加化學銅鍍敷1210（方塊1108）。諸如經由雷射（未圖示）來鑽孔通路孔1212（方塊1110）以形成圖12B中所示的製造階段1200B。
諸如經由光刻來形成外部金屬層M0/M3 1214（方塊1112），並且諸如經由銅鍍敷來填充通路孔1212以形成通孔1216（方塊1114）。蝕刻晶種層（方塊1116）以形成圖12C的製造階段1200C。應用PSR 1218（方塊1118），並且藉由添加Ni/Au鍍敷1220（方塊1120）來完成觸點焊盤，並且應用表面處理（方塊1122）以形成圖12D的金屬化層1200D。
可在任何基於處理器的設備中提供根據本文中所揭示的各態樣的具有堆疊晶粒線鍵合連接的IC封裝或者將其整合到任何基於處理器的設備中。不作為限定的實例包括：機上盒、娛樂單元、導航設備、通訊設備、固定位置資料單元、行動位置資料單元、全球定位系統（GPS）設備、行動電話、蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、平板設備、平板手機、伺服器、電腦、可攜式電腦、行動計算設備、可穿戴計算設備（例如，智慧手錶、健康或健身追蹤器、眼鏡，等等）、桌上型電腦、個人數位助理（PDA）、監視器、電腦監視器、電視機、調諧器、無線電、衛星無線電、音樂播放機、數位音樂播放機、可攜式音樂播放機、數位視訊播放機、視訊播放機、數位視訊光碟（DVD）播放機、可攜式數位視訊播放機、汽車、車載組件、航空電子系統、無人機，以及多旋翼飛行器。
更通常，就此而言，圖13圖示了可以採用在圖2A和3A中圖示的IC封裝的基於處理器的系統1300的實例。在該實例中，基於處理器的系統1300包括一或多個中央處理單元（CPUs）1302，每個CPU 1302包括一或多個處理器1304。CPU 1302可具有耦合到處理器1304以用於對臨時儲存的資料進行快速存取的快取緩衝記憶體1306。CPU 1302被耦合到系統匯流排1308，並且可互動耦合被包括在基於處理器的系統1300中的主設備和從設備。如眾所周知的，CPU 1302藉由在系統匯流排1308上交換位址、控制，以及資料資訊來與該等其他設備通訊。例如，CPU 1302可以向作為從設備的實例的記憶體控制器1310傳達匯流排事務請求。儘管在圖13中未圖示，但可提供多個系統匯流排1308，其中每個系統匯流排1308構成不同的織構。
其他主設備和從設備可以連接到系統匯流排1308。如圖13中所圖示的，作為實例，該等設備可以包括記憶體系統1312、一或多個輸入設備1314、一或多個輸出設備1316、一或多個網路周邊設備1318，以及一或多個顯示控制器1320。（諸）輸入設備1314可以包括任何類型的輸入設備，包括但不限於輸入鍵、開關、語音處理器等。（諸）輸出設備1316可以包括任何類型的輸出設備，包括但不限於音訊、視訊、其他視覺指示器等。網路介面設備1318可以是被配置成允許往來於網路1322的資料交換的任何設備。網路1322可以是任何類型的網路，包括但不限於有線或無線網路、私有或公用網路、區域網路（LAN）、無線區域網路（WLAN）、廣域網路（WAN）、藍牙™網路，以及網際網路。（諸）網路介面設備1318可被配置成支援所期望的任何類型的通訊協定。記憶體系統1312可包括一或多個記憶體單元1324(0-N)。
CPU 1302亦可被配置成在系統匯流排1308上存取（諸）顯示器控制器1320以控制發送給一或多個顯示器1326的資訊。（諸）顯示控制器1320經由一或多個視訊處理器1328向（諸）顯示器1326發送要顯示的資訊，視訊處理器1328將要顯示的資訊處理成適於（諸）顯示器1326的格式。（諸）顯示器1326可以包括任何類型的顯示器，包括但不限於陰極射線管（CRT）、液晶顯示器（LCD）、電漿顯示器、發光二極體（LED）顯示器等。
圖14圖示了無線通訊設備1400的實例，該無線通訊設備1400可在圖13的基於處理器的系統中使用並且包括圖2A和3A的封裝。作為實例，無線通訊設備1400可以包括或設在任何上述設備中。如圖14中所示，無線通訊設備1400包括收發機1404和資料處理器1406。資料處理器1406可包括記憶體（未圖示）以儲存資料和程式碼。收發機1404包括支援雙向通訊的發射器1408和接收器1410。一般而言，無線通訊設備1400可包括用於任何數目的通訊系統和頻帶的任何數目的發射器及/或接收器。收發機1404的全部或一部分可被實現在一或多個類比IC、RF IC（RFIC）、混合信號IC等上。
發射器1408或接收器1410可以用超外差式架構或直接變頻式架構來實現。在超外差式架構中，信號在RF和基頻之間多級變頻，例如對於接收器1410而言，在一級中從RF到中頻（IF），隨後在另一級中從IF到基頻。在直接變頻式架構中，信號在一級中在RF和基頻之間變頻。超外差式以及直接變頻式架構可以使用不同的電路區塊及/或具有不同的要求。在圖14中的無線通訊設備1400中，發射器1408和接收器1410用直接變頻式架構來實現。
在發射路徑中，資料處理器1406處理要被傳送的資料並且向發射器1408提供I和Q類比輸出信號。在示例性無線通訊設備1400中，資料處理器1406包括數位類比轉換器（DACs）1412(1)和1412(2)以將由資料處理器1406產生的數位信號轉換成I和Q類比輸出信號（例如，I和Q輸出電流）以用於進一步處理。
在發射器1408內，低通濾波器1414(1)、1414(2)分別對I和Q類比輸出信號進行濾波以移除由在前的數位類比轉換引起的不期望鏡頻。放大器（AMPs）1416(1)、1416(2)分別放大來自低通濾波器1414(1)、1414(2)的信號並且提供I和Q基頻信號。升頻轉換器1418經由混頻器1420(1)、1420(2)用來自發射（TX）本端振盪器（LO）信號產生器1422的I和Q TX LO信號來升頻轉換I和Q基頻信號，以提供經升頻轉換信號1424。濾波器1426對經升頻轉換信號1424進行濾波以移除由升頻轉換引起的不期望鏡頻以及接收頻帶中的雜訊。功率放大器（PA）1428放大來自濾波器1424的經升頻轉換信號1426，以獲得期望的輸出功率位準並提供發射RF信號。該發射RF信號被路由經過雙工器或開關1430並經由天線1432被發射。
在接收路徑中，天線1432接收由基地台傳送的信號並提供收到RF信號，該收到RF信號被路由經過雙工器或開關1430並被提供給低雜訊放大器（LNA）1434。雙工器或開關1430被設計成用特定的RX與TX雙工器頻率分隔來操作，使得RX信號與TX信號隔離。該收到RF信號由LNA 1434放大並且由濾波器1436濾波，以獲得期望的RF輸入信號。降頻轉換混頻器1438(1)、1438(2)將濾波器1436的輸出與來自接收（RX）LO信號產生器1440的I和Q RX LO信號（亦即，LO_I和LO_Q）進行混頻以產生I和Q基頻信號。I和Q基頻信號由AMP 1442(1)、1442(2)放大並且進一步由低通濾波器1444(1)、1444(2)濾波以獲得I和Q類比輸入信號，該I和Q類比輸入信號被提供給資料處理器1406。在該實例中，資料處理器1406包括類比數位轉換器（ADCs）1446(1)、1446(2)以將類比輸入信號轉換成要進一步由資料處理器1406處理的數位信號。
在圖14中的無線通訊設備1400中，TX LO信號產生器1422產生用於升頻轉換的I和Q TX LO信號，而RX LO信號產生器1440產生用於降頻轉換的I和Q RX LO信號。每個LO信號是具有特定基頻的週期性信號。發射（TX）鎖相迴路（PLL）電路1448從資料處理器1406接收時序資訊，並且產生用於調整來自TX LO信號產生器1422的TX LO信號的頻率及/或相位的控制信號。類似地，接收（RX）鎖相迴路（PLL）電路1450從資料處理器1406接收時序資訊，並且產生用於調整來自RX LO信號產生器1440的RX LO信號的頻率及/或相位的控制信號。
本領域技藝人士將進一步瞭解，結合本文所揭示的諸態樣描述的各種說明性邏輯區塊、模組、電路和演算法可被實現為電子硬體、儲存在記憶體中或另一電腦可讀取媒體中並由處理器或其他處理設備執行的指令，或該兩者的組合。作為實例，本文中描述的設備可在任何電路、硬體元件、積體電路（IC），或IC晶片中採用。本文所揭示的記憶體可以是任何類型和大小的記憶體，並且可被配置成儲存所期望的任何類型的資訊。為了清楚地圖示此種可互換性，各種說明性元件、方塊、模組、電路和步驟在上文已經以其功能性的形式一般性地作了描述。此類功能性如何被實現取決於特定應用、設計選擇，及/或加諸於整體系統上的設計約束。技藝人士可針對每種特定應用以不同方式來實現所描述的功能性，但此類實現決策不應被解讀為致使脫離本案的範圍。
結合本文所揭示的各態樣描述的各種說明性邏輯區塊、模組，以及電路可用被設計成執行本文所描述的功能的處理器、數位訊號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯設備、個別閘門或電晶體邏輯、個別的硬體元件，或其任何組合來實現或執行。處理器可以是微處理器，但在替代方案中，處理器可以是任何習知處理器、控制器、微控制器或狀態機。處理器亦可以被實現為計算設備的組合（例如DSP與微處理器的組合、複數個微處理器、與DSP核心協調的一或多個微處理器，或任何其他此類配置）。
本文所揭示的各態樣可被體現為硬體和儲存在硬體中的指令，並且可常駐在例如隨機存取記憶體（RAM）、快閃記憶體、唯讀記憶體（ROM）、電可程式設計ROM（EPROM）、電子可抹除可程式設計ROM（EEPROM）、暫存器、硬碟、可移除磁碟、CD-ROM，或本領域中所知的任何其他形式的電腦可讀取媒體中。示例性儲存媒體被耦合到處理器，以使得處理器能從儲存媒體讀取資訊，和向儲存媒體寫入資訊。在替代方案中，儲存媒體可被整合到處理器。處理器和儲存媒體可常駐在ASIC中。ASIC可常駐在遠端站中。在替代方案中，處理器和儲存媒體可作為個別元件常駐在遠端站、基地台或伺服器中。
亦注意到，本文任何示例性態樣中所描述的操作步驟是為了提供實例和論述而被描述的。所描述的操作可按除了所圖示的順序之外的眾多不同順序來執行。此外，在單個操作步驟中描述的操作實際上可在多個不同步驟中執行。另外，可組合示例性態樣中論述的一或多個操作步驟。應理解，如對本領域技藝人士顯而易見地，在流程圖中圖示的操作步驟可進行眾多不同的修改。本領域技藝人士亦將理解，可使用各種不同技術和技藝中的任何一種來表示資訊和信號。例如，貫穿上文說明始終可能被述及的資料、指令、命令、資訊、信號、位元、符號和碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子，或其任何組合來表示。
提供對本案的先前描述是為使得本領域任何技藝人士皆能夠製作或使用本案。對本案的各種修改對於本領域技藝人士將是顯而易見的，並且本文中所定義的普適原理可被應用於其他變形。由此，本案並非意欲被限定於本文中所描述的實例和設計，而是應被授予與本文中所揭示的原理和新穎特徵一致的最廣義的範圍。
在以下經編號態樣中描述了各實現實例： 1.一種積體電路（IC）封裝，包括： 包括金屬層的金屬化結構；及 經由金屬化結構內的引線鍵合連接和通孔耦合到該金屬化結構內的金屬層的IC晶粒。 2. 如態樣1的IC封裝，進一步包括設置在IC晶粒和金屬化結構之間的第二IC晶粒。 3. 如態樣2的IC封裝，其中IC晶粒經由第二通孔耦合到金屬化層內的金屬層。 4. 如任何先前態樣的IC封裝，進一步包括第二IC晶粒，該第二IC晶粒設置在與該金屬化結構相對的IC晶粒上，並且經由第二引線鍵合連接和第二通孔耦合到該金屬化結構內的金屬層。 5. 如任何先前態樣的IC封裝，進一步包括該金屬化結構的外部表面上的第二金屬層，其中第二金屬層耦合到通孔。 6. 如態樣5的IC封裝，其中該引線鍵合連接被直接連接到第二金屬層。 7. 如態樣6的IC封裝，其中該引線鍵合連接在與該金屬化結構的外部邊緣分隔開的位置處直接連接到第二金屬層。 8. 如任何先前態樣的IC封裝，其中通孔包括盲通路孔（BVH）通孔。 9. 如任何先前態樣的IC封裝，其中IC晶粒包括記憶體晶粒。 10. 如任何先前態樣的IC封裝，該IC封裝被整合到選自包括以下各項的群組的設備中：機上盒、娛樂單元、導航設備、通訊設備、固定位置資料單元、行動位置資料單元、全球定位系統（GPS）設備、行動電話、蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、平板設備、平板手機、伺服器、電腦、可攜式電腦、行動計算設備、可穿戴計算設備、桌上型電腦、個人數位助理（PDA）、監視器、電腦監視器、電視機、調諧器、無線電、衛星無線電、音樂播放機、數位音樂播放機、可攜式音樂播放機、數位視訊播放機、視訊播放機、數位視訊光碟（DVD）播放機，可攜式數位視訊播放機、汽車、車載組件、航空電子系統、無人機，以及多旋翼飛行器。 11.一種積體電路（IC）封裝，包括： 金屬化結構，包括； 第一金屬層；及 與第一金屬層分開的第二金屬層； 毗鄰於該金屬化結構並且耦合到第二金屬層的第一IC晶粒；及 毗鄰於第一IC晶粒的第二IC晶粒，第二IC晶粒經由通孔耦合到該金屬化結構的第二金屬層，其中第一IC晶粒經由第二金屬層耦合到第二IC晶粒。 12. 如態樣11的IC封裝，進一步包括毗鄰於第二IC晶粒並且與第一IC晶粒相對地放置的第三IC晶粒。 13. 如態樣12的IC封裝，其中第三IC晶粒經由第二金屬層耦合到第一IC晶粒。 14. 如態樣11-13中任一者的IC封裝，進一步包括第一金屬層中的觸點焊盤，並且其中引線鍵合連接被耦合到該觸點焊盤。 15. 如態樣14的IC封裝，其中觸點焊盤與金屬化結構的外部邊緣間隔一距離。 16. 如態樣11-15中的任一者的IC封裝，進一步包括將第一IC晶粒連接到第二金屬層的第二通孔。 17. 如態樣11-16中的任一者的IC封裝，其中通孔包括盲通路孔（BVH）通孔。 18. 如態樣11-17中的任一者的IC封裝，其中第一IC晶粒經由倒裝晶片連接耦合到第二金屬層。 19. 如態樣11-18中的任一者的IC封裝，其中第一IC晶粒包括數據機電路。 20. 如態樣11-19中的任一者的IC封裝，其中第二IC晶粒包括記憶體電路。 21. 如態樣11-20中的任一者的IC封裝，該IC封裝被整合到選自包括以下各項的群的設備中：機上盒、娛樂單元、導航設備、通訊設備、固定位置資料單元、移動位置資料單元、全球定位系統（GPS）設備、行動電話、蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、平板設備、平板手機、伺服器、電腦、可攜式電腦、行動計算設備、可穿戴計算設備、桌上型電腦、個人數位助理（PDA）、監視器、電腦監視器、電視機、調諧器、無線電、衛星無線電、音樂播放機、數位音樂播放機、可攜式音樂播放機、數位視訊播放機、視訊播放機、數位視訊光碟（DVD）播放機，可攜式數位視訊播放機、汽車、車載組件、航空電子系統、無人機，以及多旋翼飛行器。 22. 如態樣13-21中的任一者的IC封裝，其中第一金屬層包括第一觸點焊盤和第二觸點焊盤，其中第二IC晶粒經由第一觸點焊盤耦合到該通孔，並且第三IC晶粒經由第二觸點焊盤耦合到第二通孔。 23. 如態樣22的IC封裝，其中第二通孔耦合到第二金屬層。 24. 一種製造積體電路（IC）封裝的方法，包括： 形成包括第一金屬層和第二金屬層的金屬化結構； 經由通孔來將第一金屬層中的觸點焊盤連接到第二金屬層；及 經由引線鍵合連接來將IC晶粒連接到該觸點焊盤。 25. 如態樣24的方法，進一步包括在將該IC晶粒連接到該觸點焊盤之前，經由倒裝晶片連接來將第二IC晶粒連接到該金屬化結構。 26. 如態樣25的方法，其中將該IC晶粒連接到該觸點焊盤包括將該IC晶粒初始地放置在第二IC晶粒上。 27. 如態樣25或26的方法，進一步包括經由第二通孔來將第二IC晶粒連接到第二金屬層。
100:電路板 102:計算設備 104:電池 106:電源管理積體電路 108:金屬線 110:開關式電源電路 112:電感器 114:電容器 116:多IC晶粒封裝 118:焊料凸塊 120:第一IC晶粒 122:第二IC晶粒 124(1):引線鍵合連接 124(X):引線鍵合連接 126(1):觸點焊盤 126(Q):觸點焊盤 126(X):觸點焊盤 126(X-N):觸點焊盤 128(1):導體 128(X):導體 130:金屬層 132:金屬化結構 134:金屬層 136:金屬層 138:介電材料 140:通孔 142:附加觸點 144:遠端邊緣 146(Q):導體 146(X):導體 146(X-N):導體 148:箭頭 200:多IC晶片封裝 202:金屬化結構 204:第一IC晶片/晶粒 206:第二IC晶片/晶粒 208:外部觸點 210(0):金屬層 210(1):金屬層 210(N):金屬層 212:通孔 212(1):通孔 212(2):通孔 212(Y):通孔 214:介電材料 216:外部邊緣 218:互連/觸點 219:下側/主動側 220:焊球 221:外部觸點 222:主動表面/上表面 224:被動或下表面 226:被動或上表面 228:引線鍵合連接 228(1):引線鍵合連接 228(X):引線鍵合連接 230:觸點焊盤 230(1):觸點焊盤 230(X)觸點焊盤 232(0):金屬跡線 232(X):金屬跡線 300:IC封裝 302:金屬化結構 304:第一IC晶片/晶粒 306:第二IC晶片/晶粒 307:第三IC晶粒 308:外部觸點 310(0):金屬層 310(1):金屬層 310(N):金屬層 312:通孔 312(1):通孔 312(2):通孔 312(V):通孔 314:介電材料 316:外部邊緣 318:互連/觸點 319:下側/主動側 320:焊球 321:外部觸點 322:主動表面/上表面 324:被動/下表面 326:被動/上表面 328:引線鍵合連接 328(1):引線鍵合連接 328(X):引線鍵合連接 330:觸點焊盤 330(1):觸點焊盤 330(X):觸點焊盤 332(1):內部金屬跡線 332(X):內部金屬跡線 340:外部觸點 342:主動表面/上表面 344(1):引線鍵合連接 344(Y):引線鍵合連接 346(1):觸點焊盤 346(Y):觸點焊盤 348(1):內部金屬跡線 348(Y):內部金屬跡線 500:程序 502:操作 504:操作 506:操作 508:操作 510:操作 512:操作 514:操作 516:操作 520:操作 522:操作 524:操作 526:操作 528:操作 600A:製造階段 600B:製造階段 600C:製造階段 600D:製造階段 600E:製造階段 600F:金屬化層 602:第一金屬層 604:晶種層 606:可分離載體 608:觸點焊盤 610:觸點焊盤 612:預浸漬介電層 614:通路孔 616:晶種層/遮罩 618:通孔 620:內部金屬層 622:通路孔 624:另一金屬層 626:感光阻焊 628:鎳/金鍍敷 700:程序 702:操作 704:操作 706:操作 708:操作 710:操作 712:操作 714:操作 716:操作 718:操作 800A:製造階段 800B:製造階段 800C:製造階段 800D:金屬化層 802:內部金屬層M1/M2 804:介電芯 806:通孔 808:預浸漬介電層 810:銅箔 812:通路孔 814:外部金屬層 816:通孔 818:PSR 820:Ni/Au鍍敷 900:程序 902:操作 904:操作 906:操作 908:操作 910:操作 912:操作 914:操作 916:操作 918:操作 920:操作 922:操作 924:操作 1000A:製造階段 1000B:製造階段 1000C:製造階段 1000D:金屬化層 1002:內部金屬層 1004:介電芯 1006:通孔 1008:預浸漬的介電層 1009:底漆 1010:化學銅鍍敷 1012:通路孔 1014:外部金屬層 1016:通孔 1018:PSR 1020:Ni/Au鍍敷 1100:程序 1102:操作 1104:操作 1106:操作 1108:操作 1110:操作 1112:操作 1114:操作 1116:操作 1118:操作 1120:操作 1122:操作 1200A:製造階段 1200B:製造階段 1200C:製造階段 1200D:金屬化層 1202:內部金屬層 1204:介電芯 1206:通孔 1208:增層絕緣膜 1210:化學銅鍍敷 1212:通路孔 1214:外部金屬層 1216:通孔 1218:PSR 1220:Ni/Au鍍敷 1300:基於處理器的系統 1302:CPU 1304:處理器 1306:快取緩衝記憶體 1308:系統匯流排 1310:記憶體控制器 1312:記憶體系統 1314:輸入設備 1316:輸出設備 1318:網路周邊設備 1320:顯示控制器 1322:網路 1324(0-N):記憶體單元 1326:顯示器 1328:視訊處理器 1400:無線通訊設備 1404:收發機 1406:資料處理器 1408:發射器 1410:接收器 1412(1):數位類比轉換器 1412(2):數位類比轉換器 1414(1):低通濾波器 1414(2):低通濾波器 1416(1):放大器 1416(2):放大器 1418:升頻轉換器 1420(1):混頻器 1420(2):混頻器 1422:發射（TX）本端振盪器（LO）信號產生器 1424:經升頻轉換信號 1426:經升頻轉換信號 1428:功率放大器（PA） 1430:雙工器/開關 1432:天線 1434:低雜訊放大器（LNA） 1436:濾波器 1438(1):降頻轉換混頻器 1438(2):降頻轉換混頻器 1440:接收（RX）LO信號產生器 1442(1):AMP 1442(2):AMP 1444(1):低通濾波器 1444(2):低通濾波器 1446(1):類比數位轉換器 1446(2):類比數位轉換器 1448:發射（TX）鎖相迴路（PLL）電路 1450:接收（RX）鎖相迴路（PLL）電路 ADC:類比數位轉換器 AMP:放大器 DAC:數位類比轉換器 PA:功率放大器 X:X軸 Y:Y軸 Z:Z軸
圖1A是在其上具有元件的示例性習知電路板的橫截面側視圖；
圖1B圖示了圖1A的電路板的一部分的放大橫截面側視圖，其中多晶片封裝經由引線連接鍵合來附連到該電路板的金屬化結構內的金屬線；
圖1C圖示了圖1B的金屬化結構的佈線佈置的頂部金屬層的俯視圖；
圖2A圖示了根據本案的示例性態樣的具有堆疊晶粒引線鍵合連接的金屬化結構上的多晶片封裝的橫截面側視圖；
圖2B圖示了圖2A的金屬化結構的佈線佈置的俯視圖；
圖3A圖示了根據本案的示例性態樣的具有堆疊晶粒引線鍵合連接的金屬化結構上的三晶片封裝的橫截面側視圖；
圖3B圖示了圖3A的金屬化結構的佈線佈置的俯視圖；
圖4是圖示根據本案的示例性態樣的用於製造具有堆疊引線鍵合連接的多晶片封裝的示例性程序的流程圖；
圖5A-5F圖示了在嵌入式跡線基板型金屬化結構上製造多晶片封裝的具體程序；
圖6A-6F圖示了針對圖5A-5F中所圖示的程序的製造階段；
圖7A-7D圖示了用於在經修改的半加成製程型金屬化結構上製造多晶片封裝的具體程序；
圖8A-8D圖示了針對圖7A-7D中所圖示的程序的製造階段；
圖9A-9D圖示了用於在具有底漆型金屬化結構的半加成製程上製造多晶片封裝的具體程序；
圖10A-10D圖示了針對圖9A-9D中所圖示的程序的製造階段；
圖11A-11D圖示了用於在半加成製程型金屬化結構上製造多晶片封裝的具體程序；
圖12A-12D圖示了針對圖11A-11D中所圖示的程序的製造階段；
圖13是可包括具有圖2A和3A的堆疊晶粒引線鍵合連接的多晶片封裝的基於處理器的示例性系統的方塊圖；
圖14圖示了無線通訊設備的實例，該無線通訊設備可被包括在圖13的基於處理器的系統中並且可包括具有圖2A和3A的堆疊晶粒引線鍵合連接的多晶片封裝。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:多IC晶片封裝
202:金屬化結構
204:第一IC晶片/晶粒
206:第二IC晶片/晶粒
208:外部觸點
210(0):金屬層
210(1):金屬層
210(N):金屬層
212:通孔
212(1):通孔
212(2):通孔
212(Y):通孔
214:介電材料
216:外部邊緣
218:互連/觸點
219:下側/主動側
220:焊球
221:外部觸點
222:主動表面/上表面
224:被動或下表面
226:被動或上表面
228:引線鍵合連接
228(1):引線鍵合連接
228(X):引線鍵合連接
230:觸點焊盤
230(1):觸點焊盤
230(X):觸點焊盤
232(0):金屬跡線
232(X):金屬跡線

Claims (27)

  1. 一種積體電路（IC）封裝，包括： 包括一金屬層的一金屬化結構；及 經由該金屬化結構內的一引線鍵合連接和一通孔耦合到該金屬化結構內的該金屬層的一IC晶粒。
  2. 如請求項1所述之IC封裝，進一步包括設置在該IC晶粒和該金屬化結構之間的一第二IC晶粒。
  3. 如請求項2所述之IC封裝，其中該IC晶粒經由一第二通孔耦合到該金屬化層內的該金屬層。
  4. 如請求項1所述之IC封裝，進一步包括一第二IC晶粒，該第二IC晶粒設置在與該金屬化結構相對的該IC晶粒上並且經由一第二引線鍵合連接和一第二通孔耦合到該金屬化結構內的該金屬層。
  5. 如請求項1所述之IC封裝，進一步包括該金屬化結構的一外部表面上的一第二金屬層，其中該第二金屬層耦合到該通孔。
  6. 如請求項5所述之IC封裝，其中該引線鍵合連接被直接連接到該第二金屬層。
  7. 如請求項6所述之IC封裝，其中該引線鍵合連接在與該金屬化結構的一外部邊緣間隔開的一位置處直接連接到該第二金屬層。
  8. 如請求項1所述之IC封裝，其中該通孔包括一盲通路孔（BVH）通孔。
  9. 如請求項1所述之IC封裝，其中該IC晶粒包括一記憶體晶粒。
  10. 如請求項1所述之IC封裝，該IC封裝被整合到選自包括以下各項組成的群組的一設備中：一機上盒、一娛樂單元、一導航設備、一通訊設備、一固定位置資料單元、一行動位置資料單元、一全球定位系統（GPS）設備、一行動電話、一蜂巢式電話、一智慧型電話、一通信期啟動協定（SIP）電話、一平板設備、一平板手機、一伺服器、一電腦、一可攜式電腦、一行動計算設備、一可穿戴計算設備、一桌上型電腦、一個人數位助理（PDA）、一監視器、一電腦監視器、一電視機、一調諧器、一無線電、一衛星無線電、一音樂播放機、一數位音樂播放機、一可攜式音樂播放機、一數位視訊播放機、一視訊播放機、一數位視訊光碟（DVD）播放機，一可攜式數位視訊播放機、一汽車、一車載組件、航空電子系統、一無人機，以及一多旋翼飛行器。
  11. 一種積體電路（IC）封裝，包括： 一金屬化結構，包括； 一第一金屬層；及 與該第一金屬層分開的一第二金屬層； 毗鄰於該金屬化結構並且耦合到該第二金屬層的一第一IC晶粒；及 毗鄰於該第一IC晶粒的一第二IC晶粒，該第二IC晶粒經由一通孔耦合到該金屬化結構的該第二金屬層，其中該第一IC晶粒經由該第二金屬層耦合到該第二IC晶粒。
  12. 如請求項11所述之IC封裝，進一步包括毗鄰於該第二IC晶粒並且與該第一IC晶粒相對地放置的一第三IC晶粒。
  13. 如請求項12所述之IC封裝，其中該第三IC晶粒經由該第二金屬層耦合到該第一IC晶粒。
  14. 如請求項11所述之IC封裝，進一步包括該第一金屬層中的一觸點焊盤，並且其中一引線鍵合連接被耦合到該觸點焊盤。
  15. 如請求項14所述之IC封裝，其中該觸點焊盤與該金屬化結構的一外部邊緣間隔一距離。
  16. 如請求項11所述之IC封裝，進一步包括將該第一IC晶粒連接到該第二金屬層的一第二通孔。
  17. 如請求項11所述之IC封裝，其中該通孔包括一盲通路孔（BVH）通孔。
  18. 如請求項11所述之IC封裝，其中該第一IC晶粒經由一倒裝晶片連接耦合到該第二金屬層。
  19. 如請求項11所述之IC封裝，其中該第一IC晶粒包括一數據機電路。
  20. 如請求項11所述之IC封裝，其中該第二IC晶粒包括一記憶體電路。
  21. 如請求項11所述之IC封裝，該IC封裝被整合到選自包括以下各項組成的群組的一設備中：一機上盒、一娛樂單元、一導航設備、一通訊設備、一固定位置資料單元、一行動位置資料單元、一全球定位系統（GPS）設備、一行動電話、一蜂巢式電話、一智慧型電話、一通信期啟動協定（SIP）電話、一平板設備、一平板手機、一伺服器、一電腦、一可攜式電腦、一行動計算設備、一可穿戴計算設備、一桌上型電腦、一個人數位助理（PDA）、一監視器、一電腦監視器、一電視機、一調諧器、一無線電、一衛星無線電、一音樂播放機、一數位音樂播放機、一可攜式音樂播放機、一數位視訊播放機、一視訊播放機、一數位視訊碟（DVD）播放機，一可攜式數位視訊播放機、一汽車、一車載組件、航空電子系統、一無人機，以及一多旋翼飛行器。
  22. 如請求項13所述之IC封裝，其中該第一金屬層包括一第一觸點焊盤和一第二觸點焊盤，其中該第二IC晶粒經由該第一觸點焊盤耦合到該通孔，並且該第三IC晶粒經由該第二觸點焊盤耦合到一第二通孔。
  23. 如請求項22所述之IC封裝，其中該第二通孔耦合到該第二金屬層。
  24. 一種製造一積體電路（IC）封裝的方法，包括以下步驟： 形成包括一第一金屬層和一第二金屬層的一金屬化結構； 經由一通孔來將該第一金屬層中的一觸點焊盤連接到該第二金屬層；及 經由一引線鍵合連接來將一IC晶粒連接到該觸點焊盤。
  25. 如請求項24所述之方法，進一步包括以下步驟：在將該IC晶粒連接到該觸點焊盤之前，經由一倒裝晶片連接來將一第二IC晶粒連接到該金屬化結構。
  26. 如請求項25所述之方法，其中將該IC晶粒連接到該觸點焊盤之步驟包括以下步驟：將該IC晶粒初始地放置在該第二IC晶粒上。
  27. 如請求項25所述之方法，進一步包括以下步驟：經由一第二通孔來將該第二IC晶粒連接到該第二金屬層。
TW110121811A 2020-07-28 2021-06-16 具有堆疊晶粒引線鍵合連接的積體電路（ｉｃ）封裝及相關方法 TW202213551A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063057552P 2020-07-28 2020-07-28
US63/057,552 2020-07-28
US17/158,374 2021-01-26
US17/158,374 US11676905B2 (en) 2020-07-28 2021-01-26 Integrated circuit (IC) package with stacked die wire bond connections, and related methods

Publications (1)

Publication Number Publication Date
TW202213551A true TW202213551A (zh) 2022-04-01

Family

ID=80003295

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110121811A TW202213551A (zh) 2020-07-28 2021-06-16 具有堆疊晶粒引線鍵合連接的積體電路（ｉｃ）封裝及相關方法

Country Status (7)

Country Link
US (1) US11676905B2 (zh)
EP (1) EP4189740A1 (zh)
KR (1) KR20230044189A (zh)
CN (1) CN116261784A (zh)
BR (1) BR112023000665A2 (zh)
TW (1) TW202213551A (zh)
WO (1) WO2022026078A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009065066A (ja) 2007-09-10 2009-03-26 Renesas Technology Corp 半導体装置
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
EP3258486A1 (en) 2016-06-15 2017-12-20 MediaTek Inc. Semiconductor package incorporating redistribution layer interposer

Also Published As

Publication number Publication date
KR20230044189A (ko) 2023-04-03
BR112023000665A2 (pt) 2023-02-07
EP4189740A1 (en) 2023-06-07
WO2022026078A1 (en) 2022-02-03
US20220037257A1 (en) 2022-02-03
US11676905B2 (en) 2023-06-13
CN116261784A (zh) 2023-06-13

Similar Documents

Publication Publication Date Title
US20210280523A1 (en) Integrated circuit (ic) packages employing split, double-sided metallization structures to facilitate a semiconductor die ("die") module employing stacked dice, and related fabrication methods
JP7492086B2 (ja) ３次元（３ｄ）ダイスタッキングのために表側バックエンドオブライン（ｆｓ－ｂｅｏｌ）と裏側バックエンドオブライン（ｂｓ－ｂｅｏｌ）のスタッキングを採用する集積回路（ｉｃ）パッケージ、および関連する製作方法
US20230114404A1 (en) Embedded trace substrate (ets) with embedded metal traces having multiple thickness for integrated circuit (ic) package height control
US11791320B2 (en) Integrated circuit (IC) packages employing a package substrate with a double side embedded trace substrate (ETS), and related fabrication methods
US20210407979A1 (en) Integrated circuit (ic) packages employing split, double-sided metallization structures to facilitate a semiconductor die ("die") module employing stacked dice, and related fabrication methods
TW202213551A (zh) 具有堆疊晶粒引線鍵合連接的積體電路（ｉｃ）封裝及相關方法
US20220068780A1 (en) Integrated circuit (ic) package substrate with embedded trace substrate (ets) layer on a substrate, and related fabrication methods
US20230086094A1 (en) Integrated circuit (ic) package employing added metal for embedded metal traces in ets-based substrate for reduced signal path impedance, and related fabrication methods
US20230215849A1 (en) PACKAGE SUBSTRATES WITH EMBEDDED DIE-SIDE, FACE-UP DEEP TRENCH CAPACITOR(S) (DTC(s)), AND RELATED INTEGRATED CIRCUIT (IC) PACKAGES AND FABRICATION METHODS
US20230059431A1 (en) Stacked die integrated circuit (ic) package employing interposer for coupling an upper stacked die(s) to a package substrate for package height reduction, and related fabrication methods
US20240203938A1 (en) Integrated bare die package, and related fabrication methods
US11769732B2 (en) Integrated circuit (IC) with reconstituted die interposer for improved connectivity, and related methods of fabrication
US20230076844A1 (en) Semiconductor die module packages with void-defined sections in a metal structure(s) in a package substrate to reduce die-substrate mechanical stress, and related methods
US20230118028A1 (en) Integrated circuit (ic) packages employing supplemental metal layer coupled to embedded metal traces in a die-side embedded trace substrate (ets) layer, and related fabrication methods
TW202412247A (zh) 採用具有對準的外部互連的電容器中介層基板的積體電路（ｉｃ）封裝以及相關製造方法
CN117999649A (zh) 具有用于集成电路（ic）封装高度控制的具有多种厚度的嵌入式金属迹线的嵌入式迹线基板（ets）
TW202406042A (zh) 在封裝基板之上採用引線接合通道的積體電路（ｉｃ）封裝及相關製造方法
CN118284965A (zh) 具有管芯侧嵌入、面朝上的深沟槽电容器（dtc）的封装基板及相关集成电路（ic）封装件和制造方法
TW202407815A (zh) 為了增加的訊號佈線容量採用焊盤金屬化層的封裝襯底、以及相關的積體電路（ｉｃ）封裝和製造方法