KR20230044189A - 적층된 집적 회로 다이들을 갖는 집적 회로 패키지 및 그를 제조하는 방법 - Google Patents

적층된 집적 회로 다이들을 갖는 집적 회로 패키지 및 그를 제조하는 방법 Download PDF

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KR20230044189A
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귀원 강
미쉘 예진 김
조안 레이 빌라르바 부오트
자링 통
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퀄컴 인코포레이티드
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Abstract

집적 회로 패키지는 적어도 2 개의 적층된 IC 다이들 (204, 206) 을 갖고, 여기서 제 1 IC 다이 (204) 는 솔라 볼들 (220) 을 통해 금속화 구조에 직접 커플링되고, 제 1 다이 (204) 의 위에 적층된 제 2 IC 다이 (206) 는 와이어 본드 커넥션들 (228(1)-228(X)) 을 통해 금속화 구조에 연결된다. IC 다이들 (204, 206) 은 금속화 구조의 내부 금속 층 (210(1)) 을 통해 서로 전기적으로 커플링된다. 비아들 (212) 은 내부 금속 층 (210(1)) 에 커플링하는데 사용된다. 옵션으로 제 3 와이어 본딩된 IC 다이는 제 2 IC 다이 (206) 상에 적층되고 내부 금속 층 (210(1)) 을 통해 제 1 IC 다이에 전기적으로 커플링될 수도 있다.

Description

적층된 집적 회로 다이들을 갖는 집적 회로 패키지 및 그를 제조하는 방법
우선권 주장들
본 출원은, 2020년 7월 28일자로 출원되고 "INTEGRATED CIRCUIT (IC) PACKAGE WITH STACKED DIE WIRE BOND CONNECTIONS, AND RELATED METHODS" 의 명칭인 미국 가특허출원 제63/057,552호를 우선권 주장하고, 그 출원의 내용들은 본 명세서에 전부 참조에 의해 통합된다.
본 출원은 또한, 2021년 1월 26일자로 출원되고 "INTEGRATED CIRCUIT (IC) PACKAGE WITH STACKED DIE WIRE BOND CONNECTIONS, AND RELATED METHODS" 의 명칭인 미국 특허출원 제17/158,374호를 우선권 주장하고, 그 출원의 내용들은 본 명세서에 전부 참조에 의해 통합된다.
개시의 분야
본 개시의 기술은 일반적으로 연관된 다중의 다이들을 갖는 집적 회로 (IC) 패키지들 및 그러한 패키지들에 대한 와이어 본드 커넥션들에 관한 것이다.
컴퓨팅 디바이스들, 및 특히 모바일 통신 디바이스들은 현대 사회에서 아주 많다. 그러한 컴퓨팅 디바이스들은 증가된 기능을 제공하기 위해 단일 패키지로 결합될 수도 있는 집적 회로들 (IC들) 에 의존한다. 그러한 패키지들은 서로의 위에 적층되고 인쇄 회로 보드 (PCB) 와 같은 기판에 커플링된 IC들을 포함할 수도 있다. 많은 경우들에서, 제 1 IC 는 솔더 범프들 등을 통해 기판에 커플링되는 한편, 적층된 IC들은 와이어 본드 커넥션들을 통해 기판에 커플링될 수도 있다. 증가된 동작 속도들에서 증가된 기능에 대한 요구들이 계속되어, 결과적으로 최소 레이턴시를 갖는 패키지들을 제공할 필요가 있다. 그러한 요구들은 점점 더 엄격한 셀룰러 통신 표준들의 적용을 받는 모바일 컴퓨팅 디바이스들에서 특히 심각하다.
상세한 설명에 개시된 양태들은 적층된 다이 와이어 본드 커넥션들을 갖는 집적 회로 (IC) 패키지 및 관련 방법들을 포함한다. 예시적인 양태들에서, IC 패키지는 2 개의 적층된 IC 다이들을 갖고, 여기서 제 1 다이는 금속화 구조에 직접 커플링되고, 제 1 다이의 위에 적층된 제 2 다이는 와이어 본드 커넥션들을 통해 금속화 구조에 연결된다. IC 다이들은 금속화 구조의 내부 금속 층을 통해 서로 커플링된다. 비아들은 내부 금속 층에 커플링하는데 사용된다. 기판의 내부 금속 층을 통해 라우팅함으로써, 전체 커넥션 길이가 단축될 수도 있으며, 이는 결국 그 커넥션과 연관된 저항 및 인덕턴스를 감소시킨다. 감소된 저항 및 인덕턴스는 저항 및 기생 인덕턴스와 연관된 손실들을 감소시킨다.
이와 관련하여, 일 양태에서, 집적 회로 (IC) 패키지가 개시된다. IC 패키지는 금속 층을 포함하는 금속화 구조를 포함한다. IC 패키지는 또한, 와이어 본드 커넥션 및 금속화 구조 내의 비아를 통해 금속화 구조 내의 금속 층에 커플링된 IC 다이를 포함한다.
다른 양태에서, IC 패키지가 개시된다. IC 패키지는 금속화 구조를 포함한다. 금속화 구조는 제 1 금속 층 및 제 1 금속 층으로부터 분리된 제 2 금속 층을 포함한다. IC 패키지는 또한, 금속화 구조에 인접하고 제 2 금속 층에 커플링된 제 1 IC 다이를 포함한다. IC 패키지는 또한, 제 1 IC 다이에 인접한 제 2 IC 다이를 포함한다. 제 2 IC 다이는 비아를 통해 금속화 구조의 제 2 금속 층에 커플링되고, 제 1 IC 다이는 제 2 금속 층을 통해 제 2 IC 다이에 커플링된다.
다른 양태에서, IC 패키지를 제조하는 방법이 개시된다. 방법은 제 1 금속 층 및 제 2 금속 층을 포함하는 금속화 구조를 형성하는 단계를 포함한다. 방법은 또한, 비아를 통해 제 1 금속 층 내의 콘택 패드를 제 2 금속 층에 연결하는 단계를 포함한다. 방법은 또한, 와이어 본드 커넥션을 통해 IC 다이를 콘택 패드에 연결하는 단계를 포함한다.
도 1a 는 컴포넌트들을 위에 갖는 예시적인 종래의 회로 보드의 측입면 단면도 (elevational cross-sectional view) 이다;
도 1b 는 다중 칩 패키지가 와이어 커넥션 본딩에 의해 회로 보드의 금속화 구조 내의 금속 라인들에 부착된 도 1a 의 회로 보드의 일부의 클로즈업 측입면 단면을 예시한다;
도 1c 는 도 1b 의 금속화 구조의 배선 배열 (wiring arrangement) 의 상단 금속 층의 상단 평면도를 예시한다;
도 2a 는 본 개시의 예시적인 양태에 따른 적층된 다이 와이어 본드 커넥션들을 갖는 금속화 구조 상의 다중 칩 패키지의 측입면 단면을 예시한다;
도 2b 는 도 2a 의 금속화 구조의 배선 배열의 상단 평면도를 예시한다;
도 3a 는 본 개시의 예시적인 양태에 따른 적층된 다이 와이어 본드 커넥션들을 갖는 금속화 구조 상의 3 칩 패키지의 측입면 단면을 예시한다;
도 3b 는 도 3a 의 금속화 구조의 배선 배열의 상단 평면도를 예시한다;
도 4 는 본 개시의 예시적인 양태에 따른 적층된 와이어 본드 커넥션들을 갖는 다중 칩 패키지를 제조하기 위한 예시적인 프로세스를 예시하는 플로우차트이다;
도 5a-도 5f 는 임베딩된 트레이스 기판 타입 금속화 구조 상에 다중 칩 패키지를 제조하기 위한 특정 프로세스를 예시한다;
도 6a-도 6f 는 도 5a-도 5f 에 예시된 프로세스에 대한 제조 스테이지들을 예시한다;
도 7a-도 7d 는 수정된 세미-애디티브 (modified semi-additive) 프로세스 타입 금속화 구조 상에 다중 칩 패키지를 제조하기 위한 특정 프로세스를 예시한다;
도 8a-도 8d 는 도 7a-도 7d 에 예시된 프로세스에 대한 제조 스테이지들을 예시한다;
도 9a-도 9d 는 프라이머가 있는 세미-애디티브 프로세스 타입 금속화 구조 상에 다중 칩 패키지를 제조하기 위한 특정 프로세스를 예시한다;
도 10a-도 10d 는 도 9a-도 9d 에 예시된 프로세스에 대한 제조 스테이지들을 예시한다;
도 11a-도 11d 는 세미-애디티브 프로세스 타입 금속화 구조 상에 다중 칩 패키지를 제조하기 위한 특정 프로세스를 예시한다;
도 12a-도 12d 는 도 11a-도 11d 에 예시된 프로세스에 대한 제조 스테이지들을 예시한다;
도 13 은 도 2a 및 도 3a 의 적층된 다이 와이어 본드 커넥션들을 갖는 다중 칩 패키지들을 포함할 수 있는 예시적인 프로세서 기반 시스템의 블록 다이어그램이다;
도 14 는 도 13 의 프로세서 기반 시스템에 포함될 수도 있고 도 2a 및 도 3a 의 적층된 다이 와이어 본드 커넥션들을 갖는 다중 칩 패키지들을 포함할 수도 있는 무선 통신 디바이스의 예를 예시한다.
이제 도면들을 참조하여, 본 개시의 여러 예시적인 양태들이 설명된다. 단어 "예시적인" 은 "예, 사례, 또는 예시로서 기능하는 것" 을 의미하도록 본 명세서에서 사용된다. 본 명세서에서 "예시적인" 으로서 설명된 임의의 양태는 반드시 다른 양태들에 비해 유리하거나 또는 바람직한 것으로서 해석될 필요는 없다.
상세한 설명에 개시된 양태들은 적층된 다이 와이어 본드 커넥션들을 갖는 집적 회로 (IC) 패키지 및 관련 방법들을 포함한다. 예시적인 양태들에서, IC 패키지는 2 개의 적층된 IC 다이들을 갖고, 여기서 제 1 다이는 금속화 구조에 직접 커플링되고, 제 1 다이의 위에 적층된 제 2 다이는 와이어 본드 커넥션들을 통해 금속화 구조에 연결된다. IC 다이들은 금속화 구조의 내부 금속 층을 통해 서로 커플링된다. 비아들은 내부 금속 층에 커플링하는데 사용된다. 기판의 내부 금속 층을 통해 라우팅함으로써, 전체 커넥션 길이가 단축될 수도 있으며, 이는 결국 그 커넥션과 연관된 저항 및 인덕턴스를 감소시킨다. 감소된 저항 및 인덕턴스는 저항 및 기생 인덕턴스와 연관된 손실들을 감소시킨다.
적층된 다이들 사이의 커넥션 길이들이 금속화 구조의 내부 금속 층들을 통해 라우팅함으로써 단축되어 결과적으로 저항 및 인덕턴스가 감소되는 적층된 다이 와이어 본드 커넥션들을 갖는 IC 패키지의 예시적인 상세들을 다루기 전에, 종래의 회로 보드 및 종래의 적층된 다이 와이어 본드 커넥션들의 개관이 도 1a-도 1c 를 참조하여 제공된다. 적층된 다이들 사이의 커넥션 길이들이 금속화 구조의 내부 금속 층들을 통해 라우팅함으로써 단축되는 적층된 다이 와이어 본드 커넥션들을 갖는 IC 패키지의 논의는 도 2a 를 참조하여 하기에서 시작된다.
이와 관련하여, 도 1a 는 솔더 범프들 및 와이어 커넥션 본딩에 의해 예시적인 백플레인 또는 회로 보드 (100) 에 연결된 다중 IC 칩 패키지를 포함하는 컴포넌트들을 위에 갖는 회로 보드 (100) 의 블록 다이어그램이다. 특히, 회로 보드 (100) 는 임베딩된 트레이스 기판 (embedded trace substrate; ETS), 세미-애디티브 프로세스 (semi-additive process; SAP) 기판 (프라이머가 있거나 또는 없음), 수정된 SAP (modified SAP) 기판 등과 같은 기판으로 형성될 수도 있다.
회로 보드 (100) 는 더 큰 컴퓨팅 디바이스 (102) 의 일부일 수도 있고, 보다 구체적으로는, 모바일 컴퓨팅 디바이스의 일부일 수도 있다. 따라서, 배터리 (104) 는 회로 보드 (100) 상에 (또는 Y 축 방향으로 상방에) 포지셔닝될 수도 있고, 금속 라인들 (108) 을 통해 전력 관리 집적 회로 (IC) (PMIC) (106) 에 커플링될 수도 있다. 이와 관련하여, 회로 보드 (100) 는 금속화 구조를 포함하거나 또는 금속화 구조일 수도 있다. PMIC (106) 는 스위치 모드 전력 공급 회로 (switched mode power supply circuit) (110) 및 하나 이상의 인덕터들 (112) (하나가 도시됨) 및 하나 이상의 커패시터들 (114) (하나가 도시됨) 을 포함할 수도 있다.
다중 IC 다이 패키지 (116) 는 예시적인 양태에서, 솔더 범프들 (118) 일 수도 있는 하나 이상의 콘택들을 통해 금속 라인들 (108) 에 커플링된다. 다중 IC 다이 패키지 (116) 는 제 1 IC 칩 또는 다이 (120) 및 인접한 백-투-백 배열 (back-to-back arrangement) 로 제 1 다이 (120) 상에 장착된 제 2 IC 칩 또는 다이 (122) 를 포함할 수도 있다. 이 맥락에서 백-투-백은, 각 개별의 IC 다이 (120, 122) 의 입력/출력 엘리먼트들이, 이들이 서로 직접 연결될 수 있을 페이스-투-페이스 (face-to-face) 보다는 결합된 어셈블리의 반대편에 있음을 의미한다. 추가 참조로, 제 2 IC 다이 (122) 는 제 1 IC 다이 (120) 상방에 (Y 축 방향으로) 포지셔닝될 수도 있고, 제 1 IC 다이 (120) 는 차례로 회로 보드 (100) 상방에 (다시 Y 축 방향으로) 있다. 제 2 IC 다이 (122) 는 와이어 본드 커넥션들 (124(1)-124(X)) 을 통해 회로 보드 (100) 에 연결된다.
또한 도 1b 에서 알 수 있는 바와 같이, 와이어 본드 커넥션들 (124(1)-124(X)) 은 회로 보드 (100) 상의 개별의 콘택 패드들 (126(1)-126(X)) 에 커플링될 수도 있다. 콘택 패드들 (126(1)-126(X)) 은 회로 보드 (100) 의 금속화 구조 (132) 내의 금속 라인들의 상단 또는 제 1 금속 층 (130) (예를 들어, M0) 내의 컨덕터들 (128(1)-128(X)) 을 통해 제 1 IC 다이 (120) 상의 솔더 범프들 (118) (또는 다른 입력/출력 엘리먼트들) 에 연결될 수도 있다. 금속 라인들 (108) 은 또한, 회로 보드 (100) 의 금속화 구조 (132) 내에 있을 수도 있고, 상이한 금속 층 (134) (예를 들어, M1) 내에 있을 수도 있다. 하나 이상의 추가적인 금속 층들 (136) (예를 들어, M2-M8, 하나만이 도시됨) 이 또한 금속화 구조 (132) 에 존재할 수도 있다. 유전체 재료 (138) 는 금속 층들 (130, 134, 136) 을 분리할 수도 있고, 금속 층들 (130, 134, 136) 은 비아들 (140) 에 의해 상호연결될 수도 있다. 회로 보드 (100) 는 추가적인 콘택들 (142) (솔더 범프들 등일 수도 있음) 에 의해 컴퓨팅 디바이스 (102) 내의 백플레인 또는 다른 구조 (도시되지 않음) 에 커플링될 수도 있다.
실제로, 콘택 패드들 (126(1)-126(X)) 의 대부분은 도 1c 에서 알 수 있는 바와 같이 금속화 구조 (132) 의 원위 에지 (144) 에 근접하게 포지셔닝된다. 도 1c 는 와이어 본드 커넥션들 (124(1)-124(X)) 을 도시하지 않음에 주목한다. 콘택 패드들 (126(1)-126(X)) 의 이러한 포지셔닝은, 상단 또는 제 1 금속 층 (130) 의 대부분이 회로 보드 (100) 와 연관된 다양한 다른 엘리먼트들 또는 컴포넌트들에 대해 사용될 것을 요구하는 설계 제약들의 함수이다. 통상적인 배열들에서, 콘택 패드들 (126(X-N) 내지 126(X)) (도 1c 에 도시된 바와 같음) 은 대략 2 밀리미터 (2 mm) 내지 거의 3 mm (예를 들어, 예시된 바와 같이, 콘택 패드 (126(Q) 의 경우 1.95 mm 내지 콘택 패드 (126(X-N)) 의 경우 2.6 mm) 일 수도 있다. 결과적으로, 원위 콘택 패드들 (126(1)-126(X)) 로부터 다시 솔더 범프들 (118) 까지 (일반적으로 도 1b 에서 화살표 (148) 로 도시됨) 연장되는 컨덕터들 (146(1)-146(X)) 이 상단 또는 제 1 금속 층 (130) 내에 있을 수도 있다. 와이어 본드 커넥션들 (124(1)-124(X)) 은 적어도 컨덕터들 (146(1)-146(X)) 만큼 길며, 횡단된 추가적인 수직 거리가 경우에 따라 사소하지 않을 수도 있는 약간의 거리를 추가함에 따라 더 커질 수도 있다. 따라서, 신호가 제 2 IC 다이 (122) 상의 입력/출력으로부터 이동하는 경로는 대응하는 와이어 본드 커넥션 (124) 을 통해, 콘택 패드 (126) 를 통해, 그리고 다시 컨덕터 (146) 를 통해 제 1 IC 다이 (120) 상의 솔더 범프 (118) 로 이어진다. 따라서, 최소한, 주어진 신호에 대해 이동된 거리는 대응하는 컨덕터 (146) 의 길이의 적어도 2 배이다.
용어 "대략" 이 본 명세서에서 사용되면, 그 용어는 5 퍼센트 (5%) 이내인 것으로 정의된다. 예를 들어, 대략 100 단위는 95 단위와 105 단위 사이를 의미한다.
물리 및 기하학적 구조의 함수로서, 제 2 IC 다이 (122) 상의 입력/출력으로부터 대응하는 와이어 본드 커넥션 (124) 을 통해, 콘택 패드 (126) 를 통해, 그리고 다시 컨덕터 (146) 를 통해 제 1 IC 다이 (120) 상의 솔더 범프 (118) 로의 경로의 저항은 그 경로의 거리에 비례한다. 저항이 높을수록, 열 발생을 통한 에너지 손실이 더 크다. 어떤 맥락들에서는, 열 발생 및 에너지 손실이 그다지 중요하지 않을 수도 있지만, 특히 모바일 컴퓨팅 디바이스들의 경우, 불필요한 에너지 손실은 배터리 수명을 단축시키고 사용자 경험을 저하시킬 수도 있기 때문에 바람직하지 않다. 또한, 제 2 IC 다이 (122) 상의 입력/출력으로부터 대응하는 와이어 본드 커넥션 (124) 을 통해, 콘택 패드 (126) 를 통해, 그리고 다시 컨덕터 (146) 를 통해 제 1 IC 다이 (120) 상의 솔더 범프 (118) 로의 경로의 인덕턴스는 마찬가지로 그 경로의 거리에 비례한다. 경로의 인덕턴스는 반사 손실들 (즉, 목적지로부터 송신 원점으로 다시 반사되는 에너지) 에 기여할 수도 있다. 그러한 반사 손실들은 신호 품질을 저하시킬 뿐만 아니라 불필요한 에너지 손실에 기여할 수도 있다. 따라서, 그러한 반사 손실들은 바람직하지 않다.
본 개시의 예시적인 양태들은 패키지 내의 상부 다이로부터 회로 보드로의 와이어 본드 커넥션들이 종래의 배열들보다 훨씬 더 짧은 금속화 구조 상의 다중 칩 패키지를 제공한다. 더 짧은 와이어 본드 커넥션들은 금속화 구조 내의 내부 금속 층 (예를 들어, M1) 을 통해 와이어 본드 커넥션에 연결된 콘택 패드로부터 하부 다이로 커넥션을 라우팅함으로써 가능하다. 내부 금속 층은 일반적으로 상단 금속 층과 동일한 설계 제약들을 갖지 않으며, 따라서 하부 다이의 콘택들로의 경로는 더 직접적일 수도 있다. 와이어 본드 커넥션 및 콘택 패드로부터 하부 다이로의 경로를 단축시키면, 경로의 저항 및 인덕턴스가 감소되고, 그 결과로서 성능이 개선되고 에너지 손실이 적어진다.
도 2a 는 본 개시의 예시적인 양태에 따른 적층된 다이 와이어 본드 커넥션들을 갖는 회로 보드일 수도 있는 금속화 구조 (202) 상의 다중 IC 칩 패키지 (200) 의 측입면 단면을 예시한다. 도 2b 는 도 2a 의 금속화 구조 (202) 의 배선 배열의 상단 평면도를 예시한다. 제 1 IC 칩 또는 다이 (204) 는 금속화 구조 (202) 상에 포지셔닝되고, 제 2 IC 칩 또는 다이 (206) 는 제 1 IC 칩 또는 다이 (204) 상에 그리고 그에 인접하게 포지셔닝된다. 제 2 IC 다이 (206) 는 제 1 IC 다이 (204) 상방에 (Y 축 방향으로) 있을 수도 있고, 제 1 IC 다이 (204) 는 차례로 금속화 구조 (202) 상방에 (다시, Y 축 방향으로) 있다.
금속화 구조 (202) 는 ETS, SAP 기판 (프라이머가 있거나 또는 없음), mSAP 기판 등과 같은 기판으로 형성될 수도 있고, 솔더 범프들 등일 수도 있고 IC 패키지 (200) 를 백플레인 또는 다른 시스템 레벨 구조에 커플링하도록 구성될 수도 있는 외부 콘택들 (208) 을 포함할 수도 있다. 금속화 구조 (202) 는 복수의 금속 층들 (210(0)-210(N)) (예를 들어, 금속 층들 (M0-M#N)) 을 포함할 수도 있다. 본 명세서에서 사용된 바와 같이, 이들 금속 층들 (210(0)-210(N)) 은 금속화 구조 (202) 의 경계 내에 놓여 있다는 점에서 금속화 구조 (202) "내에" 있는 것으로 고려된다. M0-M#N 명명법은 업계에서 일반적이며, 통상적인 구조에서, 'N' 은 3 또는 4 일 수도 있지만, N 은 본 개시로부터 일탈함 없이 더 클 수도 있다. Y 축을 참조하면, 더 낮은 숫자들이 더 높은 숫자들보다 위에 있어서, 금속 층 (210(N)) 은 때때로 하단 금속 층으로서 지칭되고 금속 층 (210(0)) 은 또한 상단 금속 층으로서 지칭되지만, 모두 금속화 구조 (202) 내에 있다. "제 1" 및 "제 2" 와 같은 서수 명칭들이 또한 본 개시로부터 일탈함 없이 사용될 수도 있지만, 도 2a 에 대한 참조의 편의를 위해, 상단 및 하단이 계속 사용될 것이다. 외부 콘택들 (208) 은 금속 층 (210(N)) 에 커플링될 수도 있다. 금속 층들 (210(0)-210(N)) 은 전기 커넥션들을 형성하도록 배열된 금속 트레이스들 또는 컨덕터들을 포함할 수도 있고, 하나 이상의 비아들 (212(1)-212(V)) 에 의해 서로 커플링될 수도 있다. 비아들 (212(1)-212(V)) 은 또한 금속화 구조 (202) 의 경계 내에 놓여 있다는 점에서 금속화 구조 (202) "내에" 있는 것으로 고려된다. 일부 경우들에서, 주어진 비아 (212) 는 인접한 금속 층들 (210(0)-210(N)) 을 (예를 들어, Y 축 방향으로) 수직으로 연결할 수도 있고 (예를 들어, 비아 (212(1)) 는 금속 층 (210(N)) 및 금속 층 (210(1)) 을 상호연결함), 다른 사례들에서, 주어진 비아 (212(2)) 는 상단 금속 층 (210(0)) 을 하단 금속 층 (210(N)) 에 수직으로 연결할 수도 있다. 3 개 초과의 금속 층들이 있는 경우, 다른 순열들이 가능하다 (예를 들어, 210(1) 및 210(2) 을 스킵하고 210(0) 을 210(4) 에 연결하지만, 또한 210(3) 에 연결하는 것 등). 유전체 재료 (214) 는 금속 층들 (210(0)-210(N)) 을 서로 분리할 수도 있다. 금속화 구조 (202) 는 (예를 들어, X-Z 평면에 대해) 외부 에지 (216) 를 가질 수도 있고, 제 1 IC 다이 (204) 는 외부 에지 (216) 의 내측으로 이격될 수도 있다.
제 1 IC 다이 (204) 는 상단 금속 층 (210(0)) 에 제 1 IC 다이 (204) 내의 내부 회로부 및/또는 내부 금속 트레이스들 (도시되지 않음) 을 커플링하는 하부 또는 활성 측 (219) 상의 인터커넥트들 또는 콘택들 (218) 을 포함할 수도 있다. 내부 회로부 및 금속 트레이스들은 잘 이해되는 바와 같이 몰딩 재료 등에 캡슐화될 수도 있다. 예시적인 양태에서, 제 1 IC 다이 (204) 는 플립-칩 구성이고, 솔더 볼들 (220) 은 콘택들 (218) 과 상단 금속 층 (210(0)) 사이에 존재할 수도 있다. 예시적인 양태에서, 제 1 IC 다이 (204) 는 적절한 회로부를 갖는 모뎀 또는 애플리케이션 프로세서일 수도 있다.
제 2 IC 다이 (206) 는 잘 이해되는 바와 같이 몰딩 재료 등에 의해 캡슐화된 내부 회로부 및/또는 내부 금속 트레이스들을 포함할 수도 있다. 외부 콘택들 (221) 은 제 2 IC 다이 (206) 의 활성 또는 상부 표면 (222) 상에 (Y 축 방향으로) 놓일 수도 있다. 제 2 IC 다이 (206) 는 제 1 IC 다이 (204) 상방에 놓일 수도 있고, 제 1 IC 다이 (204) 와 백-투-백 배열로 포지셔닝될 수도 있다. 즉, 제 2 IC 다이 (206) 의 캡슐화 재료에 의해 형성된 비활성 또는 하부 표면 (224) 은 제 1 IC 다이 (204) 의 비활성 또는 상부 표면 (226) 에 인접하고 그에 얹혀 있을 수도 있으며, 여기서 비활성 또는 상부 표면 (226) 은 제 1 IC 다이 (204) 의 몰딩 재료에 의해 형성된다. 예시적인 양태에서, 제 2 IC 다이 (206) 는 메모리 회로부를 포함하는 메모리 다이일 수도 있다.
와이어 본드 커넥션들 (228(1)-228(X)) 은 제 2 IC 다이 (206) 상의 외부 콘택들 (221) 로부터 금속화 구조 (202) 상의 콘택 패드들 (230(1)-230(X)) (도 2b 에서 더 잘 보임) 까지 연장될 수도 있다. 콘택 패드들 (230(1)-230(X)) 은 제 1 금속 층 (210(0)) 에 커플링된다.
(예를 들어, 도 1a-도 1c 에 도시된 것과 같은) 종래의 패키지들과 대조적으로, 본 개시의 예시적인 양태들은 콘택 패드 (230(1)-230(X)) 를 콘택들 (218) 에 연결하기 위해 상단 금속 층 (210(0)) 을 배타적으로 사용하지 않는다. 오히려, 도 2a 에 도시된 바와 같이, 콘택 패드들 (230(1)-230(X)) 에 커플링된 비아들 (212) 이 상단 금속 층 (210(0)) 을 금속 층 (210(1)) 과 같은 내부 금속 층에 연결한다. 그 다음, 개별의 내부 금속 트레이스들 (232(1)-232(X)) 은 상단 금속 층 (210(0)) 에 다시 커플링되는 다른 비아들 (212) 에 커플링된다. 비아 및 금속 층 (210(1)) 과 같은 내부 금속 층을 통해 커넥션을 라우팅함으로써, 커넥션은 상단 금속 층 (210(0)) 에서의 임의의 구조들 또는 "활동 (activity)" 을 우회한다. 그러한 우회는 콘택 패드들 (230(1)-230(X)) 이 제 1 IC 다이 (204) 에 더 가깝게 포지셔닝될 수 있게 한다. 일부 구현들에서, 그러한 포지셔닝은 콘택 패드들 (230(1)-230(X)) 이 금속화 구조 (202) 의 외부 에지 (216) 의 내측으로 (예를 들어, 그로부터 이격되어) 포지셔닝됨을 의미한다 (도 2b 참조).
콘택 패드들 (230(1)-230(X)) 을 제 1 IC 다이 (204) 에 더 가깝게 포지셔닝함으로써, 신호가 제 2 IC 다이 (206) 와 제 1 IC 다이 (204) 사이를 이동하는 전체 경로 길이가 단축된다. 경로에 대한 저항과 인덕턴스는 경로 길이에 비례하기 때문에, 경로 길이를 단축시키면, 저항 및 인덕턴스가 감소되고, 대응하여 성능이 개선되고 에너지 손실이 감소된다. 예시적인 양태에서, 와이어 본드 커넥션들 (228(1)-228(X)) 의 길이는 1 mm 이다. 덧붙여 말하자면, 길이가 단축될 뿐만 아니라 이들은 더 균일해질 수도 있다. 비교해 보면, 비아 (212) 는 대략 0.025 mm 이므로, 2 개의 비아들 (212), 와이어 본드 커넥션 (228), 및 금속 트레이스 (232) 를 허용하면, 총 경로 거리는 대략 2.05 mm 일 수도 있다. 비교하여, 종래의 시스템들은 대략 3.9-5.2 mm 의 전체 경로 (와이어 본드 커넥션 (124) 플러스 금속 컨덕터 (146)) 를 가질 수도 있다. 다시 비교해 보면, 저항은 대략 500 밀리옴 (mΩ) 에서 280 mΩ 으로 변경될 수도 있으며, 이는 2100 메가헤르츠 (MHz) 에서의 컨덕터 손실들의 대략 0.1 데시벨 (dB) 감소에 대응할 수도 있다. 유사하게, 인덕턴스는 대략 2 나노헨리 (nH) 에서 1.2 nH 로 감소될 수도 있으며, 이는 2100 MHz 에서의 반사 손실의 대략 7.3 dB 감소에 대응할 수도 있다. 다른 주파수들은 상이한 절감들을 초래할 수도 있다. 마찬가지로, 이러한 비교들은 2.6 mm 의 초기 와이어 본드 커넥션 (124) 길이에 기초한다. 더 긴 와이어 본드 커넥션들에 대한 비교들은 더 큰 절감들을 초래할 것이다.
"상방", "하방", "상부", "하부", "상단", 및 "하단" 과 같은 용어들은 특정 축들을 참조하여 본 명세서에서 사용되지만, 그러한 용어들은 독자가 연관된 도면들 내의 엘리먼트들의 상대적 포지션들을 이해하는 것을 돕는데 사용되고 절대적 배향을 부과하도록 의도되지 않음이 인식되어야 한다. 예를 들어, 다이들 (204, 206) 의 상대적 포지션들은 IC 패키지 (200) 를 포함하는 모바일 폰이 앞면이 밑으로 가게 놓이는지, 앞면이 위로 오게 놓이는지, 수직으로 잡히는지, 또는 수평으로 잡히는지에 관계없이 동일하게 유지될 것이다. 그러나, 이러한 상이한 포지션들의 각각에서, "위", "아래", "상부", 또는 "하부" 와 같은 용어들이 변경될 수도 있다. 서수 라벨들 (예를 들어, 제 1, 제 2, 제 3 등) 이 그러한 용어들 대신 동등하게 사용될 수도 있음이 인식되어야 한다.
본 개시의 적층된 다이 와이어 본드 커넥션들의 이익들 (예를 들어, 경로 단축 및 그에 대응하여 저항 및 인덕턴스의 감소들) 은 2 개의 적층된 다이들에 제한되지 않는다. 오히려, 도 3a 및 도 3b 에 예시된 바와 같이, 3 개 (또는 그 이상) 의 적층된 다이들은 감소된 저항 및 인덕턴스의 대응하는 개선들과 함께 본 개시의 적층된 다이 와이어 본드 커넥션들을 활용할 수도 있다.
이와 관련하여, 도 3a 는 본 개시의 예시적인 양태에 따른 적층된 다이 와이어 본드 커넥션들을 갖는 금속화 구조 상의 3 칩 패키지의 측입면 단면을 예시하는 한편, 도 3b 는 도 3a 의 금속화 구조의 배선 배열의 상단 평면도를 예시한다. 특히, 도 3a 는 IC 패키지 (300) 및 구체적으로는, 회로 보드, 제 1 IC 칩 또는 다이 (304) 및 제 2 IC 칩 또는 다이 (306) 일 수도 있는 금속화 구조 (302) 를 갖는 다중 적층된 다이 IC 패키지를 예시한다. 제 2 IC 다이 (306) 는 제 1 IC 다이 (304) 상방에 (Y 축 방향으로) 있을 수도 있고, 제 1 IC 다이 (304) 는 차례로 금속화 구조 (302) 상방에 (다시, Y 축 방향으로) 있다. 제 3 IC 다이 (307) 는 제 2 IC 다이 (306) 상방에 포지셔닝되고 그에 얹혀 있을 수도 있다.
금속화 구조 (302) 는 ETS, SAP 기판 (프라이머가 있거나 또는 없음), mSAP 기판 등과 같은 기판으로 형성될 수도 있고, 솔더 범프들 등일 수도 있고 IC 패키지 (300) 를 백플레인 또는 다른 시스템 레벨 구조에 커플링하도록 구성될 수도 있는 외부 콘택들 (308) 을 포함할 수도 있다. 금속화 구조 (302) 는 복수의 금속 층들 (310(0)-310(N)) (예를 들어, 금속 층들 (M0-M#N)) 을 포함할 수도 있다. M0-M#N 명명법은 업계에서 일반적이며, 통상적인 구조에서, 'N' 은 3 또는 4 일 수도 있지만, N 은 본 개시로부터 일탈함 없이 더 클 수도 있다. Y 축을 참조하면, 더 낮은 숫자들이 더 높은 숫자들보다 위에 있어서, 금속 층 (310(N)) 은 때때로 하단 금속 층으로서 지칭되고 금속 층 (310(0)) 은 또한 상단 금속 층으로서 지칭된다. 다시, 제 1 및 제 2 와 같은 서수 명칭들이 또한 사용될 수도 있지만, 도 3 에 대한 참조의 편의를 위해, 상단 및 하단이 사용될 것이다. 외부 콘택들 (308) 은 금속 층 (310(N)) 에 커플링될 수도 있다. 금속 층들 (310(0)-310(N)) 은 전기 커넥션들을 형성하도록 배열된 금속 트레이스들 또는 컨덕터들을 포함할 수도 있고, 하나 이상의 비아들 (312(1)-312(V)) 에 의해 서로 커플링될 수도 있다. 일부 경우들에서, 주어진 비아 (312) 는 인접한 금속 층들 (310(0)-310(N)) 을 (예를 들어, Y 축 방향으로) 수직으로 연결할 수도 있고 (예를 들어, 비아 (312(1)) 는 금속 층 (310(N)) 및 금속 층 (310(1)) 을 상호연결함), 다른 사례들에서, 주어진 비아 (312(2)) 는 상단 금속 층 (310(0)) 을 하단 금속 층 (310(N)) 에 수직으로 연결할 수도 있다. 3 개 초과의 금속 층들이 있는 경우, 다른 순열들이 가능하다 (예를 들어, 310(1) 및 310(2) 을 스킵하고 310(0) 을 310(4) 에 연결하지만, 또한 310(3) 에 연결하는 것 등). 유전체 재료 (314) 는 금속 층들 (310(0)-310(N)) 을 서로 분리할 수도 있다. 금속화 구조 (302) 는 (예를 들어, X-Z 평면에 대해) 외부 에지 (316) 를 가질 수도 있고, 제 1 IC 다이 (304) 는 외부 에지 (316) 의 내측으로 이격될 수도 있다.
제 1 IC 다이 (304) 는 상단 금속 층 (310(0)) 에 제 1 IC 다이 (304) 내의 내부 회로부 및/또는 내부 금속 트레이스들 (도시되지 않음) 을 커플링하는 하부 또는 활성 측 (319) 상의 인터커넥트들 또는 콘택들 (318) 을 포함할 수도 있다. 내부 회로부 및 금속 트레이스들은 잘 이해되는 바와 같이 몰딩 재료 등에 캡슐화될 수도 있다. 예시적인 양태에서, 제 1 IC 다이 (304) 는 플립-칩 구성이고, 솔더 볼들 (320) 은 콘택들 (318) 과 상단 금속 층 (310(0)) 사이에 존재할 수도 있다. 예시적인 양태에서, 제 1 IC 다이 (304) 는 적절한 회로부를 갖는 모뎀 또는 애플리케이션 프로세서일 수도 있다.
제 2 IC 다이 (306) 는 잘 이해되는 바와 같이 몰딩 재료 등에 의해 캡슐화된 내부 회로부 및/또는 내부 금속 트레이스들을 포함할 수도 있다. 외부 콘택들 (321) 은 제 2 IC 다이 (306) 의 활성 또는 상부 표면 (322) 상에 (Y 축 방향으로) 놓일 수도 있다. 제 2 IC 다이 (306) 는 제 1 IC 다이 (304) 상방에 놓일 수도 있고, 제 1 IC 다이 (304) 와 백-투-백 배열로 포지셔닝될 수도 있다. 즉, 제 2 IC 다이 (306) 의 캡슐화 재료에 의해 형성된 비활성 또는 하부 표면 (324) 은 제 1 IC 다이 (304) 의 비활성 또는 상부 표면 (326) 에 인접하고 그에 얹혀 있을 수도 있으며, 여기서 비활성 또는 상부 표면 (326) 은 제 1 IC 다이 (304) 의 몰딩 재료에 의해 형성된다. 예시적인 양태에서, 제 2 IC 다이 (306) 는 메모리 회로부를 포함하는 메모리 다이일 수도 있다.
와이어 본드 커넥션들 (328(1)-328(X)) 은 제 2 IC 다이 (306) 상의 외부 콘택들 (321) 로부터 금속화 구조 (302) 상의 콘택 패드들 (330(1)-330(X)) (도 3b 에서 더 잘 보임) 까지 연장될 수도 있다. 콘택 패드들 (330(1)-330(X)) 은 제 1 금속 층 (310(0)) 에 커플링된다.
콘택 패드들 (330(1)-330(X)) 에 커플링된 비아들 (312) 은 상단 금속 층 (310(0)) 을 금속 층 (310(1)) 과 같은 내부 금속 층에 연결한다. 그 다음, 개별의 내부 금속 트레이스들 (332(1)-332(X)) 은 상단 금속 층 (310(0)) 에 다시 커플링되는 다른 비아들 (312) 에 커플링된다. 금속 층 (310(1)) 과 같은 내부 금속 층을 통해 커넥션을 라우팅함으로써, 커넥션은 상단 금속 층 (310(0)) 에서의 임의의 구조들 또는 "활동" 을 우회한다. 그러한 우회는 콘택 패드들 (330(1)-330(X)) 이 제 1 IC 다이 (304) 에 더 가깝게 포지셔닝될 수 있게 한다. 일부 구현들에서, 그러한 포지셔닝은 콘택 패드들 (330(1)-330(X)) 이 금속화 구조 (302) 의 외부 에지 (316) 의 내측으로 (예를 들어, 그로부터 이격되어) 포지셔닝됨을 의미한다 (도 3b 참조).
유사하게, 제 3 IC 다이 (307) 는 잘 이해되는 바와 같이 몰딩 재료 등에 의해 캡슐화된 내부 회로부 및/또는 내부 금속 트레이스들을 포함할 수도 있다. 외부 콘택들 (340) 은 제 3 IC 다이 (307) 의 활성 또는 상부 표면 (342) 상에 (Y 축 방향으로) 놓일 수도 있다. 제 3 IC 다이 (307) 는 제 2 IC 다이 (306) 상방에 놓일 수도 있다. 예시적인 양태에서, 제 3 IC 다이 (307) 는 메모리 회로부를 포함하는 메모리 다이일 수도 있다.
와이어 본드 커넥션들 (344(1)-344(Y)) 은 제 3 IC 다이 (307) 상의 외부 콘택들 (340) 로부터 금속화 구조 (302) 상의 콘택 패드들 (346(1)-346(Y)) (도 3b 에서 더 잘 보임) 까지 연장될 수도 있다. 콘택 패드들 (346(1)-346(X)) 은 제 1 금속 층 (310(0)) 에 커플링된다.
콘택 패드들 (346(1)-346(Y)) 에 커플링된 비아들 (312) 은 상단 금속 층 (310(0)) 을 금속 층 (310(1)) 과 같은 내부 금속 층에 연결한다. 그 다음, 개별의 내부 금속 트레이스들 (348(1)-348(Y)) 은 상단 금속 층 (310(0)) 에 다시 커플링되는 다른 비아들 (312) 에 커플링된다. 금속 층 (310(1)) 과 같은 내부 금속 층을 통해 커넥션을 라우팅함으로써, 커넥션은 상단 금속 층 (310(0)) 에서의 임의의 구조들 또는 "활동" 을 우회한다. 그러한 우회는 콘택 패드들 (346(1)-346(Y)) 이 제 1 IC 다이 (304) 에 더 가깝게 포지셔닝될 수 있게 한다. 일부 구현들에서, 그러한 포지셔닝은 콘택 패드들 (346(1)-346(Y)) 이 금속화 구조 (302) 의 외부 에지 (316) 의 내측으로 (예를 들어, 그로부터 이격되어) 포지셔닝됨을 의미한다 (도 3b 참조).
도 2a 및 도 2b 의 IC 패키지 (200) 에서와 같이, IC 패키지 (300) 내의 콘택 패드들 (330, 346) 의 이동은 신호들에 대한 경로를 단축시키고 저항 및 인덕턴스의 대응하는 감소들을 가져서, 에너지 손실이 적어지고 성능이 개선된다.
도 4 는 적층된 와이어 본드 커넥션들을 갖는 다중 칩 패키지 (예를 들어, IC 패키지 (200 또는 300)) 를 제조하기 위한 예시적인 프로세스 (400) 를 예시하는 플로우차트이다. 프로세스 (400) 는 상단 금속 층 (210(0), 310(0)) 및 내부 금속 층 (210(1), 310(1)) 을 갖는 기판 또는 금속화 구조 (202, 302) 를 형성함으로써 시작되며, 여기서 상단 금속 층 (210(0), 310(0)) 내의 콘택 패드 (230, 330) 는 비아 (212, 312) 를 통해 내부 금속 층 (210(1), 310(1)) 에 연결된다 (블록 402). 프로세스 (400) 는 와이어 본드 커넥션 (228, 328) 을 통해 IC 다이 (204, 304) 를 콘택 패드 (230, 330) 에 연결함으로써 계속된다 (블록 404). 다양한 타입들의 금속화 구조들 (202, 302) 을 형성하는 것에 관한 더 많은 상세들은 금속 층들에 대해 비아들이 내부에 어떻게 형성되는지에 관한 상세들과 함께 도 6a-도 12d 를 참조하여 하기에서 제공된다.
이와 관련하여, 도 5a-도 5f 는 ETS 기판 타입 금속화 구조 (202, 302) 상에 다중 칩 패키지를 제조하기 위한 특정 프로세스 (500) 를 예시하는 한편, 도 6a-도 6f 는 도 5a-도 5f 에 예시된 프로세스 (500) 에 대한 제조 스테이지들을 예시한다. 따라서, 프로세스 (500) 는 이를 테면 구리 도금에 의해 분리가능 캐리어 (606) 의 시드 층 (604) 상에 제 1 금속 층 (M0) (602) 을 형성함으로써 시작된다 (블록 502). 그 다음, 플립-칩 본딩 패드 (608) 및 와이어 본딩 패드 (610) 가 이를 테면 리소그래피에 의해 형성되어 (블록 504), 도 6a 에 도시된 제조 스테이지 (600A) 를 형성한다. 그 다음, 사전함침된 (pre-impregnated) 유전체 층 (612) 이 이를 테면 라미네이션에 의해 제 1 금속 층 (602) 위로 형성된다 (블록 506). 그 다음, 비아 홀들 (614) 이 이를 테면 레이저 (도시되지 않음) 에 의해 그리고 시드 층 또는 마스크들 (616) 을 사용하여 유전체 층 (612) 안으로 커팅되어 (블록 508), 도 6b 의 제조 스테이지 (600B) 를 형성한다. 예시적인 양태에서, 비아 홀들 (614) 은 블라인드 비아 홀들 (blind via holes; BVH들) 일 수도 있고, 여기서 완성된 비아들은 블라인드 비아들로서 지칭될 수도 있다. 블라인드 비아는 기판 (예를 들어, PCB) 의 한쪽 면에서 시작되지만, 기판 전체를 통과하지는 않는 비아이다. 유사하게, BVH 는 기판의 한쪽 면에서 시작되고 기판 전체를 통과하지는 않는 홀이다.
프로세스 (500) 는 비아 홀들 (614) 을 채워 비아들 (618) (예를 들어, 블라인드 비아) 을 형성하고 내부 금속 층 (620) 을 형성함으로써 (블록 510) (이를 테면 구리 도금에 의함) 계속된다. 그 다음, 시드 층 또는 마스크들 (616) 이 에칭되어 (블록 512), 도 6c 의 제조 스테이지 (600C) 를 형성한다. 추가적인 유전체 재료 (612) 가 이를 테면 라미네이션에 의해 추가된다 (블록 514). 비아 홀들 (622) 은 이를 테면 레이저 (도시되지 않음) 에 의해 커팅되고 (블록 516), 비아 홀들 (622) 이 채워지는 동시에 다른 금속 층 (624) 이 추가되어 (블록 518) (이를 테면 구리 도금에 의함), 도 6d 의 제조 스테이지 (600D) 를 형성한다.
프로세스 (500) 는 캐리어 (606) 를 분리하고 (블록 520) 시드 층 (604) 을 에칭하여 (블록 522), 도 6e 의 제조 스테이지 (600E) 를 형성함으로써 계속된다. 포토이미저블 솔더 레지스트 (photoimageable solder resist; PSR) (626) 가 도포되고 (블록 524), 콘택 패드들 (608, 610) 이 니켈/금 (Ni/AU) 도금 (628) 을 추가함으로써 완성되고 (블록 526), 표면 마감이 적용되어 (블록 528), 도 6f 의 금속화 층 (600F) 을 형성한다.
도 7a-도 7d 는 mSAP 타입 금속화 구조 상에 다중 칩 패키지를 제조하기 위한 특정 프로세스 (700) 를 예시하는 한편, 도 8a-도 8d 는 도 7a-도 7d 에 예시된 프로세스 (700) 에 대한 제조 스테이지들을 예시한다. 이와 관련하여, 프로세스 (700) 는 이를 테면 리소그래피에 의해 유전체 코어 (804) 상에 내부 금속 층들 (M1/M2) (802) 을 형성함으로써 (블록 702) 시작된다. 비아들 (806) 이 형성되어 (블록 704), 도 8a 에 도시된 제조 스테이지 (800A) 를 형성한다. 사전함침된 유전체 층 (808) 이 금속 층 (802) 의 위에 구리 포일 (810) 을 위에 가진채 형성된다 (블록 706). 비아 홀들 (812) 이 이를 테면 레이저 (도시되지 않음) 에 의해 드릴링되어 (블록 708), 도 8b 에 도시된 제조 스테이지 (800B) 를 형성한다.
외부 금속 층 (M0/M3) (814) 이 형성되고 (블록 710) 비아 홀들 (812) 이 채워져 비아들 (816) 을 형성한다 (블록 712) (이를 테면 구리 도금에 의함). 시드 층이 에칭되어 (블록 714), 도 8c 의 제조 스테이지 (800C) 를 형성한다. PSR (818) 이 도포되고 (블록 716), 콘택 패드들이 Ni/Au 도금 (820) 을 추가함으로써 완성되고 (블록 718), 표면 마감이 적용되어, 도 8d 의 금속화 층 (800D) 을 형성한다.
도 9a-도 9d 는 프라이머가 있는 SAP 타입 금속화 구조 상에 다중 칩 패키지를 제조하기 위한 특정 프로세스 (900) 를 예시하는 한편, 도 10a-도 10d 는 도 9a-도 9d 에 예시된 프로세스 (900) 에 대한 제조 스테이지들을 예시한다. 이와 관련하여, 프로세스 (900) 는 이를 테면 리소그래피에 의해 유전체 코어 (1004) 상에 내부 금속 층들 (M1/M2) (1002) 을 형성함으로써 (블록 902) 시작된다. 비아들 (1006) 이 형성되어 (블록 904), 도 10a 에 도시된 제조 스테이지 (1000A) 를 형성한다. 사전함침된 유전체 층 (1008) 이 형성된다 (블록 906). 프라이머 (1009) 가 추가되고 (블록 908), 무전해 구리 도금 (1010) 이 추가된다 (블록 910). 비아 홀들 (1012) 이 이를 테면 레이저 (도시되지 않음) 에 의해 드릴링되어 (블록 912), 도 10b 에 도시된 제조 스테이지 (1000B) 를 형성한다.
외부 금속 층 (M0/M3) (1014) 이 형성되고 (블록 914) 비아 홀들 (1012) 이 채워져 비아들 (1016) 을 형성한다 (블록 916) (이를 테면 구리 도금에 의함). 시드 층이 에칭되어 (블록 918), 도 10c 의 제조 스테이지 (1000C) 를 형성한다. PSR (1018) 이 도포되고 (블록 920), 콘택 패드들이 Ni/Au 도금 (1020) 을 추가함으로써 완성되고 (블록 922), 표면 마감이 적용되어 (블록 924), 도 10d 의 금속화 층 (1000D) 을 형성한다.
도 11a-도 11d 는 SAP 타입 금속화 구조 상에 다중 칩 패키지를 제조하기 위한 특정 프로세스 (1100) 를 예시하는 한편, 도 12a-도 12d 는 도 11a-도 11d 에 예시된 프로세스 (1100) 에 대한 제조 스테이지들을 예시한다. 이와 관련하여, 프로세스 (1100) 는 이를 테면 리소그래피에 의해 유전체 코어 (1204) 상에 내부 금속 층들 (M1/M2) (1202) 을 형성함으로써 (블록 1102) 시작된다. 비아들 (1206) 이 형성되어 (블록 1104), 도 12a 에 도시된 제조 스테이지 (1200A) 를 형성한다. 유전체 코어 (1204) 상에 ABF (Ajinomoto Buildup Film) (1208) 가 라미네이팅된다 (블록 1106). 무전해 구리 도금 (1210) 이 추가된다 (블록 1108). 비아 홀들 (1212) 이 이를 테면 레이저 (도시되지 않음) 에 의해 드릴링되어 (블록 1110), 도 12b 에 도시된 제조 스테이지 (1200B) 를 형성한다.
외부 금속 층 (M0/M3) (1214) 이 이를 테면 리소그래피에 의해 형성되고 (블록 1112), 비아 홀들 (1212) 이 이를 테면 구리 도금에 의해 채워져 비아들 (1216) 을 형성한다 (블록 1114). 시드 층이 에칭되어 (블록 1116), 도 12c 의 제조 스테이지 (1200C) 를 형성한다. PSR (1218) 이 도포되고 (블록 1118), 콘택 패드들이 Ni/Au 도금 (1220) 을 추가함으로써 완성되고 (블록 1120), 표면 마감이 적용되어 (블록 1122), 도 12d 의 금속화 층 (1200D) 을 형성한다.
본 명세서에 개시된 양태들에 따른 적층된 다이 와이어 본드 커넥션들을 갖는 IC 패키지는 임의의 프로세서 기반 디바이스에서 제공되거나 또는 그에 통합될 수도 있다. 예들은, 제한없이, 셋탑 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 글로벌 포지셔닝 시스템 (GPS) 디바이스, 모바일 폰, 셀룰러 폰, 스마트 폰, 세션 개시 프로토콜 (SIP) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스 (예를 들어, 스마트 워치, 헬스 또는 피트니스 트래커, 아이웨어 등), 데스크탑 컴퓨터, 개인용 디지털 보조기 (PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크 (DVD) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 컴포넌트, 항공전자 시스템들, 드론, 및 멀티콥터를 포함한다.
보다 일반적으로, 이와 관련하여, 도 13 은 도 2a 및 도 3a 에 예시된 IC 패키지들을 채용할 수 있는 프로세서 기반 시스템 (1300) 의 예를 예시한다. 이 예에서, 프로세서 기반 시스템 (1300) 은 하나 이상의 중앙 프로세싱 유닛들 (CPU들) (1302) 을 포함하고, 각각의 CPU 는 하나 이상의 프로세서들 (1304) 을 포함한다. CPU(들) (1302) 는, 임시로 저장된 데이터로의 신속한 액세스를 위해 프로세서(들) (1304) 에 커플링된 캐시 메모리 (1306) 를 가질 수도 있다. CPU(들) (1302) 는 시스템 버스 (1308) 에 커플링되고, 프로세서 기반 시스템 (1300) 에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링시킬 수 있다. 잘 알려진 바와 같이, CPU(들) (1302) 는 시스템 버스 (1308) 상으로 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(들) (1302) 는 버스 트랜잭션 요청들을 슬레이브 디바이스의 예로서 메모리 제어기 (1310) 에 통신할 수 있다. 도 13 에 예시되지는 않았지만, 다중의 시스템 버스들 (1308) 이 제공될 수 있으며, 여기서 각각의 시스템 버스 (1308) 는 상이한 패브릭을 구성한다.
다른 마스터 및 슬레이브 디바이스들은 시스템 버스 (1308) 에 연결될 수 있다. 도 13 에 예시된 바와 같이, 이들 디바이스들은, 예들로서, 메모리 시스템 (1312), 하나 이상의 입력 디바이스들 (1314), 하나 이상의 출력 디바이스들 (1316), 하나 이상의 네트워크 인터페이스 디바이스들 (1318), 및 하나 이상의 디스플레이 제어기들 (1320) 을 포함할 수 있다. 입력 디바이스(들) (1314) 는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이에 제한되지 않는 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들) (1316) 는 오디오, 비디오, 다른 시각적 표시기들 등을 포함하지만 이에 제한되지 않는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들) (1318) 는 네트워크 (1322) 로의 그리고 네트워크로부터의 데이터 교환을 허용하도록 구성된 임의의 디바이스들일 수 있다. 네트워크 (1322) 는 유선 또는 무선 네트워크, 사설 또는 공중 네트워크, 로컬 영역 네트워크 (LAN), 무선 로컬 영역 네트워크 (WLAN), 광역 네트워크 (WAN), BLUETOOTH™ 네트워크, 및 인터넷을 포함하지만 이에 제한되지 않는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들) (1318) 는 임의의 타입의 원하는 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템 (1312) 은 하나 이상의 메모리 유닛들 (1324(0-N)) 을 포함할 수 있다.
CPU(들) (1302) 는 또한, 하나 이상의 디스플레이들 (1326) 로 전송된 정보를 제어하기 위해 시스템 버스 (1308) 상으로 디스플레이 제어기(들) (1320) 에 액세스하도록 구성될 수도 있다. 디스플레이 제어기(들) (1320) 는 하나 이상의 비디오 프로세서들 (1328) 을 통해 디스플레이될 정보를 디스플레이(들) (1326) 로 전송하며, 이 하나 이상의 비디오 프로세서들 (1328) 은 디스플레이될 정보를 디스플레이(들) (1326) 에 적합한 포맷으로 프로세싱한다. 디스플레이(들) (1326) 는 음극선관 (CRT), 액정 디스플레이 (LCD), 플라즈마 디스플레이, 발광 다이오드 (LED) 디스플레이 등을 포함하지만 이에 제한되지 않는 임의의 타입의 디스플레이를 포함할 수 있다.
도 14 는 도 13 의 프로세서 기반 시스템에서 사용될 수 있고 도 2a 및 도 3a 의 패키지들을 포함할 수 있는 무선 통신 디바이스 (1400) 의 예를 예시한다. 무선 통신 디바이스 (1400) 는, 예들로서, 위에서 언급된 디바이스들 중 임의의 디바이스를 포함하거나 또는 그 디바이스에 제공될 수도 있다. 도 14 에 도시된 바와 같이, 무선 통신 디바이스 (1400) 는 트랜시버 (1404) 및 데이터 프로세서 (1406) 를 포함한다. 데이터 프로세서 (1406) 는 데이터 및 프로그램 코드들을 저장하기 위한 메모리 (도시되지 않음) 를 포함할 수도 있다. 트랜시버 (1404) 는 양방향 통신을 지원하는 송신기 (1408) 및 수신기 (1410) 를 포함한다. 일반적으로, 무선 통신 디바이스 (1400) 는 임의의 수의 통신 시스템들 및 주파수 대역들에 대한 임의의 수의 송신기들 및/또는 수신기들을 포함할 수도 있다. 트랜시버 (1404) 의 전부 또는 일부는 하나 이상의 아날로그 IC들, RF IC들 (RFIC들), 믹싱된 신호 IC들 등 상에서 구현될 수도 있다.
송신기 (1408) 또는 수신기 (1410) 는 수퍼-헤테로다인 아키텍처 또는 직접-변환 아키텍처로 구현될 수도 있다. 수퍼-헤테로다인 아키텍처에서, 신호는 다중의 스테이지들에서 RF 와 기저대역 사이에서 주파수 변환되며, 예를 들어, 일 스테이지에서 RF 로부터 중간 주파수 (IF) 로, 그 다음, 수신기 (1410) 에 대해 다른 스테이지에서 IF 로부터 기저대역으로 주파수 변환된다. 직접-변환 아키텍처에서, 신호는 일 스테이지에서 RF 와 기저대역 사이에서 주파수 변환된다. 수퍼-헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 사용하고 및/또는 상이한 요건들을 가질 수도 있다. 도 14 의 무선 통신 디바이스 (1400) 에서, 송신기 (1408) 및 수신기 (1410) 는 직접-변환 아키텍처로 구현된다.
송신 경로에서, 데이터 프로세서 (1406) 는 송신될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기 (1408) 에 제공한다. 예시적인 무선 통신 디바이스 (1400) 에서, 데이터 프로세서 (1406) 는 데이터 프로세서 (1406) 에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예를 들어, I 및 Q 출력 전류들로, 추가 프로세싱을 위해 변환하기 위한 디지털-아날로그 변환기들 (DAC들) (1412(1) 및 1412(2)) 을 포함한다.
송신기 (1408) 내에서, 저역통과 필터들 (1414(1), 1414(2)) 은 I 및 Q 아날로그 출력 신호들을 각각 필터링하여 이전의 디지털-아날로그 변환에 의해 야기된 원하지 않는 신호들을 제거한다. 증폭기들 (AMP들) (1416(1), 1416(2)) 은 저역통과 필터들 (1414(1), 1414(2)) 로부터의 신호들을 각각 증폭하고, I 및 Q 기저대역 신호들을 제공한다. 상향변환기 (1418) 는 송신 (TX) 로컬 오실레이터 (LO) 신호 생성기 (1422) 로부터 믹서들 (1420(1), 1420(2)) 을 통해 I 및 Q TX LO 신호들로 I 및 Q 기저대역 신호들을 상향변환하여 상향변환된 신호 (1424) 를 제공한다. 필터 (1426) 는 상향변환된 신호 (1424) 를 필터링하여, 수신 주파수 대역의 노이즈 뿐만 아니라 주파수 상향변환에 의해 야기된 원하지 않는 신호들을 제거한다. 전력 증폭기 (PA) (1428) 는 필터 (1426) 로부터 상향변환된 신호 (1424) 를 증폭하여 원하는 출력 전력 레벨을 획득하고 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치 (1430) 를 통해 라우팅되고 안테나 (1432) 를 통해 송신된다.
수신 경로에서, 안테나 (1432) 는 기지국들에 의해 송신된 신호들을 수신하고 수신된 RF 신호를 제공하며, 이는 듀플렉서 또는 스위치 (1430) 를 통해 라우팅되고 저잡음 증폭기 (LNA) (1434) 에 제공된다. 듀플렉서 또는 스위치 (1430) 는, RX 신호들이 TX 신호들로부터 격리되도록, 특정 RX-대-TX 듀플렉서 주파수 분리로 동작하도록 설계된다. 수신된 RF 신호는 LNA (1434) 에 의해 증폭되고 필터 (1436) 에 의해 필터링되어, 원하는 RF 입력 신호를 획득한다. 하향변환 믹서들 (1438(1), 1438(2)) 은 필터 (1436) 의 출력을 수신 (RX) LO 신호 생성기 (1440) 로부터의 I 및 Q RX LO 신호들 (즉, LO_I 및 LO_Q) 과 믹싱하여 I 및 Q 기저대역 신호들을 생성한다. I 및 Q 기저대역 신호들은 AMP들 (1442(1), 1442(2)) 에 의해 증폭되고 저역통과 필터들 (1444(1), 1444(2)) 에 의해 추가로 필터링되어, 데이터 프로세서 (1406) 에 제공되는 I 및 Q 아날로그 입력 신호들을 획득한다. 이 예에서, 데이터 프로세서 (1406) 는 아날로그 입력 신호들을, 데이터 프로세서 (1406) 에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 아날로그-디지털 변환기들 (ADC들) (1446(1), 1446(2)) 을 포함한다.
도 14 의 무선 통신 디바이스 (1400) 에서, TX LO 신호 생성기 (1422) 는 주파수 상향변환을 위해 사용되는 I 및 Q TX LO 신호들을 생성하는 한편, RX LO 신호 생성기 (1440) 는 주파수 하향변환을 위해 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정 기본 주파수를 갖는 주기적 신호이다. 송신 (TX) 위상 동기 루프 (phase-locked loop; PLL) 회로 (1448) 는 데이터 프로세서 (1406) 로부터 타이밍 정보를 수신하고 TX LO 신호 생성기 (1422) 로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다. 유사하게, 수신 (RX) 위상 동기 루프 (PLL) 회로 (1450) 는 데이터 프로세서 (1406) 로부터 타이밍 정보를 수신하고 RX LO 신호 생성기 (1440) 로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다.
당업자는 또한 본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이들 양자의 조합들로서 구현될 수도 있음을 추가로 인식할 것이다. 본 명세서에서 설명된 디바이스들은 예들로서, 임의의 회로, 하드웨어 컴포넌트, 집적 회로 (IC), 또는 IC 칩에서 채용될 수도 있다. 본 명세서에 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수도 있고, 임의의 타입의 원하는 정보를 저장하도록 구성될 수도 있다. 이러한 상호교환가능성을 분명히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 일반적으로 그들의 기능의 관점에서 상기 설명되었다. 그러한 기능이 구현되는 방법은 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자는 설명된 기능을 각각의 특정 애플리케이션에 대하여 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 개시의 범위로부터 일탈을 야기하는 것으로서 해석되지 않아야 한다.
본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안으로, 그 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합 (예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성) 으로서 구현될 수도 있다.
본 명세서에 개시된 양태들은 하드웨어에서 및 하드웨어에 저장된 명령들에서 구현될 수도 있으며, 예를 들어, 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그래밍가능 ROM (EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM (EEPROM), 레지스터들, 하드 디스크, 착탈가능 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 은 원격국에 상주할 수도 있다. 대안으로, 프로세서 및 저장 매체는 원격국, 기지국, 또는 서버에 별개의 컴포넌트들로서 상주할 수도 있다.
본 명세서에서의 임의의 예시적인 양태들에서 설명된 동작 단계들은 예들 및 논의를 제공하도록 설명됨이 또한 주목된다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들에서 수행될 수도 있다. 더욱이, 단일 동작 단계로 설명된 동작들은, 실제로, 다수의 상이한 단계들에서 수행될 수도 있다. 추가적으로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들은 결합될 수도 있다. 플로우차트 다이어그램들에서 예시된 동작 단계들은, 당업자에게 용이하게 자명할 바와 같은 다수의 상이한 수정들을 당할 수도 있음이 이해되어야 한다. 당업자는 또한, 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 정보 및 신호들이 표현될 수도 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 언급될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
본 개시의 이전의 설명은 당업자로 하여금 본 개시를 제조 또는 이용하게 할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 용이하게 자명할 것이며, 본 명세서에서 정의된 일반적인 원리들은 다른 변형들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 예들 및 설계들로 제한되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위를 부여받아야 한다.
구현 예들이 다음의 넘버링된 양태들에서 설명된다:
1. 집적 회로 (IC) 패키지로서,
금속 층을 포함하는 금속화 구조; 및
와이어 본드 커넥션 및 금속화 구조 내의 비아를 통해 금속화 구조 내의 금속 층에 커플링된 IC 다이를 포함한다.
2. 양태 1 의 IC 패키지에 있어서, IC 다이와 금속화 구조 사이에 배치된 제 2 IC 다이를 더 포함한다.
3. 양태 2 의 IC 패키지에 있어서, IC 다이는 제 2 비아를 통해 금속화 층 내의 금속 층에 커플링된다.
4. 임의의 이전 양태의 IC 패키지에 있어서, 금속화 구조 반대편의 IC 다이 상에 배치되고 제 2 와이어 본드 커넥션 및 제 2 비아를 통해 금속화 구조 내의 금속 층에 커플링된 제 2 IC 다이를 더 포함한다.
5. 임의의 이전 양태의 IC 패키지에 있어서, 금속화 구조의 외부 표면 상에 제 2 금속 층을 더 포함하고, 제 2 금속 층은 비아에 커플링된다.
6. 양태 5 의 IC 패키지에 있어서, 와이어 본드 커넥션은 제 2 금속 층에 직접 연결된다.
7. 양태 6 의 IC 패키지에 있어서, 와이어 본드 커넥션은 금속화 구조의 외부 에지로부터 이격된 위치에서 제 2 금속 층에 직접 연결된다.
8. 임의의 이전 양태의 IC 패키지에 있어서, 비아는 블라인드 비아 홀 (BVH) 비아를 포함한다.
9. 임의의 이전 양태의 IC 패키지에 있어서, IC 다이는 메모리 다이를 포함한다.
10. 임의의 이전 양태의 IC 패키지에 있어서, 셋탑 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; 글로벌 포지셔닝 시스템 (GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜 (SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; 개인용 디지털 보조기 (PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크 (DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택된 디바이스에 통합된다.
11. 집적 회로 (IC) 패키지로서,
금속화 구조로서,
제 1 금속 층; 및
제 1 금속 층으로부터 분리된 제 2 금속 층을 포함하는, 상기 금속화 구조;
금속화 구조에 인접하고 제 2 금속 층에 커플링된 제 1 IC 다이; 및
제 1 IC 다이에 인접한 제 2 IC 다이로서, 제 2 IC 다이는 비아를 통해 금속화 구조의 제 2 금속 층에 커플링되고, 제 1 IC 다이는 제 2 금속 층을 통해 제 2 IC 다이에 커플링되는, 상기 제 2 IC 다이를 포함한다.
12. 양태 11 의 IC 패키지에 있어서, 제 2 IC 다이에 인접하고 제 1 IC 다이와 반대 위치에 (oppositely) 포지셔닝된 제 3 IC 다이를 더 포함한다.
13. 양태 12 의 IC 패키지에 있어서, 제 3 IC 다이는 제 2 금속 층을 통해 제 1 IC 다이에 커플링된다.
14. 양태들 11-13 중 어느 하나의 IC 패키지에 있어서, 제 1 금속 층 내의 콘택 패드를 더 포함하고, 와이어 본드 커넥션이 콘택 패드에 커플링된다.
15. 양태 14 의 IC 패키지에 있어서, 콘택 패드는 금속화 구조의 외부 에지로부터 거리를 두고 이격된다.
16. 양태들 11-15 중 어느 하나의 IC 패키지에 있어서, 제 1 IC 다이를 제 2 금속 층에 연결하는 제 2 비아를 더 포함한다.
17. 양태들 11-16 중 어느 하나의 IC 패키지에 있어서, 비아는 블라인드 비아 홀 (BVH) 비아를 포함한다.
18. 양태들 11-17 중 어느 하나의 IC 패키지에 있어서, 제 1 IC 다이는 플립-칩 커넥션을 통해 제 2 금속 층에 커플링된다.
19. 양태들 11-18 중 어느 하나의 IC 패키지에 있어서, 제 1 IC 다이는 모뎀 회로를 포함한다.
20. 양태들 11-19 중 어느 하나의 IC 패키지에 있어서, 제 2 IC 다이는 메모리 회로를 포함한다.
21. 양태들 11-20 중 어느 하나의 IC 패키지에 있어서, 셋탑 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; 글로벌 포지셔닝 시스템 (GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜 (SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; 개인용 디지털 보조기 (PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크 (DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택된 디바이스에 통합된다.
22. 양태들 13-21 중 어느 하나의 IC 패키지에 있어서, 제 1 금속 층은 제 1 콘택 패드 및 제 2 콘택 패드를 포함하고, 제 2 IC 다이는 제 1 콘택 패드를 통해 비아에 커플링하고, 제 3 IC 다이는 제 2 콘택 패드를 통해 제 2 비아에 커플링된다.
23. 양태 22 의 IC 패키지에 있어서, 제 2 비아는 제 2 금속 층에 커플링된다.
24. 집적 회로 (IC) 패키지를 제조하는 방법으로서,
제 1 금속 층 및 제 2 금속 층을 포함하는 금속화 구조를 형성하는 단계;
비아를 통해 제 1 금속 층 내의 콘택 패드를 제 2 금속 층에 연결하는 단계; 및
와이어 본드 커넥션을 통해 IC 다이를 콘택 패드에 연결하는 단계를 포함한다.
25. 양태 24 의 방법에 있어서, IC 다이를 콘택 패드에 연결하기 전에 플립-칩 커넥션을 통해 제 2 IC 다이를 금속화 구조에 연결하는 단계를 더 포함한다.
26. 양태 25 의 방법에 있어서, IC 다이를 콘택 패드에 연결하는 단계는 초기에 제 2 IC 다이 상에 IC 다이를 포지셔닝하는 단계를 포함한다.
27. 양태 25 또는 26 의 방법에 있어서, 제 2 비아를 통해 제 2 IC 다이를 제 2 금속 층에 연결하는 단계를 더 포함한다.

Claims (27)

  1. 집적 회로 (IC) 패키지로서,
    금속 층을 포함하는 금속화 구조; 및
    와이어 본드 커넥션 및 상기 금속화 구조 내의 비아를 통해 상기 금속화 구조 내의 상기 금속 층에 커플링된 IC 다이를 포함하는, 집적 회로 (IC) 패키지.
  2. 제 1 항에 있어서,
    상기 IC 다이와 상기 금속화 구조 사이에 배치된 제 2 IC 다이를 더 포함하는, 집적 회로 (IC) 패키지.
  3. 제 2 항에 있어서,
    상기 IC 다이는 제 2 비아를 통해 금속화 층 내의 상기 금속 층에 커플링되는, 집적 회로 (IC) 패키지.
  4. 제 1 항에 있어서,
    상기 금속화 구조 반대편의 상기 IC 다이 상에 배치되고 제 2 와이어 본드 커넥션 및 제 2 비아를 통해 상기 금속화 구조 내의 상기 금속 층에 커플링된 제 2 IC 다이를 더 포함하는, 집적 회로 (IC) 패키지.
  5. 제 1 항에 있어서,
    상기 금속화 구조의 외부 표면 상에 제 2 금속 층을 더 포함하고, 상기 제 2 금속 층은 상기 비아에 커플링되는, 집적 회로 (IC) 패키지.
  6. 제 5 항에 있어서,
    상기 와이어 본드 커넥션은 상기 제 2 금속 층에 직접 연결되는, 집적 회로 (IC) 패키지.
  7. 제 6 항에 있어서,
    상기 와이어 본드 커넥션은 상기 금속화 구조의 외부 에지로부터 이격된 위치에서 상기 제 2 금속 층에 직접 연결되는, 집적 회로 (IC) 패키지.
  8. 제 1 항에 있어서,
    상기 비아는 블라인드 비아 홀 (blind via hole; BVH) 비아를 포함하는, 집적 회로 (IC) 패키지.
  9. 제 1 항에 있어서,
    상기 IC 다이는 메모리 다이를 포함하는, 집적 회로 (IC) 패키지.
  10. 제 1 항에 있어서,
    셋탑 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; 글로벌 포지셔닝 시스템 (GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜 (SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; 개인용 디지털 보조기 (PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크 (DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택된 디바이스에 통합된, 집적 회로 (IC) 패키지.
  11. 집적 회로 (IC) 패키지로서,
    금속화 구조로서,
    제 1 금속 층; 및
    상기 제 1 금속 층으로부터 분리된 제 2 금속 층을 포함하는, 상기 금속화 구조;
    상기 금속화 구조에 인접하고 상기 제 2 금속 층에 커플링된 제 1 IC 다이; 및
    상기 제 1 IC 다이에 인접한 제 2 IC 다이로서, 상기 제 2 IC 다이는 비아를 통해 상기 금속화 구조의 상기 제 2 금속 층에 커플링되고, 상기 제 1 IC 다이는 상기 제 2 금속 층을 통해 상기 제 2 IC 다이에 커플링되는, 상기 제 2 IC 다이를 포함하는, 집적 회로 (IC) 패키지.
  12. 제 11 항에 있어서,
    상기 제 2 IC 다이에 인접하고 상기 제 1 IC 다이와 반대 위치에 (oppositely) 포지셔닝된 제 3 IC 다이를 더 포함하는, 집적 회로 (IC) 패키지.
  13. 제 12 항에 있어서,
    상기 제 3 IC 다이는 상기 제 2 금속 층을 통해 상기 제 1 IC 다이에 커플링되는, 집적 회로 (IC) 패키지.
  14. 제 11 항에 있어서,
    상기 제 1 금속 층 내의 콘택 패드를 더 포함하고, 와이어 본드 커넥션이 상기 콘택 패드에 커플링되는, 집적 회로 (IC) 패키지.
  15. 제 14 항에 있어서,
    상기 콘택 패드는 상기 금속화 구조의 외부 에지로부터 거리를 두고 이격되는, 집적 회로 (IC) 패키지.
  16. 제 11 항에 있어서,
    상기 제 1 IC 다이를 상기 제 2 금속 층에 연결하는 제 2 비아를 더 포함하는, 집적 회로 (IC) 패키지.
  17. 제 11 항에 있어서,
    상기 비아는 블라인드 비아 홀 (BVH) 비아를 포함하는, 집적 회로 (IC) 패키지.
  18. 제 11 항에 있어서,
    상기 제 1 IC 다이는 플립-칩 커넥션을 통해 상기 제 2 금속 층에 커플링되는, 집적 회로 (IC) 패키지.
  19. 제 11 항에 있어서,
    상기 제 1 IC 다이는 모뎀 회로를 포함하는, 집적 회로 (IC) 패키지.
  20. 제 11 항에 있어서,
    상기 제 2 IC 다이는 메모리 회로를 포함하는, 집적 회로 (IC) 패키지.
  21. 제 11 항에 있어서,
    셋탑 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; 글로벌 포지셔닝 시스템 (GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜 (SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; 개인용 디지털 보조기 (PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크 (DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택된 디바이스에 통합된, 집적 회로 (IC) 패키지.
  22. 제 13 항에 있어서,
    상기 제 1 금속 층은 제 1 콘택 패드 및 제 2 콘택 패드를 포함하고, 상기 제 2 IC 다이는 상기 제 1 콘택 패드를 통해 상기 비아에 커플링되고, 상기 제 3 IC 다이는 상기 제 2 콘택 패드를 통해 제 2 비아에 커플링되는, 집적 회로 (IC) 패키지.
  23. 제 22 항에 있어서,
    상기 제 2 비아는 상기 제 2 금속 층에 커플링되는, 집적 회로 (IC) 패키지.
  24. 집적 회로 (IC) 패키지를 제조하는 방법으로서,
    제 1 금속 층 및 제 2 금속 층을 포함하는 금속화 구조를 형성하는 단계;
    비아를 통해 상기 제 1 금속 층 내의 콘택 패드를 상기 제 2 금속 층에 연결하는 단계; 및
    와이어 본드 커넥션을 통해 IC 다이를 상기 콘택 패드에 연결하는 단계를 포함하는, 집적 회로 (IC) 패키지를 제조하는 방법.
  25. 제 24 항에 있어서,
    상기 IC 다이를 상기 콘택 패드에 연결하기 전에 플립-칩 커넥션을 통해 제 2 IC 다이를 상기 금속화 구조에 연결하는 단계를 더 포함하는, 집적 회로 (IC) 패키지를 제조하는 방법.
  26. 제 25 항에 있어서,
    상기 IC 다이를 상기 콘택 패드에 연결하는 단계는 초기에 상기 제 2 IC 다이 상에 상기 IC 다이를 포지셔닝하는 단계를 포함하는, 집적 회로 (IC) 패키지를 제조하는 방법.
  27. 제 25 항에 있어서,
    제 2 비아를 통해 상기 제 2 IC 다이를 상기 제 2 금속 층에 연결하는 단계를 더 포함하는, 집적 회로 (IC) 패키지를 제조하는 방법.
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