KR20240057415A - 감소된 신호 경로 임피던스를 위해 ETS 기반 기판의 매립 금속 트레이스들에 대해 추가 금속을 이용하는 IC(integrated circuit) 패키지 및 관련 제조 방법들 - Google Patents

감소된 신호 경로 임피던스를 위해 ETS 기반 기판의 매립 금속 트레이스들에 대해 추가 금속을 이용하는 IC(integrated circuit) 패키지 및 관련 제조 방법들 Download PDF

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Abstract

감소된 신호 경로 임피던스를 위해 ETS 기반 기판의 매립 금속 트레이스들에 대해 추가 금속을 이용하는 IC(integrated circuit) 패키지들. IC 패키지는 패키지 기판 및 패키지 기판 상에 배치된 ETS 금속화 층을 포함한다. 신호 속도 감소 및/또는 신호 손실 증가를 초래할 수 있는, 다이 회로부와 패키지 기판 사이의 더 긴 신호 경로에들에서 임피던스 증가를 완화시키거나 또는 상쇄시키기 위해, 추가 금속 인터커넥트들이 ETS 금속화 층 내의 매립 금속 트레이스들에 커플링된다. 따라서, 다이의 신호/그라운드 신호 경로들에 커플링된 ETS 금속화 층의 매립 금속 트레이스들은 금속 표면적이 증가된다. 다이의 신호/그라운드 신호 경로들에 커플링된 매립 금속 트레이스들의 금속 표면적이 증가하면 이러한 신호/그라운드 신호 경로들의 커패시턴스가 증가한다. 신호/그라운드 신호 경로들의 커패시턴스를 증가시키면 신호/그라운드 신호 경로들의 임피던스가 감소하여 신호 지연 및/또는 손실이 완화되거나 또는 감소된다.

Description

감소된 신호 경로 임피던스를 위해 ETS 기반 기판의 매립 금속 트레이스들에 대해 추가 금속을 이용하는 IC(integrated circuit) 패키지 및 관련 제조 방법들
[0001] 본 출원은 2021년 9월 23일에 "INTEGRATED CIRCUIT (IC) PACKAGE EMPLOYING ADDED METAL FOR EMBEDDED METAL TRACES IN ETS-BASED SUBSTRATE FOR REDUCED SIGNAL PATH IMPEDANCE, AND RELATED FABRICATION METHODS,"라는 명칭으로 출원된 미국 특허 출원 제17/482,718호에 대한 우선권을 주장하며, 이 특허 출원은 전체가 인용에 의해 본원에 포함된다.
[0002] 본 개시내용의 분야는 IC(integrated circuit) 패키지들에 관한 것이며, 특히 IC 패키지 내 반도체 다이(들)로의 신호 라우팅을 지원하는 패키지 기판들의 설계 및 제조에 관한 것이다.
[0003] IC(integrated circuit)들은 전자 디바이스들의 초석이다. IC들은 "반도체 패키지" 또는 "칩 패키지"라고도 불리는 IC 패키지로 패키징된다. IC 패키지는 다이(들)에 대한 물리적 지지 및 전기적 인터페이스를 제공하기 위해 패키지 기판에 장착되고 전기적으로 커플링되는 IC(들)로서 하나 이상의 반도체 다이스("dies" 또는 "dice")를 포함한다. 패키지 기판은 다이(들) 사이에 전기적 인터페이스들을 제공하기 위해 인접한 금속화 층(metallization layer)들 사이에서 금속 인터커넥트들을 함께 커플링하는 수직 인터커넥트 액세스(vertical interconnect access, via)들을 갖는 금속 인터커넥트들(예를 들어, 금속 트레이스들, 금속 라인들)을 포함하는 하나 이상의 금속화 층들을 포함한다. 다이(들)는 패키지 기판의 상부 또는 외부 층에 노출된 금속 인터커넥트들에 전기적으로 인터페이싱되어 다이(들)를 패키지 기판의 금속 인터커넥트에 전기적으로 커플링시킨다. 패키지 기판은 IC 패키지를 회로 보드에 장착하여 다이(들)와 다른 회로부를 인터페이싱하기 위해 IC 패키지의 다이(들) 사이에 외부 인터페이스를 제공하도록 외부 금속 인터커넥트들(예를 들어, 솔더 범프들)에 커플링되는 외부 금속화 층을 포함한다. 패키지 기판은 다이(들)를 패키지 기판에 커플링하기 위한 더 높은 밀도의 범프/솔더 조인트들을 용이하게 하기 위해 다이에 인접한 매립 트레이스 기판(ETS)(또는 얇은 ETS 금속화 층을 포함함)을 포함할 수 있다.
[0004] 일부 IC 패키지들은 "하이브리드" IC 패키지들로 알려져 있으며, 이것은 서로 다른 목적들 또는 애플리케이션들을 위한 개개의 다이들을 갖는 다수의 다이 패키지들을 포함한다. 예를 들어, 하이브리드 IC 패키지는 통신 모뎀 또는 프로세서(시스템을 포함함)와 같은 애플리케이션 다이일 수 있다. 하이브리드 IC 패키지는 또한, 예를 들어, 애플리케이션 다이에 의한 데이터 저장 및 액세스를 지원하는 메모리를 제공하기 위한 하나 이상의 메모리 다이들을 포함할 수 있다. 다수의 다이들이 단일 다이 층에 배치될 수 있고 그리고 IC 패키지의 패키지 기판 상에서 수평 방향으로 서로 인접하게 배치될 수 있다. 다수의 다이들은 또한 패키지 내의 적층된 다이들 사이에 전기적 커넥션들을 제공하는 것을 지원하기 위해 이들 사이에 배치된 인터포저(interposer)를 갖는 전체 IC 패키지 내에서 서로의 상부에 적층되는 자신의 개개의 다이 패키지들에서 제공될 수 있다. 적층형 다이 패키지들은 패키지의 단면적을 줄이기 위해 바람직할 수 있다. 적층형 다이 IC 패키지에서는, 패키지 기판 상에 직접 지지된 제1 하부 다이가 다이 인터커넥트들을 통해 패키지 기판의 상부 금속화 층 내의 금속 인터커넥트들에 전기적으로 커플링된다. IC 패키지 내의 패키지 기판에 직접 인접하지 않는 다른 적층형 다이들은 와이어 본드들 및/또는 중간 인터포저들에 의해 패키지 기판에 전기적으로 커플링됨으로써 다수의 적층형 다이들 사이에 D2D(die-to-die) 커넥션들을 제공할 수 있다.
[0005] IC 패키지 내의 다이는 신호 성능(즉, 높은 시그널링 속도 및 낮은 신호 손실)이 의도된 동작에 중요한 고속 입/출력(HSIO) 회로들(예를 들어, DRAM(dynamic random access memory))을 포함할 수 있다. 예를 들어, IC 패키지 내의 다이가 메모리 다이인 경우, IC 패키지는 메모리 액세스 레이턴시를 완화시키기 위해 고속 메모리 액세스 시간들을 지원해야 할 수 있다. IC 패키지 내의 다이로 라우팅되는 신호들의 속도 및 손실은 신호 경로 길이에 비례하여 부정적인 영향을 받게 된다. IC 패키지의 다이와 패키지 라우팅 구조(들)(예를 들어, 패키지 기판, 인터포저) 사이의 신호 경로 길이를 줄이기 위해 인터페이스 회로부를 다이의 에지 근처에 배치하는 것이 유리할 수 있다. 예를 들어, 적층형 다이 IC 패키지에서는, 인터페이스 회로부가 다이 에지에 더 가깝게 위치하는 경우 인터포저가 다이와 정렬되어 더 짧은 신호 라우팅 경로들을 지원한다. 그러나, 인터페이스 회로부를 다이의 에지 근처에 배치하면, 인터페이스 회로부와 다이의 인터페이스 회로부에 커플링되는 다른 온-다이(on-die) 회로들 사이의 신호 경로 길이를 또한 증가시킬 수도 있다. 따라서, 다이 내의 신호 경로 길이들을 줄이기 위해 다이의 중심에 더 가까운 다이에 인터페이스 회로부를 배치하는 것이 더 "다이 친화적"일 수 있지만, 이로 인해 인터페이스 회로부와 IC 패키지의 라우팅 구조들 사이의 신호 경로들이 더 길어지게 되는 대가를 치르게 될 수 있다.
[0006] 본 명세서에 개시된 양상들은 감소된 신호 경로 임피던스를 위해 ETS 기반 기판의 매립 금속 트레이스들에 대해 추가 금속을 이용하는 IC(integrated circuit) 패키지들을 포함한다. 관련 제조 방법들이 또한 개시된다. 예시적인 양상들에서, 매립 금속 트레이스들을 포함하는 금속화 층인 ETS 금속화 층을 갖는 ETS 기반 패키지 기판을 포함하는 IC 패키지가 제공된다. ETS 금속화 층은 신호 라우팅을 위해 반도체 다이("die")를 패키지 기판에 전기적으로 커플링하기 위한 감소된 라인/간격 비율(L/S)로 더 높은 밀도의 범프/솔더 조인트들을 제공하는 것을 용이하게 한다. 매립 금속 트레이스들은 신호 라우팅을 위한 신호 라우팅 경로들을 제공하기 위해 패키지 기판의 다른 금속화 층들 내의 금속 인터커넥트들 및 다이에 전기적으로 커플링된 ETS 금속화 층에 형성된다. ETS 금속화 층에 의해 사용 가능하게 되는 감소된 L/S 비율은 패키지 기판의 다른 타입들의 금속화 층들에 형성된 다른 타입들의 금속 인터커넥트들에 비해 매립 금속 트레이스들의 금속 표면적을 감소시키며, 이에 따라 저항과 임피던스를 증가시킨다. 매립 금속 트레이스들을 포함하는 신호 라우팅 경로들은 또한, IC 패키지에서의 더 긴 길이의 신호 라우팅 경로들을 초래하는 다이 내 인터페이스 회로들의 보다 다이 친화적인 중심 배치로 인해 임피던스가 증가할 수 있다. 신호 라우팅 경로의 임피던스가 증가하면 시그널링 속도가 감소하고 신호 손실이 증가하여 신호 성능이 비례적으로 감소한다.
[0007] 다이의 회로부와 패키지 기판 사이의 신호 경로들에서의 임피던스 증가를 완화시키거나 또는 상쇄시키기 위해, 본 명세서에 개시된 예시적인 양상들은 패키지 기판의 ETS 금속화 층 내의 매립 금속 트레이스들에 커플링되는 추가 금속 인터커넥트들을 제공하는 것을 포함한다. 이러한 방식으로, 다이의 신호/그라운드 신호 경로들의 일부인, ETS 금속화 층의 매립 금속 트레이스들은, 금속 표면적이 증가하게 된다. 다이의 신호/그라운드 신호 경로들에 커플링되는 매립 금속 트레이스들의 금속 표면적을 증가시키면 이러한 신호/그라운드 신호 경로들의 커패시턴스가 증가한다. 신호/그라운드 신호 경로들의 커패시턴스를 증가시키면, 임피던스는 커패시턴스에 반비례하기 때문에, 신호/그라운드 신호 경로들의 임피던스가 감소한다. 임피던스의 증가를 완화시키기 위해 패키지 기판과 다이 오프셋 사이의 신호/그라운드 신호 경로들의 임피던스를 감소시키면 다이에 인터페이스 회로부를 더 "다이 친화적"으로 배치하는 것을 제공할 수 있다. 다이에 인터페이스 회로부를 "다이 친화적"으로 배치한다는 것은 일반적으로 인터페이스 회로부를 다이의 중심에 더 가깝게 배치하고, 다이의 에지들을 향해 덜 배치하여 인터페이스 회로부와 다른 온-다이 회로들 사이의 신호 경로 길이를 감소시키는 것을 의미한다.
[0008] 추가 금속 인터커넥트들은 추가 금속 인터커넥트들이 ETS 금속화 층과 다이 사이에 배치되도록, IC 패키지에서 수직 방향으로 매립 금속 트레이스들의 상부에 추가될 수 있다. 이렇게 하면 수평 방향으로 더 넓은 ETS 금속화 층 및 패키지 기판을 제공할 필요가 없으며 결과적으로 매립 금속 트레이스들의 증가된 금속 표면적을 수용하도록 IC 패키지 폭이 증가한다. 이 시나리오에서는, 일 예로서, 추가 금속 인터커넥트들이, 비제한적인 예로서, 패키지 기판을 제조할 때 수직 방향으로 ETS 금속화 층 상에 배치되는 솔더 레지스트 층(solder resist layer)과 같은 별도의 층에 추가될 수 있다. 솔더 레지스트 층의 비-에칭된 부분들은 제조의 일부로서 IC 패키지 내에 상주 상태로 남겨질 수 있으며, 이에 따라 솔더 레지스트 층에 금속 추가물들을 배치하는 것이 IC 패키지의 전체 높이 증가에 기여하지 않게 된다. 대안적으로, 금속 추가물들이 ETS 인터커넥트들 아래의 매립 금속 트레이스들에 커플링됨으로써 ETS 매립 금속 트레이스들이 여전히 ETS 금속화 층과 다이 사이의 금속 인터커넥트들을 형성하도록 할 수 있다. 이 시나리오에서는, 추가 금속 인터커넥트들이 매립 금속 트레이스들이 형성된 ETS 금속 층 아래의 ETS 금속화 층의 절연 층에 추가될 수 있고, 그리고/또는 패키지 기판의 인접한 하부 금속화 층 내의 금속 인터커넥트들에 매립 금속 트레이스들을 커플링하는 수직 인터커넥트 액세스(vertical interconnect access, via)들에 추가되거나 이를 대신할 수 있다. 이 예에서, 이러한 비아들은 단면적이 확장되어 매립 금속 트레이스들의 금속 표면적을 증가시킬 수 있다. 하나의 비제한적인 예로서, 매립 금속 트레이스를 위해 제공되는 추가 금속 인터커넥트들은 구리 도금과 같은 추가 금속 도금(metal plating)을 포함할 수 있다. 추가 금속 인터커넥트들은 또한, 매립 금속 트레이스들에 커플링되는, ETS 금속화 층에 인접한 층에 형성되는 추가 금속 트레이스들 또는 라인들일 수 있다.
[0009] 이와 관련하여, 하나의 예시적인 양상에서, IC 패키지가 제공된다. IC 패키지는 패키지 기판을 포함한다. 패키지 기판은 복수의 금속화 층들을 포함한다. 복수의 금속화 층들은 하나 이상의 제1 금속 인터커넥트들을 포함하는 제1 금속화 층 및 제2 금속화 층을 포함한다. 제2 금속화 층은 제2 금속 층 및 제2 금속 층에 매립된 하나 이상의 금속 트레이스들을 포함한다. 패키지 기판은 또한 제2 금속 층에 인접하게 배치된 제3 층을 포함하고, 제3 층은 하나 이상의 금속 트레이스들 중의 금속 트레이스에 각각 커플링된 하나 이상의 제3 금속 인터커넥트들을 포함한다.
[0010] 다른 예시적인 양상에서, IC 패키지를 제조하는 방법이 제공된다. 이 방법은 복수의 금속화 층들을 형성하는 것을 포함하는 패키지 기판을 형성하는 단계를 포함한다. 복수의 금속화 층들을 형성하는 것은, 하나 이상의 제1 금속 인터커넥트들을 포함하는 제1 금속화 층을 형성하고, 제2 금속화 층을 형성하는 것을 포함한다. 제2 금속화 층은 제2 금속 층 및 제2 금속 층에 매립된 하나 이상의 금속 트레이스들을 포함한다. 이 방법은 또한 하나 이상의 금속 트레이스들 각각을 하나 이상의 금속 인터커넥트들 중 제1 금속 인터커넥트에 커플링하는 단계를 포함한다. 이 방법은 또한 제2 금속 층에 인접하게 배치된 제3 층을 형성하는 단계를 포함하고, 제3 층은 하나 이상의 제3 금속 인터커넥트들을 포함한다. 이 방법은 또한 하나 이상의 금속 인터커넥트들 각각을 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계를 포함한다.
[0011] 도 1a 및 도 1b는, 패키지 기판과 다이 사이에 전기적 인터페이스를 제공하기 위해, 매립 트레이스 기판(ETS)을 포함하는 패키지 기판 상에 장착된 반도체 다이("die")를 포함하는 IC(integrated circuit) 패키지의 측면도들이다.
[0012] 도 2a는 IC 패키지의 상부, 우측 에지의 클로즈업 도면이다.
[0013] 도 2b는 도 2a의 IC 패키지의 평면도이다.
[0014] 도 3은, 다이와 패키지 기판 사이에 전기적 인터페이스를 제공하기 위해, 다이를 패키지 기판에 전기적으로 커플링하는 인터커넥트들을 제공하기 위한 매립 금속 트레이스들을 갖는 패키지 기판의 매립 트레이스 기판(ETS) 층의 측면도이며, 여기서 매립 금속 트레이스들의 금속 표면적을 증가시켜 그들의 커패시턴스를 증가시키고, 이에 따라, 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시키기 위해, 추가 금속 인터커넥트들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다.
[0015] 도 4는 매립 금속 트레이스들을 갖는 ETS 금속화 층을 포함하는 패키지 기판 상에 장착된 다이를 포함하는 예시적인 IC 패키지의 측면도이며, 여기서 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시키기 위해, 추가 금속 인터커넥트들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다.
[0016] 도 5a는 도 4의 IC 패키지를 포함하는 예시적인 IC 어셈블리의 측면도이다.
[0017] 도 5b는, ETS 금속화 층 및 ETS 금속화 층 상에 배치된 솔더 레지스트 층에 제공된 추가 금속 인터커넥트들을 포함하는, 도 4의 IC 패키지의 패키지 기판을 더 자세히 예시하는 측면도이다.
[0018] 도 6a는, 매립 금속 트레이스들에 커플링된 추가 금속 인터커넥트들을 포함하는, 도 3의 ETS 금속화 층 상에 배치되는 솔더 레지스트 층의 측면도이다.
[0019] 도 6b는 매립 금속 트레이스들에 커플링되는 금속 인터커넥트들을 포함하지 않는 ETS 금속화 층 상의 솔더 레지스트 층의 측면도이다.
[0020] 도 7은, 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시키기 위해, 하부의 ETS 금속화 층의 유전체 재료에 제공되고 매립 금속 트레이스들에 커플링되는 추가 금속 인터커넥트들의 대안적인 구조의 측면도이다.
[0021] 도 8은, 이로 제한되는 것은 아니지만 도 3-도 5b 및 도 7의 IC 패키지들 및 관련 구조들을 포함하는, 패키지 기판에 형성된 ETS 금속화 층을 포함하는 IC 패키지를 제조하는 예시적인 제조 프로세스를 예시하는 흐름도이며, 여기서 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시키기 위해 인터커넥트들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다.
[0022] 도 9a-도 9c는, 이로 제한되는 것은 아니지만 도 3a-도 5 및 도 7의 IC 패키지들 및 관련 구조들을 포함하는, 패키지 기판에 형성된 ETS 금속화 층을 포함하는 IC 패키지를 제조하는 다른 예시적인 제조 프로세스를 예시하는 흐름도이며, 여기서 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시키기 위해 인터커넥트들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다.
[0023] 도 10a-도 10g는 도 9a-도 9c의 제조 프로세스에 따른 IC 패키지 제조 동안의 예시적인 제조 스테이지들이다.
[0024] 도 11은 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시키기 위해 ETS 금속화 층의 매립 금속 트레이스들에 제공되고 커플링되는 인터커넥트들을 갖는 ETS 금속화 층을 각각 포함할 수 있는 다이 패키지들을 포함하는 예시적인 적층형 다이 IC 패키지의 측면도이다.
[0025] 도 12는, 이로 제한되는 것은 아니지만 도 3-도 5b 및 도 7 그리고 도 10a-도 11의 IC 패키지들을 포함하는 그리고 도 8-도 9c의 예시적인 제조 프로세스에 따른, 다이와 패키지 기판 사이에 전기적 인터페이스를 제공하기 위해 다이 및 패키지 기판에 커플링되는 매립 금속 트레이스들을 갖는 ETS 금속화 층을 포함하는 패키지 기판 상에 장착된 다이(들)를 포함하는 IC 패키지를 포함할 수 있는 컴포넌트들을 포함할 수 있는 예시적인 프로세서 기반 시스템의 블록도이며, 여기서 신호 경로들의 임피던스를 감소시키기 위해 인터커넥트들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다.
[0026] 도 13은, 이로 제한되는 것은 아니지만 도 3-도 5b 및 도 7 그리고 도 10a-도 11의 IC 패키지들을 포함하는 그리고 도 8-도 9c의 예시적인 제조 프로세스에 따른, 다이와 패키지 기판 사이에 전기적 인터페이스를 제공하기 위해 다이 및 패키지 기판에 커플링되는 매립 금속 트레이스들을 갖는 ETS 금속화 층을 포함하는 패키지 기판 상에 장착된 다이(들)를 포함하는 IC 패키지를 포함할 수 있는 RF(radio-frequency) 컴포넌트들을 포함하는 예시적인 무선 통신 디바이스의 블록도이며, 여기서 신호 경로들의 임피던스를 감소시키기 위해 인터커넥트들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다.
[0027] 이제 도시된 도면들을 참조로, 본 개시내용의 몇몇 예시적인 양상들이 설명된다. "예시적인"이라는 단어는, "예, 예증 또는 예시로서 기능하는" 것을 의미하는 것으로 본 명세서에서 사용된다. 본 명세서에서 "예시적인" 것으로 설명되는 임의의 양상은 반드시 다른 양상들에 비해 선호되거나 유리한 것으로 해석될 필요는 없다.
[0028] 본 명세서에 개시된 양상들은 감소된 신호 경로 임피던스를 위해 ETS 기반 기판의 매립 금속 트레이스들에 대해 추가 금속을 이용하는 IC(integrated circuit) 패키지들을 포함한다. 관련 제조 방법들이 또한 개시된다. 예시적인 양상들에서, ETS 금속화 층, 즉 매립 금속 트레이스들을 포함하는 금속화 층을 갖는 ETS 기반 패키지 기판을 포함하는 IC 패키지가 제공된다. ETS 금속화 층은 신호 라우팅을 위해 반도체 다이("die")를 패키지 기판에 전기적으로 커플링하기 위한 라인/간격 비율(L/S)이 감소된 더 높은 밀도의 범프/솔더 조인트들을 제공하는 것을 용이하게 한다. 금속 매립 트레이스들은 신호 라우팅을 위한 신호 라우팅 경로들을 제공하기 위해 패키지 기판의 다른 금속화 층들 내의 금속 인터커넥트들 및 다이에 전기적으로 커플링된 ETS 금속화 층에 형성된다. ETS 금속화 층에 의해 사용 가능하게 되는 감소된 L/S 비율은 패키지 기판의 다른 타입들의 금속화 층들에 형성된 다른 타입들의 금속 인터커넥트들에 비해 매립 금속 트레이스들의 금속 표면적을 감소시키며, 이에 따라 저항과 임피던스를 증가시킨다. 매립 금속 트레이스들을 포함하는 신호 라우팅 경로들은 또한, IC 패키지에서의 더 긴 길이의 신호 라우팅 경로들을 초래하는 다이 내 인터페이스 회로들의 보다 다이 친화적인 중심 배치로 인해 임피던스가 증가할 수 있다. 신호 라우팅 경로의 임피던스가 증가하면 시그널링 속도가 감소하고 신호 손실이 증가하여 신호 성능이 비례적으로 감소한다.
[0029] 다이의 회로부와 패키지 기판 사이의 신호 경로들에서의 임피던스의 증가를 완화시키거나 또는 상쇄시키기 위해, 본 명세서에 개시된 예시적인 양상들은 패키지 기판의 ETS 금속화 층 내의 매립 금속 트레이스들에 커플링되는 추가 금속 인터커넥트들을 제공하는 것을 포함한다. 이러한 방식으로, 다이의 신호/그라운드 신호 경로들의 일부인, ETS 금속화 층의 매립 금속 트레이스들은, 금속 표면적이 증가하게 된다. 다이의 신호/그라운드 신호 경로들에 커플링되는 매립 금속 트레이스들의 금속 표면적을 증가시키면 이러한 신호/그라운드 신호 경로들의 커패시턴스가 증가한다. 신호/그라운드 신호 경로들의 커패시턴스를 증가시키면, 임피던스는 커패시턴스에 반비례하기 때문에, 신호/그라운드 신호 경로들의 임피던스가 감소한다. 임피던스의 증가를 완화시키기 위해 패키지 기판과 다이 오프셋 사이의 신호/그라운드 신호 경로들의 임피던스를 감소시키면 다이에 인터페이스 회로부를 더 "다이 친화적(Die friendly)"으로 배치하는 것을 제공할 수 있다. 다이에 인터페이스 회로부를 "다이 친화적"으로 배치한다는 것은 일반적으로 인터페이스 회로부를 다이의 중심에 더 가깝게 배치하고, 다이의 에지들을 향해 덜 배치하여 인터페이스 회로부와 다른 온-다이 회로들 사이의 신호 경로 길이를 감소시키는 것을 의미한다.
[0030] 추가 금속 인터커넥트들은 추가 금속 인터커넥트들이 ETS 금속화 층과 다이 사이에 배치되도록, IC 패키지에서 수직 방향으로 매립 금속 트레이스들의 상부에 추가될 수 있다. 이렇게 하면 수평 방향으로 더 넓은 ETS 금속화 층 및 패키지 기판을 제공할 필요가 없으며 결과적으로 매립 금속 트레이스들의 증가된 금속 표면적을 수용하도록 IC 패키지 폭이 증가한다. 이 시나리오에서는, 일 예로서, 추가 금속 인터커넥트들이, 비제한적인 예로서, 패키지 기판을 제조할 때 수직 방향으로 ETS 금속화 층 상에 배치되는 솔더 레지스트 층과 같은 별도의 층에 추가될 수 있다. 솔더 레지스트 층의 비-에칭된 부분들은 제조의 일부로서 IC 패키지 내에 상주 상태로 남겨질 수 있으며, 이에 따라 솔더 레지스트 층에 금속 추가물들을 배치하는 것이 IC 패키지의 전체 높이 증가에 기여하지 않게 된다. 대안적으로, 금속 추가물들이 ETS 인터커넥트들 아래의 매립 금속 트레이스들에 커플링됨으로써 ETS 매립 금속 트레이스들이 여전히 ETS 금속화 층과 다이 사이의 금속 인터커넥트들을 형성하도록 할 수 있다. 이 시나리오에서는, 추가 금속 인터커넥트들이 매립 금속 트레이스들이 형성된 ETS 금속 층 아래의 ETS 금속화 층의 절연 층에 추가될 수 있고, 그리고/또는 패키지 기판의 인접한 하부 금속화 층 내의 금속 인터커넥트들에 매립 금속 트레이스들을 커플링하는 수직 인터커넥트 액세스(vertical interconnect access, via)들에 추가되거나 이를 대신할 수 있다. 이 예에서, 이러한 비아들은 단면적이 확장되어 매립 금속 트레이스들의 금속 표면적을 증가시킬 수 있다. 하나의 비제한적인 예로서, 매립 금속 트레이스를 위해 제공되는 추가 금속 인터커넥트들은 구리 도금과 같은 추가 금속 도금을 포함할 수 있다. 추가 금속 인터커넥트들은 또한, 매립 금속 트레이스들에 커플링되는, ETS 금속화 층에 인접한 층에 형성되는 추가 금속 트레이스들 또는 라인들일 수 있다.
[0031] 도 3에서 시작하는 감소된 신호 경로 임피던스를 위해 패키지 기판의 ETS 금속화 층 내의 매립 금속 트레이스들에 대해 추가 금속 인터커넥트들을 이용하는 IC 패키지들의 예들을 논의하기 전에, 인터커넥트들 없이 매립 금속 트레이스들을 포함하는 ETS 금속화 층을 갖는 패키지 기판을 이용하는 IC 패키지가 아래의 도 1a-도 2b에서 먼저 설명되어 있다.
[0032] 이와 관련하여, 도 1a는 솔더 볼들과 같은 솔더 인터커넥트들(106)을 사용하여 인쇄 회로 보드(PCB)(104)에 장착되는 IC 패키지(102)를 포함하는 IC 어셈블리(100)의 단면의 개략적인 측면도를 예시한다. IC 패키지(102)는 다이 대 다이 접합 및/또는 언더필 접착제를 통해 패키지 기판(110)에 장착되는 반도체 다이(108)("IC 다이(108)" 또는 "다이(108)"로도 지칭됨)를 포함한다. 솔더 인터커넥트들(106)은 패키지 기판(110)의 금속 인터커넥션들에 커플링되어 IC 패키지(102)가 PCB(104)에 장착될 때 다이(108)에 대한 전기적 인터페이스를 제공한다.
[0033] 도 1a 및 도 1b에 또한 도시된 바와 같이, 패키지 기판(110)은 매립 금속 인터커넥트들(116, 116(1)-116(3))(예를 들어, 금속 트레이스들, 금속 라인들)을 포함하는 유전체 재료로 구성된 복수의 절연 층들(114, 114(1)-114(3))을 포함한다. 도 1b에 도시된 바와 같이, 패키지 기판(110)은 절연 층들(114(1)-114(3))에 있는 유전체 재료를 이용하여 휘어짐(warpage) 및 손상을 감소시키거나 방지한다. 각각의 절연 층들(114(1)-114(3))은 금속 인터커넥트들(116(1)-116(3))을 제공하기 위한 패터닝된 금속 층 및 비아들을 포함한다. 패키지 기판(110)은 제1 솔더 레지스트 층(118) 및 제2 솔더 레지스트 층(120)을 포함한다. 도 1a에 도시된 바와 같이, 솔더 인터커넥트들(106)은 금속 인터커넥트들(116(3))에 커플링되는 제1 솔더 레지스트 층(118)의 개구들에 형성된다. 도 1b에 도시된 바와 같이, ETS 금속화 층(112)의 복수의 매립 금속 트레이스들(122)은 패키지 기판(110)에 전기적 신호 라우팅을 제공하기 위해 상부 절연 층(114(1))의 금속 인터커넥트들(116(1))에 커플링된다. ETS 금속화 층(112)은 패키지 기판(110)의 금속화 층이다. 도 1a에 도시된 바와 같이, 융기된 금속 인터커넥트들(124)(예를 들어, 인터커넥트 솔더/금속 범프들)은 ETS 금속화 층(112)에 매립된 매립 금속 트레이스들(122)과 접촉하게 형성된다. 다이(108)의 활성 표면(128) 상에 배치된 다이 인터커넥트들(126)(예를 들어, 인터커넥트 범프들)은 패키지 기판(110)의 매립 금속 트레이스들(122)에 커플링되는 융기된 금속 인터커넥트들(124)에 커플링되어, 다이(108)와 패키지 기판(110) 사이의 전기적 커플링을 제공한다.
[0034] 도 2a 및 도 2b는 도 1a 및 도 1b의 IC 패키지(102)의 평면도들이다. 도 2a는 도 2b에 도시된 IC 패키지(102)의 상부 우측 에지의 클로즈업 도면이다. 도 2a 및 도 2b에 도시된 바와 같이, 금속 트레이스들(202)은 다이 인터커넥트들(126)을 통해 다이(108)에 커플링되는 융기된 금속 인터커넥트들(124)로부터, 패키지 기판(110) 상의 커넥션들(204)로 라우팅된다. 예를 들어, 금속 트레이스들(202)은 고속 입/출력(I/O)(HSIO) 회로와 같은 금속 트레이스들(202)에 커플링된 고속 I/O 신호 경로들일 수 있으며, 이것은 실리콘 및 관련 비용들을 절약하기 위해 더 "다이 친화적"으로 되도록 다이(108)에 통합된다.
[0035] 그러나, 다이 크기가 커짐에 따라, 다이에 대한 신호 경로 길이도 또한 증가하게 된다. 시그널링 속도 및 신호 손실은 금속 트레이스들(202)의 신호 경로 길이들에 비례하여 다이(108)에서 각각 감소 및 증가한다. 신호 성능(즉, 높은 시그널링 속도 및 낮은 신호 손실)은 인터페이스 회로부의 의도된 동작에 중요할 수 있다. 예를 들어, IC 패키지(102) 내의 다이(108)가 메모리 다이인 경우, IC 패키지(102)는 메모리 액세스 레이턴시를 완화시키기 위해 고속 메모리 액세스 시간들을 지원할 필요가 있을 수 있다. 금속 트레이스들(202)에서 신호 경로 길이가 더 길어지게 되면 임피던스가 증가하고, 이로 인해 시그널링 속도 및 신호 손실을 감소시키게 된다. 예를 들어, 다이(108) 내의 인터페이스 회로부는 인터페이스 신호들에 대해 50 옴의 목표 임피던스를 가질 수 있다. 금속 트레이스들(202)은, 다이(108) 내의 인터페이스 회로부가 도 2a 및 도 2b에서 다이(108)의 우측 에지(206)에 더 가깝게 위치했다면, 그렇지 않았을 경우보다 길이가 더 길다. 다이(108)와 패키지 기판(110) 사이의 금속 트레이스들(202)의 신호 경로 길이를 감소시키기 위해 다이(108)의 에지(예를 들어, 우측 에지(206)) 근처의 다이(108) 내에 인터페이스 회로부를 배치하는 것이 유리할 수 있다. 그러나, 다이(108)의 에지(206) 근처에 인터페이스 회로부를 배치하면, 인터페이스 회로부와 다이(108)의 인터페이스 회로부에 커플링되는 다이(108)의 다른 온-다이-회로들 사이의 금속 트레이스들(202)의 신호 경로 길이를 또한 증가시킬 수 있다. 따라서, 다이 내의 금속 트레이스들의 신호 경로 길이들을 감소시키기 위해 다이(108)의 중심에 더 가까운 다이(108)에 인터페이스 회로부를 배치하는 것이 더 "다이 친화적"일 수 있지만, 이로 인해 인터페이스 회로부와 패키지 기판(110) 사이의 금속 트레이스들(202)의 신호 경로들이 더 길어지게 되는 대가를 치르게 될 수 있다.
[0036] 이와 관련하여, 시그널링 속도의 감소 및 신호 손실의 증가를 유발할 수 있는 다이의 회로부와 ETS 기반 패키지 기판 사이의 더 긴 신호 경로들에서의 임피던스의 증가를 완화시키거나 또는 상쇄시키기 위해, 임피던스의 증가를 감소시키거나 또는 상쇄시키도록 패키지 기판의 ETS 금속화 층 내의 매립 금속 트레이스들에 커플링되는 금속 인터커넥트들이 제공될 수 있다. 이는 다이에 인터페이스 회로부를 보다 유연하게 배치하게 허용할 수 있다. 예를 들어, 인터페이스 회로부는 보다 다이 친화적인 배치를 위해 다이의 중심을 향해 보다 쉽게 배치될 수 있으며, 동시에 패키지 기판에 대한 더 긴 신호 경로 길이들을 유발하는 신호 경로들의 임피던스 증가를 감소시키거나 그리고/또는 상쇄시킬 수 있다.
[0037] 이와 관련하여, 도 3은 패키지 기판(300)에 다이를 전기적으로 커플링하는 인터커넥트들을 제공하기 위한 매립 금속 트레이스들(304(1), 304(2))을 갖는 ETS 금속화 층(302)을 포함하는 패키지 기판(300)의 일부의 측면도이다. 이하에서 논의되는 바와 같이, ETS 금속화 층(302)은 패키지 기판(300)의 금속화 층이다. ETS 금속화 층(302)은 절연 층(312)에 인접하게 배치되는 ETS 금속 층(310)을 포함한다. ETS 금속 층(310)은 유전체 재료 내에 매립된 매립 금속 트레이스들(304(1), 304(2))을 포함한다. 예를 들어, 매립 금속 트레이스(304(1))를 포함하는 신호 경로는 커플링된 다이의 I/O 신호 경로/노드일 수 있고, 매립 금속 트레이스(304(2))를 포함하는 신호 경로는 커플링된 다이의 그라운드 플레인/노드일 수 있다. 도 3에는 단지 2개의 매립 금속 트레이스들(304(1), 304(2))만이 예시적 목적으로 도시되어 있지만, ETS 금속화 층은 일반적으로 더 많은 매립 금속 트레이스들을 갖는다는 것에 유의해야 한다. 매립 금속 트레이스들(304(1), 304(2))은 예들로서, 금속 트레이스들, 금속 라인들, 금속 포스트들, 금속 필라들, 수직 인터커넥트 액세스(via)들일 수 있다. 이하에서 보다 상세하게 논의되는 바와 같이, 이 예에서는, 추가 금속 인터커넥트들(308(1), 308(2))의 형태로 금속 재료의 추가 금속(306(1), 306(2))이 추가적으로 제공되어, ETS 금속 층(310) 내에 배치된 매립 금속 트레이스들(304(1), 304(2))과 접촉하게 배치된다. ETS 금속 층(310)은 ETS 금속화 층(302)의 금속 층이다. 금속 인터커넥트들(308(1), 308(2))은 예를 들어 구리와 같은 금속 재료로 이루어진다. 금속 인터커넥트들(308(1), 308(2))은 금속 트레이스들, 금속 라인들, 금속 블록들 등의 형태로 제공될 수 있다. 금속 인터커넥트들(308(1), 308(2))은 일 예로서, ETS 금속 층(310)의 매립 금속 트레이스들(304(1), 304(2) 위에 수직 방향(Z축 방향)으로 배치되는 패터닝된 개구들에 금속 재료를 배치함으로써 형성될 수 있다. ETS 금속화 층(302)은 매립 금속 트레이스들(304(1), 304(1))이 형성되는 ETS 금속 층(310)을 포함한다. ETS 금속 층(310)은 유전체 재료로 구성되는 절연 층(312) 상에 배치된다. ETS 금속 층(310)은 절연 층(312)의 일부로서 제조시에 시작되었을 수도 있지만, 매립 금속 트레이스들(304(1), 304(2))이 형성되는 절연 층(312)의 부분에서는 ETS 금속 층(310)으로 지정된다.
[0038] 금속 인터커넥트들(308(1), 308(2))은 금속 인터커넥트들(308(1), 308(2))이 제공되지 않았을 경우와 비교하여 매립 금속 트레이스들(304(1), 304(2))을 포함하는 신호 경로들의 임피던스를 감소시킨다. 금속 인터커넥트들(308(1), 308(2))을 제공하면 매립 금속 트레이스들(304(1), 304(2))의 금속 표면적을 증가시키고, 이는 결국 매립 금속 트레이스들(304(1), 304(4))의 커패시턴스를 증가시키기 때문에, 매립 금속 트레이스들(304(1), 304(2))의 임피던스가 감소하게 된다. 임피던스는 커패시턴스에 반비례한다. 매립 금속 트레이스들(304(1), 304(4))의 커패시턴스는 금속 인터커넥트들(308(1), 308(2))이 매립 금속 트레이스들(304(1), 304(2))의 금속 표면적을 증가시키는 것에 의해 증가하게 되는데, 그 이유는 매립 금속 트레이스들(304(1), 304(2))의 커패시턴스는 조합된 매립 금속 트레이스들(304(1), 304(2))과 금속 인터커넥트들(308(1), 308(2))의 금속의 표면적 'A'에 비례하기 때문이다. 조합된 매립 금속 트레이스들(304(1), 304(4))과 금속 인터커넥트들(308(1), 308(2))의 커패시턴스 'C'는 C = εA/d1이며, 여기서 'A'는 금속 표면적이고, 'd1'은 도 3에 도시된 바와 같이 매립 금속 트레이스들(304(1), 304(2)) 사이의 거리이다.
[0039] 매립 금속 트레이스들(304(1), 304(2))의 커패시턴스가, 매립 금속 트레이스들(304(1), 304(2))이 병렬 플레이트 커패시터로서 작용하기 때문에, 매립 금속 트레이스들(304(1), 304(2)) 사이의 거리(d1)(간격 S)를 감소시키는 것에 의해 또한 증가될 수 있음에 유의해야 한다. 그러나, 매립 금속 트레이스들(304(1), 304(2)) 사이의 거리(d1)를 감소시키는 것이 바람직하지 않을 수도 있는데, 그 이유는 거리(d1)가 패키지 기판(300)을 제조하는데 사용되는 제조 프로세스들 및 기술에 의해 제어되기 때문이다. 제조 프로세스들은 매립 금속 트레이스들(304(1), 304(2))과 같은, 인접한 금속 라인들 사이의 최소 라인/간격 비율(L/S)(예를 들어, 5.0 마이크로미터(㎛)/5.0 ㎛)에 따라 최소 거리 또는 피치를 제어하는 제한 사항들의 적용을 받는다. 이러한 매립 금속 트레이스들(304(1), 304(2)) 사이의 거리(d1) 제한은 또한 매립 금속 트레이스들(304(1), 304(2)) 사이의 단락을 피하기 위한 제조 프로세스의 배치 및 정렬 공차들의 함수이다.
[0040] 또한, 도 3의 예시적인 패키지 기판(300) 및 ETS 금속화 층(302)에서는, 금속 인터커넥트들(308(1), 308(2))이 패키지 기판(300)의 수직 방향(Z축 방향)으로 ETS 금속 층(310)의 매립 금속 트레이스들(304(1), 304(1)) 상부에 배치될 수 있다. 이것은 ETS 금속화 층(302)에서 수평 방향들(X축 및/또는 Y축 방향들)로 매립 금속 트레이스들(304(1), 304(2))의 폭(W1, W2)(라인 폭(L))을 증가시키는 것과는 반대된다. ETS 금속화 층(302)에서 수평 방향들(X축 및/또는 Y축 방향들)로 매립 금속 트레이스들(304(1), 304(2))의 라인 폭(L)을 증가시면 패키지 기판(300)의 전체 폭을 증가시킬 수 있으며, 그 결과 IC 패키지 폭이 바람직하지 않은 방식으로 증가할 수 있다. 이 예에서는 수직 방향(Z축 방향)으로 매립 금속 트레이스들(304(1), 304(2))에 인접하게 금속 인터커넥트들(308(1), 308(2))을 배치함으로써, ETS 금속화 층(302) 및 패키지 기판(300)의 폭 증가를 피할 수 있다. 그러나, 수직 방향(Z축 방향)으로 매립 금속 트레이스들(304(1), 304(2))에 인접하게 금속 인터커넥트들(308(1), 308(2))을 배치하면 패키지 기판(300)의 높이를 증가시킬 수 있으며, 이에 따라 패키지 기판(300)을 포함하는 IC 패키지의 전체 높이가 증가할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 매립 금속 트레이스들(304(1), 304(2)) 상에 배치된 금속 인터커넥트들(308(1), 308(2))의 전체 높이(H1)는 금속 인터커넥트들(308(1), 308(2))이 내부에 배치되는 매립 금속 트레이스들(304(1), 304(2))의 각 개개의 높이들(H2, H3)의 조합이다.
[0041] 이 예에서는, 패키지 기판 및 패키지 기판(300)이 제공되는 IC 패키지의 전체 높이의 증가를 방지하거나 완화시키기 위해, 금속 인터커넥트들(308(1), 308(2))이 ETS 금속 층(310) 외부의 다른층으로서 솔더 레지스트 층(314) 내에 배치된다. 금속 인터커넥트들(308(1), 308(2))은 예들로서, 매립 금속 트레이스들(304(1), 304(2))에 추가하는 별도의 금속 구조들 또는 금속 도금으로서 매립 금속 트레이스들(304(1), 304(2))에 인접한 패터닝된 개구들에 형성될 수 있다. 그 후에, 솔더 레지스트 층(314)이 금속 인터커넥트들(308(1), 308(2)) 위에 배치되어 금속 인터커넥트들(308(1), 308(2))을 소모할 수 있다. 솔더 레지스트 층(314)은 솔더 레지스트 층(314)이 금속 인터커넥트들(308(1), 308(2))의 상부 금속 인터커넥트들 표면들(315(1), 315(2))까지 연마 또는 연삭되기 전에 금속 인터커넥트들(308(1), 308(2)) 위에 배치되는 것으로서 제조 스테이지의 도 3에 도시되어 있다. 솔더 레지스트 층(314)은 패키지 기판(300)의 제조 동안 매립 금속 트레이스들(304(1), 304(2))의 산화를 방지하기 위해 ETS 금속화 층(302) 내의 금속 트레이스들 위에 배치되는 폴리머 재료와 같은 유전체 재료의 얇은 층이다. 솔더 레지스트 층(314)은 패터닝 및 에칭되어 ETS 금속화 층(302) 내의 금속 트레이스들 위에 개구들을 형성함으로써 다이 인터커넥트들 또는 다른 I/O 인터커넥트들에 대한 인터커넥션을 위해 매립 금속 트레이스들(304(1), 304(2))을 노출시킨다. 예를 들어, 매립 금속 트레이스들(304(1), 304(2))은 IC 패키지의 다른 기판에 대한 다이의 측면들로 연장되는 I/O 인터커넥트들에 커플링될 수 있다. 매립 금속 트레이스들(304(1), 304(2))은 다이로부터 연장되는 다이 인터커넥트들에 커플링될 수 있다. 솔더 레지스트 층(314)의 비-에칭된 부분은 다이와 패키지 기판(300) 사이의 IC 패키지에 상주하는 상태로 남아 있으며, 이에 따라 이 예에서는 금속 인터커넥트들(308(1), 308(2))을 솔더 레지스트 층(314)에 배치하는 것이 패키지 기판(300) 및 패키지 기판(300)이 포함되는 IC 패키지 높이의 전체적 증가에 기여하지 않게 된다.
[0042] 도 3을 계속 참조하면, ETS 금속 층(310)은 ETS 금속 층 외부 표면(316) 및 ETS 금속 층 내부 표면(318)을 갖는다. 이 예에서는, ETS 금속 층 외부 표면(316)이 수직 방향(Z축 방향)으로 ETS 금속 층 내부 표면(318)의 위에 배치된다. 매립 금속 트레이스들(304(1), 304(2))은 ETS 금속 층 외부 표면(316)과 ETS 금속 층 내부 표면(318) 사이에서 수직 방향(Z축 방향)으로 연장된다. ETS 금속 층 내부 표면(318)은 ETS 금속 층(310)이 패키지 기판 상에 배치되는 경우(예를 들어, 이하에서 논의되는 도 4에 도시된 바와 같이) 패키지 기판의 금속화 층에 인접하게 된다. 이 예에서는, 솔더 레지스트 층(314)이 ETS 금속 층 외부 표면(316)에 인접하게 배치된다. 금속 인터커넥트들(308(1), 308(2))은 ETS 금속 층 외부 표면(316)에 인접한 솔더 레지스트 층(314) 내에 배치된다. 매립 금속 트레이스들(304(1), 304(2))은 각각 솔더 레지스트 층(314)의 금속 인터커넥트들(308(1), 308(2))과 접촉하는 개개의 제1, 상부 매립 금속 트레이스 표면(320(1), 320(2))을 갖는다. 금속 인터커넥트들(308(1), 308(2))의 제1, 하부 금속 인터커넥트 표면들(322(1), 322(2))은 ETS 금속화 층(302)의 솔더 레지스트 층 내부 표면(324)으로 연장되어, 매립 금속 트레이스들(304(1), 304(2))의 제1, 상부 매립 금속 트레이스 표면(320(1), 320(2))과 접촉한다. 매립 금속 트레이스들(304(1), 304(4))의 제2, 하부 매립 금속 트레이스 표면들(326(1), 326(2))은 ETS 금속화 층(302)의 절연 층(312) 내로 연장된다.
[0043] 도 3의 ETS 금속화 층(302)이 IC 패키지의 패키지 기판에 제공됨으로써 다이와 패키지 기판 사이에 전기적 인터페이스를 제공할 수 있다. 이와 관련하여, 도 4는 패키지 기판(300) 상에 장착된 다이(402)를 포함하는 예시적인 IC 패키지(400)의 측면도이다. ETS 금속화 층(302)은 패키지 기판(300)의 기판(404) 상에 인접하게 배치된다. 이 예에서는, 패키지 기판(300)의 기판(404)이 코어 기판(core substrate)(408) 상에 배치된 제1, 상부 금속화 층(406)을 포함한다. 코어 기판(408)은 추가적인 제2, 하부 금속화 층(410) 상에 배치된다. 제1, 상부 금속화 층(406)은 다이(402)로부터 ETS 금속화 층(302)을 거쳐 코어 기판(408)으로의 신호 라우팅을 위한 전기적 인터페이스를 제공한다. 다이(402)는 IC 패키지(400)의 인터커넥트 구조체와 ETS 금속화 층(302)의 매립 금속 트레이스들(304) 사이에 커플링된 인터커넥트들(412)(예를 들어, 융기된 인터커넥트 범프들)을 통해 ETS 금속화 층(302)에 전기적으로 커플링된다. 인터커넥트들(412)은 다이(402)에 커플링되는 다이 인터커넥트들(412(1))(예를 들어, 융기된 인터커넥트 범프들)일 수 있거나 또는 IC 패키지(400)의 I/O 신호 경로들에 있는 I/O 인터커넥트들(412(2))(예를 들어 인터커넥트 범프들)일 수 있다는 점에 유의해야 한다. 이 예에서는, 도 3과 관련하여 위에서 논의한 바와 같이, 인터커넥트들(412)이, ETS 금속화 층(302)의 매립 금속 트레이스들(304)에 커플링된, 솔더 레지스트 층(314)의 금속 인터커넥트들(308)에 커플링된다. 이는, 다이(402)로부터, 인터커넥트들(412) 및 매립 금속 트레이스들(304)을 통해 패키지 기판(300)까지의 신호 경로들의 임피던스를 감소시킨다. 코어 기판(408)은 또한 IC 패키지(400)에 대한 추가적인 기계적 지지를 제공하며, 그리고 제1, 상부 금속화 층(406)과 제2, 하부 금속화 층들(410) 사이에 전기적 인터페이스를 제공한다. 외부 솔더 인터커넥트들(414)이 제2, 하부 금속화 층들(410)에 전기적으로 커플링됨으로써 패키지 기판(300)을 통한 IC 패키지(400) 및 자신의 다이(402)에 대한 외부의 전기적 인터페이스를 제공한다.
[0044] 도 4의 IC 패키지(400) 및 솔더 레지스트 층(314)의 금속 인터커넥트들(308)에 커플링되는 매립 금속 트레이스들(304)을 갖는 ETS 금속화 층(302)을 포함하는 자신의 패키지 기판(300)의 추가적인 예시적 세부 사항을 예시하기 위해, 도 5a 및 도 5b가 제공된다. 도 5a는 도 4의 IC 패키지(400)를 포함하는 예시적인 IC 어셈블리(500)의 측면도이다. 도 5b는 패키지 기판(300), ETS 금속화 층(302), 및 솔더 레지스트 층(314)에 제공되어 ETS 금속화 층(302)의 매립 금속 트레이스(304)에 커플링되는 금속 인터커넥트들(308)을 보다 상세하게 예시하는 IC 패키지(400) 내 패키지 기판(300)의 보다 상세한 측면도이다.
[0045] 도 5a에 도시된 바와 같이, IC 어셈블리(500)는 기판(404) 상에 인접하게 배치된 ETS 금속화 층(302)을 포함하는 패키지 기판(300)을 이용하는 IC 패키지(400)를 포함한다. 이 예에서는, 기판(404)이 아래에서 논의되는 코어 기판(408)을 포함하는 코어드 기판(cored substrate)이지만, 기판(404)은 또한 코어리스 기판(coreless substrate)으로서 제공될 수도 있다. 아래에서 보다 상세하게 논의되는 바와 같이, 패키지 기판(300)은 다이(402)를 패키지 기판(300)에 커플링하기 위한 범프/솔더 조인트들을 제공하기 위해 더 높은 밀도의 인터커넥트들을 제공하는 것을 용이하게 하기 위해 ETS 금속화 층(302)을 포함한다. ETS 금속화 층(302)은 신호 라우팅을 위해 유전체 재료에 매립된 금속 트레이스들을 포함하는 코어리스 구조이다. ETS 금속화 층(302)은 다이(402)를 패키지 기판(300)에 커플링하기 위한 인터커넥트들(412)(예를 들어, 범프들/솔더 조인트들)에 커플링되는 매립 금속 트레이스들(304)을 포함한다. ETS 금속화 층(302)에 다이 커넥션들을 위한 매립 금속 트레이스들(304)을 제공하면 코어드 기판 내의 인터커넥트들을 통해 감소된 라인-간격 비율(L/S)(예를 들어, 5.0 마이크로미터(㎛)/5.0 ㎛ 이하)을 갖는 매립 금속 트레이스들(304)을 용이하게 할 수 있다. 이것은 ETS 금속화 층(302) 내의 매립 금속 트레이스들(304)을 통해 다이(402) 사이에서 이루어지는, 인터커넥트들(412)을 통한, 패키지 기판(300)으로의 더 높은 밀도의 커넥션을 가능하게 하는 더 높은 다이 인터커넥트 밀도 IC 패키지 애플리케이션들에 유용할 수 있다. 또한 도 5a에 도시된 바와 같이, 솔더 레지스트 층(314)의 금속 인터커넥트들(308)이 ETS 금속화 층(302)의 ETS 금속 층 외부 표면(316)에 인접하게 배치되어, 매립 금속 트레이스(304)에 커플링된다. 인터커넥트들(412)이 금속 인터커넥트들(308)에 커플링됨으로써 다이(402)를 ETS 금속화 층(302) 및 패키지 기판(300)에 커플링한다.
[0046] 도 5a를 계속 참조하면, IC 패키지(400)는 PCB(416) 상에 장착되어 IC 어셈블리(500)를 형성한다. 패키지 기판(300)에 더 많은 강성을 제공하여 휘어짐을 감소시키거나 방지하기 위해, 패키지 기판(300)은 코어 기판(408)을 포함한다. 외부 솔더 인터커넥트들(414)(예를 들어, 솔더 볼들)이 제1 및 제2 금속화 층들(406, 410) 사이에 배치되는 코어 기판(408)의 제1, 하부 표면(418) 상에 형성된다. 코어 기판(408)은 휘어짐을 방지하거나 감소시키기 위해 일반적으로 더 두꺼우며 단단한 유전체 재료로 이루어지는 코어 영역을 포함하는 기판이다. 코어 기판(408)은 도 5a에서 Z축 방향으로 제1 금속화 층들(406) 및 ETS 금속화 층(302)의 아래에 배치된다. ETS 금속화 층(302)은 제1 금속화 층들(406) 상에 장착된다.
[0047] 도 5a의 IC 패키지(400) 내의 패키지 기판(300)의 추가적인 예시적 세부사항이 도 5b의 패키지 기판(300)의 측면도에 도시되어 있다. 도 5b를 참조하면, 기판(404)은 수직 방향(Z축 방향)으로 코어 기판(408)의 아래에 제2 금속화 층들(410(1)-410(3))을 포함하는 제2 금속화 층들(410)을 포함한다. 제2 금속화 층들(410(1)-410(3) 각각은 전기적 신호 라우팅을 제공하기 위한 하나 이상의 금속 기판 인터커넥트들(420)(예를 들어, 예컨대, 금속 트레이스들, 금속 라인들, 금속 포스트, 금속 필라들, 수직 인터커넥트 액세스(via)들)을 포함한다. 하부 금속화 층(410(3))은 하부 금속화 층(410(3)) 내의 금속 기판 인터커넥트들(420)과 관련하여 도 5a의 솔더 인터커넥트들(414)을 형성하는 개구들(422)을 포함한다. 기판(404)은 또한 코어 기판(408)을 통해 전기적 신호 라우팅을 제공하기 위해 금속 필라들(424)을 포함하는 코어 기판(408)을 포함한다. 금속 필라들(424)은 제2 금속화 층들(410(1)-410(3)) 내의 금속 기판 인터커넥트들(420)에 커플링됨으로써, 도 5a의 외부 솔더 인터커넥트들(414)로부터 코어 기판(408)으로의 전기적 신호 라우팅을 제공한다. 기판(404)은 또한 도 5b에서 수직 방향(Z축 방향)으로 코어 기판(408) 위에 배치되는 금속화 층들(406(1)-406(3))을 포함하고, 이들 각각은 금속화 층들(406(1)-406(3))을 통해 전기적 신호 라우팅을 제공하기 위해 하나 이상의 기판 금속 인터커넥트들(426)을 포함한다. 기판 금속 인터커넥트들(426)은 코어 기판(408)의 금속 필라들(424)에 커플링됨으로써, 도 5a에 도시된 솔더 인터커넥트들(414)에 전기적 신호 라우팅을 제공한다.
[0048] 도 5b를 계속적으로 참조하면, 패키지 기판(300)은 도 5a의 다이(402)에 대한 커넥션들을 제공하는 매립 금속 트레이스들(304)을 형성하기 위해 코어드 기판(226) 내의 제1 금속화 층(406(1))에 인접하게 배치되는 ETS 금속화 층(310)을 포함하는 ETS 금속화 층(302)을 포함한다. ETS 금속 층(310)은 ETS 금속 층 외부 표면(316)을 가지며, ETS 금속 층 외부 표면(316)에 인접한 매립 금속 트레이스들(304)을 포함한다. 금속 필라 인터커넥트들(예를 들어, 비아들)(428)은 ETS 금속화 층(302)의 개개의 매립 금속 트레이스(304) 및 코어드 기판(226)의 금속화 층(238(1)) 내의 제1 기판 금속 인터커넥트(426)를 통해 연장되고 커플링된다. 솔더 레지스트 층(314)의 금속 인터커넥트들(308)은 ETS 금속화 층(302)의 ETS 금속 층 외부 표면(316)에 인접하게 배치되어, 매립 금속 트레이스(304)에 커플링된다. 인터커넥트들(412)은 금속 인터커넥트들(308)에 커플링됨으로써 다이(402)를 ETS 금속화 층(302) 및 패키지 기판(300)에 커플링한다.
[0049] 도 5a 및 도 5b와 관련하여, 금속화 층(406)의 제1, 상부 금속화 층(406(1))(또는 다른 금속화 층들)은 또한 다수의 다이들(도시되지 않음) 사이에 D2D(die-to-die) 커넥션들을 제공하기 위한 브리지 층으로서 기능할 수도 있다는 점에 유의해야 한다. 이와 관련하여, 일 예에서, 개개의 매립 금속 트레이스(304) 및 커플링된 금속 필라 인터커넥트(428)를 통해 다이(402)에 커플링되는 제1, 상부, 금속화 층(406(1)) 내의 제1 기판 금속 인터커넥트들(426)은, 다이(402)와 다른 다이 사이에 D2D 커넥션을 제공하기 위해 다른 다이에 커플링된 상부, 제1 금속화 층(406(1))의 다른 제1 기판 금속 인터커넥트들(426)에 커플링될 수 있다. 이러한 방식으로, 더 작은 L/S에서 제공되는 자신의 매립 금속 트레이스들(304)을 갖는 ETS 금속화 층(302)이 다수의 다이들 사이에서 더 높은 밀도의 D2D 커넥션들을 지원할 수 있다. 이를 통해 그렇지 않았다면 다른 신호 라우팅을 위해 사용될 수 있는 기판(404)의 더 낮은 금속화 층들로 D2D 커넥션들을 위한 브리지를 확장해야 하는 것을 피할 수 있다.
[0050] 도 6a 및 도 6b는 금속 인터커넥트들을 포함하지 않는 대안적인 솔더 레지스트 층(614)과 비교하여, 금속 인터커넥트들(308(1), 308(2))을 포함하는 솔더 레지스트 층(314)의 개개의 측면도들이다. 도 6a는 도 3에서와 같은, 매립 금속 트레이스들(304(1), 304(2))에 커플링된 금속 인터커넥트들(308(1), 308(2))을 갖는 ETS 금속화 층(302) 상에 배치된 솔더 레지스트 층(314)의 측면도이다. 도 6b는 금속 인터커넥트들(308(1), 308(2))을 포함하지 않는 ETS 금속화 층(302) 상에 배치된 대안적인 솔더 레지스트 층(614)의 측면도를 예시한다. 도 6b의 솔더 레지스트 층(614)은 매립 금속 트레이스들(304(1), 304(2))에 대한 인터커넥션들을 제공하기 위해 개구들이 내부에 배치되기 전인 것으로 도시되어 있다. 도 6b에 도시된 바와 같이, 이 예에서는, ETS 금속 층(310) 및 솔더 레지스트 층(614)의 전체 높이(H4)가 도 6a의 ETS 금속 층(310) 및 솔더 레지스트 층(314)의 전체 높이(H1)보다 작다. 따라서, 이 예에서는, 도 3b의 솔더 레지스트 층(314) 내에 금속 인터커넥트들(308(1), 308(2))을 제공하는 것이 IC 패키지의 수직 방향(Z축 방향)에서의 추가적인 전체 높이에 기여할 수 있다. 그러나, 이러한 추가적인 높이는 도 6b의 매립 금속 트레이스들(304(1), 304(2))과 비교하여, 도 6a의 매립 금속 트레이스들(304(1), 304(2))을 포함하는 신호 경로들의 임피던스를 감소시키는 이점을 제공한다.
[0051] 위에서 논의된 바와 같이, ETS 금속화 층 상에 배치된 솔더 레지스트 층에 금속 인터커넥트들이 추가됨으로써 ETS 금속화 층 내에 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시켰다. 대안적으로는, 금속 인터커넥트들이 수직 방향으로 매립 금속 트레이스들 아래의 ETS 금속화 층 내의 매립 금속 트레이스들에 커플링될 수 있다. 이 시나리오에서, 일 예로서, 금속 인터커넥트들은 매립 금속 트레이스들이 형성되는 자신의 ETS 금속화 층에 인접한 ETS 금속화 층 내의 절연 층에 추가될 수 있으며, 매립 금속 트레이스들을 인접한, 하부 금속화 층 내의 금속 인터커넥트들에 커플링하는 수직 인터커넥트 액세스(via)들에 추가되거나 이를 대신할 수 있다. 이 경우, 이러한 비아들의 단면적이 확장됨으로써 매립 금속 트레이스들의 금속 표면적을 증가시킬 수 있다.
[0052] 이와 관련하여, 도 7은 ETS 금속화 층(702)의 ETS 금속 층(710)에 인접한 ETS 금속화 층(702)의 절연 층(712) 내에 배치되는 금속 인터커넥트들(708(1), 708(2))의 형태로 추가 금속(703(1), 703(2))을 포함하는 대안적인 패키지 기판(700)의 일부의 측면도이다. ETS 금속화 층(702)은 패키지 기판(700)의 금속화 층이다. ETS 금속 층(710)은 ETS 금속화 층(702) 내의 금속 층이다. ETS 금속 층(710)은 ETS 금속화 층(702)에서 절연 층(712)에 인접하게 배치된다. 이 예에서는, 금속 인터커넥트들(708(1), 708(2))이 수직 방향(Z축 방향)으로 ETS 금속 층(710)의 아래의 ETS 금속화 층(702)의 절연 층(712) 내에 배치되어 있다. 금속 인터커넥트들(708(1), 708(2))은 ETS 금속 층(710)에 매립된 개개의 매립 금속 트레이스들(704(1), 704(2))에 커플링되어, 매립 금속 트레이스들(704(1), 704(2))을 포함하는 신호 경로들의 임피던스를 감소시킨다.
[0053] 도 7을 참조하면, 매립 금속 트레이스들(704(1), 704(2))은 예들로서, 금속 트레이스들, 금속 라인들, 금속 포스트, 금속 필라들, 수직 인터커넥트 액세스(via)들일 수 있다. 도 3-도 5b의 매립 금속 트레이스들(304, 304(1), 304(2))에 관한 논의 및 예시적인 세부사항들은 도 7의 매립 금속 트레이스들(704(1), 704(2))에도 또한 적용 가능하다. 금속 인터커넥트들(708(1), 708(2))은 금속 재료(예를 들어, 구리)로 형성되며, 기판(705)에 커플링된 ETS 금속화 층(702)의 ETS 금속 층(710) 내에 배치되는 매립 금속 트레이스들(704(1), 704(2))과 접촉하게 제공 및 배치된다. 금속 인터커넥트들(708(1), 708(2))은 금속 트레이스들, 금속 라인들, 금속 블록 등의 형태로 제공될 수 있다. 금속 인터커넥트들(708(1), 708(2))은 금속 인터커넥트들(708(1), 708(2))이 제공되지 않은 경우와 비교하여, 매립 금속 트레이스들(704(1), 704(2))을 포함하는 신호 경로들의 임피던스를 감소시킨다. 금속 인터커넥트들(708(1), 708(2))을 제공하면 매립 금속 트레이스들(704(1), 704(2))의 금속 표면적이 증가되고, 이는 결국 매립 금속 트레이스들(704(1), 704(4))의 커패시턴스를 증가시키기 때문에, 매립 금속 트레이스들(704(1), 704(2))의 임피던스가 감소된다. 임피던스는 커패시턴스에 반비례한다. 매립 금속 트레이스들(704(1), 704(4))의 커패시턴스는 금속 인터커넥트들(708(1), 708(2))이 매립 금속 트레이스들(704(1), 704(2))의 금속 표면적을 증가시키는 것에 의해 증가하게 되는데, 그 이유는 매립 금속 트레이스들(304(1), 304(2))의 커패시턴스는 조합된 매립 금속 트레이스들(704(1), 704(2))과 금속 인터커넥트들(708(1), 708(2))의 금속 표면적 'A'에 비례하기 때문이다. 조합된 매립 금속 트레이스들(704(1), 704(4))과 금속 인터커넥트들(708(1), 708(2))의 커패시턴스 'C'는 C = εA/d1이며, 여기서 'A'는 금속 표면적이고, 'd2'는 도 3에 도시된 바와 같이 매립 금속 트레이스들(704(1), 704(2) 사이의 거리이다.
[0054] 매립 금속 트레이스들(704(1), 704(2))의 커패시턴스가, 매립 금속 트레이스들(704(1), 704(2))이 병렬 플레이트 커패시터로서 작용하기 때문에, 매립 금속 트레이스들(704(1), 704(2)) 사이의 거리(d2)(간격 S)를 감소시키는 것에 의해 또한 증가될 수 있음에 유의해야 한다. 그러나, 매립 금속 트레이스들(704(1), 704(2)) 사이의 거리(d2)를 감소시키는 것이 바람직하지 않을 수도 있는데, 그 이유는 거리(d2)가 패키지 기판(700)을 제조하는데 사용되는 제조 프로세스들 및 기술에 의해 제어되기 때문이다. 제조 프로세스들은 매립 금속 트레이스들(704(1), 704(2))과 같은, 인접한 금속 라인들 사이의 최소 라인/간격 비율(L/S)(예를 들어, 5.0 마이크로미터(㎛)/5.0 ㎛)에 따라 최소 거리 또는 피치를 제어하는 제한 사항들의 적용을 받는다. 이러한 매립 금속 트레이스들(704(1), 704(2)) 사이의 거리(d2) 제한들은 또한 매립 금속 트레이스들(704(1), 704(2)) 사이의 단락들을 피하기 위한 제조 프로세스의 배치 및 정렬 공차들의 함수이다.
[0055] 또한, 도 7의 예시적인 패키지 기판(700) 및 ETS 금속화 층(702)에서는, 금속 인터커넥트들(708(1), 708(2))이 패키지 기판(700)의 수직 방향(Z축 방향)으로 ETS 금속 층(710)의 매립 금속 트레이스들(704(1), 704(1))의 아래에 배치된다. 이것은 ETS 금속화 층(702)에서 수평 방향들(X축 및/또는 Y축 방향들)로 매립 금속 트레이스들(704(1), 704(2))의 폭을 증가시키는 것과는 반대된다. ETS 금속화 층(702)에서 수평 방향들(X축 및/또는 Y축 방향들)로 매립 금속 트레이스들(704(1), 704(2))의 폭을 증가시키면 패키지 기판(700)의 전체 폭을 증가시킬 수 있으며, 그 결과 IC 패키지 폭이 바람직하지 않은 방식으로 증가될 수 있다. 이 예에서는 수직 방향(Z축 방향)으로 매립 금속 트레이스들(704(1), 704(2))에 인접하게 금속 인터커넥트들(708(1), 708(2))을 배치함으로써, ETS 금속화 층(702) 및 패키지 기판(700)의 폭 증가를 피할 수 있다. 그러나, 수직 방향(Z축 방향)으로 매립 금속 트레이스들(704(1), 704(2))에 인접하게 금속 인터커넥트들(708(1), 708(2))을 배치하면 패키지 기판(700)의 높이를 증가시킬 수 있으며, 이에 따라 패키지 기판(700)을 포함하는 IC 패키지의 전체 높이가 증가할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 매립 금속 트레이스들(704(1), 704(2))의 아래에 배치되는 금속 인터커넥트들(708(1), 708(2))의 전체 높이(H6)는 금속 인터커넥트들(708(1), 708(2))이 내부에 배치되는 매립 금속 트레이스들(704(1), 704(2))의 각 개개의 높이들(H2, H7)의 조합이다.
[0056] 이 예에서는, 패키지 기판 및 패키지 기판(700)이 제공되는 IC 패키지의 전체 높이의 증가를 방지하거나 완화시키기 위해, 금속 인터커넥트들(308(1), 308(2))이 ETS 금속 층(710)의 외부의, ETS 금속화 층(702)의 절연 층(712) 내에 배치된다. 금속 인터커넥트들(308(1), 308(2))은 예들로서, 매립 금속 트레이스들(304(1), 304(2))에 추가하는 별도의 금속 인터커넥트들 또는 금속 도금으로서 매립 금속 트레이스들(304(1), 304(2))에 인접한 절연 층(712) 내의 패터닝된 개구들에 형성될 수 있다. 이러한 방식으로, 절연 층이 ETS 금속화 층에 통상 이미 제공되기 때문에, 절연 층 내에 금속 인터커넥트들(308(1), 308(2))을 배치하는 것이 매립 금속 트레이스들(704(1), 704(2))의 아래에 배치되는 금속 인터커넥트들(708(1), 708(2))의 전체 높이(H6) 그리고 이에 따른 패키지 기판(700) 및 이것이 포함된 IC 패키지의 높이를 증가시키는 것에 최소한의 영향을 미치게 된다. 이 예에서는, 도 7에 도시된 바와 같이, 금속 인터커넥트들(708(1), 708(2))이 개개의 제1 기판 금속 인터커넥트들(726(1), 726(2))에 커플링되는 제1 금속화 층(706(1)) 내의 개개의 금속 필라 인터커넥트들(728(1), 728(2))(예를 들어, 비아들))에 전기적으로 커플링된다. 매립 금속 트레이스들(704(1), 704(2)) 및 매립 금속 트레이스들(704(1), 704(2))에 커플링되는 절연 층(712)의 금속 인터커넥트들(708(1), 708(2))을 갖는 ETS 금속화 층(702)이 도 3-도 5b의 패키지 기판(300)에 제공될 수 있다. 예를 들어, ETS 금속화 층(702)이 도 5b의 패키지 기판(300)에서와 같이 제공되는 경우, 금속 필라 인터커넥트들(728(1), 728(2))은 제1 금속화 층(406(1))에 제공되어 개개의 제1 기판 금속 인터커넥트들(426)에 커플링되는 금속 필라 인터커넥트들(428)일 수 있다.
[0057] 도 7을 계속 참조하면, ETS 금속 층(710)은 ETS 금속 층 외부 표면(716) 및 ETS 금속 층 내부 표면(718)을 갖는다. 이 예에서는, ETS 금속 층 외부 표면(716)이 수직 방향(Z축 방향)으로 ETS 금속 층 내부 표면(718)의 위에 배치되어 있다. 매립 금속 트레이스들(704(1), 704(2))은 ETS 금속 층 외부 표면(716)과 ETS 금속 층 내부 표면(718) 사이에서 수직 방향(Z축 방향)으로 연장된다. 절연 층(712)은 ETS 금속 층(710)의 ETS 금속 층 내부 표면(718)에 인접하게 배치된다. 절연 층(712)은 ETS 금속화 층(702)이 기판(705) 상에 배치되는 경우, 기판(705)의 제1 금속화 층(706(1))에 인접한다. 매립 금속 트레이스들(704(1), 704(2))은 각각 IC 패키지 내의 금속 인터커넥트들에 커플링될 개개의 제1, 상부 매립 금속 트레이스 표면(720(1), 720(2))을 갖는다. 제1, 금속 인터커넥트들(708(1), 708(2))의 상부 금속 인터커넥트 표면들(722(1), 722(2))은 ETS 금속 층(710)의 ETS 금속 층 내부 표면(718)까지 연장되어, 매립 금속 트레이스들(704(1), 704(2))의 제2, 하부 매립 금속 트레이스 표면들(727(1), 727(2))과 접촉한다. 제2, 금속 필라 인터커넥트들(708(1), 708(2))의 하부 금속 인터커넥트 표면들(730(1), 730(2))은 금속 필라 인터커넥트들(728(1), 728(2))의 제1, 상부 표면들(732(1), 732(2))에 커플링된다.
[0058] 매립 금속 트레이스들(304, 704)을 포함하는 신호 경로들의 임피던스를 감소시키기 위해 금속 인터커넥트들(308, 708)에 커플링되는 매립 금속 트레이스들(304, 704)을 갖는 기판(404, 705) 및 이들의 ETS 금속화 층들(302, 702)은 상이한 제조 프로세스들에서 제조될 수 있다. 이와 관련하여, 도 8은 패키지 기판에 형성된 ETS 금속화 층을 포함하는 패키지 기판을 포함하는 IC 패키지를 제조하는 예시적인 제조 프로세스(800)를 예시하는 흐름도이다. 금속 인터커넥트들이 또한 제공되어 ETS 금속화 층의 매립 금속 트레이스들에 커플링됨으로써 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시킨다. 도 8의 제조 프로세스(800)는 일 예로서, 도 3-도 5b 및 도 7의 패키지 기판들(300, 700)을 제조하는데 사용될 수 있다. 도 8의 제조 프로세스(800)는 일 예로서 도 3-도 5b 및 도 7의 패키지 기판들(300, 700)과 함께 논의될 것이다. 매립 금속 트레이스들(704(1), 704(2)) 및 매립 금속 트레이스들(704(1), 704(2))에 커플링된 절연 층(712) 내의 금속 인터커넥트들(708(1), 708(2))을 가진 ETS 금속화 층(702)이 도 3-도 5b의 패키지 기판(700)에 제공될 수 있는 것에 유의해야 한다.
[0059] 이와 관련하여, 제조 프로세스(800)에서의 제1 스텝은 패키지 기판(400, 700)을 형성하는 것(도 8의 블록(802))을 포함할 수 있다. 패키지 기판(400, 700)을 형성하는 것은 복수의 금속화 층들(302, 702, 406, 706)을 형성하는 것(도 8의 블록(804))을 포함한다. 복수의 금속화 층들(302, 702, 406, 706)을 형성하는 것은 하나 이상의 금속 인터커넥트들(426, 726)을 포함하는 제1 금속화 층(406, 706)을 형성하는 것(도 8의 블록(806))을 포함한다. 복수의 금속화 층들(302, 702, 406, 706)을 형성하는 것은 또한 패키지 기판(400, 700)의 제1 금속화 층(406, 706)에 인접한 제2, ETS 금속화 층(302, 702)을 형성하는 것(도 8의 블록(808))을 포함한다. ETS 금속화 층(302, 702)은 하나 이상의 매립 금속 트레이스들(304, 704)을 포함하는 ETS 금속 층(310, 710)을 포함한다(도 8의 블록(808)). 다음 스텝에서, 제조 프로세스(800)는 하나 이상의 매립 금속 트레이스들(304, 704) 중의 각각의 매립 금속 트레이스(304, 704)를 금속화 층(406, 706) 내의 하나 이상의 금속 인터커넥트들(426, 726) 중의 금속 인터커넥트들(426, 726)에 커플링하는 것(도 8의 블록(810))을 포함할 수 있다. 다음 스텝에서, 제조 프로세스(800)는 ETS 금속 층(310, 710)에 인접하게 배치된 제3 층(314, 712)을 형성하는 것을 포함할 수 있으며, 여기서 제3 층(314, 712)은 하나 이상의 제3 금속 인터커넥트들(308, 708)을 포함한다(도 8의 블록(812)). 다음 스텝에서, 제조 프로세스(800)는 하나 이상의 금속 인터커넥트들(308, 708) 각각을 ETS 금속 층(310, 710) 내의 하나 이상의 매립 금속 트레이스들(304, 704) 중의 매립 금속 트레이스들(304, 704)에 커플링하는 것(도 8의 블록(814))을 포함할 수 있다.
[0060] 다른 제조 프로세스들은 또한, 각각, 이로 제한되는 것은 아니지만 도 3-도 5b 및 도 7의 패키지 기판들(300, 700)을 포함하는, 신호 경로들의 임피던스를 감소시키기 위해 금속 인터커넥트들에 커플링된 매립 금속 트레이스들을 갖는 패키지 기판들 및 이들의 ETS 금속화 층을 제조하기 위해 이용될 수 있다. 이와 관련하여, 도 9a-도 9c는 패키지 기판에 형성된 ETS 금속화 층을 포함하는 패키지 기판을 포함하는 IC 패키지를 제조하는 또 다른 예시적인 제조 프로세스(900)를 예시하는 흐름도이며, 여기서 금속 인터커넥트들이 제공되어 ETS 금속화 층의 매립 금속 트레이스들에 커플링됨으로써 매립 금속 트레이스들을 포함하는 신호 경로들의 임피던스를 감소시킨다. 도 10a-도 10g는 도 9a-도 9c의 제조 프로세스(900)에 따른 IC 패키지 및 자신의 패키지 기판의 제조 동안에 예시적인 제조 스테이지들(1000A-1000G)이다. 도 10a-도 10g의 제조 스테이지들(1000A-1000G)에 도시된 바와 같은 제조 프로세스(900)는 도 3-도 5b의 패키지 기판(300)을 참조한 것이며, 따라서 도 3-도 5b의 패키지 기판(300)을 참조하여 논의될 것이다.
[0061] 이와 관련하여, 도 10a의 제조 스테이지(1000A)에 도시된 바와 같이, 제조 프로세스(900)에서의 제1 예시적인 스텝은 캐리어(1002) 상에 제2, 하부 금속화 층(410)을 형성하기 위한 빌드업 프로세스를 포함하는 기판(404)을 형성하고, 제2, 하부 금속화 층(410) 상의 코어 기판(408)으로부터 코어 기판(408) 상에 제1, 상부 금속화 층(406)을 형성하는 것이다(도 9a의 블록(902)). ETS 금속화 층(302)은 제1, 상부 금속화 층(406) 상에 배치된다(도 9a의 블록(902)). 도 10b의 제조 스테이지(1000B)에 도시된 바와 같이, 제조 프로세스(900)에서의 다음 예시적인 스텝은 캐리어(1002)로부터 기판(404)을 제거하는 것이다(도 9b의 블록(904)). 도 10c의 제조 스테이지(1000C)에 도시된 바와 같이, 제조 프로세스(900)에서의 다음 예시적인 스텝은 ETS 금속화 층(302) 상에 제1 솔더 레지스트 층(1004)을 배치하는 것이다(도 9b의 블록(906)).
[0062] 도 10d의 제조 스테이지(1000D)에 도시된 바와 같이, 제조 프로세스(900)에서의 다음 예시적인 스텝은 제1 솔더 레지스트 층(1004) 상에 포토레지스트 층을 배치하고, 포토레지스트 층을 패터닝하여 제1 솔더 레지스트 층(1004) 상에 개구들(1006(1), 1006(2), 1006(3))을 형성하는 것이다. 개구들(1006(1))은 다이의 다이 인터커넥트들을 위한 제1 솔더 레지스트 층(1004)에 형성된다. 개구들(1006(2))은 패키지 기판(300)에 커플링되도록 ETS 금속화 층(302) 내의 매립 금속 트레이스들(304)에 커플링될 I/O 인터커넥트들을 위한 제1 솔더 레지스트 층(1004)에 형성된다. 개구들(1006(3))은 금속 인터커넥트들(308)을 형성하기 위해 제1 솔더 레지스트 층(1004)에 형성된다(도 9d의 블록(908)). 도 10e의 제조 스테이지(1000E)에 도시된 바와 같이, 제조 프로세스(900)에서의 다음 예시적인 스텝은 ETS 금속화 층(302) 내의 아래의 매립 금속 트레이스들(304)과 접촉하는 제1 솔더 레지스트 층(1004) 내의 개구들(1006(3))에 금속 인터커넥트들(308)을 형성하는 것이다(도 9b의 블록(910)). 금속 인터커넥트들(308)이 개구들(1006(1), 1006(2))에 형성되며, 여기서 금속 인터커넥트들(308)은 ETS 금속화 층(302) 내의 매립 금속 트레이스들(304)에 커플링되도록 제공하는 것이 바람직하다. 예를 들어, I/O 인터커넥트들에 커플링될 영역들 내에 있는 개구들(1006(2))에 금속 인터커넥트들(308)을 형성하는 것만이 바람직할 수 있지만, 금속 인터커넥트들(308)은 또한 다이 인터커넥트들에 커플링될 개구들(1006(1))에 제공될 수도 있다.
[0063] 도 10f에서 제조 스테이지(1000F)에 도시된 바와 같이, 제조 프로세스(900)에서의 다음 예시적인 스텝은 제1 솔더 레지스트 층(1004) 및 금속 인터커넥트들(308) 위에 제2 솔더 레지스트 층(1008)을 배치하는 것이다(도 9b의 블록(912)). 포토레지스트 층은 제2 솔더 레지스트 층(1008) 위에 배치되고, 솔더 레지스트 층(1008)은 기판(404)에 전기적 인터커넥션들을 제공하고자 하는 제2 솔더 레지스트 층(1008) 내에 개구들(1010)을 형성하도록 패터닝된다(도 9b의 블록(912)). 제1 및 제2 솔더 레지스트 층들(1004, 1008)은 금속 인터커넥트들(308)이 형성되는 도 3-도 5b에 상술하고 예시된 솔더 레지스트 층(314)을 형성할 수 있다. 도 10g의 제조 스테이지(1000G)에 도시된 바와 같이, 제조 프로세스(900)에서의 다음 예시적인 스텝은 다이(402)를 패키지 기판(300)에 커플링하는 것으로서, 다이 인터커넥트들(412(1))이 ETS 금속화 층(302) 내의 매립 금속 트레이스들(304)에 커플링되고, I/O 인터커넥트들(412(2))은 ETS 금속화 층(302) 내의 매립 금속 트레이스들(304)에 또한 커플링된다(도 9c의 블록(914)). 금속 인터커넥트들(308)은, 원하는 경우, 다이 인터커넥트들(412(1)) 및 I/O 인터커넥트들(412(2))에 커플링된 매립 금속 트레이스들(304) 중 임의의 것에 대해 솔더 레지스트 층(314) 내에 배치될 수 있다.
[0064] 신호 경로 인덕턴스를 감소시키기 위해 금속 인터커넥트들이 커플링된 매립 금속 트레이스들을 포함하는 ETS 금속화 층을 포함하는 패키지 기판들이 또한 다중 적층형 IC 다이 패키지에 제공될 수 있다. 이와 관련하여, 도 11은 서로의 상부에 적층된 다이 패키지들(1102(1), 1102(2))을 포함하는 예시적인 다중 적층형 다이 IC 패키지(1100)의 측면도이다. 도 11에서, 다이 패키지(1102(1))는 도 4의 IC 패키지(400)이다. 다이 패키지들(1102(1), 1102(2))는 인터포저(1104)를 통해 서로 전기적으로 커플링된다. 다이 패키지(1102(1))는 다이 인터커넥트들(1108)을 통해 패키지 기판(1110)에 커플링된 다이(1106)를 포함한다. 패키지 기판(1110)은 ETS 금속화 층(302)과 같은 ETS 금속화 층(1112)을 포함할 수 있다. 솔더 레지스트 층(1114)은 ETS 금속화 층(1112)과 다이(1106)를 패키지 기판(1110)에 커플링하는 다이 인터커넥트들(1108) 상에 그리고 그 사이에 배치된다. 솔더 레지스트 층(1114)은 패키지 기판(300)의 솔더 레지스트 층(314) 내의 금속 구조 추가물들(308)과 같은 금속 구조 추가물들을 포함할 수 있다. 인터포저(1104)는 외부 솔더 인터커넥트들(1116)을 통해 다이 패키지(1102(2))에 커플링된다. 인터포저(1104)가 또한 이 예에서 I/O 인터커넥트들(412(2))을 통해 다이 패키지(1102(1))에 커플링되어 다이들(402, 1106) 사이의 D2D 통신을 제공한다. 와이어 본드들(1118)이 또한 다이(1106)를 인터포저(1104)에 커플링하기 위해 제공될 수 있다.
[0065] 이로 제한되는 것은 아니지만 도 3-도 5b, 도 7 및 도 10a-도 11의 IC 패키지들을 포함하는 그리고 도 8-도 9c의 예시적인 제조 프로세스들에 따른, 다이와 패키지 기판 사이에 전기적 인터페이스를 제공하기 위해 다이 및 패키지 기판에 커플링되는 매립 금속 트레이스들을 갖는 ETS 금속화 층을 포함하는 패키지 기판에 장착된 다이(들)를 포함하는 IC 패키지들이 임의의 프로세서 기반 디바이스에 제공되거나 통합될 수 있고, 여기서 신호 경로들의 임피던스를 감소시키기 위해 금속 추가물들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다. 예들은, 제한 없이, 셋탑 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정식 위치 데이터 유닛, 이동식 위치 데이터 유닛, GPS(global positioning system) 디바이스, 모바일 폰, 셀룰러 폰, 스마트 폰, SIP(session initiation protocol) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스(예를 들어, 스마트 워치, 건강관리 또는 피트니스 추적기, 안경 등), 데스크탑 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 컴포넌트, 항공 전자 시스템들, 드론, 및 멀티콥터를 포함한다.
[0066] 이와 관련하여, 도 12는, 이로 제한되는 것은 아니지만 도 3-도 5b, 도 7 및 도 10a-도 11의 IC 패키지들을 포함하는 그리고 도 8-도 9c의 예시적인 제조 프로세스들에 따른 그리고 본 명세서에서 개시된 임의의 양상에 따른, 다이와 패키지 기판 사이에 전기적 인터페이스를 제공하기 위해 다이 및 패키지 기판에 커플링되는 매립 금속 트레이스들을 갖는 ETS 금속화 층을 포함하는 패키지 기판 상에 장착된 다이(들)를 포함하는 IC 패키지(1202)에 제공될 수 있는 회로를 포함하는 프로세서 기반 시스템(1200)의 예를 예시한 것이며, 여기서 신호 경로들의 임피던스를 감소시키기 위해 금속 추가물들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다. 이 예에서는, 프로세서 기반 시스템(1200)은 IC 패키지(1202) 내의 IC(1204)로서 그리고 시스템 온 칩(SoC)(1206)으로서 형성될 수 있다. 프로세서 기반 시스템(1200)은 CPU 코어들 또는 프로세서 코어들이라고도 지칭될 수 있는 하나 이상의 프로세서들(1210)을 포함하는 CPU(central processing unit)(1208)를 포함한다. CPU(1208)는 일시적으로 저장된 데이터에 대한 신속한 액세스를 위해 CPU(1208)에 커플링된 캐시 메모리(1212)를 가질 수 있다. CPU(들1208)는 시스템 버스(1214)에 커플링되고, 프로세서-기반 시스템(1200)에 포함된 마스터 및 슬레이브 디바이스들을 상호 커플링시킬 수 있다. 주지된 바와 같이, CPU(들1208)는 시스템 버스(1214)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예를 들어, CPU(1208)는 슬레이브 디바이스의 예로서 메모리 컨트롤러(1216)에 버스 트랜잭션 요청들을 통신할 수 있다. 도 12에는 예시되지 않았지만, 다수의 시스템 버스들(1214)이 제공될 수 있고, 각각의 시스템 버스(1214)는 상이한 패브릭을 구성한다.
[0067] 다른 마스터 및 슬레이브 디바이스들은 시스템 버스(1214)에 연결될 수 있다. 도 12에 예시된 바와 같이, 이들 디바이스들은, 예들로서, 메모리 컨트롤러(1216) 및 메모리 어레이(들)(1218), 하나 이상의 입력 디바이스들(1222), 하나 이상의 출력 디바이스들(1224), 하나 이상의 네트워크 인터페이스 디바이스들(1226), 및 하나 이상의 디스플레이 컨트롤러들(1228)을 포함하는 메모리 시스템(1220)을 포함할 수 있다. 메모리 시스템(1220), 하나 이상의 입력 디바이스들(1222), 하나 이상의 출력 디바이스들(1224), 하나 이상의 네트워크 인터페이스 디바이스들(1226), 및 하나 이상의 디스플레이 컨트롤러들(1228) 각각은 동일하거나 상이한 IC 패키지들(1202)에 제공될 수 있다. 입력 디바이스(들)(1222)는, 이로 제한되는 것은 아니지만 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(1224)는, 이로 제한되는 것은 아니지만 오디오, 비디오, 다른 시각적 인디케이터들 등을 포함하는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(1226)는 네트워크(1230)와의 데이터의 교환을 허용하도록 구성된 임의의 디바이스일 수 있다. 네트워크(1230)는, 이로 제한되는 것은 아니지만 유선 또는 무선 네트워크, 사설 또는 공개 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), BLUETOOTHTM 네트워크 및 인터넷을 포함하는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(1226)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다.
[0068] CPU(들)(1208)는 또한, 하나 이상의 디스플레이들(1232)에 전송되는 정보를 제어하기 위해 시스템 버스(1214)를 통해 디스플레이 컨트롤러(들)(1228)에 액세스하도록 구성될 수 있다. 디스플레이 컨트롤러(들)(1228)는, 하나 이상의 비디오 프로세서들(1234)을 통해 디스플레이될 정보를 디스플레이(들)(1232)에 전송하고, 하나 이상의 비디오 프로세서들(1234)은 디스플레이될 정보를 디스플레이(들)(1232)에 적합한 포맷으로 프로세싱한다. 일 예로서, 디스플레이 컨트롤러(들)(1228) 및 비디오 프로세서(들)(1234)는 동일하거나 상이한 IC 패키지들(1202), 및 CPU(1208)를 포함하는 동일하거나 상이한 IC 패키지(1202)에 IC들로서 포함될 수 있다. 디스플레이(들)(1232)는, 이로 제한되는 것은 아니지만 음극선관(CRT), 액정 디스플레이(LCD), 플라즈마 디스플레이, 발광 다이오드(LED) 디스플레이 등을 포함하는 임의의 타입의 디스플레이를 포함할 수 있다.
[0069] 도 13은, 이로 제한되는 것은 아니지만 도 3-도 5b, 도 7 및 도 10a-도 11의 IC 패키지들을 포함하는 그리고 도 8-도 9c의 예시적인 제조 프로세스들에 따른 그리고 본 명세서에 개시된 임의의 양상들에 따른, 하나 이상의 IC들(1302)로부터 형성된 무선 주파수(RF) 컴포넌트들을 포함하는 예시적인 무선 통신 디바이스(1300)를 예시하며, 여기서 IC들(1302) 중 임의의 하나는 다이와 패키지 기판 사이에 전기적 인터페이스를 제공하기 위해 다이 및 패키지 기판에 커플링되는 매립 금속 트레이스들을 갖는 ETS 금속화 층을 포함하는 패키지 기판 상에 장착된 다이(들)를 포함하는 IC 패키지(1303)에 포함될 수 있고, 여기서 신호 경로들의 임피던스를 감소시키기 위해 추가 금속 인터커넥트들이 제공되고 ETS 금속화 층의 매립 금속 트레이스들에 커플링된다. 무선 통신 디바이스(1300)는, 예들로서, 앞서 언급된 디바이스들 중 임의의 디바이스를 포함하거나 그에 제공될 수 있다. 도 13에 도시된 바와 같이, 무선 통신 디바이스(1300)는 트랜시버(1304) 및 데이터 프로세서(1306)를 포함한다. 데이터 프로세서(1306)는 데이터 및 프로그램 코드들을 저장하는 메모리를 포함할 수 있다. 트랜시버(1304)는 양방향 통신을 지원하는 송신기(1308) 및 수신기(1310)를 포함한다. 일반적으로, 무선 통신 디바이스(1300)는 임의의 수의 통신 시스템들 및 주파수 대역들을 위한 임의의 수의 송신기들(1308) 및/또는 수신기들(1310)을 포함할 수 있다. 트랜시버(1304)의 전부 또는 일부는 하나 이상의 아날로그 IC들, RFIC(RF IC)들, 믹싱된 신호 IC들 등 상에 구현될 수 있다.
[0070] 송신기(1308) 또는 수신기(1310)는 수퍼 헤테로다인 아키텍처 또는 직접 변환 아키텍처로 구현될 수 있다. 수퍼 헤테로다인 아키텍처에서는, 신호가 다수의 스테이지들에서 RF와 기저대역 사이에서, 예를 들어, 수신기(1310)에 대해 하나의 스테이지에서 RF로부터 중간 주파수(IF)로, 그 후 다른 스테이지에서 IF로부터 기저대역으로 주파수 변환된다. 직접 변환 아키텍처에서는, 신호가 하나의 스테이지에서 RF와 기저대역 사이에서 주파수 변환된다. 수퍼 헤테로다인 및 직접 변환 아키텍처는 상이한 회로 블록들을 사용하고/하거나 상이한 요건들을 가질 수 있다. 도 13에서의 무선 통신 디바이스(1300)에서는, 송신기(1308) 및 수신기(1310)는 직접 변환 아키텍처로 구현된다.
[0071] 송신 경로에서는, 데이터 프로세서(1306)가 송신될 데이터를 프로세싱하여 I 및 Q 아날로그 출력 신호들을 송신기(1308)에 제공한다. 예시적인 무선 통신 디바이스(1300)에서, 데이터 프로세서(1306)는 추가의 프로세싱을 위해, 데이터 프로세서(1306)에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예를 들어, I 및 Q 출력 전류들로 변환하기 위한 디지털-아날로그 변환기(DAC)들(1312(1), 1312(2))을 포함한다.
[0072] 송신기(1308) 내에서는, 저역 통과 필터들(1314(1) 및 1314(2))이 I 및 Q 아날로그 출력 신호들을 각각 필터링하여, 이전의 디지털-아날로그 변환에 의해 야기된 원하지 않는 신호들을 제거한다. 증폭기(AMP)들(1316(1) 및 1316(2))은 저역 통과 필터들(1314(1) 및 1314(2))로부터의 신호들을 각각 증폭하여, I 및 Q 기저대역 신호들을 제공한다. 업컨버터(1318)는 TX(transmit) LO(local oscillator) 신호 생성기(1322)로부터 믹서들(1320(1), 1320(2))을 통해 I 및 Q TX LO 신호들을 사용하여 I 및 Q 기저대역 신호들을 상향 변환하여 상향 변환된 신호(1324)를 제공한다. 필터(1326)는 상향 변환된 신호(1324)를 필터링하여 주파수 상향 변환에 의해 야기된 원하지 않는 신호들뿐만 아니라 수신 주파수 대역에서의 잡음도 제거한다. 전력 증폭기(PA)(1328)는 필터(1326)로부터의 상향 변환된 신호(1324)를 증폭하여 원하는 출력 전력 레벨을 얻고 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치(1330)를 통해 라우팅되어 안테나(1332)를 통해 송신된다.
[0073] 수신 경로에서는, 안테나(1332)가 기지국들에 의해 송신된 신호들을 수신하여 수신된 RF 신호를 제공하고, 이 신호는 듀플렉서 또는 스위치(1330)를 통해 라우팅되어 저잡음 증폭기(LNA)(1334)에 제공된다. 듀플렉서 또는 스위치(1330)는, RX(receive) 신호들이 TX 신호들로부터 분리되도록, 특정 RX축대-TX 듀플렉서 주파수 분리로 동작하도록 설계된다. 수신된 RF 신호는 LNA(1334)에 의해 증폭되고 필터(1336)에 의해 필터링되어 원하는 RF 입력 신호를 획득한다. 하향 변환 믹서들(1338(1), 1338(2))은 필터(1336)의 출력을 RX LO 신호 생성기(1340)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 믹싱하여 I 및 Q 기저대역 신호들을 생성한다. I 및 Q 기저대역 신호들은 AMP들(1342(1), 1342(2))에 의해 증폭되고 저역 통과 필터들(1344(1), 1344(2))에 의해 추가로 필터링되어 I 및 Q 아날로그 입력 신호들을 획득하고, 이 신호들은 데이터 프로세서(1306)에 제공된다. 이 예에서는, 데이터 프로세서(1306)는, 아날로그 입력 신호들을 데이터 프로세서(1306)에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 아날로그-디지털 변환기(ADC)들(1346(1), 1346(2))을 포함한다.
[0074] 도 13의 무선 통신 디바이스(1300)에서는, TX LO 신호 생성기(1322)가 주파수 상향 변환을 위해 사용되는 I 및 Q TX LO 신호들을 생성하는 한편, RX LO 신호 생성기(1340)가 주파수 하향 변환을 위해 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정 기본 주파수를 갖는 주기적 신호이다. TX 위상 고정 루프(PLL) 회로(1348)가 데이터 프로세서(1306)로부터 타이밍 정보를 수신하고, TX LO 신호 생성기(1322)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하기 위해 사용되는 제어 신호를 생성한다. 유사하게, RX PLL 회로(1350)가 데이터 프로세서(1306)로부터 타이밍 정보를 수신하고, RX LO 신호 생성기(1340)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하기 위해 사용되는 제어 신호를 생성한다.
[0075] 당업자들은, 본 명세서에 개시된 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터 판독 가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 둘 모두의 조합들로 구현될 수 있음을 추가로 인식할 것이다. 본 명세서에 개시된 메모리는 임의의 타입 및 크기의 메모리일 수 있고, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호 호환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 스텝들이 일반적으로 이들의 기능적 관점에서 위에서 설명되었다. 이러한 기능이 어떻게 구현되는지는, 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과되는 설계 제약들에 좌우된다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 개시내용의 범주를 벗어나는 것으로 해석되어서는 안 된다.
[0076] 본 명세서에 개시된 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들 및 회로들은, 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 기존의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
[0077] 본 명세서에 개시된 양상들은, 하드웨어로 구현될 수 있고, 하드웨어에 저장되고, 예를 들어, RAM(Random Access Memory), 플래쉬 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM 또는 당업계에 공지된 임의의 다른 형태의 컴퓨터 판독 가능 매체에 상주할 수 있는 명령들로 구현될 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 원격 스테이션에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국 또는 서버에 이산 컴포넌트들로서 상주할 수 있다.
[0078] 본 명세서에서의 예시적인 양상들 중 임의의 양상에서 기술된 동작 스텝들은 예들 및 논의를 제공하기 위해 기술되어 있다는 점도 또한 유의한다. 설명된 동작들은, 예시된 순서들과는 다른 다수의 상이한 순서들로 수행될 수 있다. 게다가, 단일 동작 스텝에서 설명된 동작들은, 실제로 다수의 상이한 스텝들에서 수행될 수 있다. 추가적으로, 예시적인 양상들에서 논의된 하나 이상의 동작 스텝들은 결합될 수 있다. 흐름도 다이어그램들에서 예시된 동작 스텝들은, 당업자에게 쉽게 자명할 바와 같이 다수의 상이한 변형들을 겪을 수 있음을 이해해야 한다. 정보 및 신호들은 다양한 다른 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있음을 당업자는 또한 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 결합으로 표현될 수 있다.
[0079] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용을 사용하거나 실시할 수 있게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들이 본 기술분야의 기술자들에게 쉽게 명백할 것이며, 본 명세서에서 정의된 일반 원리들은 다른 변형들에 적용될 수 있다. 그러므로 본 개시내용은 본 명세서에서 설명된 예시들 및 설계들로 한정되는 것으로 의도되는 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.
[0080] 구현예들이 다음의 번호가 매겨진 양상들/조항들에서 기술된다:
1. IC 패키지는,
패키지 기판을 포함하고,
패키지 기판은,
복수의 금속화 층들; 및
제3 층을 포함하고,
복수의 복수의 금속화 층들은,
하나 이상의 제1 금속 인터커넥트들을 포함하는 제1 금속화 층; 및
제2 금속화 층을 포함하고,
상기 제2 금속화 층은,
제2 금속 층; 및
제2 금속 층에 매립된 하나 이상의 금속 트레이스들을 포함하고,
제3 층은 제2 금속 층에 인접하게 배치되고, 그리고 하나 이상의 금속 트레이스들 중의 금속 트레이스에 각각 커플링된 하나 이상의 제3 금속 인터커넥트들을 포함한다.
2. 조항 1에 따른 IC 패키지에 있어서,
제2 금속 층은 금속 층 외부 표면을 포함하고;
제3 층은 금속 층 외부 표면에 인접하게 배치된 솔더 레지스트 층을 포함하고; 그리고
하나 이상의 제3 금속 인터커넥트들은 각각 금속 층 외부 표면에 인접하게 솔더 레지스트 층 내에 배치된다.
3. 조항 2에 따른 IC 패키지에 있어서,
하나 이상의 금속 트레이스들 각각은 금속 층 외부 표면으로부터 노출된 제1 금속 트레이스 표면을 포함하고; 그리고
솔더 레지스트 층 내의 하나 이상의 제3 금속 인터커넥트들은 각각 하나 이상의 금속 트레이스들 중의 금속 트레이스의 제1 금속 트레이스 표면과 접촉하게 배치된다.
4. 조항 1에 따른 IC 패키지에 있어서,
제2 금속 층은 금속 층 외부 표면 및 금속 층 내부 표면을 포함하고;
하나 이상의 금속 트레이스들 각각은 제2 금속 층에서 수직 방향으로 금속 층 외부 표면 및 금속 층 내부 표면으로 연장되고;
제2 금속화 층은 제2 금속 층의 금속 층 내부 표면에 인접하게 배치된 절연 층을 더 포함하고; 그리고
하나 이상의 제3 금속 인터커넥트들은 절연 층 내에 배치된다.
5. 조항 4에 따른 IC 패키지에 있어서,
하나 이상의 금속 트레이스들 각각은 금속 층 내부 표면으로부터 노출된 제2 금속 트레이스 표면을 포함하고; 그리고
절연 층 내의 하나 이상의 제3 금속 인터커넥트들은 각각 하나 이상의 금속 트레이스들 중의 금속 트레이스의 제2 금속 트레이스 표면과 접촉하게 배치된다.
6. 조항 1 내지 조항 5 중 어느 한 조항에 따른 IC 패키지에 있어서, 하나 이상의 금속 트레이스들 중의 각각의 금속 트레이스는 하나 이상의 제1 금속 인터커넥트들 중 제1 금속 인터커넥트에 커플링된다.
7. 조항 1 내지 조항 6 중 어느 한 조항에 따른 IC 패키지에 있어서, 제2 금속화 층은 제1 금속화 층에 인접하게 배치된다.
8. 조항 1 내지 조항 7 중 어느 한 조항에 따른 IC 패키지에 있어서, 패키지 기판은 하나 이상의 제1 금속 인터커넥트들 중 제1 금속 인터커넥트에 각각 커플링된 하나 이상의 코어 금속 인터커넥트들을 포함하는 코어 기판을 더 포함한다.
9. 조항 1 내지 조항 7 중 어느 한 조항에 따른 IC 패키지에 있어서, 패키지 기판은 코어리스 기판(coreless substrate)을 더 포함한다.
10. 조항 1 내지 조항 9 중 어느 한 조항에 따른 IC 패키지에 있어서, 하나 이상의 금속 트레이스들 중의 적어도 하나의 금속 트레이스에 커플링된 다이를 더 포함한다.
11. 조항 10에 따른 IC 패키지에 있어서, 다이는 하나 이상의 금속 트레이스들 중의 금속 트레이스에 각각 커플링된 하나 이상의 다이 인터커넥트들을 포함한다.
12. 조항 11에 따른 IC 패키지에 있어서,
하나 이상의 금속 트레이스들 중 제1 금속 트레이스는 하나 이상의 다이 인터커넥트들 중 다이의 그라운드 플레인(ground plane)에 커플링되는 그라운드 다이 인터커넥트(ground die interconnect)에 커플링되고; 그리고
하나 이상의 금속 트레이스들 중 제1 금속 트레이스에 인접한 제2 금속 트레이스는 하나 이상의 다이 인터커넥트들 중 다이의 신호 노드에 커플링되는 신호 다이 인터커넥트에 커플링된다.
13. 조항 1 내지 조항 12 중 어느 한 조항에 따른 IC 패키지에 있어서, 하나 이상의 금속 트레이스들 중의 금속 트레이스에 각각 커플링된 하나 이상의 입/출력(I/O) 인터커넥트들을 더 포함한다.
14. 조항 1 내지 조항 13 중 어느 한 조항에 따른 IC 패키지에 있어서, 하나 이상의 금속 트레이스들 중의 적어도 하나의 제2 금속 트레이스에 커플링된 제2 다이를 더 포함한다.
15. 조항 1 내지 조항 14 중 어느 한 조항에 따른 IC 패키지에 있어서, 하나 이상의 금속 트레이스들 중의 각각의 금속 트레이스의 라인-간격 비율(line-spacing ratio)(L/S)이 5.0/5.0 미만이다.
16. 조항 1 내지 조항 15 중 어느 한 조항에 따른 IC 패키지에 있어서, 셋탑 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정식 위치 데이터 유닛; 이동식 위치 데이터 유닛; GPS(global positioning system) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; SIP(session initiation protocol) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공 전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택되는 디바이스에 통합된다.
17. IC(integrated circuit) 패키지 제조 방법은,
패키지 기판을 제조하는 단계를 포함하고,
패키지 기판을 제조하는 단계는,
복수의 금속화 층들을 형성하는 단계 ― 복수의 금속화 층들을 형성하는 단계는,
하나 이상의 제1 금속 인터커넥트들을 포함하는 제1 금속화 층을 형성하는 단계; 및
제2 금속화 층을 형성하는 단계를 포함하고, 제2 금속화 층은 제2 금속 층, 및 제2 금속 층에 매립된 하나 이상의 금속 트레이스들을 포함함 ―;
하나 이상의 금속 트레이스들 각각을 하나 이상의 금속 인터커넥트들 중 제1 금속 인터커넥트에 커플링하는 단계;
제2 금속 층에 인접하게 배치된 제3 층을 형성하는 단계 ― 제3 층은 하나 이상의 제3 금속 인터커넥트들을 포함함 ―; 및
하나 이상의 금속 인터커넥트들 각각을 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계를 포함한다.
18. 조항 17에 따른 방법에 있어서,
제3 층을 형성하는 단계는 하나 이상의 금속 도금들을 형성하는 단계를 포함하고;
제3 층을 형성하는 단계는 제2 금속화 층에 인접한 하나 이상의 금속 도금들을 포함하는 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계를 포함하고; 그리고
하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계는 하나 이상의 금속 도금들 각각을 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계를 포함한다.
19. 조항 17 또는 조항 18에 따른 방법에 있어서,
제2 금속 층은 금속 층 외부 표면을 포함하고;
제3 층을 형성하는 단계는 금속 층 외부 표면에 인접한 솔더 레지스트 층을 형성하는 단계를 포함하고, 솔더 레지스트 층은 하나 이상의 제3 금속 인터커넥트들을 포함하고; 그리고
하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계는 하나 이상의 제3 금속 인터커넥트들 각각을 금속 층 외부 표면에 인접한 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계를 포함한다.
20. 조항 19에 따른 방법에 있어서,
금속 층 외부 표면으로부터 하나 이상의 금속 트레이스들을 노출시키는 단계를 더 포함하고,
하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계는, 금속 트레이스의 제1 금속 트레이스 표면과 접촉하는, 솔더 레지스트 층 내의 하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계를 포함한다.
21. 조항 19에 따른 방법에 있어서,
솔더 레지스트 층 내에 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계는,
제1 솔더 레지스트 층 상에 포토레지스트 층을 형성하는 단계;
포토레지스트 층에 하나 이상의 개구들을 형성하여 포토레지스트 층으로부터 복수의 금속 트레이스들 중 하나 이상의 제1 금속 트레이스들을 노출시키는 단계; 및
하나 이상의 개구들 각각에 금속 재료를 배치하여 하나 이상의 개구들에 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계; 및
하나 이상의 제3 인터커넥트들 각각을 제2 금속 층 내의 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계를 포함한다.
22. 조항 21에 따른 방법에 있어서,
하나 이상의 개구들 중 제3 금속 인터커넥트를 포함하지 않는 개구들 및 하나 이상의 제3 금속 인터커넥트들 상에 제2 솔더 레지스트 층을 형성하는 단계;
제2 솔더 레지스트 층 상에 제2 포토레지스트 층을 형성하는 단계;
제2 포토레지스트 층에 하나 이상의 제2 개구들을 형성하여 제2 포토레지스트 층으로부터 하나 이상의 금속 트레이스들 중 하나 이상의 제2 금속 트레이스들을 노출시키는 단계; 및
다이의 하나 이상의 다이 인터커넥트들 각각을 제2 금속 층 내의 하나 이상의 제2 금속 트레이스들 중 제2 금속 트레이스에 커플링하는 단계를 더 포함한다.
23. 조항 17 또는 조항 18에 따른 방법에 있어서,
금속 층 외부 표면으로부터 금속 층 내부 표면으로 제2 금속 층에서 수직 방향으로 연장되도록 제2 금속 층 내에 하나 이상의 금속 트레이스들을 형성하는 단계; 및
제2 금속 층의 금속 층 내부 표면에 인접하게 배치된 절연 층을 형성하는 단계를 더 포함하고,
하나 이상의 제3 금속 인터커넥트들을 형성하는 단계는 절연 층 내에 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계를 포함한다.
24. 조항 23에 따른 방법에 있어서,
제2 금속 층 내에 하나 이상의 금속 트레이스들을 형성하는 단계는, 금속 층 내부 표면으로부터 하나 이상의 금속 트레이스들 각각의 제2 금속 트레이스 표면을 노출시키는 단계를 더 포함하고; 그리고
하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계는, 하나 이상의 금속 트레이스들 중의 금속 트레이스의 제2 금속 트레이스 표면과 접촉하는, 절연 층 내의 하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계를 포함한다.
25. 조항 17 내지 조항 24 중 어느 한 조항에 따른 방법에 있어서, 다이를 제2 금속화 층에 커플링하여 다이를 패키지 기판에 커플링하는 단계를 더 포함한다.
26. 조항 25에 따른 방법에 있어서, 다이를 제2 금속화 층에 커플링하는 것은, 다이의 하나 이상의 다이 인터커넥트들 각각을 제2 금속 층 내의 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 것을 포함한다.

Claims (26)

  1. IC(integrated circuit) 패키지로서,
    패키지 기판을 포함하고,
    상기 패키지 기판은,
    복수의 금속화 층(metallization layer)들; 및
    제3 층을 포함하고,
    상기 복수의 복수의 금속화 층들은,
    하나 이상의 제1 금속 인터커넥트(interconnect)들을 포함하는 제1 금속화 층; 및
    제2 금속화 층을 포함하고,
    상기 제2 금속화 층은,
    제2 금속 층; 및
    상기 제2 금속 층에 매립된 하나 이상의 금속 트레이스들을 포함하고,
    상기 제3 층은 상기 제2 금속 층에 인접하게 배치되고, 그리고 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 각각 커플링된 하나 이상의 제3 금속 인터커넥트들을 포함하는, IC 패키지.
  2. 제1 항에 있어서,
    상기 제2 금속 층은 금속 층 외부 표면을 포함하고;
    상기 제3 층은 상기 금속 층 외부 표면에 인접하게 배치된 솔더 레지스트 층(solder resist layer)을 포함하고; 그리고
    상기 하나 이상의 제3 금속 인터커넥트들은 각각 상기 금속 층 외부 표면에 인접하게 상기 솔더 레지스트 층 내에 배치되는, IC 패키지.
  3. 제2 항에 있어서,
    상기 하나 이상의 금속 트레이스들 각각은 상기 금속 층 외부 표면으로부터 노출된 제1 금속 트레이스 표면을 포함하고; 그리고
    상기 솔더 레지스트 층 내의 상기 하나 이상의 제3 금속 인터커넥트들은 각각 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스의 상기 제1 금속 트레이스 표면과 접촉하게 배치되는, IC 패키지.
  4. 제1 항에 있어서,
    상기 제2 금속 층은 금속 층 외부 표면 및 금속 층 내부 표면을 포함하고;
    상기 하나 이상의 금속 트레이스들 각각은 상기 제2 금속 층에서 수직 방향으로 상기 금속 층 외부 표면 및 상기 금속 층 내부 표면으로 연장되고;
    상기 제2 금속화 층은 상기 제2 금속 층의 상기 금속 층 내부 표면에 인접하게 배치된 절연 층을 더 포함하고; 그리고
    상기 하나 이상의 제3 금속 인터커넥트들은 상기 절연 층 내에 배치되는, IC 패키지.
  5. 제4 항에 있어서,
    상기 하나 이상의 금속 트레이스들 각각은 상기 금속 층 내부 표면으로부터 노출된 제2 금속 트레이스 표면을 포함하고; 그리고
    상기 절연 층 내의 상기 하나 이상의 제3 금속 인터커넥트들은 각각 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스의 상기 제2 금속 트레이스 표면과 접촉하게 배치되는, IC 패키지.
  6. 제1 항에 있어서,
    상기 하나 이상의 금속 트레이스들 중의 각각의 금속 트레이스는 상기 하나 이상의 제1 금속 인터커넥트들 중 제1 금속 인터커넥트에 커플링되는, IC 패키지.
  7. 제1 항에 있어서,
    상기 제2 금속화 층은 상기 제1 금속화 층에 인접하게 배치되는, IC 패키지.
  8. 제1 항에 있어서,
    상기 패키지 기판은 상기 하나 이상의 제1 금속 인터커넥트들 중 제1 금속 인터커넥트에 각각 커플링된 하나 이상의 코어 금속 인터커넥트들을 포함하는 코어 기판(core substrate)을 더 포함하는, IC 패키지.
  9. 제1 항에 있어서,
    상기 패키지 기판은 코어리스 기판(coreless substrate)을 더 포함하는, IC 패키지.
  10. 제1 항에 있어서,
    상기 하나 이상의 금속 트레이스들 중의 적어도 하나의 금속 트레이스에 커플링된 다이를 더 포함하는, IC 패키지.
  11. 제10 항에 있어서,
    상기 다이는 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 각각 커플링된 하나 이상의 다이 인터커넥트들을 포함하는, IC 패키지.
  12. 제11 항에 있어서,
    상기 하나 이상의 금속 트레이스들 중 제1 금속 트레이스는 상기 하나 이상의 다이 인터커넥트들 중 상기 다이의 그라운드 플레인(ground plane)에 커플링되는 그라운드 다이 인터커넥트(ground die interconnect)에 커플링되고; 그리고
    상기 하나 이상의 금속 트레이스들 중 상기 제1 금속 트레이스에 인접한 제2 금속 트레이스는 상기 하나 이상의 다이 인터커넥트들 중 상기 다이의 신호 노드에 커플링되는 신호 다이 인터커넥트에 커플링되는, IC 패키지.
  13. 제1 항에 있어서,
    상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 각각 커플링된 하나 이상의 입/출력(I/O) 인터커넥트들을 더 포함하는, IC 패키지.
  14. 제1 항에 있어서,
    상기 하나 이상의 금속 트레이스들 중의 적어도 하나의 제2 금속 트레이스에 커플링된 제2 다이를 더 포함하는, IC 패키지.
  15. 제1 항에 있어서,
    상기 하나 이상의 금속 트레이스들 중의 각각의 금속 트레이스의 라인-간격 비율(line-spacing ratio)(L/S)이 5.0/5.0 미만인, IC 패키지.
  16. 제1 항에 있어서,
    셋탑 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정식 위치 데이터 유닛; 이동식 위치 데이터 유닛; GPS(global positioning system) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; SIP(session initiation protocol) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공 전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택되는 디바이스에 통합되는, IC 패키지.
  17. IC(integrated circuit) 패키지 제조 방법으로서,
    패키지 기판을 제조하는 단계를 포함하고,
    상기 패키지 기판을 제조하는 단계는,
    복수의 금속화 층들을 형성하는 단계 ― 상기 복수의 금속화 층들을 형성하는 단계는,
    하나 이상의 제1 금속 인터커넥트들을 포함하는 제1 금속화 층을 형성하는 단계; 및
    제2 금속화 층을 형성하는 단계를 포함하고, 상기 제2 금속화 층은 제2 금속 층, 및 상기 제2 금속 층에 매립된 하나 이상의 금속 트레이스들을 포함함 ―;
    상기 하나 이상의 금속 트레이스들 각각을 상기 하나 이상의 금속 인터커넥트들 중 제1 금속 인터커넥트에 커플링하는 단계;
    상기 제2 금속 층에 인접하게 배치된 제3 층을 형성하는 단계 ― 상기 제3 층은 하나 이상의 제3 금속 인터커넥트들을 포함함 ―; 및
    상기 하나 이상의 금속 인터커넥트들 각각을 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계를 포함하는, IC 패키지 제조 방법.
  18. 제17 항에 있어서,
    상기 제3 층을 형성하는 단계는 하나 이상의 금속 도금(metal plating)들을 형성하는 단계를 포함하고;
    상기 제3 층을 형성하는 단계는 상기 제2 금속화 층에 인접한 하나 이상의 금속 도금들을 포함하는 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계를 포함하고; 그리고
    상기 하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계는 상기 하나 이상의 금속 도금들 각각을 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계를 포함하는, IC 패키지 제조 방법.
  19. 제17 항에 있어서,
    상기 제2 금속 층은 금속 층 외부 표면을 포함하고;
    상기 제3 층을 형성하는 단계는 상기 금속 층 외부 표면에 인접한 솔더 레지스트 층을 형성하는 단계를 포함하고, 상기 솔더 레지스트 층은 상기 하나 이상의 제3 금속 인터커넥트들을 포함하고; 그리고
    상기 하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계는 상기 하나 이상의 제3 금속 인터커넥트들 각각을 상기 금속 층 외부 표면에 인접한 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계를 포함하는, IC 패키지 제조 방법.
  20. 제19 항에 있어서,
    상기 금속 층 외부 표면으로부터 상기 하나 이상의 금속 트레이스들을 노출시키는 단계를 더 포함하고,
    상기 하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계는, 상기 금속 트레이스의 제1 금속 트레이스 표면과 접촉하는, 상기 솔더 레지스트 층 내의 상기 하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계를 포함하는, IC 패키지 제조 방법.
  21. 제19 항에 있어서,
    상기 솔더 레지스트 층 내에 상기 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계는,
    제1 솔더 레지스트 층 상에 포토레지스트 층을 형성하는 단계;
    상기 포토레지스트 층에 하나 이상의 개구들을 형성하여 상기 포토레지스트 층으로부터 복수의 금속 트레이스들 중 하나 이상의 제1 금속 트레이스들을 노출시키는 단계; 및
    상기 하나 이상의 개구들 각각에 금속 재료를 배치하여 상기 하나 이상의 개구들에 상기 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계; 및
    상기 하나 이상의 제3 인터커넥트들 각각을 상기 제2 금속 층 내의 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 단계
    를 포함하는, IC 패키지 제조 방법.
  22. 제21 항에 있어서,
    상기 하나 이상의 개구들 중 상기 제3 금속 인터커넥트를 포함하지 않는 개구들 및 상기 하나 이상의 제3 금속 인터커넥트들 상에 제2 솔더 레지스트 층을 형성하는 단계;
    상기 제2 솔더 레지스트 층 상에 제2 포토레지스트 층을 형성하는 단계;
    상기 제2 포토레지스트 층에 하나 이상의 제2 개구들을 형성하여 상기 제2 포토레지스트 층으로부터 상기 하나 이상의 금속 트레이스들 중 하나 이상의 제2 금속 트레이스들을 노출시키는 단계; 및
    다이의 하나 이상의 다이 인터커넥트들 각각을 상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 트레이스들 중 제2 금속 트레이스에 커플링하는 단계
    를 더 포함하는, IC 패키지 제조 방법.
  23. 제17 항에 있어서,
    금속 층 외부 표면으로부터 금속 층 내부 표면으로 상기 제2 금속 층에서 수직 방향으로 연장되도록 상기 제2 금속 층 내에 상기 하나 이상의 금속 트레이스들을 형성하는 단계; 및
    상기 제2 금속 층의 상기 금속 층 내부 표면에 인접하게 배치된 절연 층을 형성하는 단계
    를 더 포함하고, 상기 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계는 상기 절연 층 내에 상기 하나 이상의 제3 금속 인터커넥트들을 형성하는 단계를 포함하는, IC 패키지 제조 방법.
  24. 제23 항에 있어서,
    상기 제2 금속 층 내에 상기 하나 이상의 금속 트레이스들을 형성하는 단계는, 상기 금속 층 내부 표면으로부터 상기 하나 이상의 금속 트레이스들 각각의 제2 금속 트레이스 표면을 노출시키는 단계를 더 포함하고; 그리고
    상기 하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계는, 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스의 상기 제2 금속 트레이스 표면과 접촉하는, 상기 절연 층 내의 상기 하나 이상의 제3 금속 인터커넥트들 각각을 커플링하는 단계를 포함하는, IC 패키지 제조 방법.
  25. 제17 항에 있어서,
    다이를 상기 제2 금속화 층에 커플링하여 상기 다이를 상기 패키지 기판에 커플링하는 단계를 더 포함하는, IC 패키지 제조 방법.
  26. 제25 항에 있어서,
    상기 다이를 상기 제2 금속화 층에 커플링하는 것은, 상기 다이의 하나 이상의 다이 인터커넥트들 각각을 상기 제2 금속 층 내의 상기 하나 이상의 금속 트레이스들 중의 금속 트레이스에 커플링하는 것을 포함하는, IC 패키지 제조 방법.
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