CN117999648A - 采用填充金属用于基于ets的基板中的嵌入式金属迹线以降低信号路径阻抗的集成电路（ic）封装件和相关制造方法 - Google Patents

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Abstract

集成电路(IC)封装件，该IC封装件采用填充金属用于基于ETS的基板中的嵌入式金属迹线以降低信号路径阻抗。IC封装件包括封装基板和设置在封装基板上的ETS金属化层。为了缓解或抵消管芯电路与封装基板之间的较长信号路径中的阻抗的增加，该增加可导致降低的信令速度和/或增加的信号损耗，将填充金属互连件耦合到ETS金属化层中的嵌入式金属迹线。因此，增加了耦合到管芯的信号/接地信号路径的ETS金属化层的嵌入式金属迹线的金属表面积。增加耦合到管芯的信号/接地信号路径的嵌入式金属迹线的金属表面积会增加此类信号/接地信号路径的电容。增加信号/接地信号路径的电容会减小该信号/接地信号路径的阻抗，以缓解或减少信令延迟和/或损耗。

Description

采用填充金属用于基于ETS的基板中的嵌入式金属迹线以降 低信号路径阻抗的集成电路(IC)封装件和相关制造方法
优先权申请
本申请要求于2021年9月23日提交的名称为“INTEGRATED CIRCUIT(IC)PACKAGEEMPLOYING ADDED METAL FOR EMBEDDED METAL TRACES IN ETS-BASED SUBSTRATE FORREDUCED SIGNAL PATH IMPEDANCE,AND RELATED FABRICATION METHODS”的美国专利申请序列17/482,718号的优先权，该美国专利申请全文以引用方式并入本文。
背景技术
I.技术领域
本公开的领域涉及集成电路(IC)封装件，并且更具体地涉及对封装基板的设计和制造，该封装基板支持至IC封装件中的半导体管芯的信号路由。
II.背景技术
集成电路(IC)是电子设备的基石。IC被封装在IC封装件(也被称为“半导体封装件”或“芯片封装件”)中。IC封装件包括作为IC的一个或多个半导体管芯(“这些管芯”或“管芯”)，该一个或多个半导体管芯被安装在封装基板上并且电耦合到封装基板以提供对管芯的物理支持和电接口。封装基板包括一个或多个金属化层，该一个或多个金属化层包括具有垂直互连通路(过孔)的金属互连件(例如，金属迹线、金属线)，这些垂直互连通路将这些金属互连件一起耦合在邻近的金属化层之间，以在管芯之间提供电接口。管芯被电连接到封装基板的顶层或外层中所暴露的金属互连件，以将管芯电耦合到该封装基板的金属互连件。封装基板包括耦合到外部金属互连件(例如，焊料凸块)的外部金属化层，以在IC封装件中的管芯之间提供外部接口，该外部接口用于将IC封装件安装在电路板上以将管芯与其他电路系统连接。封装基板可包括邻近管芯的嵌入式迹线基板(ETS)(或包括薄ETS金属化层)以促进较高密度凸块/焊点以用于将管芯耦合到封装基板。
一些IC封装件被称为“混合”IC封装件，其中包括用于不同目的或应用的具有相应管芯的多个管芯封装件。例如，混合IC封装件可以是应用管芯，诸如通信调制解调器或处理器(包括系统)。混合IC封装件还可包括例如一个或多个存储器管芯以提供存储器以支持由应用管芯进行的数据存储和访问。多个管芯可设置在单个管芯层中，并且在IC封装件中的封装基板上在水平方向上彼此邻近设置。该多个管芯还可被提供在其自身的相应管芯封装件中，这些管芯封装件在整个IC封装件内彼此堆叠，其间设置有中介层，以支持在该封装件中的堆叠式管芯之间提供电连接。可能需要堆叠式管芯封装件来减小封装件的横截面积。在堆叠式管芯IC封装件中，直接支持在封装基板上的第一底部管芯通过管芯互连件电耦合到封装基板的上部金属化层中的金属互连件。不直接邻近IC封装件中的封装基板的其他堆叠式管芯可通过引线接合和/或中间中介层电耦合到封装基板，以在该多个堆叠式管芯之间提供管芯到管芯(D2D)连接。
IC封装件中的管芯可包括高速输入/输出(HSIO)电路(例如，动态随机存取存储器(DRAM))，其中信号性能(即，高信令速度和低信号损耗)对于预期操作而言是至关重要的。例如，如果IC封装件中的管芯是存储器管芯，则IC封装件可能需要支持高速存储器访问时间以缓解存储器访问延迟。路由到IC封装件中的管芯的信号的速度和损耗与信号路径长度成比例地受到负面影响。将接口电路设置在管芯的边缘附近以减小管芯与IC封装件的封装路由结构(例如，封装基板、中介层)之间的信号路径长度可能是有利的。例如，在堆叠式管芯IC封装件中，如果接口电路的位置更靠近管芯边缘，则中介层与管芯对准以支持较短信号路由路径。然而，将接口电路放置在管芯的边缘附近还可增加接口电路与耦合到管芯中的接口电路的其他管芯上电路之间的信号路径长度。因此，虽然将接口电路在管芯中更靠近管芯的中心放置以减小管芯内的信号路径长度可能是更“管芯友好”的，但这样可能会以接口电路与IC封装件的路由结构之间的较长信号路径为代价。
发明内容
本文中所公开的各方面包括集成电路(IC)封装件，其采用填充金属用于基于ETS的基板中的嵌入式金属迹线以降低信号路径阻抗。还公开了相关制造方法。在示例性方面，提供了包括具有ETS金属化层的基于ETS的封装基板的IC封装件，ETS金属化层是包括嵌入式金属迹线的金属化层。ETS金属化层促成提供具有减小的线/间距比(L/S)的更高密度的凸块/焊点，以用于将半导体管芯(“管芯”)电耦合到封装基板以进行信号路由。金属嵌入式迹线形成在ETS金属化层中，这些金属嵌入式迹线被电耦合到封装基板的其他金属化层中的管芯和金属互连件，以提供用于信号路由的信号路由路径。与封装基板中其他类型的金属化层中形成的其他类型的金属互连件相比，由ETS金属化层得到的可用的降低的L/S比减少了嵌入式金属迹线的金属表面积，从而增加了电阻和阻抗。由于将接口电路更管芯友好地、中心放置在管芯中，从而导致IC封装件中的信号路由路径的长度较长，因此包括嵌入式金属迹线的信号路由路径也可能增加阻抗。信号路由路径阻抗的增加通过降低信令速度和增加信号损耗来成比例地降低信号性能。
为了缓解或抵消管芯中的电路系统与封装基板之间的信号路径中的阻抗增加，本文中所公开的示例性方面包括提供耦合到封装基板的ETS金属化层中的嵌入式金属迹线的填充金属互连件。以此方式，作为管芯的信号/接地信号路径的一部分的ETS金属化层的嵌入式金属迹线的金属表面积增加。增加耦合到管芯的信号/接地信号路径的嵌入式金属迹线的金属表面积增加了此类信号/接地信号路径的电容。因为阻抗与电容成反比，所以增加信号/接地信号路径的电容降低了信号/接地信号路径的阻抗。减小封装基板和管芯偏移之间的信号/接地信号路径的阻抗以缓解阻抗的增加可以允许在管芯中提供更“管芯友好”的接口电路系统的布置。接口电路系统在管芯中的“管芯友好”放置一般意味着将接口电路系统更靠近管芯中心而不朝向管芯边缘来放置，以减少接口电路系统和其他管芯上电路之间的信号路径长度。
填充金属互连件可以在IC封装件中的垂直方向上添加到嵌入式金属迹线的顶部，以使得填充金属互连件被设置在ETS金属化层和管芯之间。这将避免必须提供在水平方向上更宽的ETS金属化层和封装基板，并且因此增加IC封装件宽度以容适嵌入式金属迹线的增加的金属表面积。在此场景中，作为示例，填充金属互连件可被添加在单独的层中，诸如在制造封装基板时在垂直方向上设置在ETS金属化层上的阻焊层，作为非限制性示例。阻焊层的未蚀刻部分可以驻留在IC封装件中，作为其制造的一部分，以使得在阻焊层中放置金属添加物不对增加IC封装件的整体高度作出贡献。另选地，金属添加物可被耦合到ETS互连件之下的嵌入式金属迹线，以使得ETS嵌入式金属迹线仍在ETS金属化层和管芯之间形成金属互连件。在此场景中，填充金属互连件可被添加到ETS金属化层中的其ETS金属层之下的绝缘层中，在该绝缘层中形成嵌入式金属迹线，和/或除了或代替将嵌入式金属迹线耦合到封装基板中邻近的下方的金属化层中的金属互连件的垂直互连通路(过孔)。在此实例中，这些过孔的横截面积可被扩大，以增加嵌入式金属迹线的金属表面积。作为一个非限制性示例，为嵌入式金属迹线提供的填充金属互连件可以包括附加金属镀层，诸如铜镀层。填充金属互连件也可以是在ETS金属化层的邻近层中形成的附加金属迹线或线，该ETS金属化层被耦合到嵌入式金属迹线。
就此而言，在一个示例性方面，提供了一种IC封装件。该IC封装件包括封装基板。封装基板包括多个金属化层。该多个金属化层包括第一金属化层和第二金属化层，该第一金属化层包括一个或多个第一金属互连件。该第二金属化层包括第二金属层和嵌入在第二金属层中的一个或多个金属迹线。封装基板还包括邻近第二金属层设置的第三层，该第三层包括一个或多个第三金属互连件，该一个或多个金属互连件各自耦合到一个或多个金属迹线之中的金属迹线。
在另一示例性方面，提供了一种制造IC封装件的方法。该方法包括形成封装基板，其包括形成多个金属化层。形成多个金属化层包括形成包括一个或多个第一金属互连件的第一金属化层，以及形成第二金属化层。该第二金属化层包括第二金属层和嵌入在第二金属层中的一个或多个金属迹线。该方法还包括将该一个或多个金属迹线中的每个金属迹线耦合到该一个或多个金属互连件之中的第一金属互连件。该方法还包括形成邻近第二金属层设置的第三层，该第三层包括一个或多个第三金属互连件。该方法还包括将该一个或多个金属互连件中的每个金属互连件耦合到该一个或多个金属迹线之中的金属迹线。
附图说明
图1A和图1B是集成电路(IC)封装件的侧视图，该IC封装件包括安装在封装基板上的半导体管芯(“管芯”)，该封装基板包括嵌入式迹线基板(ETS)以在封装基板与管芯之间提供电接口；
图2A是IC封装件的顶部右边缘的特写视图；
图2B是图2A中的IC封装件的俯视图；
图3是具有嵌入式金属迹线的封装基板中的嵌入式迹线基板(ETS)层的侧视图，该嵌入式金属迹线用于提供互连件以将管芯电耦合到封装基板，以在管芯与封装基板之间提供电接口，其中填充金属互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线，以增加嵌入式金属迹线的金属表面积来增加其电容并因此减小包括嵌入式金属迹线的信号路径的阻抗；
图4是示例性IC封装件的侧视图，该IC封装件包括安装在封装基板上的管芯，该封装基板包括具有嵌入式金属迹线的ETS金属化层，其中填充金属互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线，以减小包括嵌入式金属迹线的信号路径的阻抗；
图5A是包括图4中的IC封装件的示例性IC组件的侧视图；
图5B是示出图4中的IC封装件中的封装基板的更多细节的侧视图，该封装基板包括ETS金属化层和设置在阻焊层中的填充金属互连件，该阻焊层设置在ETS金属化层上；
图6A是设置在图3中的ETS金属化层上的阻焊层的一侧，该阻焊层包括耦合到嵌入式金属迹线的填充金属互连件；
图6B是ETS金属化层上的不包括耦合到嵌入式金属迹线的金属互连件的阻焊层的侧视图；
图7是填充金属互连件的另选结构的侧视图，该填充金属互连件被提供在ETS金属化层下方的介电材料中并且耦合到嵌入式金属迹线，以减小包括嵌入式金属迹线的信号路径的阻抗；
图8是示出制造包括形成在封装基板中的ETS金属化层的IC封装件的示例性制造过程的流程图，其中互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小包括嵌入式金属迹线的信号路径的阻抗，包括但不限于图3至图5B和图7中的IC封装件和相关结构；
图9A至图9C是示出制造包括形成在封装基板中的ETS金属化层的IC封装件的另一示例性制造过程的流程图，其中互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小包括嵌入式金属迹线的信号路径的阻抗，包括但不限于图3A至图5和图7中的IC封装件和相关结构；
图10A至图10G是根据图9A至图9C中的制造过程来制造IC封装件期间的示例性制造阶段；
图11是包括管芯封装件的示例性堆叠式管芯IC封装件的侧视图，这些管芯封装件各自可包括具有互连件的ETS金属化层，这些互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小包括嵌入式金属迹线的信号路径的阻抗；
图12是示例性基于处理器的系统的框图，该基于处理器的系统可包括部件，该部件可包括IC封装件，该IC封装件包括安装在封装基板上的管芯，该封装基板包括ETS金属化层，该ETS金属化层具有耦合到管芯和封装基板以在管芯与封装基板之间提供电接口的嵌入式金属迹线，其中互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小信号路径的阻抗，包括但不限于图3至图5B和图7以及图10A至图11的IC封装件，以及根据图8至图9C中的示例性制造过程；并且
图13是示例性无线通信设备的框图，该无线通信设备包括射频(RF)部件，该RF部件可包括IC封装件，该IC封装件包括安装在封装基板上的管芯，该封装基板包括ETS金属化层，该ETS金属化层具有耦合到管芯和封装基板以在管芯与封装基板之间提供电接口的嵌入式金属迹线，其中互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小信号路径的阻抗，包括但不限于图3至图5B和图7以及图10A至图11的IC封装件，以及根据图8至图9C中的示例性制造过程。
具体实施方式
现在参照附图，描述本公开的若干示例性方面。措辞“示例性”在本文中用于意指“用作示例、实例、或例证”。本文中被描述为“示例性的”任何方面未必被解释为比其他方面优选或具有优势。
本文中所公开的各方面包括集成电路(IC)封装件，其采用填充金属用于基于ETS的基板中的嵌入式金属迹线以降低信号路径阻抗。还公开了相关制造方法。在示例性方面，提供了包括具有ETS金属化层的基于ETS的封装基板的IC封装件，ETS金属化层是包括嵌入式金属迹线的金属化层。ETS金属化层促成提供具有减小的线/间距比(L/S)的更高密度的凸块/焊点，以用于将半导体管芯(“管芯”)电耦合到封装基板以进行信号路由。金属嵌入式迹线形成在ETS金属化层中，这些金属嵌入式迹线被电耦合到封装基板的其他金属化层中的管芯和金属互连件，以提供用于信号路由的信号路由路径。与封装基板中其他类型的金属化层中形成的其他类型的金属互连件相比，由ETS金属化层得到的可用的降低的L/S比减少了嵌入式金属迹线的金属表面积，从而增加了电阻和阻抗。由于将接口电路更管芯友好地、中心放置在管芯中，从而导致IC封装件中的信号路由路径的长度较长，因此包括嵌入式金属迹线的信号路由路径也可能增加阻抗。信号路由路径阻抗的增加通过降低信令速度和增加信号损耗来成比例地降低信号性能。
为了缓解或抵消管芯中的电路系统与封装基板之间的信号路径中的阻抗增加，本文中所公开的示例性方面包括提供耦合到封装基板的ETS金属化层中的嵌入式金属迹线的填充金属互连件。以此方式，作为管芯的信号/接地信号路径的一部分的ETS金属化层的嵌入式金属迹线的金属表面积增加。增加耦合到管芯的信号/接地信号路径的嵌入式金属迹线的金属表面积增加了此类信号/接地信号路径的电容。因为阻抗与电容成反比，所以增加信号/接地信号路径的电容降低了信号/接地信号路径的阻抗。减小封装基板和管芯偏移之间的信号/接地信号路径的阻抗以缓解阻抗的增加可以允许在管芯中提供更“管芯友好”的接口电路系统的布置。接口电路系统在管芯中的“管芯友好”放置一般意味着将接口电路系统更靠近管芯中心而不朝向管芯边缘来放置，以减少接口电路系统和其他管芯上电路之间的信号路径长度。
填充金属互连件可以在IC封装件中的垂直方向上添加到嵌入式金属迹线的顶部，以使得填充金属互连件被设置在ETS金属化层和管芯之间。这将避免必须提供在水平方向上更宽的ETS金属化层和封装基板，并且因此增加IC封装件宽度以容适嵌入式金属迹线的增加的金属表面积。在此场景中，作为示例，填充金属互连件可被添加在单独的层中，诸如在制造封装基板时在垂直方向上设置在ETS金属化层上的阻焊层，作为非限制性示例。阻焊层的未蚀刻部分可以驻留在IC封装件中，作为其制造的一部分，以使得在阻焊层中放置金属添加物不对增加IC封装件的整体高度作出贡献。另选地，金属添加物可被耦合到ETS互连件之下的嵌入式金属迹线，以使得ETS嵌入式金属迹线仍在ETS金属化层和管芯之间形成金属互连件。在此场景中，填充金属互连件可被添加到ETS金属化层中的其ETS金属层之下的绝缘层中，在该绝缘层中形成嵌入式金属迹线，和/或除了或代替将嵌入式金属迹线耦合到封装基板中邻近的下方的金属化层中的金属互连件的垂直互连通路(过孔)。在此实例中，这些过孔的横截面积可被扩大，以增加嵌入式金属迹线的金属表面积。作为一个非限制性示例，为嵌入式金属迹线提供的填充金属互连件可以包括附加金属镀层，诸如铜镀层。填充金属互连件也可以是在ETS金属化层的邻近层中形成的附加金属迹线或线，该ETS金属化层被耦合到嵌入式金属迹线。
在从图3处开始讨论在封装基板的ETS金属化层中的嵌入式金属迹线上采用填充金属互连件以降低信号路径阻抗的IC封装件的示例之前，下文在图1A至图2B中首先描述采用具有包括嵌入式金属迹线而没有互连件的ETS金属化层的封装基板的IC封装件。
就此而言，图1A示出了IC组件100的横截面的示意性侧视图，该IC组件包括使用焊料互连件106(诸如，焊球)安装到印刷电路板(PCB)104的IC封装件102。IC封装件102包括经由管芯到管芯接合和/或底部填料粘合剂被安装到封装基板110的半导体管芯108(也被称为“IC管芯108”或“管芯108”)。当IC封装件102安装到PCB 104时，焊料互连件106耦合到封装基板110中的金属互连件以提供到管芯108的电接口。
还如图1A和图1B所示，封装基板110包括由介电材料构成的多个绝缘层114、114(1)-114(3)，该介电材料包括嵌入式金属互连件116、116(1)-116(3)(例如，金属迹线、金属线)。如图1B所示，封装基板110在绝缘层114(1)-114(3)中采用介电材料以减少或避免翘曲和损坏。金属化层114(1)-114(3)中的每一者包括图案化金属层和过孔，以提供金属互连件116(1)-116(3)。封装基板110包括第一阻焊层118和第二阻焊层120。如图1A所示，焊料互连件106形成在耦合到金属互连件116(3)的第一阻焊层118中的开口中。如图1B所示，ETS金属化层112中的多个嵌入式金属迹线122耦合到上部绝缘层114(1)中的金属互连件116(1)以提供至封装基板110的电信号路由。ETS金属化层112是封装基板110的金属化层。如图1A所示，凸起的金属互连件124(例如，互连件焊料/金属凸块)形成为与嵌入在ETS金属化层112中的嵌入式金属迹线122接触。设置在管芯108的有源表面128上的管芯互连件126(例如，互连凸块)耦合到凸起的金属互连件124，这些凸起的金属互连件耦合到封装基板110的嵌入式金属迹线122，以在管芯108与封装基板110之间提供电耦合。
图2A和图2B是图1A和图1B中的IC封装件102的俯视图。图2A是图2B所示的IC封装件102的顶部右边缘的特写视图。如图2A和图2B所示，金属迹线202从通过管芯互连件126耦合到管芯108的凸起的金属互连件124路由到封装基板110上的连接件204。例如，金属迹线202可以是耦合到金属迹线202的高速输入/输出(I/O)信号路径，诸如高速I/O(HSIO)电路，该I/O信号路径集成到管芯108中以便更加“管芯友好”，从而节省硅和相关联成本。
然而，随着管芯尺寸增大，至管芯的信号路径长度也增大。管芯108中的信令速度和信号损耗分别与金属迹线202的信号路径长度成比例地减小和增大。信号性能(即，高信令速度和低信号损耗)对于接口电路的预期操作而言可能是至关重要的。例如，如果IC封装件102中的管芯108是存储器管芯，则IC封装件102可能需要支持高速存储器访问时间以缓解存储器访问延迟。金属迹线202中较长的信号路径长度具有增大的阻抗，这可降低信令速度和信号损耗。例如，管芯108中的接口电路可具有用于接口信号的五十(50)欧姆的目标阻抗。在图2A和图2B中，如果管芯108中的接口电路的位置更靠近管芯108的右边缘206，金属迹线202的长度就会更长。将接口电路设置在管芯108中管芯108的边缘(例如，右边缘206)附近以减小管芯108与封装基板110之间的金属迹线202的信号路径长度可以是有利的。然而，将接口电路放置在管芯108的边缘206附近还可增加接口电路与管芯108中的耦合到管芯中的接口电路的其他管芯上电路之间的金属迹线202的信号路径长度。因此，虽然将接口电路在管芯108中更靠近管芯108的中心放置以减小管芯内的金属迹线的信号路径长度可能是更“管芯友好”的，但这样可能以接口电路与封装基板110之间的金属迹线202的较长信号路径为代价。
就此而言，为了缓解或抵消管芯中的电路与基于ETS的封装基板之间的较长信号路径中的阻抗的增加(该增加可导致信令速度的降低和信号损耗的增加)，可提供耦合到封装基板的ETS金属化层中的嵌入式金属迹线的金属互连件，以减少或抵消阻抗的增加。这可允许将接口电路更灵活地放置在管芯中。例如，接口电路可更容易地朝向管芯的中心放置以用于更友好的管芯放置，同时能够减少和/或抵消导致至封装基板的较长信号路径长度的信号路径的阻抗的增加。
就此而言，图3是封装基板300的一部分的侧视图，该封装基板包括具有嵌入式金属迹线304(1)、304(2)的ETS金属化层302，以用于提供将管芯电耦合到封装基板300的互连件。如下文所讨论的，ETS金属化层302是封装基板300中的金属化层。ETS金属化层302包括邻近绝缘层312设置的ETS金属层310。ETS金属层310包括嵌入于其中的介电材料中的嵌入式金属迹线304(1)、304(2)。例如，包括嵌入式金属迹线304(1)的信号路径可以是耦合管芯的I/O信号路径/节点，并且包括嵌入式金属迹线304(2)的信号路径可以是耦合管芯的接地平面/节点。需注意，为了说明的目的，虽然在图3中仅示出了两(2)个嵌入式金属迹线304(1)、304(2)，但是ETS金属化层通常将具有更多的嵌入式金属迹线。作为示例，嵌入式金属迹线304(1)、304(2)可以是金属迹线、金属线、金属桩、金属柱、垂直互连通路(过孔)。如下文更详细所讨论的，在该示例中，呈填充金属互连件308(1)、308(2)形式的金属材料的填充金属306(1)、306(2)被另外提供并且设置为与设置在ETS金属层310中的嵌入式金属迹线304(1)、304(2)接触。ETS金属层310是ETS金属化层302中的金属层。金属互连件308(1)、308(2)由金属材料制成，例如，诸如铜。金属互连件308(1)、308(2)可以金属迹线、金属线、金属块等形式被提供。作为示例，金属互连件308(1)、308(2)可通过在垂直方向(Z轴方向)上设置在ETS金属层310中的嵌入式金属迹线304(1)、304(2)上方的图案化开口中的金属材料的设置来形成。ETS金属化层302包括其中形成嵌入式金属迹线304(1)、304(1)的ETS金属层310。ETS金属层310设置在由介电材料构成的绝缘层312上。虽然ETS金属层310可在制造中作为绝缘层312的一部分开始，但是在绝缘层312的形成嵌入式金属迹线304(1)、304(2)的部分中被指定为ETS金属层310。
与如果金属互连件308(1)、308(2)不被提供的情况相比，金属互连件308(1)、308(2)减小包括嵌入式金属迹线304(1)、304(2)的信号路径的阻抗。因为提供金属互连件308(1)、308(2)增加了嵌入式金属迹线304(1)、304(2)的金属表面积，这进而增加了嵌入式金属迹线304(1)、304(4)的电容，所以减少了嵌入式金属迹线304(1)、304(2)的阻抗。阻抗与电容成反比。通过增加嵌入式金属迹线304(1)、304(4)的金属表面积的金属互连件308(1)、308(2)来增加嵌入式金属迹线304(1)、304(2)的电容，因为嵌入式金属迹线304(1)、304(2)的电容与组合的嵌入式金属迹线304(1)、304(2)和金属互连件308(1)、308(2)的金属的表面积“A”成比例。如图3所示，组合的嵌入式金属迹线304(1)、304(4)和金属互连件308(1)、308(2)的电容“C”为C＝εA/d1，其中“A”是金属表面积，并且“d1”是嵌入式金属迹线304(1)、304(2)之间的距离。
需注意，还可通过减小嵌入式金属迹线304(1)、304(2)之间的距离d1(间距S)来增加嵌入式金属迹线304(1)、304(2)的电容，因为嵌入式金属迹线304(1)、304(2)充当平行板电容器。然而，可能不需要减小嵌入式金属迹线304(1)、304(2)之间的距离d1，因为距离d1由用于制造封装基板300的制造过程和技术控制。制造过程受制于根据邻近金属线(诸如嵌入式金属迹线304(1)、304(2))之间的最小线/间距比(L/S)(例如，5.0微米(μm)/5.0μm)来控制最小距离或节距的限制。嵌入式金属迹线304(1)、304(2)之间的该距离d1限制也随制造过程的放置和对准公差而变，以避免嵌入式金属迹线304(1)、304(2)之间的短路。
另外，在图3中的示例性封装基板300和ETS金属化层302中，金属互连件308(1)、308(2)可在封装基板300的垂直方向(Z轴方向)上设置在ETS金属层310中的嵌入式金属迹线304(1)、304(1)的顶部上。这与在ETS金属化层302中在水平方向(X轴方向和/或Y轴方向)上增加嵌入式金属迹线304(1)、304(2)的宽度W1、W2(线宽L)相反。在ETS金属化层302中在水平方向(X轴方向和/或Y轴方向)上增加嵌入式金属迹线304(1)、304(2)的线宽L可增加封装基板300的总宽度，从而以不期望的方式导致IC封装件宽度的增加。在该示例中，通过将金属互连件308(1)、308(2)在垂直方向(Z轴方向)上与嵌入式金属迹线304(1)、304(2)邻近设置，可以避免增加ETS金属化层302和封装基板300的宽度。然而，在垂直方向(Z轴方向)上邻近嵌入式金属迹线304(1)、304(2)设置金属互连件308(1)、308(2)可增加封装基板300的高度，并且因此增加包括封装基板300的IC封装件的总高度。例如，如图3所示，设置在嵌入式金属迹线304(1)、304(2)上的金属互连件308(1)、308(2)的总高度H1是嵌入式金属迹线304(1)、304(2)与设置在其中的金属互连件308(1)、308(2)的单个相应高度H2、H3的组合。
在该示例中，为了避免或缓解封装基板和其中封装基板300被提供的IC封装件的总高度的增加，金属互连件308(1)、308(2)设置在作为另一层的阻焊层314中，在ETS金属层310外部。作为示例，金属互连件308(1)、308(2)可形成在邻近嵌入式金属迹线304(1)、304(2)的图案化开口中，作为单独金属结构或添加在嵌入式金属迹线304(1)、304(2)上的金属镀层。然后，可将阻焊层314设置在金属互连件308(1)、308(2)之上以消耗金属互连件308(1)、308(2)。在图3中，阻焊层314在制造阶段中被示为在阻焊层314被抛光或向下研磨至金属互连件308(1)、308(2)的顶部金属互连件表面315(1)、315(2)之前设置在金属互连件308(1)、308(2)之上。阻焊层314是介电材料(诸如聚合物材料)的薄层，该薄层设置在ETS金属化层302中的金属迹线之上以防止嵌入式金属迹线304(1)、304(2)在封装基板300的制造期间的氧化。阻焊层314被图案化并蚀刻以在ETS金属化层302中的金属迹线上方形成开口以暴露嵌入式金属迹线304(1)、304(2)，以用于互连到管芯互连件或其他I/O互连件。例如，嵌入式金属迹线304(1)、304(2)可耦合到I/O互连件，该I/O互连件延伸到IC封装件中的另一基板的管芯的侧面。嵌入式金属迹线304(1)、304(2)可耦合到从管芯延伸的管芯互连件。阻焊层314的未蚀刻部分保持驻留在管芯与封装基板300之间的IC封装件中，使得将金属互连件308(1)、308(2)设置在阻焊层314中不会对封装基板300和在该示例中包括封装基板300的IC封装件的高度的整体增加作出贡献。
继续参考图3，ETS金属层310具有ETS金属层外表面316和ETS金属层内表面318。在该示例中，ETS金属层外表面316在垂直方向(Z轴方向)上设置在ETS金属层内表面318上方。嵌入式金属迹线304(1)、304(2)在ETS金属层外表面316和ETS金属层内表面318之间的垂直方向(Z轴方向)上延伸。当ETS金属层310设置在封装基板上时，ETS金属层内表面318将邻近封装基板的金属化层(例如，如下文所讨论的图4所示)。在该示例中，阻焊层314邻近ETS金属层外表面316设置。金属互连件308(1)、308(2)设置在邻近ETS金属层外表面316的阻焊层314中。嵌入式金属迹线304(1)、304(2)各自具有与阻焊层314中的金属互连件308(1)、308(2)接触的相应的第一顶部嵌入式金属迹线表面320(1)、320(2)。首先，金属互连件308(1)、308(2)的底部金属互连件表面322(1)、322(2)延伸到ETS金属化层302的阻焊层内表面324，并且与嵌入式金属迹线304(1)、304(2)的第一顶部嵌入式金属迹线表面320(1)、320(2)接触。第二，嵌入式金属迹线304(1)、304(4)的底部嵌入式金属迹线表面326(1)、326(2)延伸到ETS金属化层302的绝缘层312中。
图3中的ETS金属化层302可被提供在IC封装件的封装基板中以在管芯与封装基板之间提供电接口。就此而言，图4是包括安装在封装基板300上的管芯402的示例性IC封装件400的侧视图。ETS金属化层302邻近封装基板300中的基板404设置并且设置在该基板上。在该示例中，封装基板300的基板404包括设置在芯基板408上的第一上部金属化层406。芯基板408设置在附加第二底部金属化层410上。第一上部金属化层406提供用于从管芯402经由ETS金属化层302到芯基板408的信号路由的电接口。管芯402通过互连件412(例如，凸起的互连凸块)电耦合到ETS金属化层302，这些互连件耦合在IC封装件400的互连结构与ETS金属化层302中的嵌入式金属迹线304之间。需注意，互连件412可以是耦合到管芯402的管芯互连件412(1)(例如，凸起的互连凸块)，或者可以是IC封装件400中的I/O信号路径中的I/O互连件412(2)(例如，互连凸块)。在该示例中，如上文参照图3所讨论的，互连件412耦合到阻焊层314中的金属互连件308，这些金属互连件耦合到ETS金属化层302中的嵌入式金属迹线304。这减小了管芯402通过互连件412以及通过嵌入式金属迹线304到封装基板300之间的信号路径的阻抗。芯基板408还提供对IC封装件400的附加机械支持，并且在第一上部金属化层406与第二底部金属化层410之间提供电接口。外部焊料互连件414电耦合到第二底部金属化层410以通过封装基板300提供到IC封装件400和其管芯402的外部电接口。
为了示出图4中的IC封装件400和其封装基板300的附加示例性细节，提供了图5A和图5B，该封装基板包括具有耦合到阻焊层314中的金属互连件308的嵌入式金属迹线304的ETS金属化层302。图5A是包括图4中的IC封装件400的示例性IC组件500的侧视图。图5B是IC封装件400中的封装基板300的更详细侧视图，该图示出了封装基板300、ETS金属化层302、以及提供在阻焊层314中并且耦合到ETS金属化层302中的嵌入式金属迹线304的金属互连件308的更多细节。
如图5A所示，包括IC封装件400的IC组件500采用封装基板300，该封装基板包括邻近基板404并在其上设置的ETS金属化层302。在该示例中，虽然基板404是包括下文所讨论的芯基板408的有芯基板，但基板404也可被提供为无芯基板。如下文将更详细所讨论的，封装基板300包括ETS金属化层302以促进提供较高密度互连件来提供凸块/焊点以用于将管芯402耦合到封装基板300。ETS金属化层302是包括被嵌入用于信号路由的介电材料中的金属迹线的无芯结构。ETS金属化层302包括嵌入式金属迹线304，这些嵌入式金属迹线耦合到互连件412(例如，凸块/焊点)以用于将管芯402耦合到封装基板300。在ETS金属化层302中提供用于管芯连接的嵌入式金属迹线304可促进嵌入式金属迹线304通过有芯基板中的互连件具有减小的线间距比(L/S)(例如，5.0微米(μm)/5.0μm或更小)。这可用于较高管芯互连密度IC封装件应用以允许在管芯402(经由互连件412)到封装基板300之间通过ETS金属化层302中的嵌入式金属迹线304进行较高密度的连接。还如图5A所示，阻焊层314中的金属互连件308邻近ETS金属化层302的ETS金属层外表面316设置并且耦合到嵌入式金属迹线304。互连件412被耦合到金属互连件308以将管芯402耦合到ETS金属化层302和封装基板300。
继续参考图5A，IC封装件400安装在PCB 416上以形成IC组件500。为了向封装基板300提供更大的刚性以减少或避免翘曲，封装基板300包括芯基板408。外部焊料互连件414(例如，焊料球)形成在设置在第一金属化层与第二金属化层406、410之间的芯基板408的第一底部表面418上。芯基板408是包括芯区域的基板，该芯区域通常较厚并且由坚硬的介电材料制成以防止或减少翘曲。芯基板408在图5A中的Z轴方向上设置在第一金属化层406和ETS金属化层302下方。ETS金属层302安装在ETS金属化层406上。
图5A中的IC封装件400中的封装基板300的附加示例性细节在图5B中的封装基板300的侧视图中示出。参考图5B，基板404包括第二金属化层410，这些第二金属化层在芯基板408下方在垂直方向(Z轴方向)上包括第二金属化层410(1)-410(3)。第二金属化层410(1)-410(3)各自包括用于提供电信号路由的一个或多个金属基板互连件420(例如，金属迹线、金属线、金属桩、金属柱、垂直互连通路(过孔))。底部金属化层410(3)包括开口422以形成与底部金属化层410(3)中的金属基板互连件420连接的图5A中的焊料互连件414。基板404还包括芯基板408，该芯基板包括金属柱424以提供穿过芯基板408的电信号路由。金属柱424耦合到第二金属化层410(1)-410(3)中的金属基板互连件420以提供从图5A中的外部焊料互连件414到芯基板408的电信号路由。基板404还包括在图5B中的垂直方向(Z轴方向)上设置在芯基板408上方的金属化层406(1)-406(3)，这些金属化层各自包括一个或多个基板金属互连件426以提供穿过金属化层406(1)-406(3)的电信号路由。基板金属互连件426耦合到芯基板408中的金属柱424以提供至图5A所示的焊料互连件414的电信号路由。
继续参考图5B，封装基板300包括ETS金属化层302，该ETS金属化层包括邻近有芯基板226中的第一金属化层406(1)设置的ETS金属层310，以用于形成嵌入式金属迹线304以提供到图5A中的管芯402的连接。ETS金属层310具有ETS金属层外表面316并且包括邻近ETS金属层外表面316的嵌入式金属迹线304。金属柱互连件(例如，过孔)428延伸穿过并耦合到ETS金属化层302的相应嵌入式金属迹线304和有芯基板226的金属化层238(1)中的第一基板金属互连件426。阻焊层314中的金属互连件308邻近ETS金属化层302的ETS金属层外表面316设置并且耦合到嵌入式金属迹线304。互连件412被耦合到金属互连件308以将管芯402耦合到ETS金属化层302和封装基板300。
需注意，参照图5A和图5B，金属化层406中的第一上部金属化层406(1)(或其他金属化层)还可充当桥接层以在多个管芯(未示出)之间提供管芯到管芯(D2D)连接。就此而言，在一个示例中，第一上部金属化层406(1)中的通过相应嵌入式金属迹线304和耦合金属柱互连件428耦合到管芯402的第一基板金属互连件426可耦合到第一上部金属化层406(1)中的耦合到另一管芯的其他第一基板金属互连件426以在管芯402与其他管芯之间提供D2D连接。以此方式，具有以较小L/S提供的其嵌入式金属迹线304的ETS金属化层302可支持多个管芯之间的较高密度D2D连接。这可避免必须将用于D2D连接的桥扩展到基板404中的较低金属化层中，这些较低金属化层原本可用于其他信号路由。
图6A和图6B是包括金属互连件308(1)、308(2)的阻焊层314与不包括金属互连件的另选阻焊层614相比的相应侧视图。图6A是设置在ETS金属化层302上的阻焊层314的侧视图，该阻焊层具有耦合到嵌入式金属迹线304(1)、304(2)的金属互连件308(1)、308(2)，如图3所示。图6B示出了设置在不包括金属互连件308(1)、308(2)的ETS金属化层302上的另选阻焊层614的侧视图。图6B中的阻焊层614在其中设置开口以提供到嵌入式金属迹线304(1)、304(2)的互连件之前示出。如图6B所示，在该示例中，ETS金属层310和阻焊层614的总高度H4小于图6A中的ETS金属层310和阻焊层314的总高度H1。因此，在该示例中，在图3B中的阻焊层314中提供金属互连件308(1)、308(2)可对IC封装件的垂直方向(Z轴方向)上的附加总高度作出贡献。然而，与图6B中的嵌入式金属迹线304(1)、304(2)相比，此附加高度有利于减小包括图6A中的嵌入式金属迹线304(1)、304(2)的信号路径的阻抗。
如上文所讨论的，金属互连件被添加到设置在ETS金属化层上的阻焊层中以减小包括ETS金属化层中的嵌入式金属迹线的信号路径的阻抗。另选地，金属互连件可在垂直方向上耦合到嵌入式金属迹线下方的ETS金属化层中的嵌入式金属迹线。在该场景中，例如，金属互连件可被添加到ETS金属化层中的邻近其ETS金属层的绝缘层中，在该绝缘层中形成嵌入式金属迹线，和除了或代替将嵌入式金属迹线耦合到邻近的下方的金属化层中的金属互连件的垂直互连通路(过孔)。在该实例中，这些过孔的横截面积可被扩展，以增加嵌入式金属迹线的金属表面积。
就此而言，图7是另选封装基板700的一部分的侧视图，该封装基板包括以金属互连件708(1)、708(2)的形式设置在ETS金属化层702的邻近ETS金属化层702的ETS金属层710的绝缘层712中的填充金属703(1)、703(2)。ETS金属化层702是封装基板700的金属化层。ETS金属层710是ETS金属化层702中的金属层。ETS金属层710邻近ETS金属化层702中的绝缘层712设置。在该示例中，金属互连件708(1)、708(2)在垂直方向(Z轴方向)上设置在ETS金属化层702的ETS金属层710下方的绝缘层712中。金属互连件708(1)、708(2)耦合到嵌入在ETS金属层710中的相应嵌入式金属迹线704(1)、704(2)以减小包括嵌入式金属迹线704(1)、704(2)的信号路径的阻抗。
参考图7，作为示例，嵌入式金属迹线704(1)、704(2)可以是金属迹线、金属线、金属桩、金属柱、垂直互连通路(过孔)。关于图3至图5B中的嵌入式金属迹线304、304(1)、304(2)的讨论和示例性细节也适用于图7中的嵌入式金属迹线704(1)、704(2)。金属互连件708(1)、708(2)由金属材料(诸如铜)形成，并且被提供并设置为与设置在耦合到基板705的ETS金属化层702的ETS金属层710中的嵌入式金属迹线704(1)、704(2)接触。金属互连件708(1)、708(2)可以金属迹线、金属线、金属块等形式被提供，与如果金属互连件708(1)、708(2)不被提供的情况相比，金属互连件708(1)、708(2)减小包括嵌入式金属迹线704(1)、704(2)的信号路径的阻抗。因为提供金属互连件708(1)、708(2)增加了嵌入式金属迹线704(1)、704(2)的金属表面积，这进而增加了嵌入式金属迹线704(1)、704(4)的电容，所以减少了嵌入式金属迹线704(1)、704(2)的阻抗。阻抗与电容成反比。通过增加嵌入式金属迹线704(1)、704(4)的金属表面积的金属互连件708(1)、708(2)来增加嵌入式金属迹线704(1)、704(2)的电容，因为嵌入式金属迹线304(1)、304(2)的电容与组合的嵌入式金属迹线704(1)、704(2)和金属互连件708(1)、708(2)的金属的表面积“A”成比例。如图3所示，组合的嵌入式金属迹线704(1)、704(4)和金属互连件708(1)、708(2)的电容“C”为C＝εA/d1，其中“A”是金属表面积，并且“d2”是嵌入式金属迹线704(1)、704(2)之间的距离。
需注意，还可通过减小嵌入式金属迹线704(1)、704(2)之间的距离d2(间距S)来增加嵌入式金属迹线704(1)、704(2)的电容，因为嵌入式金属迹线704(1)、704(2)充当平行板电容器。然而，可能不需要减小嵌入式金属迹线704(1)、704(2)之间的距离d2，因为距离d2由用于制造封装基板700的制造过程和技术控制。制造工艺受制于根据邻近金属线之间的最小线/间距比(L/S)(例如，5.0微米(μm)/5.0μm)来控制最小距离或节距的限制，诸如嵌入式金属迹线704(1)、704(2)。嵌入式金属迹线704(1)、704(2)之间的该距离d2限制也随制造过程的放置和对准公差而变，以避免嵌入式金属迹线704(1)、704(2)之间的短路。
另外，在图7中的示例性封装基板700和ETS金属化层702中，金属互连件708(1)、708(2)在封装基板700的垂直方向(Z轴方向)上设置在ETS金属层710中的嵌入式金属迹线704(1)、704(1)下方。这与在ETS金属化层702中在水平方向(X轴方向和/或Y轴方向)上增加嵌入式金属迹线704(1)、704(2)的宽度相反。在ETS金属化层702中在水平方向(X轴方向和/或Y轴方向)上增加嵌入式金属迹线704(1)、704(2)的宽度可增加封装基板700的总宽度，从而以不期望的方式导致IC封装件宽度的增加。在该示例中，通过将金属互连件708(1)、708(2)在垂直方向(Z轴方向)上邻近嵌入式金属迹线704(1)、704(2)设置，可避免增加ETS金属化层702和封装基板700的宽度。然而，在垂直方向(Z轴方向)上邻近嵌入式金属迹线704(1)、704(2)设置金属互连件708(1)、708(2)可增加封装基板700的高度，并且因此增加包括封装基板700的IC封装件的总高度。例如，如图7所示，设置在嵌入式金属迹线704(1)、704(2)下方的金属互连件708(1)、708(2)的总高度H6是嵌入式金属迹线704(1)、704(2)与设置在其中的金属互连件708(1)、708(2)的单个相应高度H2、H7的组合。
在该示例中，为了避免或缓解封装基板和其中封装基板700被提供的IC封装件的总高度的增加，金属互连件308(1)、308(2)设置在ETS金属化层710的绝缘层712中，在ETS金属层702外部。作为示例，金属互连件308(1)、308(2)可形成在绝缘层712中邻近嵌入式金属迹线304(1)、304(2)的图案化开口中，作为单独金属互连件或添加在嵌入式金属迹线304(1)、304(2)上的金属镀层。以此方式，因为绝缘层已常规地被提供在ETS金属化层中，所以将金属互连件308(1)、308(2)设置在绝缘层中将会对增加设置在嵌入式金属迹线704(1)、704(2)下方的金属互连件708(1)、708(2)的总高度总高度H6具有最小影响，并因此对增加封装基板700和其所并入的IC封装件的高度具有最小影响。在该示例中，如图7所示，金属互连件708(1)、708(2)电耦合到第一金属化层706(1)中的相应金属柱互连件728(1)、728(2)(例如，过孔)，这些金属柱互连件耦合到相应第一基板金属互连件726(1)、726(2)。可在图3至图5B中的封装基板300中提供ETS金属化层702，该ETS金属化层具有嵌入式金属迹线704(1)、704(2)和处于其绝缘层712中并且耦合到嵌入式金属迹线704(1)、704(2)的金属互连件708(1)、708(2)。例如，如果如图5B中的封装基板300中那样提供ETS金属化层702，则金属柱互连件728(1)、728(2)可以是在第一金属化层406(1)中提供并耦合到相应第一基板金属互连件426的金属柱互连件428。
继续参考图7，ETS金属层710具有ETS金属层外表面716和ETS金属层内表面718。在该示例中，ETS金属层外表面716在垂直方向(Z轴方向)上设置在ETS金属层内表面718上方。嵌入式金属迹线704(1)、704(2)在垂直方向(Z轴方向)上在ETS金属层外表面716与ETS金属层内表面718之间延伸。绝缘层712邻近ETS金属层710的ETS金属层内表面718设置。当ETS金属化层702设置在基板705上时，绝缘层712邻近基板705的第一金属化层706(1)。嵌入式金属迹线704(1)、704(2)各自具有将耦合到IC封装件中的金属互连件的相应第一顶部嵌入式金属迹线表面720(1)、720(2)。首先，金属互连件708(1)、708(2)的顶部金属互连件表面722(1)、722(2)延伸到ETS金属层710的ETS金属层内表面718并且与嵌入式金属迹线704(1)、704(2)的第二底部嵌入式金属迹线表面727(1)、727(2)接触。第二，金属互连件708(1)、708(2)的底部金属互连件表面730(1)、730(2)耦合到金属柱互连件728(1)、728(2)的第一顶部表面732(1)、732(2)。
基板404、705和其ETS金属化层302、702(该ETS金属化层具有耦合到金属互连件308、708的嵌入式金属迹线304、704以减小包括嵌入式金属迹线304、704的信号路径的阻抗)可在不同的制造过程中制造。就此而言，图8是示出制造包括封装基板的IC封装件的示例性制造过程800的流程图，该封装基板包括形成在封装基板中的ETS金属化层。金属互连件也被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小包括嵌入式金属迹线的信号路径的阻抗。例如，图8中的制造过程800可用于制造图3至图5B和图7中的封装基板300、700。图8中的制造过程800将结合图3至图5B和图7中的封装基板300、700进行讨论。需注意，可在图3至图5B中的封装基板700中提供ETS金属化层702，该ETS金属化层具有嵌入式金属迹线704(1)、704(2)和处于其绝缘层712中并且耦合到嵌入式金属迹线704(1)、704(2)的金属互连件708(1)、708(2)。
就此而言，制造过程800中的第一步骤可包括形成封装基板400、700(图8中的框802)。形成封装基板400、700包括形成多个金属化层302、702、406、706(图8中的框804)。形成多个金属化层302、702、406、706包括形成包括一个或多个互连件426、726的第一金属化层406、706(图8中的框806)。形成多个金属化层302、702、406、706还包括形成邻近封装基板400、700的第一金属化层406、706的第二ETS金属化层302、702(图8中的框808)。ETS金属化层302、702包括ETS金属层310、710，该ETS金属层包括一个或多个嵌入式金属迹线304、704(图8中的框808)。制造过程800的下一步骤可包括将一个或多个嵌入式金属迹线304、704之中的每个嵌入式金属迹线304、704耦合到金属化层406、706中的一个或多个金属互连件426、726之中的金属互连件426、726(图8中的框810)。制造过程800的下一步骤可包括形成邻近ETS金属层310、710设置的第三层314、712，其中第三层314、712包括一个或多个第三金属互连件308、708(图8中的框812)。制造过程800的下一步骤可包括将一个或多个互连件308、708中的每个互连件耦合到ETS金属层310、710中的一个或多个嵌入式金属迹线304、704之中的嵌入式金属迹线304、704(图8中的框814)。
还可采用其他制造过程来制造封装基板和其ETS金属化层，该ETS金属化层具有耦合到金属互连件的嵌入式金属迹线以降低信号路径的阻抗，分别包括但不限于图3B和图7中的封装基板300和700。就此而言，图9A至图9C是示出制造包括封装基板的IC封装件的另一示例性制造过程900的流程图，该封装基板包括形成在封装基板中的ETS金属化层，其中金属互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线，以减小包括嵌入式金属迹线的信号路径的阻抗。图10A至图10G是根据图9A至图9C中的制造过程900的IC封装件和其封装基板的制造期间的示例性制造阶段1000A-1000G。如图10A至图10G中的制造阶段1000A-1000G所示的制造过程900参考图3至图5B中的封装基板300，并且因此将参考图3至图5B中的封装基板300进行讨论。
就此而言，如图10A中的制造阶段1000A所示，制造过程900中的第一示例性步骤是形成基板404，其包括堆积过程以从第二底部金属化层410上的芯基板408在载体1002上形成第二底部金属化层410，并且以在芯基板408上形成第一上部金属化层406(图9A中的框902)。ETS金属化层302设置在第一上部金属化层406上(图9A中的框902)。如图10B中的制造阶段1000B所示，制造过程900中的下一个示例性步骤是从载体1002移除基板404(图9B中的框904)。如图10C中的制造阶段1000C所示，制造过程900中的下一个示例性步骤是将第一阻焊层1004设置在ETS金属化层302上(图9B中的框906)。
如图10D中的制造阶段1000D所示，制造过程900中的下一个示例性步骤是将光致抗蚀剂层设置在第一阻焊层1004上并且对该光致抗蚀剂层进行图案化以在第一阻焊层1004上形成开口1006(1)、1006(2)、1006(3)。开口1006(1)形成在第一阻焊层1004中，以用于管芯的管芯互连件。开口1006(2)形成在第一阻焊层1004中，以用于将I/O互连件耦合到ETS金属化层302中的嵌入式金属迹线304，进而耦合到封装基板300。开口1006(3)形成在第一阻焊层1004中以形成金属互连件308(图9D中的框908)。如图10E中的制造阶段1000E所示，制造过程900中的下一个示例性步骤是在第一阻焊层1004中的开口1006(3)中形成与ETS金属化层302中下方的嵌入式金属迹线304接触的金属互连件308(图9B中的框910)。金属互连件308形成在开口1006(1)、1006(2)中，其中需要提供待耦合到ETS金属化层302中的嵌入式金属迹线304的金属互连件308。例如，虽然可能仅需要在待耦合到I/O互连件的区域中的开口1006(2)中形成金属互连件308，但也可在待耦合到管芯互连件的开口1006(1)中提供金属互连件308。
如图10F中的制造阶段1000F所示，制造过程900中的下一个示例性步骤是将第二阻焊层1008设置在第一阻焊层1004和金属互连件308之上(图9B中的框912)。光致抗蚀剂层设置在第二阻焊层1008之上，并且阻焊层1008被图案化以在第二阻焊层1008中形成开口1010，其中需要提供到基板404的电互连件(图9B中的框912)。第一阻焊层和第二阻焊层1004、1008可形成上文所讨论的并在图3至图5B中示出的阻焊层314，在该阻焊层中形成金属互连件308。如图10G中的制造阶段1000G所示，制造过程900中的下一个示例性步骤是将管芯402耦合到封装基板300，其中管芯互连件412(1)耦合到ETS金属化层302中的嵌入式金属迹线304，并且I/O互连件412(2)也耦合到ETS金属化层302中的嵌入式金属迹线304(图9C中的框914)。如果需要，可针对耦合到管芯互连件412(1)和I/O互连件412(2)的嵌入式金属迹线304中的任一者将金属互连件308设置在阻焊层314中。
包括ETS金属化层的封装基板也可被提供在多堆叠式IC管芯封装件中，该ETS金属化层包括具有耦合到其的金属互连件的嵌入式金属迹线以减小信号路径电感。就此而言，图11是包括堆叠在彼此顶部上的管芯封装件1102(1)、1102(2)的示例性堆叠式管芯IC封装件1100的侧视图。在图11中，管芯封装件1102(1)是图4中的IC封装件400。管芯封装件1102(1)、1102(2)通过中介层1104彼此电耦合。管芯封装件1102(1)包括通过管芯互连件1108耦合到封装基板1110的管芯1106。封装基板1110可包括类似于ETS金属化层302的ETS金属化层1112。阻焊层1114设置在ETS金属化层1112和管芯互连件1108上并且在该金属化层与该管芯互连件之间，该管芯互连件将管芯1106耦合到封装基板1110。阻焊层1114可包括金属结构添加物，类似于封装基板300中的阻焊层314中的金属结构添加物308。中介层1104通过外部焊料互连件1116耦合到管芯封装件1102(2)。在该示例中，中介层1104还通过I/O互连件412(2)耦合到管芯封装件1102(1)以提供管芯402、1106之间的D2D通信。还可提供引线接合1118以将管芯1106耦合到中介层1104。
IC封装件可被提供或集成到任何基于处理器的设备中，该IC封装件包括安装在封装基板上的管芯，该封装基板包括ETS金属化层，该ETS金属化层具有耦合到管芯和封装基板以在管芯与封装基板之间提供电接口的嵌入式金属迹线，其中金属添加物被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小信号路径的阻抗，包括但不限于图3至图5B和图7以及图10A至图11的IC封装件，以及根据图8至图9C中的示例性制造过程。不作为限定的示例包括：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板设备、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜，等等)、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电收发装置、卫星无线电收发装置、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、便携式数字视频播放器、汽车、交通工具组件、航空电子系统、无人机以及多旋翼飞行器。
在此方面，图12示出了基于处理器的系统1200的示例，该基于处理器的系统包括可被提供在IC封装件1202中的电路，该IC封装件包括安装在封装基板上的管芯，该封装基板包括ETS金属化层，该ETS金属化层具有耦合到管芯和封装基板以在管芯与封装基板之间提供电接口的嵌入式金属迹线，其中金属添加物被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小信号路径的阻抗，包括但不限于图3至图5B和图7以及图10A至图11的IC封装件，以及根据图8至图9C中的示例性制造过程和根据本文所公开的任何方面。在该示例中，基于处理器的系统1200可被形成为IC封装件1202中的IC 1204并且被形成为片上系统(SoC)1206。基于处理器的系统1200包括中央处理单元(CPU)1208，该CPU包括一个或多个处理器1210，这些处理器还可被称为CPU核或处理器核。CPU 1208可具有耦合到CPU 1208以用于对临时存储的数据进行快速访问的高速缓存存储器1212。CPU 1208耦合到系统总线1214，并且可将被包括在基于处理器的系统1200中的主设备和从设备相互耦合。如众所周知的，CPU 1208通过在系统总线1214上交换地址、控制和数据信息来与这些其他设备通信。例如，CPU 1208可向作为从设备的示例的存储器控制器1216传达总线事务请求。尽管在图12中未示出，但可提供多个系统总线1214，其中每个系统总线1214构成不同的织构。
其他主设备和从设备可连接到系统总线1214。如图12中所示出的，作为示例，这些设备可包括包含存储器控制器1216和存储器阵列1218的存储器系统1220、一个或多个输入设备1222、一个或多个输出设备1224、一个或多个网络接口设备1226以及一个或多个显示控制器1228。存储器系统1220、一个或多个输入设备1222、一个或多个输出设备1224、一个或多个网络接口设备1226以及一个或多个显示控制器1228中的每一者可在相同或不同的IC封装件1202中提供。输入设备1222可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备1224可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。网络接口设备1226可以是被配置为允许往来于网络1230的数据交换的任何设备。网络1230可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络以及因特网。网络接口设备1226可被配置为支持所期望的任何类型的通信协议。
CPU 1208还可被配置为通过系统总线1214访问显示控制器1228以控制向一个或多个显示器1232发送的信息。显示控制器1228经由一个或多个视频处理器1234向显示器1232发送要显示的信息，该视频处理器将要显示的信息处理成适用于显示器1232的格式。作为示例，显示控制器1228和视频处理器1234可被包括以作为相同或不同IC封装件1202中的IC，以及包含CPU 1208的相同或不同IC封装件1202中的IC。显示器1232可包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
图13示出了包括由一个或多个IC 1302形成的射频(RF)部件的示例性无线通信设备1300，其中IC 1302中的任一者可被包括在IC封装件1303中，该IC封装件包括安装在封装基板上的管芯，该封装基板包括ETS金属化层，该ETS金属化层具有耦合到管芯和封装基板以在管芯与封装基板之间提供电接口的嵌入式金属迹线，其中填充金属互连件被提供并且耦合到ETS金属化层的嵌入式金属迹线以减小信号路径的阻抗，包括但不限于图3至图5B和图7以及图10A至图11的IC封装件，以及根据图8至图9C中的示例性制造过程和根据本文所公开的任何方面。作为示例，无线通信设备1300可包括或被提供在任何上述设备中。如图13所示，无线通信设备1300包括收发器1304和数据处理器1306。数据处理器1306可包括存储器以存储数据和程序代码。收发器1304包括支持双向通信的发射器1308和接收器1310。一般而言，无线通信设备1300可包括用于任何数目的通信系统和频带的任何数目的发射器1308和/或接收器1310。收发器1304的全部或一部分可被实现在一个或多个模拟IC、RF IC(RFIC)、混合信号IC等上。
可利用超外差式架构或直接变频式架构来实现发射器1308或接收器1310。在超外差式架构中，信号在RF与基带之间多级变频，例如对于接收器1310而言，在一级中从RF到中频(IF)，然后在另一级中从IF到基带。在直接变频式架构中，信号在一级中在RF和基带之间变频。超外差式以及直接变频式架构可以使用不同的电路块和/或具有不同的要求。在图13中的无线通信设备1300中，利用直接变频式架构来实现发射器1308和接收器1310。
在发射路径中，数据处理器1306处理要被发射的数据并且向发射器1308提供I和Q模拟输出信号。在示例性无线通信设备1300中，数据处理器1306包括数模转换器(DAC)1312(1)、1312(2)以将由数据处理器1306生成的数字信号转换成I和Q模拟输出信号(例如，I和Q输出电流)以供进一步处理。
在发射器1308内，低通滤波器1314(1)、1314(2)分别对I和Q模拟输出信号进行滤波以移除由在前的数模转换引起的不期望信号。放大器(AMP)1316(1)、1316(2)分别放大来自低通滤波器1314(1)、1314(2)的信号并且提供I和Q基带信号。上变频器1318通过混频器1320(1)、1320(2)利用来自发射(TX)本地振荡器(LO)信号发生器1322的I和Q TX LO信号来上变频I和Q基带信号，以提供经上变频信号1324。滤波器1326对经上变频信号1324进行滤波以移除由上变频引起的不期望信号以及接收频带中的噪声。功率放大器(PA)1328放大来自滤波器1326的经上变频信号1324，以获得期望输出功率电平并且提供发射RF信号。发射RF信号被路由经过双工器或开关1330并且经由天线1332被发射。
在接收路径中，天线1332接收由基站发射的信号并且提供接收到的RF信号，该接收到的RF信号被路由经过双工器或开关1330并且被提供到低噪声放大器(LNA)1334。双工器或开关1330被设计成利用特定的接收(RX)与TX双工器频率分隔来操作，使得RX信号与TX信号隔离。接收到的RF信号由LNA 1334放大并且由滤波器1336滤波，以获得期望RF输入信号。下变频混频器1338(1)、1338(2)将滤波器1336的输出与来自RX LO信号发生器1340的I和Q RX LO信号(即，LO_I和LO_Q)进行混频以生成I和Q基带信号。I和Q基带信号由AMP 1342(1)、1342(2)放大并且进一步由低通滤波器1344(1)、1344(2)滤波以获得I和Q模拟输入信号，该I和Q模拟输入信号被提供到数据处理器1306。在该示例中，数据处理器1306包括模数转换器(ADC)1346(1)、1346(2)以将模拟输入信号转换成要进一步由数据处理器1306处理的数字信号。
在图13的无线通信设备1300中，TX LO信号发生器1322生成用于上变频的I和Q TXLO信号，而RX LO信号发生器1340生成用于下变频的I和Q RX Lo信号。每个LO信号是具有特定基频的周期性信号。TX锁相环路(PLL)电路1348从数据处理器1306接收定时信息，并且生成用于调整来自TX LO信号发生器1322的TX Lo信号的频率和/或相位的控制信号。类似地，RX PLL电路1350从数据处理器1306接收定时信息，并且生成用于调整来自RX LO信号发生器1340的RX Lo信号的频率和/或相位的控制信号。
本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种例示性逻辑框、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令、或这两者的组合。本文中所公开的存储器可以是任何类型和尺寸的存储器，并且可被配置为存储所期望的任何类型的信息。为了清楚地示出这种互换性，上文围绕各种例示性的部件、框、模块、电路和步骤的功能，已经对它们进行了一般性描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。本领域技术人员可以针对每个特定应用以不同的方式实施所描述的功能性，但是这样的具体实施决定不应被解释为导致背离本公开的范围。
结合本文中所公开的各方面描述的各种例示性逻辑框、模块、以及电路可用被设计成执行本文所描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立的门或晶体管逻辑、分立的硬件部件或者它们的任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP内核协作的一个或多个微处理器或任何其他此类配置)。
本文中所公开的各方面可被实施在硬件和存储在硬件中的指令中，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其他形式的计算机可读介质中。示例性的存储介质耦接到处理器，从而使处理器能够从该存储介质读取信息以及向该存储介质写入信息。在替代方案中，存储介质可与处理器成一整体。处理器和存储介质可以驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立部件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中所描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所示出的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，可组合示例性方面中讨论的一个或多个操作步骤。将理解，如对本领域技术人员将显而易见的，可对在流程图中示出的操作步骤进行众多不同的修改。本领域技术人员将同样理解，可使用多种不同的技术和工艺中的任何一种来表示信息和信号。例如，可以在遍及上文的描述中提及的数据、指令、命令、信息、信号、比特、符号和芯片可以通过电压、电流、电磁波、磁场或粒子、光场或粒子或者它们的任何组合来表示。
提供本公开的先前描述以使本领域的任何技术人员能够制作或使用本公开。对本公开的各种修改对于本领域技术人员将是显而易见的，并且本文中所定义的普适原理可被应用于其他变形。因此，本公开内容不旨在受限于本文描述的示例和设计，而是要符合与本文所公开的原则和新颖性特征相一致的最宽的范围。
在以下经编号方面/条款中描述了各实现示例：
1.一种集成电路(IC)封装件，包括：
封装基板，所述封装基板包括：
多个金属化层，所述多个金属化层包括：
第一金属化层，所述第一金属化层包括一个或多个第一金属互连件；和
第二金属化层，所述第二金属化层包括：
第二金属层；和
一个或多个金属迹线，所述一个或多个金属迹线嵌入所述第二金属层中；和
第三层，所述第三层邻近所述第二金属层设置，所述第三层包括一个或多个第三金属互连件，每个第三金属互连件耦合到所述一个或多个金属迹线之中的金属迹线。
2.根据条款1所述的IC封装件，其中：
所述第二金属层包括金属层外表面；
所述第三层包括阻焊层，所述阻焊层邻近所述金属层外表面设置；并且
所述一个或多个第三金属互连件各自设置在所述阻焊层中并且邻近所述金属层外表面。
3.根据条款2所述的IC封装件，其中：
所述一个或多个金属迹线各自包括第一金属迹线表面，所述第一金属迹线表面从所述金属层外表面暴露；并且
所述阻焊层中的所述一个或多个第三金属互连件各自设置为与所述一个或多个金属迹线之中的所述金属迹线的所述第一金属迹线表面接触。
4.根据条款1所述的IC封装件，其中：
所述第二金属层包括金属层外表面和金属层内表面；
所述一个或多个金属迹线中的每个金属迹线在所述第二金属层中在垂直方向上延伸到所述金属层外表面和所述金属层内表面；
所述第二金属化层还包括绝缘层，所述绝缘层邻近所述第二金属层的所述金属层内表面设置；并且
所述一个或多个第三金属互连件设置在所述绝缘层中。
5.根据条款4所述的IC封装件，其中：
所述一个或多个金属迹线各自包括第二金属迹线表面，所述第二金属迹线表面从所述金属层内表面暴露；并且
所述绝缘层中的所述一个或多个第三金属互连件各自设置为与所述一个或多个金属迹线之中的所述金属迹线的所述第二金属迹线表面接触。
6.根据条款1至5中任一项所述的IC封装件，其中所述一个或多个金属迹线之中的每个金属迹线耦合到所述一个或多个第一金属互连件之中的第一金属互连件。
7.根据条款1至6中任一项所述的IC封装件，其中所述第二金属化层邻近所述第一金属化层设置。
8.根据条款1至7中任一项所述的IC封装件，其中所述封装基板还包括芯基板，所述芯基板包括一个或多个芯金属互连件，所述一个或多个芯金属互连件各自耦合到所述一个或多个第一金属互连件之中的第一金属互连件。
9.根据条款1至7中任一项所述的IC封装件，其中所述封装基板还包括包括无芯基板。
10.根据条款1至9中任一项所述的IC封装件，还包括管芯，所述管芯耦合到所述一个或多个金属迹线之中的至少一个金属迹线。
11.根据条款10所述的IC封装件，其中所述管芯包括一个或多个管芯互连件，所述一个或多个管芯互连件各自耦合所述一个或多个金属迹线之中的金属迹线。
12.根据条款11所述的IC封装件，其中：
所述一个或多个金属迹线之中的第一金属迹线耦合到所述一个或多个管芯互连件之中的接地管芯互连件，所述接地管芯互连件耦合到所述管芯中的接地平面；并且
所述一个或多个金属迹线之中邻近所述第一金属迹线的第二金属迹线耦合到所述一个或多个管芯互连件之中的信号管芯互连件，所述信号管芯互连件耦合到所述管芯中的信号节点。
13.根据条款1至12中任一项所述的IC封装件，还包括一个或多个输入/输出(I/O)互连件，所述一个或多个I/O互连件各自耦合所述一个或多个金属迹线之中的金属迹线。
14.根据条款1至13中任一项所述的IC封装件，还包括第二管芯，所述第二管芯耦合到所述一个或多个金属迹线之中的至少一个第二金属迹线。
15.根据条款1至14中任一项所述的IC封装件，其中所述一个或多个金属迹线之中的每个金属迹线的线间距比(L/S)小于5.0/5.0。
16.根据条款1至15中任一项所述的IC封装件，所述IC封装件集成到选自由以下项组成的组的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视；调谐器；无线电收发装置；卫星无线电收发装置；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频碟(DVD)播放器；便携式数字视频播放器；汽车；交通工具部件；航空电子系统；无人机；以及多旋翼飞行器。
17.一种制造集成电路(IC)封装件的方法，包括：
制造封装基板，包括：
形成多个金属化层，包括：
形成第一金属化层，所述第一金属化层包括一个或多个第一金属互连件；以及
形成第二金属化层，所述第二金属化层包括：
第二金属层；和
一个或多个金属迹线，所述一个或多个金属迹线嵌入所述第二金属层中；
将所述一个或多个金属迹线中的每个金属迹线耦合到所述一个或多个金属互连件之中的第一金属互连件；
形成第三层，所述第三层邻近所述第二金属层设置，所述第三层包括一个或多个第三金属互连件；以及
将所述一个或多个金属互连件中的每个金属互连件耦合到所述一个或多个金属迹线之中的金属迹线。
18.根据条款17所述的方法，其中形成所述第三层包括：
形成一个或多个金属镀层；
形成所述第三层包括形成一个或多个第三金属互连件，所述一个或多个第三金属互连件包括邻近所述第二金属化层的一个或多个金属镀层；以及
耦合所述一个或多个第三金属互连件中的每个第三金属互连件包括将所述一个或多个金属镀层中的每个金属镀层耦合到所述一个或多个金属迹线之中的金属迹线。
19.根据条款17至18中任一项所述的方法，其中：
所述第二金属层包括金属层外表面；
形成所述第三层包括形成邻近所述金属层外表面的阻焊层，所述阻焊层包括所述一个或多个第三金属互连件；以及
耦合所述一个或多个第三金属互连件中的每个第三金属互连件包括将所述一个或多个第三金属互连件中的每个第三金属互连件耦合到所述一个或多个金属迹线之中邻近所述金属层外表面的所述金属迹线。
20.根据条款19所述的方法，还包括从所述金属层外表面暴露所述一个或多个金属迹线；
其中耦合所述一个或多个第三金属互连件中的每个第三金属互连件包括将所述阻焊层中的所述一个或多个第三金属互连件中的每个第三金属互连件耦合为与所述金属迹线的第一金属迹线表面接触。
21.根据条款19所述的方法，其中在所述阻焊层中形成所述一个或多个第三金属互连件，包括：
在第一阻焊层上形成光致抗蚀剂层；
在所述光致抗蚀剂层中形成一个或多个开口以从所述光致抗蚀剂层暴露所述多个金属迹线之中的一个或多个第一金属迹线；以及
在所述一个或多个开口中的每个开口中设置金属材料以在所述一个或多个开口中形成所述一个或多个第三金属互连件；以及
将一个或多个第三互连件中的每个第三互连件耦合到所述第二金属层中的所述一个或多个金属迹线之中的金属迹线。
22.根据条款21所述的方法，还包括：
在所述一个或多个第三金属互连件和所述一个或多个开口的不包含第三金属互连件的开口上形成第二阻焊层；
在所述第二阻焊层上形成第二光致抗蚀剂层；
在所述第二光致抗蚀剂层中形成一个或多个第二开口以从所述第二光致抗蚀剂层暴露所述一个或多个金属迹线之中的一个或多个第二金属迹线；以及
将管芯的一个或多个管芯互连件中的每个管芯互连件耦合到所述第二金属层中的所述一个或多个第二金属迹线之中的第二金属迹线。
23.根据条款17至18中任一项所述的方法，还包括：
在所述第二金属层中形成所述一个或多个金属迹线以在所述第二金属层中在垂直方向上从金属层外表面延伸到金属层内表面；以及
形成绝缘层，所述绝缘层邻近所述第二金属层的所述金属层内表面设置；
其中形成所述一个或多个第三金属互连件包括在所述绝缘层中形成所述一个或多个第三金属互连件。
24.根据条款23所述的方法，其中：
在所述第二金属层中形成所述一个或多个金属迹线还包括从所述金属层内表面暴露所述一个或多个金属迹线中的每个金属迹线的第二金属迹线表面；以及
耦合所述一个或多个第三金属互连件中的每个第三金属互连件包括将所述绝缘层中的所述一个或多个第三金属互连件中的每个第三金属互连件耦合为与所述一个或多个金属迹线之中的所述金属迹线的所述第二金属迹线表面接触。
25.根据条款17至24中任一项所述的方法，还包括将管芯耦合到所述第二金属化层以将所述管芯耦合到所述封装基板。
26.根据条款25所述的方法，其中将所述管芯耦合到所述第二金属化层包括将所述管芯的一个或多个管芯互连件中的每个管芯互连件耦合到所述第二金属层中的所述一个或多个金属迹线之中的金属迹线。

Claims (26)

1.一种集成电路(IC)封装件，包括：
封装基板，所述封装基板包括：
多个金属化层，所述多个金属化层包括：
第一金属化层，所述第一金属化层包括一个或多个第一金属互连件；和
第二金属化层，所述第二金属化层包括：
第二金属层；和
一个或多个金属迹线，所述一个或多个金属迹线嵌入所述第二金属层中；和
第三层，所述第三层邻近所述第二金属层设置，所述第三层包括一个或多个第三金属互连件，每个第三金属互连件耦合到所述一个或多个金属迹线之中的金属迹线。
2.根据权利要求1所述的IC封装件，其中：
所述第二金属层包括金属层外表面；
所述第三层包括阻焊层，所述阻焊层邻近所述金属层外表面设置；并且
所述一个或多个第三金属互连件各自设置在所述阻焊层中并且邻近所述金属层外表面。
3.根据权利要求2所述的IC封装件，其中：
所述一个或多个金属迹线各自包括第一金属迹线表面，所述第一金属迹线表面从所述金属层外表面暴露；并且
所述阻焊层中的所述一个或多个第三金属互连件各自设置为与所述一个或多个金属迹线之中的所述金属迹线的所述第一金属迹线表面接触。
4.根据权利要求1所述的IC封装件，其中：
所述第二金属层包括金属层外表面和金属层内表面；
所述一个或多个金属迹线中的每个金属迹线在所述第二金属层中在垂直方向上延伸到所述金属层外表面和所述金属层内表面；
所述第二金属化层还包括绝缘层，所述绝缘层邻近所述第二金属层的所述金属层内表面设置；并且
所述一个或多个第三金属互连件设置在所述绝缘层中。
5.根据权利要求4所述的IC封装件，其中：
所述一个或多个金属迹线各自包括第二金属迹线表面，所述第二金属迹线表面从所述金属层内表面暴露；并且
所述绝缘层中的所述一个或多个第三金属互连件各自设置为与所述一个或多个金属迹线之中的所述金属迹线的所述第二金属迹线表面接触。
6.根据权利要求1所述的IC封装件，其中所述一个或多个金属迹线之中的每个金属迹线耦合到所述一个或多个第一金属互连件之中的第一金属互连件。
7.根据权利要求1所述的IC封装件，其中所述第二金属化层邻近所述第一金属化层设置。
8.根据权利要求1所述的IC封装件，其中所述封装基板还包括芯基板，所述芯基板包括一个或多个芯金属互连件，所述一个或多个芯金属互连件各自耦合到所述一个或多个第一金属互连件之中的第一金属互连件。
9.根据权利要求1所述的IC封装件，其中所述封装基板还包括无芯基板。
10.根据权利要求1所述的IC封装件，还包括管芯，所述管芯耦合到所述一个或多个金属迹线之中的至少一个金属迹线。
11.根据权利要求10所述的IC封装件，其中所述管芯包括一个或多个管芯互连件，所述一个或多个管芯互连件各自耦合所述一个或多个金属迹线之中的金属迹线。
12.根据权利要求11所述的IC封装件，其中：
所述一个或多个金属迹线之中的第一金属迹线耦合到所述一个或多个管芯互连件之中的接地管芯互连件，所述接地管芯互连件耦合到所述管芯中的接地平面；并且
所述一个或多个金属迹线之中邻近所述第一金属迹线的第二金属迹线耦合到所述一个或多个管芯互连件之中的信号管芯互连件，所述信号管芯互连件耦合到所述管芯中的信号节点。
13.根据权利要求1所述的IC封装件，还包括一个或多个输入/输出(I/O)互连件，所述一个或多个I/O互连件各自耦合所述一个或多个金属迹线之中的金属迹线。
14.根据权利要求1所述的IC封装件，还包括第二管芯，所述第二管芯耦合到所述一个或多个金属迹线之中的至少一个第二金属迹线。
15.根据权利要求1所述的IC封装件，其中所述一个或多个金属迹线之中的每个金属迹线的线间距比(L/S)小于5.0/5.0。
16.根据权利要求1所述的IC封装件，所述IC封装件集成到选自由以下项组成的组的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视；调谐器；无线电收发装置；卫星无线电收发装置；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频碟(DVD)播放器；便携式数字视频播放器；汽车；交通工具部件；航空电子系统；无人机；
以及多旋翼飞行器。
17.一种制造集成电路(IC)封装件的方法，包括：
制造封装基板，包括：
形成多个金属化层，包括：
形成第一金属化层，所述第一金属化层包括一个或多个第一金属互连件；以及
形成第二金属化层，所述第二金属化层包括：
第二金属层；和
一个或多个金属迹线，所述一个或多个金属迹线嵌入所述第二金属层中；
将所述一个或多个金属迹线中的每个金属迹线耦合到所述一个或多个金属互连件之中的第一金属互连件；
形成第三层，所述第三层邻近所述第二金属层设置，所述第三层包括一个或多个第三金属互连件；以及
将所述一个或多个金属互连件中的每个金属互连件耦合到所述一个或多个金属迹线之中的金属迹线。
18.根据权利要求17所述的方法，其中形成所述第三层包括：
形成一个或多个金属镀层；
形成所述第三层包括形成一个或多个第三金属互连件，所述一个或多个第三金属互连件包括邻近所述第二金属化层的一个或多个金属镀层；并且
耦合所述一个或多个第三金属互连件中的每个第三金属互连件包括将所述一个或多个金属镀层中的每个金属镀层耦合到所述一个或多个金属迹线之中的金属迹线。
19.根据权利要求17所述的方法，其中：
所述第二金属层包括金属层外表面；
形成所述第三层包括形成邻近所述金属层外表面的阻焊层，所述阻焊层包括所述一个或多个第三金属互连件；并且
耦合所述一个或多个第三金属互连件中的每个第三金属互连件包括将所述一个或多个第三金属互连件中的每个第三金属互连件耦合到所述一个或多个金属迹线之中邻近所述金属层外表面的所述金属迹线。
20.根据权利要求19所述的方法，还包括从所述金属层外表面暴露所述一个或多个金属迹线；
其中耦合所述一个或多个第三金属互连件中的每个第三金属互连件包括将所述阻焊层中的所述一个或多个第三金属互连件中的每个第三金属互连件耦合为与所述金属迹线的第一金属迹线表面接触。
21.根据权利要求19所述的方法，其中在所述阻焊层中形成所述一个或多个第三金属互连件，包括：
在第一阻焊层上形成光致抗蚀剂层；
在所述光致抗蚀剂层中形成一个或多个开口以从所述光致抗蚀剂层暴露所述多个金属迹线之中的一个或多个第一金属迹线；以及
在所述一个或多个开口中的每个开口中设置金属材料以在所述一个或多个开口中形成所述一个或多个第三金属互连件；以及
将一个或多个第三互连件中的每个第三互连件耦合到所述第二金属层中的所述一个或多个金属迹线之中的金属迹线。
22.根据权利要求21所述的方法，还包括：
在所述一个或多个第三金属互连件和所述一个或多个开口的不包含第三金属互连件的开口上形成第二阻焊层；
在所述第二阻焊层上形成第二光致抗蚀剂层；
在所述第二光致抗蚀剂层中形成一个或多个第二开口以从所述第二光致抗蚀剂层暴露所述一个或多个金属迹线之中的一个或多个第二金属迹线；以及
将管芯的一个或多个管芯互连件中的每个管芯互连件耦合到所述第二金属层中的所述一个或多个第二金属迹线之中的第二金属迹线。
23.根据权利要求17所述的方法，还包括：
在所述第二金属层中形成所述一个或多个金属迹线以在所述第二金属层中在垂直方向上从金属层外表面延伸到金属层内表面；以及
形成绝缘层，所述绝缘层邻近所述第二金属层的所述金属层内表面设置；
其中形成所述一个或多个第三金属互连件包括在所述绝缘层中形成所述一个或多个第三金属互连件。
24.根据权利要求23所述的方法，其中：
在所述第二金属层中形成所述一个或多个金属迹线还包括从所述金属层内表面暴露所述一个或多个金属迹线中的每个金属迹线的第二金属迹线表面；以及
耦合所述一个或多个第三金属互连件中的每个第三金属互连件包括将所述绝缘层中的所述一个或多个第三金属互连件中的每个第三金属互连件耦合为与所述一个或多个金属迹线之中的所述金属迹线的所述第二金属迹线表面接触。
25.根据权利要求17所述的方法，还包括将管芯耦合到所述第二金属化层以将所述管芯耦合到所述封装基板。
26.根据权利要求25所述的方法，其中将所述管芯耦合到所述第二金属化层包括将所述管芯的一个或多个管芯互连件中的每个管芯互连件耦合到所述第二金属层中的所述一个或多个金属迹线之中的金属迹线。
CN202280061755.5A 2021-09-23 2022-08-23 采用填充金属用于基于ets的基板中的嵌入式金属迹线以降低信号路径阻抗的集成电路（ic）封装件和相关制造方法 Pending CN117999648A (zh)

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* Cited by examiner, † Cited by third party
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US8772951B1 (en) * 2013-08-29 2014-07-08 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
US10096542B2 (en) * 2017-02-22 2018-10-09 Advanced Semiconductor Engineering, Inc. Substrate, semiconductor package structure and manufacturing process
US10622292B2 (en) * 2018-07-06 2020-04-14 Qualcomm Incorporated High density interconnects in an embedded trace substrate (ETS) comprising a core layer

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