CN112151470B - 一种芯片封装结构及其制备方法、以及电子器件 - Google Patents

一种芯片封装结构及其制备方法、以及电子器件 Download PDF

Info

Publication number
CN112151470B
CN112151470B CN202011048066.XA CN202011048066A CN112151470B CN 112151470 B CN112151470 B CN 112151470B CN 202011048066 A CN202011048066 A CN 202011048066A CN 112151470 B CN112151470 B CN 112151470B
Authority
CN
China
Prior art keywords
components
plastic package
package body
substrate
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011048066.XA
Other languages
English (en)
Other versions
CN112151470A (zh
Inventor
陈建超
于上家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Goertek Microelectronic Research Institute Co ltd
Original Assignee
Qingdao Goertek Microelectronic Research Institute Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qingdao Goertek Microelectronic Research Institute Co ltd filed Critical Qingdao Goertek Microelectronic Research Institute Co ltd
Priority to CN202011048066.XA priority Critical patent/CN112151470B/zh
Publication of CN112151470A publication Critical patent/CN112151470A/zh
Priority to PCT/CN2021/118483 priority patent/WO2022062990A1/zh
Application granted granted Critical
Publication of CN112151470B publication Critical patent/CN112151470B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开一种芯片封装结构及其制备方法、以及电子器件，所述芯片封装结构包括基板、元器件以及塑封体，元器件包括第一组元器件和第二组元器件，第一组元器件和第二组元器件间隔分布于基板的安装侧，第一组元器件包括沿远离基板的方向上依次排布的底层元器件和高层元器件，高层元器件朝向基板的一侧相对于基板的高度低于第二组元器件的高度；塑封体设于基板的安装侧，塑封体包括第一塑封体和第二塑封体，第一塑封体包裹底层元件设置，第二塑封体包裹高层元件和所述第二组元器件设置。本发明充分利用了封装空间，提高了封装结构的空间利用率，相同空间内可以集成更多的元器件，提升了封装密度。

Description

一种芯片封装结构及其制备方法、以及电子器件
技术领域
本发明涉及半导体封装结构技术领域，具体涉及一种芯片封装结构及其制备方法、以及电子器件。
背景技术
电子产品的迅猛发展是当今封装技术进化的主要驱动力，小型化、高密度、高频高速、高性能、高可靠性和低成本是先进封装的主流发展方向，其中系统级封装(System In aPackage，SIP封装)是最重要也是最有潜力满足这种高密度系统集成的技术之一。SIP封装是指将多种功能晶圆，包括处理器、存储器等功能晶圆根据应用场景、封装基板层数等因素，集成在一个封装内，从而实现一个基本完整功能的封装方案。在实际封装过程中，部分元器件的厚度远大于其他元器件，最终封装结构的厚度尺寸取决于该厚度较大的元器件，这样往往会造成封装结构空间上的浪费，不利于提高系统芯片封装结构的封装密度。
发明内容
本发明的主要目的是提出一种芯片封装结构及其制备方法、以及电子器件，旨在提高系统芯片封装结构的空间利用率，提高封装密度。
为实现上述目的，本发明提出一种芯片封装结构，包括：
基板，所述基板具有安装侧；
元器件，所述元器件包括第一组元器件和第二组元器件，所述第一组元器件和第二组元器件间隔分布于所述安装侧，所述第一组元器件包括沿远离所述基板的方向上依次排布的底层元器件和高层元器件，所述高层元器件朝向所述基板的一侧相对于所述基板的高度低于所述第二组元器件相对于所述基板的高度；以及，
塑封体，设于所述安装侧，所述塑封体包括第一塑封体和第二塑封体，所述第一塑封体包裹所述底层元件设置，所述第二塑封体包裹所述高层元件和所述第二组元器件设置。
可选地，所述第一塑封体的材质包括LDS材料。
可选地，所述底层元器件包括芯片、电阻器和电容器中的至少一种；和/或，
所述高层元器件包括芯片、电阻器和电容器中的至少一种；和/或，
所述第二组元器件包括电感器和晶体振荡器中的至少一种。
可选地，所述第一组元器件设置有多组；和/或，
所述第一塑封体朝向所述高层元器件的一侧设有连接电路，所述高层元器件设于所述连接电路上。
进一步地，本发明还提出一种如上所述的芯片封装结构的制备方法，包括以下步骤：
提供一基板，所述基板具有安装侧，在所述基板的安装侧设置底层元器件；
对所述底层元器件进行塑封，形成包裹所述底层元器件设置的第一塑封体；
在所述第一塑封体远离所述基板的一侧设置高层元器件；
在所述基板的安装侧设置第二组元器件；
对所述第二组元器件和高层元器件进行塑封，形成同时包裹所述第二组元器件和高层元器件设置的第二塑封体，得到芯片封装结构。
可选地，在所述第一塑封体远离所述基板的一侧设置高层元器件的步骤，包括：
在所述第一塑封体远离所述基板的一侧设置连接电路；
在所述连接电路上设置高层元器件。
可选地，对所述底层元器件进行塑封，形成包裹所述底层元器件设置的第一塑封体的步骤中：所述第一塑封体的材质为LDS材料；
在所述第一塑封体远离所述基板的一侧设置连接电路的步骤包括：
在所述第一塑封体远离所述基板的一侧设置掩膜，然后对暴露出的部分所述第一塑封体表面进行活化后去掉所述掩膜；
在活化后的所述第一塑封体表面刻画电路，然后通过化学镀的方式在所述第一塑封体的表面沉积电路层，形成连接电路。
可选地，所述基板的安装侧还设有邻近所述底层元器件设置的导通焊盘；
对所述底层元器件进行塑封，形成包裹所述底层元器件设置的第一塑封体的步骤之后、在所述第一塑封体远离所述基板的一侧设置掩膜，然后对暴露出的部分所述第一塑封体表面进行活化后去掉掩膜的步骤之前，还包括：
在所述第一塑封体远离所述基板的一侧设置开孔，所述开孔连通所述导通焊盘；
在所述第一塑封体远离所述基板的一侧设置掩膜，然后对暴露出的部分所述第一塑封体表面进行活化后去掉所述掩膜的步骤之后、在活化后的所述第一塑封体表面刻画电路，然后通过化学镀的方式在所述第一塑封体的表面沉积电路层，形成连接电路的步骤之前，还包括：
在所述开孔内填充导电材料。
可选地，所述导通焊盘的表面设置有锡膏；和/或，
所述导电材料为锡或银。
此外，本发明还提出一种电子器件，包括芯片封装结构，所述芯片封装结构包括：
基板，所述基板具有安装侧；
元器件，所述元器件包括第一组元器件和第二组元器件，所述第一组元器件和第二组元器件间隔分布于所述安装侧，所述第一组元器件包括沿远离所述基板的方向上依次排布的底层元器件和高层元器件，所述高层元器件朝向所述基板的一侧相对于所述基板的高度低于所述第二组元器件相对于所述基板的高度；以及，
塑封体，设于所述安装侧，所述塑封体包括第一塑封体和第二塑封体，所述第一塑封体包裹所述底层元件设置，所述第二塑封体包裹所述高层元件和所述第二组元器件设置。
本发明提供的技术方案中，芯片封装结构包括基板元器件以及塑封体，所述元器件包括第一组元器件和第二组元器件，所述第一组元器件和第二组元器件间隔分布于所述基板的安装侧，所述第一组元器件包括沿远离所述基板的方向上依次排布的底层元器件和高层元器件，所述高层元器件朝向所述基板的一侧相对于所述基板的高度低于所述第二组元器件相对于所述基板的高度；所述塑封体设于所述安装侧，所述塑封体包括第一塑封体和第二塑封体，所述第一塑封体包裹所述底层元件设置，所述第二塑封体包裹所述高层元件和所述第二组元器件设置。如此，充分利用了封装空间，提高了封装结构的空间利用率，相同空间内可以集成更多的元器件，提升了封装密度，提高了SIP封装的芯片集成度，更有利于实现系统芯片封装的更高密度要求和更加多元化要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅为本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明提供的芯片封装结构的一实施例的结构示意图；
图2为本发明提供的芯片封装结构的制备方法的一实施例的流程示意图；
图3为图2中在基板上设置底层元器件后的结构示意图；
图4为图2中在基板的导通焊盘上设置锡膏后的结构示意图；
图5为图2中设置第一塑封体后的结构示意图；
图6为图2中设置开孔后的结构示意图；
图7为图2中设置掩膜后的结构示意图；
图8为图2中在第一塑封体表面刻画电路后的结构示意图；
图9为图2中在开孔内填充导电材料后的结构示意图；
图10为图2中在第一塑封体表面设置连接电路后的结构示意图；
图11为图2中设置高层元器件后的结构示意图；
图12为图2中在基板的焊盘上设置锡膏后的结构示意图；
图13为图2中设置第二组元器件后的结构示意图。
附图标号说明：
100 芯片封装结构 42 第二塑封体
10 基板 50 连接电路
21 底层元器件 60 掩膜
22 高层元器件 71 导通焊盘
30 第二组元器件 72 焊盘
41 第一塑封体 80 锡膏
411 开孔 90 导电连接部
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述。实施例中未注明具体条件者，按照常规条件或制造商建议的条件进行。所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。另外，全文中出现的“和/或”的含义，包括三个并列的方案，以“A和/或B”为例，包括A方案、或B方案、或A和B同时满足的方案。此外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在SIP封装芯片的实际封装过程中，现有封装方式通常是先将需要设置于基板上的元器件都布设完成之后，进行整体塑封，塑封体同时包裹基板上的所有元器件，形成第一元器件层，然后再在该塑封体上设置转载基板，在该转载基板上布设另一层元器件后再整体塑封，形成完全覆盖在第一元器件层表面的塑封体，形成第二元器件层，对于此种方式而言，无论是第一元器件层还是第二元器件层，其中部分元器件的厚度远大于其他元器件，每一层的最终封装厚度尺寸取决于该层厚度较大的元器件，这样往往会造成封装结构空间上的浪费，不利于提高系统芯片封装结构的封装密度。
鉴于此，本发明提出一种芯片封装结构，图1所示为本发明提出的芯片封装结构100的一实施例。参阅图1所示，在本实施例中，所述芯片封装结构100包括基板10(通常为PCB板，即印制电路板，为本领域技术人员所熟知，在此不做赘述)、元器件以及塑封体，其中，所述基板10具有安装侧；所述元器件包括第一组元器件和第二组元器件30，所述第一组元器件和第二组元器件30间隔分布于所述安装侧，所述第一组元器件包括沿远离所述基板10的方向上依次排布的底层元器件21和高层元器件22，所述高层元器件22朝向所述基板10的一侧相对于所述基板10的高度低于所述第二组元器件30相对于所述基板10的高度；所述塑封体设于所述安装侧，所述塑封体包括第一塑封体41和第二塑封体42，所述第一塑封体41包裹所述底层元件设置，所述第二塑封体42包裹所述高层元件和所述第二组元器件30设置。
本发明提供的技术方案中，芯片封装结构100包括基板10元器件以及塑封体，所述元器件包括第一组元器件和第二组元器件30，所述第一组元器件和第二组元器件30间隔分布于所述基板10的安装侧，所述第一组元器件包括沿远离所述基板10的方向上依次排布的底层元器件21和高层元器件22，所述高层元器件22朝向所述基板10的一侧相对于所述基板10的高度低于所述第二组元器件30的高度；所述塑封体设于所述安装侧，所述塑封体包括第一塑封体41和第二塑封体42，所述第一塑封体41包裹所述底层元件设置，所述第二塑封体42包裹所述高层元件和所述第二组元器件30设置。通过在所述基板10的安装侧叠设所述底层元器件21和高层元器件22的方式，充分利用了封装结构中所述第二组元器件30的高度空间，如此，提高了封装结构的空间利用率，相同空间内可以集成更多的元器件，提升了封装密度，提高了SIP封装的芯片集成度，更有利于实现系统芯片封装的更高密度要求和更加多元化要求。
所述第一组元器件为厚度相对较小的一些元器件，包括芯片以及被动元器件，例如电阻器、电容器等，在本实施例中，所述底层元器件21包括芯片、电阻器和电容器中的至少一种；和/或，所述高层元器件22包括芯片、电阻器和电容器中的至少一种，具体的元器件类型可以根据所述芯片封装结构100的实际结构需求进行选择。进一步地，所述第一组元器件的个数不做限制，可以是多组也可以是多组，在本实施例中设置有多组，参阅图1所示，以所述第一组元器件设置有两组为例进行说明，两组所述第一组元器件分别布设于所述第二组元器件30的相对两侧，对应地，所述第一塑封体41也设置有两个，两个所述第一塑封体41分别包裹两组所述第一组元器件中的所述底层元器件21设置，其中一组所述第一组元器件中的底层元器件21为芯片，另一组所述第一组元器件中的底层元器件21包括电阻器和电容器。在本发明的其他实施例中，也可以是多组所述第一组元器件间隔布设于所述第二组元器件30的同一侧。
所述第二组元器件30为厚度较大的一些元器件，例如电感器、晶体振荡器等，在本实施例中，所述第二组元器件30包括电感器和晶体振荡器中的至少一种。所述第二组元器件30的个数也不做限制，可以是一组也可以是多组，图1中仅以本实施例的所述第二组元器件30设置有一组，且所述第二组元器件30包括电感器和晶体振荡器中的任意一种为例进行说明，并不用于限定本发明的保护范围，凡是所述第一组元器件设置有所述底层元器件21和所述高层元器件22，且所述塑封体包括包裹所述底层元器件21设置的第一塑封体41、以及同时包裹所述高层元器件22和所述第二组元器件30设置的第二塑封体42，均属于本发明的保护范围。
在本实施例中，参阅图1所示，所述第一塑封体41朝向所述高层元器件22的一侧设有连接电路50，所述高层元器件22设于所述连接电路50上。进一步地，所述连接电路50可以采用转载基板实现，而作为一种优选的实施方式，在本实施例中，所述第一塑封体41的材质包括LDS材料。LDS材料是一种内含有机金属复合物的改性塑料，该材料经过激光照射后，可以使其中的有机金属复合物释放出金属粒子，通过选用上述LDS材料作为制作所述第一塑封体41的材料，从而使得对所述第一塑封体41的表面进行活化处理后，直接在所述第一塑封体41的表面通过化学镀的方式沉积电路层，形成所述连接电路50，从而省去了转载基板的设置，不仅节约了转载基板，且由于通过化学沉积形成的电路层的厚度小于转载基板的厚度，从而有利于减小所述芯片封装结构100的厚度。此外，所述第二塑封体42的材质不做限制，可以采用上述LDS材料，也可以采用本领域常规的塑封材料，更优选为所述第二塑封体42也选用上述LDS材料制成，如此，可以直接在所述第二塑封体42的表面通过化学沉积形成电路层，节约了转载基板，也有利于减少所述芯片封装结构100的厚度。
基于上述芯片封装结构100，本发明还提出一种芯片封装结构100的制备方法，图2所示为本发明提供的芯片封装结构100的制备方法的一实施例。参阅图2所示，在本实施例中，所述芯片封装结构100的制备方法包括以下步骤：
步骤S10、提供一基板10，所述基板10具有安装侧，在所述基板10的安装侧设置底层元器件21；
所述基板10可以是已经经过预加工得到的PCB板，也可以是以晶圆为原材料制得，其制备流程如下：首先通过背部研磨将原料晶圆减薄到相应厚度，然后在晶圆背部沉积氧化硅或氮化硅等绝缘层，或者通过直接热氧化的方式在晶圆背部设置绝缘层，再将晶圆切割成芯片，通过贴片、固化、焊线、倒装、回流焊、清洗、底部填充等工艺，将低厚度的元器件，包括芯片以及被动元器件(例如电阻器和电容器等)作为底层元器件21，贴装在所述基板10的安装侧，得到如图3所示的结构。
步骤S20、对所述底层元器件21进行塑封，形成包裹所述底层元器件21设置的第一塑封体41；
对图3得到的结构进行第一次局部塑封，形成包裹所述底层元器件21设置的第一塑封体41，当所述第一组元器件设置有多组时，所述底层元器件21也设置有多组，则对每一组所述底层元器件21均进行局部塑封，形成多个所述第一塑封体41，每一所述第一塑封体41对应包裹一组所述底层元器件21，即在所述基板10的安装侧形成呈异形设置的塑封体，得到如图5所示的结构。
步骤S30、在所述第一塑封体41远离所述基板10的一侧设置高层元器件22；
所述第一塑封体41设置完毕后，将被动元器件例如电阻器或电容器等作为所高层元器件22，设置于所述第一塑封体41远离所述基板10的一侧。优选地，在本实施例中，所述第一塑封体41朝向所述高层元器件22的一侧设有连接电路50，所述高层元器件22设于所述连接电路50上，对应地，步骤S30具体包括：
步骤S31、在所述第一塑封体41远离所述基板10的一侧设置连接电路50；
步骤S32、在所述连接电路50上设置高层元器件22。
先在所述第一塑封体41远离所述基板10的一侧设置连接电路50，然后再在所述连接电路50上进行第二次贴装，得到如图11所示的结构，完成高层元器件22的设置。其中，所述连接电路50可以选用转载基板进行设置，作为一优选的实施方式，在本实施例中，所述第一塑封体41的材质为LDS材料，对应地，步骤S31包括：
步骤S31b、在所述第一塑封体41远离所述基板10的一侧设置掩膜60，然后对暴露出的部分所述第一塑封体41表面进行活化后去掉所述掩膜60；
步骤S31d、在活化后的所述第一塑封体41表面刻画电路，然后通过化学镀的方式在所述第一塑封体41的表面沉积电路层，形成连接电路50。
先在所述第一塑封体41远离所述基板10的一侧施加掩膜60(如图7所示)，然后采用激光活化暴露出的部分所述第一塑封体41表面，利用激光照射激发出所述LDS材料中的有机金属复合物释放出金属粒子，从而在所述第一塑封体41的表面形成导电种子层，然后去掉掩膜60，并利用镭射激光或其他本领常规的方式将所需的电路刻画在所述第一塑封体41的表面，得到如图8所示的结构，最后再通过化学镀的方式在活化后且刻画有电路的所述第一塑封体41的表面沉积电路层，形成所述连接电路50，得到如图10所示的结构。如此，通过选用所述LDS材料作为制作所述第一塑封体41的材料，从而使得对所述第一塑封体41的表面进行活化处理后，直接在所述第一塑封体41的表面通过化学镀的方式沉积电路层，形成所述连接电路50，从而省去了转载基板的设置，不仅节约了转载基板，且由于通过化学沉积形成的电路层的厚度明显小于转载基板的厚度，从而有利于减小所述芯片封装结构100的厚度。
所述高层元器件22可以与所述基板10导通，也可以不导通，具体设置方式可以根据所述芯片封装结构100的实际需求进行选择。在本实施例中，以至少一组所述第一组元器件中的高层元器件22设置为与所述基板10导通为例进行说明，参阅图4所示，所述基板10的安装侧还设有邻近所述底层元器件21设置的导通焊盘71，对应地，在本实施例中，步骤S20之后、步骤S31b之前，还包括：
步骤S31a、在所述第一塑封体41远离所述基板10的一侧设置开孔411，所述开孔411连通所述导通焊盘71；
且在步骤S31b之后、步骤S31d之前，还包括：
步骤S31c、在所述开孔411内填充导电材料。
在完成所述第一塑封体41的设置之后，通过激光或机械加工等方式在所述第一塑封体41远离所述基板10的一侧设置开孔411，如图6所示，所述开孔411连通所述导通焊盘71，然后再对所述第一塑封体41的表面进行活化处理和刻画电路，电路刻画完毕后，在所述开孔411中填充导电材料，形成如图9所示的导电连接部90，然后在所述第一塑封体41表面通过化学沉积设置电路层，形成所述连接电路50。如此，所述高层元器件22通过所述连接电路50以及所述导电连接部90与所述基板10导通。其中，所述导电材料可以选用锡、银或铜等，优选为锡或银，导电性能好且填充工艺较为方便，具体工艺可以是在所述开孔411中灌入锡膏80或者银浆，然后进行回流或者烘烤实现导电材料固化。
此外，为避免在步骤S31a中进行开孔411时损伤所述导通焊盘71或者基板10，在本实施例中优选为所述导通焊盘71的表面设置有锡膏80，具体地，在完成所述底层元器件21的贴装，得到如图3所示的结构之后，再在所述基板10上邻近所述底层元器件21设置的导通焊盘71上设置锡膏80，得到如图4的结构，所述锡膏80的设置方式可以是利用点胶设备在所述导通焊盘71上点设锡膏，也可以直接通过洗膏印刷将锡膏印刷在所述导通焊盘71上。
步骤S40、在所述基板10的安装侧设置第二组元器件30；
第二次贴装完毕后，再在所述基板10的安装侧贴装高厚度的第二组元器件30，其具体贴装方式可以为：所述安装侧还设有用以贴装所述第二组元器件30的多个焊盘72，在所述焊盘72上设置锡膏80(所述锡膏80的设置方式参考上述，在此不做赘述)，得到如图12所示的结构，然后贴装所述第二组元器件30后，通过回流或烘烤实现锡膏80固化，得到如图13所示的结构，完成所述第二组元器件30的贴装。
步骤S50、对所述第二组元器件30和高层元器件22进行塑封，形成同时包裹所述第二组元器件30和高层元器件22设置的第二塑封体42，得到芯片封装结构100。
在所述第二组元器件30贴装完毕后，再进行第二次塑封，形成同时包裹所述第二组元器件30和高层元器件22设置的第二塑封体42，即制得如图1所示的芯片封装结构100。其中，所述第二塑封体42的材质不做限制，可以同样采用所述LDS材料，也可以采用本领域常规的塑封材料，更优选为所述第二塑封体42也选用所述LDS材料制成，如此，可以直接在所述第二塑封体42的表面通过化学沉积形成电路层，节约了转载基板，也有利于进一步减少所述芯片封装结构100的厚度。
此外，需要说明的是，所述高层元器件22的贴装步骤和所述所述第二组元器件30的贴装步骤的先后顺序不做限定，既可以是先进行所述高层元器件22的贴装，再进行所述第二组元器件30的贴装，也可以是先进行所述第二组元器件30的贴装，再进行所述高层元器件22的贴装，也可以是所述高层元器件22和所述第二组元器件30的贴装同步进行，只需要在完成所述第一塑封体41的设置之后、进行第二次塑封之前，分别完成所述高层元器件22和所述第二组元器件30的贴装即可。
本发明提供的芯片封装结构100的制备方法，制备工艺简单，易于进行量化生产，可以适用于不用类型芯片的叠型集成封装，通过第一次局部塑封、第二次局部塑封以及二次布线的方式，提高了芯片封装结构100的空间利用率，提高了封装密度，在相同空间内可以集成更多的元器件，提高了系统芯片封装的芯片集成度，且节约了转载基板，有利于实现系统芯片封装的更高密度要求和更多元化要求。
此外，本发明还提出一种电子器件，包括芯片封装结构100，所述芯片封装结构100的结构参照上述实施例。可以理解的是，由于本发明电子器件采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的专利保护范围内。

Claims (7)

1.一种芯片封装结构的制备方法，其特征在于，包括以下步骤：
提供一基板，所述基板具有安装侧，在所述基板的安装侧设置底层元器件；
对所述底层元器件进行塑封，形成包裹所述底层元器件设置的第一塑封体；
在所述第一塑封体远离所述基板的一侧设置高层元器件；
在所述基板的安装侧设置第二组元器件；
对所述第二组元器件和高层元器件进行塑封，形成同时包裹所述第二组元器件和高层元器件设置的第二塑封体，得到芯片封装结构；
在所述第一塑封体远离所述基板的一侧设置高层元器件的步骤，包括：
在所述第一塑封体远离所述基板的一侧设置连接电路；
在所述连接电路上设置高层元器件；
对所述底层元器件进行塑封，形成包裹所述底层元器件设置的第一塑封体的步骤中：所述第一塑封体的材质为LDS材料；
在所述第一塑封体远离所述基板的一侧设置连接电路的步骤包括：
在所述第一塑封体远离所述基板的一侧设置掩膜，然后对暴露出的部分所述第一塑封体表面进行活化后去掉所述掩膜；
在活化后的所述第一塑封体表面刻画电路，然后通过化学镀的方式在所述第一塑封体的表面沉积电路层，形成连接电路；
所述基板的安装侧还设有邻近所述底层元器件设置的导通焊盘，所述导通焊盘的表面设置有锡膏；
对所述底层元器件进行塑封，形成包裹所述底层元器件设置的第一塑封体的步骤之后、在所述第一塑封体远离所述基板的一侧设置掩膜，然后对暴露出的部分所述第一塑封体表面进行活化后去掉所述掩膜的步骤之前，还包括：
在所述第一塑封体远离所述基板的一侧设置开孔，所述开孔连通所述导通焊盘；
在所述第一塑封体远离所述基板的一侧设置掩膜，然后对暴露出的部分所述第一塑封体表面进行活化后去掉所述掩膜的步骤之后、在活化后的所述第一塑封体表面刻画电路，然后通过化学镀的方式在所述第一塑封体的表面沉积电路层，形成连接电路的步骤之前，还包括：
在所述开孔内填充导电材料。
2.如权利要求1所述的芯片封装结构的制备方法，其特征在于，所述导电材料为锡或银。
3.一种芯片封装结构，由权利要求1或2所述的芯片封装结构的制备方法制备得到，其特征在于，所述芯片封装结构包括：
基板，所述基板具有安装侧；
元器件，所述元器件包括第一组元器件和第二组元器件，所述第一组元器件和第二组元器件间隔分布于所述安装侧，所述第一组元器件包括沿远离所述基板的方向上依次排布的底层元器件和高层元器件，所述高层元器件朝向所述基板的一侧相对于所述基板的高度低于所述第二组元器件相对于所述基板的高度；以及，
塑封体，设于所述安装侧，所述塑封体包括第一塑封体和第二塑封体，所述第一塑封体包裹所述底层元器 件设置，所述第二塑封体包裹所述高层元器 件和所述第二组元器件设置。
4.如权利要求3所述的芯片封装结构，其特征在于，所述第一塑封体的材质包括LDS材料。
5.如权利要求3所述的芯片封装结构，其特征在于，所述底层元器件包括芯片、电阻器和电容器中的至少一种；和/或，
所述高层元器件包括芯片、电阻器和电容器中的至少一种；和/或，
所述第二组元器件包括电感器和晶体振荡器中的至少一种。
6.如权利要求3所述的芯片封装结构，其特征在于，所述第一组元器件设置有多组；和/或，
所述第一塑封体朝向所述高层元器件的一侧设有连接电路，所述高层元器件设于所述连接电路上。
7.一种电子器件，其特征在于，包括如权利要求3至6任意一项所述的芯片封装结构。
CN202011048066.XA 2020-09-28 2020-09-28 一种芯片封装结构及其制备方法、以及电子器件 Active CN112151470B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202011048066.XA CN112151470B (zh) 2020-09-28 2020-09-28 一种芯片封装结构及其制备方法、以及电子器件
PCT/CN2021/118483 WO2022062990A1 (zh) 2020-09-28 2021-09-15 一种芯片封装结构及其制备方法、以及电子器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011048066.XA CN112151470B (zh) 2020-09-28 2020-09-28 一种芯片封装结构及其制备方法、以及电子器件

Publications (2)

Publication Number Publication Date
CN112151470A CN112151470A (zh) 2020-12-29
CN112151470B true CN112151470B (zh) 2022-07-22

Family

ID=73894600

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011048066.XA Active CN112151470B (zh) 2020-09-28 2020-09-28 一种芯片封装结构及其制备方法、以及电子器件

Country Status (2)

Country Link
CN (1) CN112151470B (zh)
WO (1) WO2022062990A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151470B (zh) * 2020-09-28 2022-07-22 青岛歌尔微电子研究院有限公司 一种芯片封装结构及其制备方法、以及电子器件
CN112802762A (zh) * 2021-02-04 2021-05-14 上海艾为电子技术股份有限公司 一种2.5d封装结构及制作方法、电子设备
CN113192924A (zh) * 2021-04-27 2021-07-30 维沃移动通信有限公司 电路板封装结构、封装方法和电子设备
CN116186048B (zh) * 2023-03-09 2023-12-15 苏州异格技术有限公司 Fpga的元器件的数据处理方法、装置、电子设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635914B2 (en) * 2007-05-17 2009-12-22 Texas Instruments Incorporated Multi layer low cost cavity substrate fabrication for pop packages
CN102446907A (zh) * 2010-10-13 2012-05-09 环旭电子股份有限公司 立体封装结构及其制作方法
CN103220884A (zh) * 2012-01-18 2013-07-24 光宏精密股份有限公司 线路基板结构及其制作方法
CN105590903B (zh) * 2014-11-12 2019-05-28 英特尔公司 可穿戴装置的柔性系统级封装解决方案
CN104599981B (zh) * 2015-01-07 2017-06-30 航天科工防御技术研究试验中心 塑封器件的开封方法
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
KR20170002830A (ko) * 2015-06-30 2017-01-09 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
CN108352379B (zh) * 2015-12-21 2022-05-17 英特尔公司 系统级封装装置以及用于形成系统级封装装置的方法
CN206789542U (zh) * 2017-05-26 2017-12-22 华进半导体封装先导技术研发中心有限公司 一种半导体器件堆叠封装结构
TWI673840B (zh) * 2018-10-16 2019-10-01 力成科技股份有限公司 雙面扇出型系統級封裝結構
CN112151470B (zh) * 2020-09-28 2022-07-22 青岛歌尔微电子研究院有限公司 一种芯片封装结构及其制备方法、以及电子器件

Also Published As

Publication number Publication date
WO2022062990A1 (zh) 2022-03-31
CN112151470A (zh) 2020-12-29

Similar Documents

Publication Publication Date Title
CN112151470B (zh) 一种芯片封装结构及其制备方法、以及电子器件
EP0536418B1 (en) Method of manufacturing a semiconductor device terminal structure
US5661088A (en) Electronic component and method of packaging
CN101404258B (zh) 制造晶片级封装的方法
US20080122081A1 (en) Method of fabricating electronic device having sacrificial anode, and electronic device fabricated by the same
US6717264B2 (en) High density integrated circuit package
WO1996002071A1 (en) Packaged integrated circuit
CN115312402B (zh) 基于激光的重分布和多堆叠的封装
CN112151469A (zh) 一种散热封装结构及其制备方法、以及电子器件
AU1053499A (en) Stress relaxation type electronic component, a stress relaxation type circuit board, and a stress relaxation type electronic component mounted member
CN114361103A (zh) 一种芯片封装结构及封装方法
US9474162B2 (en) Circuit substrate and method of manufacturing same
CN101330064A (zh) 半导体封装及其制造方法
CN105321896B (zh) 嵌入式芯片封装技术
US20050266608A1 (en) Packaging substrate without plating bar and a method of forming the same
US6426290B1 (en) Electroplating both sides of a workpiece
CN111092023B (zh) 封装基板及其制作方法
US6432291B1 (en) Simultaneous electroplating of both sides of a dual-sided substrate
US6348142B1 (en) Electroplating multi-trace circuit board substrates using single tie bar
WO2003013201A1 (en) Method for forming device-landing pad of multi-layered printed circuit board
US20090001547A1 (en) High-Density Fine Line Structure And Method Of Manufacturing The Same
TWI498982B (zh) 在以焊料遮罩補綴的回焊期間局限導電凸塊材料的半導體裝置和方法
US10461004B2 (en) Integrated circuit substrate and method of producing thereof
KR100318317B1 (ko) 베어 칩 실장 인쇄회로기판
TWI273869B (en) Circuit board with embedded electronic element and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant