CN206789542U - 一种半导体器件堆叠封装结构 - Google Patents
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Abstract
本实用新型公开了一种半导体器件堆叠封装结构，包括基板、被动元件、第一芯片、第二芯片和焊线，第一芯片的尺寸小于第二芯片的尺寸，第一芯片和被动元件安装在基板上，其特征在于，还包括：底层结构，用于提供第一芯片和被动元件的放置位；第二芯片安装于底层结构上表面；第一芯片和第二芯片分别与基板通过焊线实现耦合。由于第一芯片和被动元件放置在底层结构中，从而能够巩固第一芯片和被动元件的位置结构，而第二芯片安装于底层结构的上表面，能够有效地减少第二芯片与第一芯片或者被动元件之间的接触的概率，继而，也能够减少不同芯片之间的相互影响。由此，提高了系统级封装中下层元器件的结构稳定性。
Description
技术领域
本实用新型涉及半导体封装技术领域，尤其涉及到一种半导体器件堆叠封装结构。
背景技术
全球终端电子产品不断朝轻薄短小、多功能、低功耗的发展趋势下，能够整合上述特性的系统级封装(System In a Package，SIP)技术逐渐受到重视。尤其，近几年在行动装置与穿戴装置等轻巧型产品兴起后，SIP需求日益显现。未来随着物联网时代即将来临，多功能整合与低功耗将是重要趋势，SIP也将在封装技术中扮演重要角色。
从SIP封装的结构上来看，主要是多种功能芯片的排布和被动元件的兼容及布局。从当前成熟的产品结构来看，芯片和被动元件主要为平铺结构出现，增大了元件的整体尺寸，或者选用被动元件的基板埋入工艺，增加的基板加工周期及成本，且基板的良率比较差。芯片与芯片采用三维堆叠结构，因贴片和焊线的工艺影响，当上层芯片尺寸远大于下层芯片时，无法做芯片堆叠，或则选用一些工艺比较复杂的封装体叠层(package onpackage，POP)结构，需要做多次塑封，增加了工艺难度及产品的成本。
现有技术中，公开号为CN201608174U的中国专利文献公开了一种半导体器件的系统级封装结构，包括被动元件、基板、焊盘、第一芯片、第二芯片和塑封料，其中，第一芯片的尺寸小于第二芯片，第一芯片安装在基板上，并与基板上的焊盘通过第一焊线连接；第一芯片周围有装在基板上的被动元件；第二芯片悬空放置在第一芯片的正上方；第二芯片安装在被动元件上或在高导热材料制成的几何体上，并与基板上的焊盘通过第二焊线连接；塑封料把第一芯片、第二芯片、被动元件、第一焊线和第二焊线包封。但是此结构的半导体封装结构，由于第二芯片是悬空放置在第一芯片正上方，稳定性差，增加了整体进行塑料封装时的工艺难度。
因此，如何提高系统级封装中下层元器件的结构稳定性成为亟待解决的技术问题。
实用新型内容
因此，本实用新型要解决的技术问题在于解决上层芯片大于下层芯片的系统级封装中下层元器件的结构稳定性问题。
为此，根据第一方面，本实用新型实施例提供了一种半导体器件堆叠封装结构，包括：
基板、被动元件、第一芯片、第二芯片和焊线，第一芯片的尺寸小于第二芯片的尺寸，第一芯片和被动元件安装在基板上，还包括：底层结构，用于提供第一芯片和被动元件的放置位；第二芯片安装于底层结构上表面，第一芯片和第二芯片分别与基板通过焊线实现耦合。
可选地，还包括：塑封料，包封住第一芯片、第二芯片、被动元件和焊线。
可选地，底层结构包括：不导电粘合剂，用于填埋第一芯片和被动元件。
可选地，底层结构的上表面高于第一芯片的上表面、被动元件的上表面以及耦合第一芯片和基板的焊线的上表面。
可选地，底层结构的上表面为水平面。
可选地，第一芯片通过导电胶、非导电胶或芯片粘结膜安装在基板上。
可选地，第二芯片通过非导电胶、芯片粘结膜或印刷胶水安装在底层结构上表面。
本实用新型实施例提供的技术方案，具有如下优点：由于通过底层结构提供第一芯片和被动元件的放置位，使得第一芯片和被动元件能够稳定放置在底层结构中，从而能够巩固第一芯片和被动元件的位置结构，而第二芯片安装于底层结构的上表面，能够有效地减少第二芯片与第一芯片或者被动元件之间的接触的概率，继而，也能够减少不同芯片之间的相互影响。由此，提高了系统级封装中下层元器件的结构稳定性。
作为可选的技术方案，由于半导体器件堆叠封装结构的底层结构的上表面为水平面，提高第二芯片的贴装稳固性。
附图说明
为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实施例公开的一种半导体器件堆叠封装结构平面示意图。
附图标记说明：
1-第二芯片；2-焊线；3-第一芯片；4-被动元件；5-底层结构；6-基板。
具体实施方式
下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
在本实用新型的描述中，需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
为了提高上层芯片大于下层芯片的系统级封装中下层元器件的结构稳定性，本实施例公开了一种半导体器件堆叠封装结构，请参考图1，图1示出了本实施例公开的一种半导体器件堆叠封装结构平面示意图，该半导体器件堆叠封装结构包括：基板6、被动元件4、第一芯片3、第二芯片1、焊线2和底层结构5，其中：
第一芯片3的尺寸小于第二芯片1的尺寸。
第一芯片3和被动元件4安装在基板6上，在具体实施例中，被动元件4可以通过例如锡膏贴片安装在基板6上；第一芯片3可以通过划胶贴片的方式安装在基板6上，本实施例中，划胶贴片用的贴片胶水可以为导电胶，非导电胶或者芯片粘结膜(Die attach film，DAF)。
底层结构5用于提供第一芯片3和被动元件4的放置位。在具体实施例中，第二芯片1安装于底层结构5上表面，第一芯片3和第二芯片1分别与基板6通过焊线2实现耦合。具体地，第二芯片1可以通过非导电胶、芯片粘结膜或印刷胶水安装在底层结构5上表面。
需要说明的是，当第一芯片3或者第二芯片1自带粘贴功能时，譬如第一芯片3或者第二芯片1附着有印刷胶水(例如乙阶酚醛树脂)，则在固定贴装第一芯片3或者第二芯片1时，可以无需外置贴片胶水，可以直接使用其自身附着的印刷胶水进行第一芯片3或者第二芯片1的贴装，简化封装工艺。需要说明的是，对于自带粘贴功能的第一芯片3或者第二芯片1在固定贴装时，应当等同为通过导电胶、非导电胶或芯片粘结膜等进行固定贴装或者安装。
在可选的实施例中，该半导体器件堆叠封装结构还包括：塑封料(图1中未示出标记)，塑封料包封住第一芯片3、第二芯片1、被动元件4和焊线2。需要说明的是，在具体实施例中，在半导体器件堆叠封装结构内部元器件贴片安装完成后，通过塑封料包封住这些元器件。
在可选的实施例中，底层结构5包括：不导电粘合剂，不导电粘合剂用于填埋第一芯片和被动元件。在具体实施过程中，可以先将第一芯片3和被动元件4安装在基板6上，而后，将贴装在基板6上的第一芯片3和被动元件4埋入不导电粘合剂中，由此，使得第一芯片3和被动元件4埋入了由不导电粘合剂凝固形成的底层结构5。本实施例中，通过不导电粘合剂填埋第一芯片3和被动元件4，使得较小尺寸的第一芯片3被封装在下层时，能够提高下层元器件的结构稳定性，从而降低后续进行整体封装时的工艺难度。
在可选的实施例中，底层结构5的上表面高于第一芯片3的上表面、被动元件4的上表面以及耦合第一芯片3和基板6的焊线2的上表面。由此，使得第一芯片3、被动元件4以及耦合第一芯片3和基板6的焊线2能够置于底层结构的内部，从而能够进一步提高下层元器件的结构稳定性。在优选的实施例中，底层结构5的上表面为水平面，尽量提高其上表面的平整性，从而提高后续进行较大尺寸的第二芯片1的贴装时的稳固性。
本实施例公开的半导体器件堆叠封装结构，由于通过底层结构提供第一芯片和被动元件的放置位，使得第一芯片和被动元件能够稳定放置在底层结构中，从而能够巩固第一芯片和被动元件的位置结构，而第二芯片安装于底层结构的上表面，能够有效地减少第二芯片与第一芯片或者被动元件之间的接触的概率，继而，也能够减少不同芯片之间的相互影响。由此，提高了系统级封装中下层元器件的结构稳定性。
在可选的实施例中，由于半导体器件堆叠封装结构的底层结构的上表面为水平面，提高第二芯片的贴装稳固性。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。
Claims (7)
1.一种半导体器件堆叠封装结构，包括：基板(6)、被动元件(4)、第一芯片(3)、第二芯片(1)和焊线(2)，所述第一芯片(3)的尺寸小于所述第二芯片(1)的尺寸，所述第一芯片(3)和所述被动元件(4)安装在所述基板(6)上，其特征在于，还包括：
底层结构(5)，用于提供所述第一芯片(3)和所述被动元件(4)的放置位；
所述第二芯片(1)安装于所述底层结构(5)上表面，所述第一芯片(3)和所述第二芯片(1)分别与所述基板(6)通过所述焊线(2)实现耦合。
2.根据权利要求1所述的半导体器件堆叠封装结构，其特征在于，还包括：
塑封料，包封住所述第一芯片(3)、所述第二芯片(1)、所述被动元件(4)和所述焊线(2)。
3.根据权利要求1所述的半导体器件堆叠封装结构，其特征在于，所述底层结构(5)包括：不导电粘合剂，用于填埋所述第一芯片和所述被动元件。
4.根据权利要求1-3任意一项所述的半导体器件堆叠封装结构，其特征在于，所述底层结构(5)的上表面高于所述第一芯片(3)的上表面、所述被动元件(4)的上表面以及耦合所述第一芯片(3)和所述基板(6)的所述焊线(2)的上表面。
5.根据权利要求1-3任意一项所述的半导体器件堆叠封装结构，其特征在于，所述底层结构(5)的上表面为水平面。
6.根据权利要求1-3任意一项所述的半导体器件堆叠封装结构，其特征在于，所述第一芯片(3)通过导电胶、非导电胶或芯片粘结膜安装在所述基板(6)上。
7.根据权利要求1-3任意一项所述的半导体器件堆叠封装结构，其特征在于，所述第二芯片(1)通过非导电胶、芯片粘结膜或印刷胶水安装在所述底层结构(5)上表面。
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| CN201720607047.3U CN206789542U (zh) | 2017-05-26 | 2017-05-26 | 一种半导体器件堆叠封装结构 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151470A (zh) * | 2020-09-28 | 2020-12-29 | 青岛歌尔微电子研究院有限公司 | 一种芯片封装结构及其制备方法、以及电子器件 |
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- 2017-05-26 CN CN201720607047.3U patent/CN206789542U/zh active Active
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