CN207993845U - 一种智能传感模块结构 - Google Patents
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Abstract
本实用新型公开了一种智能传感模块结构,该结构包括:两层芯片,第一层芯片叠加于第二层芯片之上;这两层芯片包括传感器芯片和支持传感器工作的辅助芯片;于第二层芯片上表面上固定有保护芯片的盖子;第二层芯片上具有穿透该芯片层的电互连;第一层与第二层芯片具有引线键合方式或倒装焊方式的电互连结构。整个智能传感模块的电连接引脚引出在第二层芯片的下表面上,以焊球或者平面焊接方式与外界相连。
Description
技术领域
本发明涉及微电子封装技术领域,特别涉及一种用于智能传感的多芯片封装结构。
背景技术
近几年来,随着半导体技术的发展,电子产品向着更小尺寸更多功能更加智能发展,因此传感器应用也越来越广。随着电子产品内部结构模块化程度越来越高,传感器也是模块形式组装在电子产品中。具有信息处理功能的传感模块就被称为智能传感模块,智能传感模块包括传感器和控制芯片等辅助芯片。通常的智能传感模块是通过芯片叠层或平铺贴装在基板上,通过基板上的引线连接在一起。这种结构模块都需要通过基板进行互连或芯片二维平铺在基板上,模块体积较大,电引线较长,对一些模块性能也有影响。
本发明公开了一种智能传感器结构,直接将传感器芯片贴装到辅助芯片上实现三维集成,保护盖子固定在下层芯片上,大大减小了传感模块的体积,实现了芯片间更短的电互连,提高了性能。同时该结构可以通过晶圆级封装方式封装,节省了成本。
发明内容
本发明提供通过封装方式实现的智能传感模块结构。本发明结构用以实现传感器芯片与支持传感器工作辅助芯片集成,成为一个智能传感模块。该多芯片智能传感模块结构包括:1)两层芯片,第一层芯片叠加于第二层芯片之上,2)用于保护芯片的盖子,3)第一层和第二层芯片之间电互连结构,4)第二层芯片含有自身电路与外系统板连接的电通道和焊接点;
所述第一层芯片可以是平面结构或异形芯片;所述第二层芯片可以是硅材料芯片,也可以是其他半导体材料芯片或者与其他材料组合的封装体;第二层芯片上具有穿透该芯片层的电互连;
所述第一层芯片可以是一颗或多颗芯片,第二层芯片可以是一颗芯片或者是多颗芯片的封装体;所述两层芯片包括传感器芯片和支持传感器工作的辅助芯片;
第一层与第二层芯片具有电互连结构,该互连结构可以是引线键合方式,也可以是倒装焊方式;
保护芯片的盖子固定于第二层芯片上表面上,对第一层芯片和第二层芯片起到保护作用,盖子形成的空腔可以密封也可以不密封,盖子材料可以是硅、玻璃、陶瓷或者材料,也可以是金属,含有开孔或者没有开孔;
该智能传感模块的电连接引脚引出在第二层芯片的下表面上,以焊球或者平面焊料方式与外界相连。
本发明的优点在于:
本发明将传感器芯片和支持传感器工作辅助芯片通过三维堆叠方式封装再一起,用固定在第二层芯片上的盖子将多颗芯片保护起来,实现了智能传感模块内多芯片之间的电互连和智能传感模块电引脚引出,减小了整个智能传感模块尺寸,降低了封装成本,同时减小了多芯片间互连线长度,提升了模块性能。本发明结构具有很好的通用性,可适用于多种智能传感模块的封装。
附图说明
图1是本发明一种智能传感模块结构一种实施例示意图,其中第一层芯片是异形芯片,第一层芯片与第二层芯片以引线互连方式进行电连接,穿透第二层芯片的电互连通道与芯片表面不垂直;
图2本发明一种智能传感模块结构一种实施例示意图,其中第一层芯片是异形芯片,第一层芯片与第二层芯片以引线互连方式进行电连接,穿透第二层芯片的电互连通道与芯片表面垂直;
图3本发明一种智能传感模块结构一种实施例示意图,其中第一层芯片是长方体或正方体芯片,第一层芯片与第二层芯片以引线互连方式进行电连接,穿透第二层芯片的电互连通道与芯片表面不垂直;
图4本发明一种智能传感模块结构一种实施例示意图,其中第一层芯片是长方体或正方体芯片,第一层芯片与第二层芯片以引线互连方式进行电连接,穿透第二层芯片的电互连通道与芯片表面垂直;
图5本发明一种智能传感模块结构一种实施例示意图,其中第一层芯片是长方体或正方体芯片,第一层芯片与第二层芯片以焊球方式进行电连接,穿透第二层芯片的电互连通道与芯片表面不垂直;
图6本发明一种智能传感模块结构一种实施例示意图,其中第一层芯片是长方体或正方体芯片,第一层芯片与第二层芯片以焊球方式进行电连接,穿透第二层芯片的电互连通道与芯片表面垂直;
图中:其中:101-盖子、102-第一层芯片、103-第二层芯片、104-互连引线、105-焊盘、106-金属通孔电互连结构、107-键合胶、108-焊盘、109-阻焊层、110-BGA焊球、111-焊球。
具体实施方式
以下结合附图对本发明的具体内容作进一步说明。
本发明公开了一种智能传感模块的结构,可通过传感器芯片和支持传感器工作辅助芯片三维集成,实现更小巧、更低成本且更高性能的智能传感模块。
下面通过实施例,说明发明结构。
实施例1
如图1所示,第一层芯片是异形芯片,第一层芯片贴装在第二层芯片上,第二层芯片上与第一层芯片互连的焊盘在第二层芯片的上表面上,两层芯片通过引线键合方式电互连;盖子固定在第二层芯片之上,保护第一层芯片和第二层芯片上表面;第二层芯片上表面焊盘通过穿透第二层芯片的电互连通道引到第二层芯片下表面,其中该电互连通道沿着芯片的边缘将上下焊盘互连,且该电互连通道与芯片表面不垂直;第二层芯片下表面有焊球实现模块与外界电互连。
实施例2
如图2所示,第一层芯片是异形芯片,第一层芯片贴装在第二层芯片上,第二层芯片上与第一层芯片互连的焊盘在第二层芯片的上表面上,两层芯片通过引线键合方式电互连;盖子固定在第二层芯片之上,保护第一层芯片和第二层芯片上表面;第二层芯片上表面焊盘通过穿透第二层芯片的电互连通道引到第二层芯片下表面,其中该电互连通道与芯片表面垂直;第二层芯片下表面有焊球实现模块与外界电互连。
实施例3
如图3所示,第一层芯片是长方体或正方体芯片,第一层芯片贴装在第二层芯片上,第二层芯片上与第一层芯片互连的焊盘在第二层芯片的上表面上,两层芯片通过引线键合方式电互连;盖子固定在第二层芯片之上,保护第一层芯片和第二层芯片上表面;第二层芯片上表面焊盘通过穿透第二层芯片的电互连通道引到第二层芯片下表面,其中该电互连通道沿着芯片的边缘将上下焊盘互连,且该电互连通道与芯片表面不垂直;第二层芯片下表面有焊球实现模块与外界电互连。
实施例4
如图4所示,第一层芯片是长方体或正方体芯片,第一层芯片贴装在第二层芯片上,第二层芯片上与第一层芯片互连的焊盘在第二层芯片的上表面上,两层芯片通过引线键合方式电互连;盖子固定在第二层芯片之上,保护第一层芯片和第二层芯片上表面;第二层芯片上表面焊盘通过穿透第二层芯片的电互连通道引到第二层芯片下表面,其中该电互连通道与芯片表面垂直;第二层芯片下表面有焊球实现模块与外界电互连。
实施例5
如图5所示,第一层芯片是长方体或正方体芯片,第一层芯片倒装在第二层芯片上,第二层芯片上与第一层芯片互连的焊盘在第二层芯片的上表面上,两层芯片通过焊球电互连;盖子固定在第二层芯片之上,保护第一层芯片和第二层芯片上表面;第二层芯片上表面焊盘通过穿透第二层芯片的电互连通道引到第二层芯片下表面,其中该电互连通道沿着芯片的边缘将上下焊盘互连,且该电互连通道与芯片表面不垂直;第二层芯片下表面有焊球实现模块与外界电互连。
实施例6
如图6所示,第一层芯片是长方体或正方体芯片,第一层芯片倒装在第二层芯片上,第二层芯片上与第一层芯片互连的焊盘在第二层芯片的上表面上,两层芯片通过焊球方式电互连;盖子固定在第二层芯片之上,保护第一层芯片和第二层芯片上表面;第二层芯片上表面焊盘通过穿透第二层芯片的电互连通道引到第二层芯片下表面,其中该电互连通道与芯片表面垂直;第二层芯片下表面有焊球实现模块与外界电互连。
Claims (9)
1.一种智能传感模块结构,其特征在于,该结构包括:
两层芯片,第一层芯片叠加于第二层芯片之上,
用于保护芯片的盖子,
第一层和第二层芯片之间电互连结构,
第二层芯片含有自身电路与外系统板连接的电通道和焊接点。
2.根据权利要求1所述的智能传感模块结构,其特征在于,所述第一层芯片可以是平面结构或异形芯片。
3.根据权利要求1所述的智能传感模块结构,其特征在于,所述第二层芯片可以是硅材料芯片,也可以是其他半导体材料芯片或者与其他材料组合的封装体。
4.根据权利要求1所述的智能传感模块结构,其特征在于,所述两层芯片包括传感器芯片和支持传感器工作的辅助芯片。
5.根据权利要求1所述的智能传感模块结构,其特征在于,所述第一层芯片可以是一颗或多颗芯片,第二层芯片可以是一颗芯片或者是多颗芯片的封装体。
6.根据权利要求1所述的智能传感模块结构,其特征在于,所述的保护芯片的盖子固定于第二层芯片上表面上,对第一层芯片和第二层芯片起到保护作用,盖子形成的空腔可以密封也可以不密封,盖子材料可以是硅、玻璃、陶瓷或者材料,也可以是金属,含有开孔或者没有开孔。
7.根据权利要求1所述的智能传感模块结构,其特征在于,所述第二层芯片上具有穿透该芯片层的电互连。
8.根据权利要求1所述的智能传感模块结构,其特征在于,所述第一层与第二层芯片具有电互连结构,该互连结构可以是引线,也可以是倒装。
9.根据权利要求1所述的智能传感模块结构,其特征在于,该智能传感模块的电连接引脚引出在第二层芯片的下表面上,以焊球或者平面焊料方式与外界相连。
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Families Citing this family (2)
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US8486744B2 (en) * | 2010-09-28 | 2013-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple bonding in wafer level packaging |
DE102012210049A1 (de) * | 2012-06-14 | 2013-12-19 | Robert Bosch Gmbh | Hybrid integriertes Bauteil und Verfahren zu dessen Herstellung |
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CN105621345B (zh) * | 2016-03-11 | 2018-06-29 | 华天科技(昆山)电子有限公司 | Mems芯片集成的封装结构及封装方法 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108074885A (zh) * | 2016-11-10 | 2018-05-25 | 北京万应科技有限公司 | 一种多芯片模块封装结构 |
CN110767558A (zh) * | 2019-11-28 | 2020-02-07 | 宁波安创电子科技有限公司 | 一种nox传感器芯片的封装工艺 |
CN110767558B (zh) * | 2019-11-28 | 2021-06-15 | 宁波安创电子科技有限公司 | 一种nox传感器芯片的封装工艺 |
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