KR102613403B1 - 상이한 두께들을 갖는 내장 다이들을 수용하는 패치 - Google Patents

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KR102613403B1
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스리니바스 피에탐바람
로버트 앨런 메이
크리스토프 다르마위카르타
히로끼 다나까
라훌 엔. 마네팔리
스리 랑가 사이 보야파티
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인텔 코포레이션
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

하나 이상의 표면 다이를 인터포저 또는 마더보드에 결합하는 패치에 대한 기술들이 제공된다. 예에서, 패치는 다수의 내장 다이를 포함할 수 있다. 예에서, 마이크로전자 디바이스는 인터포저 상에 패치를 포함하도록 형성될 수 있고, 패치는 다수의 내장 다이들을 포함할 수 있고, 각각의 다이는 상이한 두께를 가질 수 있다.

Description

상이한 두께들을 갖는 내장 다이들을 수용하는 패치
본 명세서에 설명된 실시예들은 일반적으로 패치들(patches) 및 그 컴포넌트들을 포함하는 마이크로전자 디바이스들을 형성하기 위한 방법들 및 장치에 관한 것으로서, 특히, 가변 두께 및 낮은 범프 톱 변동(Bump Top Variation)(BTV)의 내장 다이(embedded die)를 갖는 패치들을 형성 및 제공하기 위한 방법들 및 장치에 관한 것이다.
IC(integrated circuit) 패키지들과 같은 많은 형태의 마이크로전자 디바이스들은 기판 내에 내장된(예를 들어, 기판의 표면 아래에 적어도 부분적으로 유지된) 하나 이상의 디바이스(본 명세서에서 "다이(die)"라고 지칭됨)를 지지하는 기판을 포함한다. 많은 예들에서, 그러한 마이크로전자 디바이스들은 기판의 표면 위에 결합된 하나 이상의 반도체 다이를 가질 수 있다. 내장 다이는 다양한 구성들일 수 있다. 예를 들어, 본 명세서에서 이후에 논의되는 바와 같이, 일부 예시적인 응용들에서, 내장 다이는 (본 명세서에서 "브리지(bridge)" 다이라고 지칭되는) 도전성 경로들(conductive pathways)만을 제공하는 "수동(passive)" 컴포넌트일 수 있고, 다른 예시적인 응용들에서, 내장 다이는, 추가적인 전기 회로 요소들을 포함하는 "능동(active)" 다이일 수 있다.
브리지 다이 또는 능동 다이인지에 관계없이, 마이크로전자 디바이스의 기판 내에 다이를 내장하는 것은 많은 이점들을 제공한다. 그러나, 그러한 기판들을 제조하는데 이용되는 종래의 프로세스들은 불일치(inconsistency)하는 경향이 있을 수 있고, 그로 인해 기판들에 대한 수율 손실(yield loss)들 또는 기판들을 (표면 다이와 같은) 다른 구조물들과 함께 집적하는데 있어서의 복잡성들을 초래하게 된다. 예를 들어, 내장 다이 기판을 형성하기 위한 종래의 프로세스들은 전형적으로 기판 내의 다수의 횡방향 라우팅 층들(transverse routing layers)을 정의하며, 예를 들어, 진공 라미네이션 프로세스(vacuum lamination process)와 같은 빌드업 프로세스(buildup process)의 이용을 통해 전형적으로 형성된다. 그러한 종래의 빌드업 프로세스들에서, 유전체의 다수의 층들은 종종 (도금된 구리와 같은) 금속화의 세미-애디티브 프로세스(semi-additive process)(SAP)에 의해 형성되는 각각의 라우팅 층들 위에 연속적으로 적층된다. 빌드업 프로세스를 통해 이들 금속 횡방향 라우팅 층들 위에 형성된 그러한 기판들은 솔더 범프 높이(톱)(solder bump height(top))에서의 변동들 또는 BTV를 초래할 수 있다. 이러한 프로세스를 통해 형성된 기판들의 제한들은, 다이가 (예를 들어, 수직 또는 Z 차원(dimension)에서) 상이한 두께들을 가질 수 있기 때문에, 기판 내에 다수의 다이를 내장함으로써 더 악화된다. 범프 피치 스케일링(bump pitch scaling)이 감소됨에 따라 두 가지 타입의 변동이 더욱 문제가 된다. 따라서, 전술한 종래의 프로세스들에서 겪게 되는 제한들은 장래의 디바이스들에 대해 점점 더 문제가 될 것으로 예상된다.
도 1a는 예시적인 패치를 포함하는 마이크로전자 디바이스의 예시적인 구성의 단순화된 개략적 표현을 일반적으로 도시한다.
도 1b는 예시적인 패치(102)를 갖는 마이크로전자 디바이스의 대안적인 실시예의 개략적 표현의 단순화된 단면을 일반적으로 도시한다.
도 2a 내지 도 2r은 예시적인 패치를 형성하기 위한 예시적인 프로세스에서 순차적인 대표 스테이지들의 단순화된 개략적 표현들을 일반적으로 도시한다.
도 3a 내지 도 3d는 예시적인 기판을 형성하기 위한 예시적인 프로세스의 순차적인 대표 스테이지들의 대안적인 단순화된 개략적 표현들을 도시한다.
도 4는 패치를 제조하기 위한 예시적인 방법의 흐름도를 일반적으로 도시한다.
도 5는 본 명세서에 설명된 바와 같은 마이크로전자 디바이스들 중 임의의 것과 같은 내장 다이 마이크로전자 디바이스를 포함할 수 있는 전자 시스템의 시스템 레벨도를 도시한다.
이하의 설명 및 도면들은 본 기술분야의 통상의 기술자가 특정 실시예들을 실시하는 것을 가능하게 하도록 그러한 특정 실시예들을 충분히 도시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변경들을 포함할 수 있다. 일부 실시예들의 부분들 및 특징들은 다른 실시예들의 부분들 및 특징들에 포함되거나 그들을 대체할 수 있다. 청구항들에 개시된 실시예들은 그러한 청구항들의 모든 이용가능한 등가물들을 포함한다.
본 설명은 패치를 포함하는 신규한 마이크로전자 디바이스의 예시적인 실시예들을 다룬다. 예시적인 패치들은 다수의 내장 다이들을 포함할 수 있다. 내장 다이들 각각은 다른 내장 다이들과는 상이한 두께를 가질 수 있다. 특정 예들에서, 예시적인 패치는, 예를 들어, 표면 다이를 마더보드(motherboard)에 접속할 수 있는 인터포저(interposer)/기판과 다수의 표면 다이의 전기적 접속을 용이하게 할 수 있다. 본 설명은 또한 신규한 패치를 포함하는 전자 시스템들 뿐만 아니라, 그러한 패치를 제조하기 위한 프로세스들의 예시적인 실시예들을 다룬다. 본 명세서에 설명된 일부 예들에서, 패치는 제조시의 개선된 수율을 위해 특히 적절한 하나 이상의 내장 다이를 하우징한다. 많은 예들에서, 패치는 패치의 유전체를 통해 연장되는 수직 컨택트들(vertical contacts)을 포함한다.
많은 예들에서, 패치는 하나 이상의 표면으로부터 하나 이상의 내장 다이로 연장되는 컨택트들을 더 포함할 수 있다. 이는 단지 단일 횡방향 (즉, 측방향/수평 방향에서의) 라우팅 층(즉, 하나 이상의 횡방향 라우팅 트레이스를 포함하는 단일 층)을 포함하도록 형성될 수 있다. 일부 예들에서, 패치에서의 도전성 구조물들은, 패치를 통해 완전히 연장되는 수직 컨택트들, 또는 상부 표면 또는 하부 표면으로부터 내장 다이로 연장되는 수직 컨택트들일 수 있다. 다른 예들에서, 단일 횡방향 라우팅 층은 (패치의 구조물 내에 있거나 또는 패치의 표면 상에 배치되는) 패치의 상부 표면에 근접하게, (예를 들어, 패치의 하부 금속화 층에서) 패치의 하부 표면에 근접하게, 또는 (기판의 상부 및 하부 표면들 둘다로부터 수직으로 오프셋된) 패치 중간에 제공될 수 있다.
내장 다이는 다양한 구성들일 수 있다. 예를 들어, 일부 예들에서, 내장 다이는 "수동" 컴포넌트일 수 있고, 단지 도전성 경로들(본 명세서에서 "브리지" 다이라고 지칭됨)만을 제공한다. 많은 그러한 예들에서, 그러한 브리지 다이는 패치의 표면 위에 고정된 2개 이상의 표면 반도체 다이(본 명세서에서 "표면 다이" 라고 함) 사이의 상호접속들을 제공하기 위해 이용될 수 있다.
다른 예시적인 응용들에서, 내장 다이는 단순한 도전성 상호접속들을 넘어서는 능동 회로 컴포넌트들을 포함할 수 있다. 능동 회로 컴포넌트들을 갖는 그러한 다이는 (예를 들어, 필터들, 전압 리미터들 등과 같은) 비교적 단순한 회로들을 포함하는 것으로부터, 예를 들어, 트랜지스터들, 퓨즈들 또는 안티퓨즈들, 및/또는 (프로그래밍가능 로직 디바이스들(PLMs), 필드 프로그래밍가능 로직 어레이들(FPGAs) 등과 같은) 다른 프로그래밍가능 요소들, 및/또는 처리(명령어 실행) 능력들을 포함하는 훨씬 더 복잡한 회로들까지의 회로를 포함할 수 있다. 본 설명의 목적들을 위해, 용어 "브리지" 다이는 회로 경로들을 제공하는 상호접속 구조물들만을 갖는 임의의 다이에 대해 이용될 것이고; 용어 "능동" 다이는 브리지 다이의 상호접속 구조물들을 넘어서는 회로 디바이스들을 갖는 임의의 다이에 대해 이용될 것이다. 추가적으로, 현재의 설명은, "내장 다이"라는 용어를, 패치의 완료시에 패치 내에 내장되는 또는 내장될 다이를 지칭하기 위해 이용한다.
일부 예들에서, 횡방향 재분배/라우팅 층들(transverse redistribution/routing layers)은 패치 기판으로부터 제거될 수 있어서, 패치 기판은 단지 단일 횡방향 라우팅 층을 포함하게 된다. 일부 예들에서, 패치는 다수의 라우팅 층들을 포함할 수 있다. 많은 예들에서, 패치는 적절한 컨택트 구조물들을 통해 인터포저에 직접 결합될 수 있다. 단일 횡방향 라우팅 층을 갖는 설명된 구조물은 패치의 제조를 단순화할 수 있고, 그에 의해 패치들의 잠재적 수율을 개선시킨다. 추가적으로, 본 명세서에서 이후에 설명되는 바와 같이, 패치들은 개선된 치수 제어를 제공하는 프로세스를 통해 제조될 수 있다. 그러한 치수 제어는 10 마이크로미터 미만, 그리고 특정 예들에서는 5 마이크로미터 미만의 범프 톱 변동(bump top variation)(BTV)을 제공하는 것을 도울 수 있다. 추가적으로, 미래 세대들의 마이크로전자 디바이스들은 훨씬 더 높은 레벨들의 이종 집적(heterogeneous integration)을 요구하고 있다. 이러한 더 높은 레벨의 이종 집적은 다수의 다이가 기판에 내장된 브리지 다이를 이용하여 접속될 것을 요구할 수 있다. 더 높은 접속들을 수용하기 위해, 매우 많은 수의 다이가 기판에 내장될 필요가 있을 수 있다. 본 발명의 청구 대상은 BTV 거부들을 감소시킴으로써 높은 수율들을 유지하면서도, 그러한 더 높은 레벨 집적을 수용할 수 있다.
인터포저는 본 기술분야의 통상의 기술자들에게 알려진 바와 같이 종래의 방식으로 구성될 수 있다. 많은 예들에서, 인터포저의 상부 및 하부 표면들에서의 컨택트 패드들 또는 다른 컨택트 구조물들 중 다수는 (예를 들어, 기판에서의 내장 다이로 연장되는 기판에서의 일부 수직 비아들과 같은) 패치에서의 수직 비아들 중 적어도 일부보다 상대적으로 더 넓은 피치들에 있을 수 있다.
이제 도면들을 더 상세히, 특히 도 1a를 참조하면, 도면은 전술한 구성을 입증하는 마이크로전자 디바이스(100)의 예시적인 구성의 단순화된 개략적 표현을 도시한다. 마이크로전자 디바이스(100)는 제1 내장 다이(104) 및 제2 내장 다이(105)를 하우징하는, 일반적으로 102로 표시된 패치를 포함한다. 특정 예들에서, 제1 내장 다이는 제2 내장 다이(105)와는 상이한 두께를 가질 수 있다. 패치(102)는 일반적으로 106으로 표시된 인터포저에 고정된다. 제1 표면 다이(108) 및 제2 표면 다이(110)는 패치(102)의 제1 표면(112) 위에 결합된다.
패치(102)는, 일반적으로 120으로 표시된 유전체 바디(dielectric body) 내에서 연장되는, 각각 116 및 118로 표시된 수직 컨택트들의 제1 및 제2 그룹들을 더 포함한다. 수직 컨택트들의 제1 그룹(116)은 유전체 바디(120)의 전체 치수를 통해 연장되는 관통 컨택트들(through contacts)을 형성하는 반면; 수직 컨택트들(118)은 내장 다이들(104, 105) 중 하나와 맞물리도록 연장될 수 있다. 도 2a 내지 도 2r에 대해 더 상세히 논의되는 바와 같이, 패치(102)는, (예를 들어, 상표명 "Ajinomoto Build-up Film"(ABF) 하에서 판매되는 에폭시 수지와 같은 실리카 필러(silica filler)와 같은 필러를 통상적으로 갖는) 예를 들어, 폴리이미드(polyimide), 폴리아미드(polyamide) 및 에폭시 수지(epoxy resin) 중 임의의 하나 이상과 같은 하나 이상의 타입의 유전체 재료 뿐만 아니라, 본 기술분야의 통상의 기술자에게 알려진 다른 유전체들을 포함할 수 있다. 추가적으로, 유전체 재료는 내장 다이들(104, 105) 주위에 형성될 수 있다. 일부 예들에서, 수직 컨택트들의 제1 및 제2 그룹들(116, 118)(또는 일부 예들에서는 단지 컨택트들의 단일의 그룹)의 유전체 재료 및 도전성 재료는 둘다 그러한 재료들의 다수의 층들로 (적어도 부분적으로) 형성될 수 있다.
부분적으로, 수직 컨택트들의 제1 그룹(116)의 더 큰 수직 치수로 인해, 이러한 컨택트들의 그룹의 적어도 일부는 컨택트들(118)보다, 서로에 대해 더 넓은 피치로 배열된다. 도시된 예에서, 솔더 레지스트(solder resist)와 같은 절연성 층(114)은 패치(102)의 제1 표면(112) 위에 배치되고, 일반적으로 122 및 124로 표시된 컨택트 패드들은 절연성 층(114)을 통해 연장되어 수직 컨택트들(116 및 118)과 각각 맞물린다. 다른 예들에서, 솔더 레지스트 또는 다른 절연성 층(114)은 생략될 수 있고, 컨택트 구조물의 다른 구성이 패치(102)에 대한 하나 이상의 표면 다이(108, 110)의 직접적인 전기적 및 기계적 결합을 용이하게 하기 위해 이용될 수 있다.
패치(102)는 2개의 측방향으로 오프셋된 수직 위치들 사이에서 신호들을 재분배하기 위해 횡방향으로 연장되는(도시된 예시적인 예에서, 내장 다이(104)로 연장되는 수직 컨택트(118(A))와 수직 컨택트(116(A)) 사이에서 연장되는) 선택적인 횡방향 라우팅 트레이스(126)를 포함한다. 두 개의 횡방향 라우팅 트레이스들(126)이 도시되지만, 본 기술분야의 기술자라면, 그러한 층이 존재할 때, 각각의 측방향으로 오프셋된 위치들 사이의 접속들을 형성하기 위해 다수의 라우팅 트레이스들이 그러한 층에 형성될 수 있음을 인식할 것이다. 도시된 예에서, 선택적인 횡방향 라우팅 트레이스(126)는 패치(102)의 상부 표면(112)에서의 층에 형성된다. 다른 예들에서, 횡방향 라우팅 층은 패치(102) 내부에(즉, 표면(112)과 패치(102)의 하부 표면 사이의 소정의 위치에서) 형성될 수 있다.
인터포저(106)는 패치(102)에 결합되어 그와 전기적으로 통신한다. 본 예에서, 인터포저(106)는 마이크로전자 디바이스(100)를 위한 패키지 기판의 기능을 서빙하도록 구성될 수 있다. 그 결과, 인터포저(106)는 패치(102)(그리고, 잠재적으로, 표면 다이(108, 110)와 같은, 그것에 결합된 디바이스들)와 마이크로전자 디바이스(100) 외부의 구조물들 사이에 원하는 상호접속 라우팅을 제공하도록 구성될 수 있다.
인터포저(106)는 일반적으로 130으로 표시된 상부 컨택트들, 및 일반적으로 132로 표시된 하부 컨택트들을 제공하고, 상부 및 하부 컨택트들(130, 132) 사이의 전기적 인터페이스 라우팅을 제공한다. 횡방향 재분배 구조물들의 적절한 층들(예를 들어, 트레이스들의 횡방향 재분배의 3개의 층들이 134, 136 및 138로 개략적으로 표현됨)이 재분배를 용이하게 한다. 각각의 레벨의 트레이스들의 예시적인 횡방향 재분배는 (본 기술분야의 통상의 기술자에게 알려진 바와 같은, 마이크로-비아들(micro-vias), 또는 유사한 구조물들과 같은) 수직 상호접속들에 의해, 인접한 레벨 또는 다른 수직으로 오프셋된 위치에 직접 접속될 수 있다. 일부 예들에서, 인터포저(106)는, (FR-4와 같은) 유리 강화 에폭시(glass-reinforced epoxy), 폴리테트라플루오르에틸렌(polytetrafluorethylene)(테플론(Teflon)), 코튼지 강화 에폭시(cotton-paper reinforced epoxy)(CEM-3), 페놀계 유리(phenolic-glass)(G3), 페이퍼-페놀(paper-phenolic)(FR-1 또는 FR-2), 폴리에스테르-유리(polyester-glass)(CEM-5) 뿐만 아니라, 많은 다른 예시적인 유전체 재료들, 및 이들의 조합들과 같은 하나 이상의 절연 층으로 형성된 하나 이상의 층을 포함할 수 있다. 많은 예들에서, 인터포저(106)는 빌드업 프로세스를 통해, 코어(core) 상에 또는 코어리스 구성(coreless configuration)으로 형성될 수 있고; 금속 충전(metal fill)이 뒤따르는, 레이저 드릴링(laser drilling)과 같은 마이크로 비아 형성 프로세스(micro via formation process)가 빌드업 및 다이 본드 패드들에서의 도전성 층들 사이의 상호접속들을 형성하는데 이용될 수 있다.
도 1b는 패치(102) 및 인터포저(106)를 갖는 예시적인 마이크로전자 디바이스(100')의 대안적인 실시예의 개략적 표현의 단순화된 단면을 일반적으로 도시한다. 마이크로전자 디바이스(100')는 주로 다음의 점들에서 도 1a의 마이크로전자 디바이스(100)와 상이하다: 제2 내장 다이(105')는, 다이를 통한 TSV와 같은, (일부 예들에서, 기판 내의 임의의 또는 모든 내장 다이의 특성일 수 있는) 수직 관통 컨택트(vertical through contact)(107)를 포함하는 예시적인 구성의 것이고; 기판(102)은 내장 다이(105')의 관통 컨택트(107)로 연장되는 추가적인 하부 표면 수직 컨택트(114')를 포함한다.
제2 내장 다이(105')를 다루면, 제1 내장 다이(104)에서와 같이, 제2 내장 다이(105')는 브리지 다이 또는 능동 다이 중 어느 하나일 수 있고, 임의의 원하는 구성일 수 있다. 제1 및 제2 내장 다이가 도 1a 및 도 1b에 도시되지만, 본 기술분야의 통상의 기술자에게 명백한 바와 같이, 더 많은 내장 다이가 패치(102) 내에서 지지될 수 있다. 이 예에서 전술한 바와 같이, 예시의 목적을 위해, 제2 내장 다이(105')는 예시적인 수직 관통 컨택트(107)를 포함한다. 본 기술분야의 기술자에게 명백한 바와 같이, 내장 다이는 통상적으로 다수의 수직 관통 컨택트들을 포함할 수 있고, 이들 중 적어도 일부는 서로에 대해 원하는 피치에서 어레이로 배열될 수 있다. 통상적으로, 수직 관통 컨택트(107)의 존재는 도시된 바와 같이 인터포저(106')로의 접속을 용이하게 하기 위해 제2 내장 다이(105')로 연장되는 하부 표면 수직 컨택트(114')에 대한 필요성을 초래할 수 있다.
제1 내장 다이(104)의 두께와 제2 내장 다이(105')의 두께는 상이하다는 점에 유의한다. 두께는 최상부 표면(112) 또는 최하부 표면(128)에 수직인 방향으로 패치(102)에 조립된 것으로서의 내장 다이의 치수 척도이다. 패치가 상이한 두께의 내장 다이들을 수용하는 것을 허용하는 것에 더하여, 본 명세서에서 논의되는 기술들은 또한 감소된 범프 톱 변동(BTV)을 허용한다.
도 2a 내지 도 2r은 본 명세서에 설명된 기술들 및 구조물들을 포함하는 예시적인 패치를 형성하기 위한 예시적인 프로세스에서의 순차적인 대표 스테이지들의 단순화된 개략적 표현들을 일반적으로 도시한다. 도 2a에 도시된 바와 같이, 하나 이상의 초기 패터닝된 금속화 층(202)이, 일반적으로 210으로 표시된 제1 캐리어 구조물(carrier structure) 상에 형성될 수 있다. 일부 예들에서, 캐리어 구조물(210)은 패치가 그 위에 형성될 수 있는 평면 지지 표면(planar support surface)을 정의하는 지지 구조물(support structure)을 포함할 수 있다. 일부 예들에서, 캐리어 구조물(210)은 또한 지지 구조물의 평면 표면 상에 이형 층(release layer) 또는 다른 표면 층을 포함할 수 있다. 본 예의 목적들을 위해, 시드 층(seed layer)(206)이 캐리어 구조물(210) 상에 퇴적될 수 있다.
금속화 층들(202)은 패치의 수직 컨택트들(또는 다른 도전성 구조물)의 임시 최저 부분(temporary bottommost portion)을 형성하기 위한 임의의 원하는 형태일 수 있다. 금속화 층(202)은 본 기술분야의 기술자에게 알려진 원하는 프로세스들을 통해 형성될 수 있다. 예를 들어, 많은 재료들에 대해, 이들 하부 금속화 층들(202)을 위한 패터닝된 구조물들을 형성하기 위해 세미-애디티브 프로세스(SAP)가 이용될 수 있다.
패치는 내장 다이가 유지되는 유전체 바디를 포함할 수 있다. 일부 예들에서, 유전체 바디의 제1 부분은 유전체 바디의 상부 표면을 정의할 수 있고, 유전체 바디의 제2 부분은 내장 다이들(104, 105)을 캡슐화 또는 내장하도록 연장될 수 있다. 일부 예들에서, 후술되는 바와 같이, 유전체 바디의 제1 부분과 제2 부분 둘다 평탄화된 표면들을 가질 수 있다. 그러한 평탄화된 표면들은 또한 후술되는 바와 같이, 그라인딩(grinding), 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 다른 알려진 기술에 의해 형성될 수 있다.
이제 도 2b를 참조하면, 도 2a의 구조물 위에, 도 2b에서 배향된 바와 같이 금속화 층(202)을 덮기에 충분한 치수로 유전체 층(214)이 퇴적될 수 있다. 유전체 층(214)은 전술한 바와 같은 폴리아미드, 폴리이미드, 에폭시 수지들 등을 포함하는 전술한 바와 같은 임의의 재료일 수 있다. 유전체 층(214)은 평탄화된 표면(216)을 형성하기 위해, 예를 들어, 그라인딩, CMP 등을 통해 평탄화 및 연마될 수 있다. 따라서, 유전체 층(214)은 형성될 패치의 유전체 바디의 전술한 제1 부분을 형성한다.
평탄화(또는 다른 평탄화 프로세스)는 평면 표면(216)이 금속화 층들(202)의 노출된 상부 표면들에 의해 부분적으로 형성되도록, 금속화 층들(202)의 표면에서 정지(stop)하도록 구성될 수 있다. 유전체 층의 형성 이전에 캐리어 상의 제1 금속화 층들(202)의 설명된 형성은, 많은 예들에서, 내장 다이 위에 제어된 치수의 기판을 구축(establishing)하는 것을 용이하게 하고, 패치의 라우팅 트레이스들(126) 및 상부 단자들을 지지하기 위한 평면 표면(216)을 제공하는 것에 대한 상당한 이점들을 제공한다.
이제 도 2c를 참조하면, 제2 금속화 층/필러(218)가 패터닝된 금속화 층(202)의 적어도 일부 부분 위에 형성될 수 있다. 많은 예들에서, 제2 금속화 층/필러(218)는 수직 컨택트들(222)의 부분들을 형성하기 위해 금속화 층들(202)의 부분들 위에 형성될 수 있다. 제1 금속화 층들(202)의 부분이 내장 다이들을 위한 컨택트들이 되도록 구성되었다면, 제2 금속화 층/필러(218)는 제1 금속화 층들(202)의 그러한 부분의 일부 또는 전부 위에 형성되지 않을 수 있다. 다시, 제2 금속화 층/필러(218)는, 원하는 대로, 제1 금속화 층(202)의 선택된 부분들 상에만 금속화 필러 구조물 또는 수직 컨택트(222)를 남기도록 SAP 프로세스를 통해 형성될 수 있다. 특정 예들에서, 금속화 층은 다수의 층상화 동작들(layering operations)을 통해 형성될 수 있다.
다수의 금속화 층들의 이용을 통한 수직 컨택트들(222)의 형성은, 패치 제어 수직 치수를 형성하는 것을 용이하게 하고, 외부적으로 액세스가능한 수직 컨택트들(222)을 이용하여, 마이크로전자 디바이스에의 패치의 집적을 단순화시킨다. 특정 예들에서, 표면 처리 층(surface treatment layer)은, 도전성 컨택트 재료(212)가 그 위에 형성되는 원하는 금속으로 형성될 수 있다. 그러한 표면 처리 층은 니켈, 주석-은(tin-silver) 등 중에서의 하나 이상을 포함할 수 있다. 많은 예들에서, 도전성 컨택트 재료(212)는 구리(copper)일 수 있지만, 다른 도전성 금속들 또는 합금들이 이용될 수 있다.
이제 도 2d를 참조하면, 내장 다이들(204, 205)이, 내장 다이들(204, 205)의 컨택트들이 제1 캐리어 구조물(210)에 인접하여 유전체 층(214)의 평면 표면(216) 상에 배치될 수 있다. 일부 예들에서, 본딩 층(bonding layer)(231)이 추가 처리 동안에 평면 표면(216)에 대해 고정된 관계로 내장 다이들(204, 205)의 부분들을 유지하기 위해 이용될 수 있다. 이어서, 도 2e에 도시된 바와 같이, 추가 유전체(230)가 도 2d의 구조물 위에, 많은 예들에서 내장 다이들(204 및 205) 둘다 뿐만 아니라 수직 관통 컨택트들(222)을 완전히 둘러싸기에 충분한 치수로 형성된다. 추가 유전체(230)는 층에 대해 이용되는 재료들에 가장 적절한 것으로서, 단일 층 또는 다수의 층들로서 형성될 수 있다. 내장 다이들(204, 205) 주위에 추가 유전체(230)를 형성하는 것은, 많은 예들에서, 보이드들(voids)이 최소화되거나 제거되도록 내장 다이들(204, 205), 필러들 및 다른 구조물들 주위의 더 균일한 유전체 분포를 초래할 것으로 예상될 수 있다.
도 2f에 도시된 바와 같이, 유전체(230)는 (도 3g에 배향된 바와 같이) 관통 수직 컨택트들(222)의 상부 표면들을 포함하는 평면 상부 표면(232)을 형성하기 위해, 예를 들어, 그라인딩, CMP 또는 다른 알려진 기술의 이용을 통해 다시 평탄화된다. 그 결과, 유전체(230)가 패치의 유전체 바디의 식별된 제2 부분을 형성한다.
이제 도 2g를 참조하면, 수직 컨택트들(222)의 노출된 표면들은 (도 2g에 배향된 바와 같이) 보호 재료의 층(234)을 유전체 바디의 평면 상부 표면(232)에 도포(applying)함으로써 보호될 수 있다. 특정 예들에서, 보호 재료는 티타늄(Ti) 또는 다른 적절한 재료일 수 있다.
도 2h를 참조하면, 제2 캐리어 구조물(236)이 현재 어셈블리의 정상(atop)에 있는 보호 재료의 층(234)에 부착될 수 있다. 특정 예들에서, 제2 캐리어 구조물(236)은 유리 캐리어를 포함할 수 있다. 일부 예들에서, 제2 캐리어 구조물(236)은 제2 캐리어를 어셈블리의 표면에 부착하는 접착제와 같은 본딩 재료의 층(238)을 포함할 수 있다. 도 2i에서, 제1 캐리어 구조물(210)은, 제한적인 것은 아니지만, 예를 들어, 레이저 디본딩(laser de-bonding), 열적 또는 기계적 수단 또는 이들의 조합들에 의해 어셈블리로부터 제거될 수 있다. 도 2j에서, 전체 초기 금속화 층들(214)은 아니더라도, 적어도 일부는, 예를 들어, 에칭과 같은 프로세스들을 이용하여 제거될 수 있다. 도 2k에서, 내장 다이들(204, 205)을 초기에 고정하기 위해 이용된 본드 재료(231)는, 예를 들어, 이를테면 건식 에칭(dry-etching)에 의해 제거될 수 있다. 도 2l에서, 어셈블리는 플립(flipped)될 수 있고, 도전성 라우팅 층(240)은, 예를 들어, 내장 다이들(204, 205)의 컨택트들을 수직 컨택트들(222)과 접속하거나, 내장 다이들(204, 205)의 컨택트들 또는 수직 컨택트들(222)을 위한 접속 패드들(connection pads)을 제공하도록 제조될 수 있다.
도 2m에서, 절연성 층(242)이 유전체 바디의 제1 부분(214)의 노출된 표면들에, 그리고 도전성 라우팅 층(240)의 노출된 표면들에 부착 또는 형성될 수 있다. 절연성 층(242)은 또한 표면 다이들 또는 다른 디바이스들에 대한 노출된 접속들(244, 245)의 형성을 허용하도록 에칭 또는 드릴링될 수 있다. 특정 예들에서, 표면 다이들 또는 다른 디바이스들에의 접속을 위한 노출된 접속들(244, 245)은 표면 다이들(108, 110)(도 1) 또는 브리지 다이(204, 205)의 접속 패드들의 피치에 상응하는 최소 피치로 배열될 수 있다. 일부 예들에서, 제1 피치는 40um 이하 정도일 수 있다. 특정 예들에서, 제1 피치는 30um 이하 정도일 수 있다. 특정 예들에서, 절연성 층(242)의 재료는 솔더 레지스트(solder resist)를 포함할 수 있다.
도 2n에서, 패치 어셈블리를 보강하기 위해 보강재들(stiffeners)(246)이 절연성 층(242)의 재료에 부착될 수 있다. 도 2o에서, 제2 캐리어 구조물(236)이 제거될 수 있다. 특정 예들에서, 제2 캐리어 구조물(236)을 패치 어셈블리에 부착하는 접착 층(238)을 절제(ablate)하기 위해 레이저가 이용될 수 있다. 도 2p에서, 수직 컨택트들(222)의 부분들을 노출시키기 위해 보호 층(234)이 제거될 수 있다. 도 2q 및 도 2r은 인터포저에 접속하기 위한 패치의 단자들을 제조하기 위한 옵션들을 도시한다. 도 2q에서, 제2 절연성 층(248)은 패치 어셈블리의 밑면(underside)에 부착될 수 있고, 또한 수직 컨택트들(222)의 들어간(retracted) 컨택트 영역들을 노출시키기 위해 에칭 또는 드릴링될 수 있다. 도 2r에서, 마이크로볼들(microballs)(250)이 수직 커넥터들(222)의 노출된 부분들에 부착될 수 있다.
도 3a 내지 도 3d는 본 명세서에 설명된 기술들 및 구조물들을 포함하는 패치를 형성하기 위한 예시적인 프로세스의 순차적인 대표 스테이지들의 대안적인 단순화된 개략적 표현들을 도시한다. 도 2a 내지 도 2p의 대표적인 단계들은 도 3a에 도시된 대표적인 스테이지에 선행할 수 있다. 도 3a에서, 노출된 수직 커넥터들(222) 또는 일부 다른 마크가 액세스 개구부(access opening)(352)를 내장 다이들(204) 중 하나의 TSV(354)에 위치시키고, 에칭 또는 드릴링하기 위한 기점(fiducial)을 제공할 수 있다. 도 3b에서, TSV(354)의 전기적 접속을 연장하기 위해 구리 시드 층(356) 및 추가 구리가 개구부(352) 내에 퇴적될 수 있다. 도 3c에서, 과잉 구리가 제거되어 TSV(354)의 수직 컨택트(358)를 포함하는 수직 컨택트들(222)을 다시 노출시킬 수 있다. 도 3d에서, 외부 단자들은 수직 커넥터들(222, 358)에 부착될 수 있다. 그러한 외부 단자들은, 제한적인 것은 아니지만, 마이크로볼들(350)을 포함할 수 있다.
도 4는 패치를 제조하기 위한 예시적인 방법(400)의 흐름도를 일반적으로 도시한다. 401에서, 제1 패터닝된 도전성 층이 제1 캐리어 상에 형성될 수 있다. 제1 캐리어는 유리 캐리어와 같은 치수적으로 안정된(dimensionally stable) 캐리어일 수 있다. 특정 예들에서, 패터닝된 도전성 층 위에 유전체가 형성될 수 있고, 유전체 및 패터닝된 도전성 층 둘다 평탄화 및 연마될 수 있다. 특정 예들에서, 도전성 필러들이 제1 패턴 도전성 층의 노출된 부분들 상에 형성될 수 있다. 패치의 수직 컨택트들은 도전성 필러들을 포함할 수 있다. 403에서, 제1 패터닝된 도전성 층의 노출된 부분들 상에 둘 이상의 다이가 배치될 수 있다. 일부 예들에서, 다이들의 컨택트들 상의 홀딩 재료(holding material)는 제1 패터닝된 도전성 층 상의 제자리에 각각의 다이를 유지할 수 있다. 405에서, 다이들은 유전체에 내장될 수 있다. 특정 예들에서, 유전체는 수직 컨택트들의 최상부 표면을 노출시키기 위해 평탄화될 수 있다. 어셈블리를 플립하기 위한 준비에서, 보호 재료가 유전체 및 수직 컨택트들의 노출된 표면에 도포될 수 있다. 407에서, 제2 캐리어 구조물이 보호 재료에 결합될 수 있고, 409에서, 제1 캐리어 재료가 제거될 수 있다. 캐리어 제거는 캐리어의 임시 본딩 재료를 레이저 절제함으로써 또는 다른 적절한 방법에 의해 달성될 수 있다. 411에서, 어셈블리는 플립될 수 있고, 층 라우팅 트레이스들은 제1 패터닝된 도전성 층을 대체할 수 있다. 413에서, 하나 이상의 표면 다이에 접속하기 위한 제1 단자들이 라우팅 트레이스들에 접속되도록 제조될 수 있다. 그러한 제조는 제2 캐리어에 대향하는 어셈블리의 상부 측면에 솔더 레지스트를 형성하는 것을 포함할 수 있다. 일부 예들에서, 제2 캐리어가 제거될 때 패치에 대한 구조적 강성(stiffness)을 유지하기 위해, 보강재들이 어셈블리의 상부 측면에 부착될 수 있다. 415에서, 패치 및 표면 다이들을 인터포저에 접속하기 위한 제2 단자들이 제1 단자들에 대향하여 제조될 수 있다. 제2 캐리어는 제2 단자들을 형성하기 전에 제거될 수 있다. 제2 캐리어의 제거는 캐리어의 임시 본딩 재료를 레이저 절제함으로써 또는 다른 적절한 방법에 의해 달성될 수 있다. 제2 단자들은 제1 단자들보다 더 큰 피치를 이용하여 제조될 수 있다.
본 명세서에 설명된 기술들은 또한 상대적으로 작은 BTV를 유지하면서 가변하는 두께의 2개 이상의 내장 다이를 포함할 수 있는 패치의 효율적인 제조를 허용한다. 위의 기술들을 이용하여 제조된 패키지들은 30um 이하의 범프 피치들을 위한 PoINT-타입 아키텍처들에서 이용될 수 있다. 내장 다이들의 두께가 변할 수 있기 때문에, 패치 내에 내장된 능동 다이들의 이용은 종래의 패치 장치 및 방법들에 비해 우수한 수율들을 또한 제공하면서, 다수의 응용분야들을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 시스템 레벨도를 도시한다. 예를 들어, 도 5는 본 명세서에 설명된 바와 같이 구성된 마이크로전자 디바이스 내장 다이 패키지를 포함하는 전자 디바이스(예를 들어, 시스템)의 예를 도시한다. 위에서 언급된 바와 같이, 하부 기판의 윤곽들에 독립적으로 평면 표면을 제공하는 몰딩된 컴포넌트를 갖는 내장 다이 패키지는 그러한 시스템들에의 집적을 위해 더 높은 수율의 패키지들을 제공할 수 있다. 도 5는 본 발명을 위한 상위 레벨 디바이스 응용의 예를 도시하기 위해 포함된다. 일 실시예에서, 시스템(500)은, 제한적인 것은 아니지만, 데스크톱 컴퓨터, 랩톱 컴퓨터, 넷북, 태블릿, 노트북 컴퓨터, PDA(personal digital assistant), 서버, 워크스테이션, 셀룰러 전화, 모바일 컴퓨팅 디바이스, 스마트폰, 인터넷 기기, 또는 임의의 다른 타입의 컴퓨팅 디바이스를 포함한다. 일부 실시예들에서, 시스템(500)은 시스템 온 칩(SOC) 시스템이다.
일 실시예에서, 프로세서(510)는 하나 이상의 처리 코어(512 및 512N)를 가지며, 여기서 512N은 프로세서(510) 내부의 N번째 프로세서 코어를 나타내고, N은 양의 정수이다. 일 실시예에서, 시스템(500)은 510 및 505를 포함하는 다수의 프로세서를 포함하고, 여기서 프로세서(505)는 프로세서(510)의 로직과 유사하거나 동일한 로직을 갖는다. 일부 실시예들에서, 처리 코어(512)는, 제한적인 것은 아니지만, 명령어들을 페치하기 위한 프리페치 로직(pre-fetch logic), 명령어들을 디코딩하기 위한 디코드 로직, 명령어들을 실행하기 위한 실행 로직 등을 포함한다. 일부 실시예들에서, 프로세서(510)는 시스템(500)에 대한 명령어들 및/또는 데이터를 캐싱하기 위한 캐시 메모리(516)를 갖는다. 캐시 메모리(516)는 캐시 메모리의 하나 이상의 레벨을 포함하는 계층 구조로 조직될 수 있다.
일부 실시예들에서, 프로세서(510)는 프로세서(510)가 휘발성 메모리(532) 및/또는 비휘발성 메모리(534)를 포함하는 메모리(530)에 액세스하여 그것과 통신할 수 있게 하는 기능들을 수행하도록 동작가능한 메모리 제어기(514)를 포함한다. 일부 실시예들에서, 프로세서(510)는 메모리(530) 및 칩셋(520)과 결합된다. 프로세서(510)는 또한 무선 신호들을 송신 및/또는 수신하도록 구성된 임의의 디바이스와 통신하기 위해 무선 안테나(578)에 결합될 수 있다. 일 실시예에서, 무선 안테나 인터페이스(578)는, 제한적인 것은 아니지만, IEEE 802.11 표준 및 그것의 관련 패밀리, 홈 플러그 AV(Home Plug AV)(HPAV), 울트라 와이드 밴드(Ultra-Wide Band)(UWB), 블루투스, WiMAX, 또는 임의의 형태의 무선 통신 프로토콜에 따라 동작한다.
일부 실시예들에서, 휘발성 메모리(532)는, 제한적인 것은 아니지만, 동기식 동적 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory)(SDRAM), 동적 랜덤 액세스 메모리(DRAM), RAMBUS 동적 랜덤 액세스 메모리(RDRAM), 및/또는 임의의 다른 타입의 랜덤 액세스 메모리 디바이스를 포함한다. 비휘발성 메모리(534)는, 제한적인 것은 아니지만, 플래시 메모리, 상 변화 메모리(phase change memory)(PCM), 판독 전용 메모리(ROM), 전기적 소거가능 프로그래밍가능 판독 전용 메모리(electrically erasable programmable read-only memory)(EEPROM), 또는 임의의 다른 타입의 비휘발성 메모리 디바이스를 포함한다.
메모리(530)는 프로세서(510)에 의해 실행될 명령어들 및 정보를 저장한다. 일 실시예에서, 메모리(530)는 또한 프로세서(510)가 명령어들을 실행하고 있는 동안 임시 변수들 또는 다른 중간 정보를 저장할 수 있다. 도시된 실시예에서, 칩셋(520)은 포인트-투-포인트(PtP 또는 P-P) 인터페이스들(517 및 522)을 통해 프로세서(510)와 접속한다. 칩셋(520)은 프로세서(510)가 시스템(500)에서의 다른 요소들에 접속할 수 있게 한다. 본 발명의 일부 실시예들에서, 인터페이스들(517 및 522)은 인텔® 퀵패스 상호접속(Intel® QuickPath Interconnect)(QPI) 등과 같은 PtP 통신 프로토콜에 따라 동작한다. 다른 실시예들에서, 다른 상호접속이 이용될 수 있다.
일부 실시예들에서, 칩셋(520)은 프로세서(510, 505N), 디스플레이 디바이스(540), 및 다른 디바이스들(572, 576, 574, 560, 562, 564, 566, 577 등)과 통신하도록 동작가능하다. 칩셋(520)은 또한 무선 신호들을 송신 및/또는 수신하도록 구성된 임의의 디바이스와 통신하기 위해 무선 안테나(578)에 결합될 수 있다.
칩셋(520)은 인터페이스(526)를 통해 디스플레이 디바이스(540)에 접속된다. 디스플레이(540)는, 예를 들어, 액정 디스플레이(LCD), 플라즈마 디스플레이, 음극선 관(CRT) 디스플레이, 또는 임의의 다른 형태의 시각적 디스플레이 디바이스일 수 있다. 본 발명의 일부 실시예들에서, 프로세서(510) 및 칩셋(520)은 단일 SOC 내에 병합된다. 추가로, 칩셋(520)은 다양한 요소들(574, 560, 562, 564, 및 566)을 상호접속하는 하나 이상의 버스(550 및 555)에 접속된다. 버스들(550 및 555)은 버스 브리지(572)를 통해 함께 상호접속될 수 있다. 일 실시예에서, 칩셋(520)은 인터페이스(524)를 통해, 비휘발성 메모리(560), 대용량 저장 디바이스(들)(562), 키보드/마우스(564), 네트워크 인터페이스(566), 스마트 TV(576), 소비자 전자기기(577) 등과 결합한다.
일 실시예에서, 대용량 저장 디바이스(562)는, 제한적인 것은 아니지만, 고체 상태 드라이브, 하드 디스크 드라이브, 범용 직렬 버스 플래시 메모리 드라이브, 또는 임의의 다른 형태의 컴퓨터 데이터 저장 매체를 포함한다. 일 실시예에서, 네트워크 인터페이스(566)는, 제한적인 것은 아니지만, 이더넷 인터페이스, USB(universal serial bus) 인터페이스, PCI(Peripheral Component Interconnect) 익스프레스 인터페이스, 무선 인터페이스, 및/또는 임의의 다른 적절한 타입의 인터페이스를 포함하는 임의의 타입의 잘 알려진 네트워크 인터페이스 표준에 의해 구현된다. 일 실시예에서, 무선 인터페이스는, 제한적인 것은 아니지만, IEEE 802.11 표준 및 그것의 관련 패밀리, 홈 플러그 AV(HPAV), 울트라 와이드 밴드(UWB), 블루투스, WiMAX, 또는 임의의 형태의 무선 통신 프로토콜에 따라 동작한다.
도 5에 도시된 모듈들은 시스템(500) 내의 개별 블록들로서 도시되지만, 이들 블록들 중 일부에 의해 수행되는 기능들은 단일의 반도체 회로 내에 집적될 수 있거나, 둘 이상의 개별 집적 회로를 이용하여 구현될 수 있다. 예를 들어, 캐시 메모리(516)가 프로세서(510) 내의 개별 블록으로서 도시되지만, 캐시 메모리(516)(또는 516의 선택된 양태들)는 프로세서 코어(512) 내에 집적될 수 있다.
추가적인 주석들 및 예들
예 1에서, 멀티-다이 패치(multi-die patch)를 제조하는 방법은 제1 캐리어 구조물 상에 다수의 컨택트 패드들을 정의하는 제1 패터닝된 도전성 층을 형성하는 단계, 다수의 컨택트 패드들 중 제1 복수의 컨택트 패드들 상에 제1 다이를 배치하는 단계, 다수의 컨택트 패드들 중 제2 복수의 컨택트 패드들 상에 제2 다이를 배치하는 단계, 패터닝된 도전성 층 상에 배치된 유전체에 제1 다이 및 제2 다이를 내장하는 단계, 제2 캐리어 구조물을 제1 캐리어에 대향하는 유전체의 표면 상의 유전체에 부착하는 단계, 제1 캐리어 구조물을 제거하는 단계, 라우팅 트레이스들을 형성하는 단계―라우팅 트레이스들은 제1 및 제2 다이를 하나 이상의 표면 다이와 전기적으로 결합하도록 구성됨―, 라우팅 트레이스들의 제1 복수의 라우팅 트레이스들과 접속된 제1 단자들을 형성하는 단계―제1 단자들은 유전체의 제1 측면에서 노출됨―, 및 라우팅 트레이스들의 제2 복수의 라우팅 트레이스들과 접속된 제2 단자들을 형성하는 단계―제2 단자들은 유전체의 제2 측면에서 노출되고, 제2 측면은 제1 측면에 대향함―를 포함할 수 있다.
예 2에서, 예 1의 제1 다이의 두께는 선택적으로 제2 다이의 두께와 상이하다.
예 3에서, 예 1 내지 예 2 중 임의의 하나 이상의 제2 단자들을 형성하는 단계는 선택적으로 제2 캐리어 구조물을 제거하는 단계를 포함한다.
예 4에서, 예 1 내지 예 3 중 임의의 하나 이상의 제2 캐리어 구조물을 제거하는 단계는 선택적으로 제2 캐리어 구조물의 접착 층을 레이저 절제하는 단계를 포함한다.
예 5에서, 예 1 내지 예 4 중 임의의 하나 이상의 제2 캐리어 구조물을 제거하는 단계는 선택적으로 제2 캐리어 구조물을 제거하기 전에 보강재를 제1 측면에 결합하는 단계를 포함한다.
예 6에서, 예 1 내지 예 5 중 임의의 하나 이상의 패터닝된 도전성 층을 형성하는 단계는 선택적으로 제1 캐리어 상에 구리 층을 퇴적하는 단계, 및 제1 구리 층에서의 다수의 컨택트 패드들을 에칭하는 단계를 포함한다.
예 7에서, 예 1 내지 예 6 중 임의의 하나 이상의 방법은 선택적으로 유전체의 제1 부분을 패터닝된 도전성 층에 적층하는 단계, 및 유전체의 제1 부분을 연마하는 단계를 포함한다.
예 8에서, 예 1 내지 예 7 중 임의의 하나 이상의 방법은 선택적으로 다수의 컨택트 패드들 중 제3 복수의 컨택트 패드들로부터 제2 측면으로 연장되는 복수의 수직 컨택트들을 형성하는 단계를 포함한다.
예 9에서, 예 1 내지 예 8 중 임의의 하나 이상의 유전체에 제1 다이 및 제2 다이를 내장하는 단계는 선택적으로 수직 컨택트들을 유전체에 내장하는 단계를 포함한다.
예 10에서, 예 1 내지 예 9 중 임의의 하나 이상의 유전체에 제1 다이 및 제2 다이를 내장하는 단계는 선택적으로 유전체를 평탄화하여 수직 컨택트들을 노출시키는 단계를 포함한다.
예 11에서, 예 1 내지 예 10 중 임의의 하나 이상의 유전체에 제1 다이 및 제2 다이를 내장하는 단계는 선택적으로 수직 컨택트들의 노출된 부분들 위에 보호 층을 스퍼터링하는 단계를 포함한다.
예 12에서, 예 1 내지 예 11 중 임의의 하나 이상의 제1 캐리어 구조물은 선택적으로 유리 캐리어를 포함한다.
예 13에서, 예 1 내지 예 12 중 임의의 하나 이상의 제2 캐리어 구조물은 선택적으로 유리 캐리어를 포함한다.
예 14에서, 예 1 내지 예 13 중 임의의 하나 이상의 제1 단자들을 형성하는 단계는 선택적으로 제1 패터닝된 도전성 층의 적어도 일부를 제2 패터닝된 도전성 층으로 대체하는 단계를 포함한다.
예 15에서, 제1 단자들을 형성하는 단계는 선택적으로 제2 패터닝된 도전성 층에 솔더 레지스트 재료를 부착하는 단계, 솔더 레지스트 층에 비아들을 에칭하는 단계, 및 비아들을 도전성 재료로 충전하여 제1 단자들을 형성하는 단계를 포함한다.
예 16에서, 예 1 내지 예 15 중 임의의 하나 이상의 제1 단자들을 형성하는 단계는 선택적으로 제1 캐리어 구조물이 제거된 후에 제1 패터닝된 도전성 층의 적어도 일부를 에칭하는 단계를 포함한다.
예 17에서, 예 1 내지 예 16 중 임의의 하나 이상의 제1 단자들을 형성하는 단계는 선택적으로 제1 내장 다이 또는 제2 내장 다이 중 적어도 하나의 컨택트들로부터 부착 재료를 에칭하는 단계를 포함한다.
예 18에서, 예 1 내지 예 17 중 임의의 하나 이상의 제1 및 제2 내장 다이들에 대한 제1 단자들의 적어도 일부는 선택적으로 서로에 대해 제1 피치로 배열되고, 제2 단자들의 적어도 일부는 서로에 대해 제2 피치로 배열되고, 제1 피치는 제2 피치보다 좁다.
예 19에서, 제1 표면 다이를 제2 표면 다이와 전기적으로 상호접속하고, 제1 표면 다이 또는 제2 표면 다이 중 적어도 하나를 인터포저 또는 다른 디바이스와 상호접속하도록 구성된 패치는, 유전체, 유전체의 제1 측면 상에 노출된 제1 단자들, 유전체에 배치되고, 유전체의 제2 측면 상에 노출된 제2 단자들―제2 단자들은 인터포저와 결합하도록 구성되고, 제2 측면은 제1 측면에 대향함―, 유전체에 내장되고, 제1 복수의 제1 단자들에 결합된 제1 내장 다이, 및 유전체에 내장되고, 제2 복수의 제1 단자들에 결합된 제2 내장 다이를 포함할 수 있고, 제1 내장 다이의 두께는 제2 내장 다이의 두께와 상이하다.
예 20에서, 예 1 내지 예 19 중 임의의 하나 이상의 패치는 선택적으로 제1 단자들 중 적어도 하나를 제1 내장 다이 또는 제2 내장 다이 중 적어도 하나의 단자와 전기적으로 결합하도록 구성된 횡방향 라우팅 트레이스들을 포함한다.
예 21에서, 예 1 내지 예 20 중 임의의 하나 이상의 제1 내장 다이는 선택적으로 브리지 다이이다.
예 22에서, 예 1 내지 예 21 중 임의의 하나 이상의 제1 내장 다이는 선택적으로 능동 다이이다.
예 23에서, 예 1 내지 예 22 중 임의의 하나 이상의 제2 내장 다이는 선택적으로 브리지 다이이다.
예 24에서, 예 1 내지 예 23 중 임의의 하나 이상의 제2 내장 다이는 선택적으로 능동 다이이다.
예 25에서, 예 1 내지 예 24 중 임의의 하나 이상의 패치는 선택적으로 제2 단자들로부터 유전체를 통해 연장되는 복수의 수직 컨택트들을 포함한다.
예 26에서, 예 1 내지 예 25 중 임의의 하나 이상의 제1 내장 다이 또는 제2 내장 다이 중 적어도 하나는 선택적으로 하나 이상의 관통 실리콘 비아를 포함한다.
예 27에서, 예 1 내지 예 26 중 임의의 하나 이상의 유전체는 선택적으로 기판의 제2 표면으로부터 제1 내장 다이 또는 제2 내장 다이 중 적어도 하나의 각각의 관통 실리콘 비아로 연장되는 적어도 하나의 컨택트를 포함한다.
예 28에서, 예 1 내지 예 27 중 임의의 하나 이상의 제1 단자들의 적어도 일부는 선택적으로 서로에 대해 제1 피치로 배열되고, 관통 제2 단자들의 적어도 일부는 서로에 대해 제2 피치로 배열되고, 제1 피치는 상기 제2 피치보다 좁다.
예 29에서, 마이크로전자 디바이스는 적어도 제1 내장 다이 및 제2 내장 다이를 하우징하는 패치를 포함할 수 있고, 패치는 패치의 제1 표면으로부터 패치의 대향하는 제2 표면으로 연장되는 관통 컨택트들, 및 제1 표면으로부터 제1 내장 다이로 연장되는 컨택트들을 포함하고, 패치는 횡방향 라우팅 트레이스들의 층을 갖는다. 마이크로전자 디바이스는 패치의 제1 표면 위에 유지된 적어도 하나의 표면 다이를 더 포함하고, 표면 다이는 패치의 컨택트들 중 하나 이상에 전기적으로 결합되고, 인터포저는 패치의 제2 표면에 근접하게 유지되고, 인터포저는 제1 표면 상의 다수의 인터포저 컨택트들의 제1 세트를 갖고, 다수의 인터포저 컨택트들의 제1 세트는 각각의 패치 컨택트들에 결합되고, 인터포저는 다수의 인터포저 컨택트들의 제1 세트의 컨택트들을 인터포저의 대향하는 제2 표면 상의 각각의 위치들에 재분배하는 다수의 도전성 금속 층들을 포함하고, 제1 내장 다이의 두께는 제2 내장 다이의 두께와 상이하다.
예 30에서, 예 1 내지 예 29 중 임의의 하나 이상의 패치는 선택적으로 횡방향 라우팅 트레이스들의 단일 층을 포함한다.
예 31에서, 예 1 내지 예 30 중 임의의 하나 이상의 횡방향 라우팅 트레이스들의 단일 층은 선택적으로 패치의 표면에 근접한다.
예 32에서, 예 1 내지 예 31 중 임의의 하나 이상의 횡방향 라우팅 트레이스들의 단일 층은 선택적으로 패치의 제1 표면에 근접한다.
예 33에서, 예 1 내지 예 32 중 임의의 하나 이상의 횡방향 라우팅 트레이스들의 단일 층은 선택적으로 패치 내부에 형성된다.
예 34에서, 예 1 내지 예 33 중 임의의 하나 이상의 제1 내장 다이는 선택적으로 브리지 다이이다.
예 35에서, 예 1 내지 예 34 중 임의의 하나 이상의 제1 내장 다이는 선택적으로 능동 다이이다.
예 36에서, 예 1 내지 예 35 중 임의의 하나 이상의 마이크로전자 디바이스는 선택적으로 제2 표면에 근접한 다수의 컨택트 표면들을 포함한다.
예 37에서, 예 1 내지 예 36 중 임의의 하나 이상의 패치에서의 관통 컨택트들 중 적어도 일부는 선택적으로 제2 표면에 근접한 컨택트 표면들로 연장된다.
예 38에서, 예 1 내지 예 37 중 임의의 하나 이상의 제2 표면에 근접한 다수의 컨택트 표면들은 선택적으로 제2 표면과 전반적으로 동일 평면에 있다.
예 39에서, 패치는 선택적으로 내장 다이가 유지되는 유전체 바디를 포함한다.
예 40에서, 예 1 내지 예 39 중 임의의 하나 이상의 유전체 바디는 선택적으로 내장 다이 아래에 연장되는 제1 부분을 포함하고, 여기서 제1 부분은 내장 다이에 근접한 제1 평탄화된 표면을 갖는다.
예 41에서, 예 1 내지 예 40 중 임의의 하나 이상의 제1 평탄화된 표면은 선택적으로 그라인딩 또는 화학 기계적 평탄화에 의해 형성된다.
예 42에서, 예 1 내지 예 41 중 임의의 하나 이상의 제1 평탄화된 표면은 선택적으로 패치의 제1 금속화 층의 레벨에서 형성된다.
예 43에서, 예 1 내지 예 42 중 임의의 하나 이상의 유전체 바디는 선택적으로 제1 부분 위에서 및 제1 및 제2 내장 다이들 위에서 연장되는 제2 부분을 포함한다.
예 44에서, 예 1 내지 예 43 중 임의의 하나 이상의 관통 컨택트들 중 적어도 일부는 선택적으로 서로에 대해 제1 피치로 배열되고, 제1 내장 다이에 대한 컨택트들의 적어도 일부는 서로에 대해 제2 피치로 배열되고, 제2 피치는 제1 피치보다 좁다.
예 45에서, 예 1 내지 예 44 중 임의의 하나 이상의 내장 다이는 선택적으로 패치 내에서 완전히 둘러싸이고, 제1 표면에 대해 이격된 관계로 지지된다.
예 46에서, 예 1 내지 예 45 중 임의의 하나 이상의 패치는 선택적으로 라미네이션들의 다수의 층들을 포함한다.
예 47에서, 예 1 내지 예 46 중 임의의 하나 이상의 제1 내장 다이 또는 제2 내장 다이 중 적어도 하나는 선택적으로 하나 이상의 관통 실리콘 비아를 포함한다.
예 48에서, 예 1 내지 예 47 중 임의의 하나 이상의 패치는 선택적으로 패치의 제2 표면으로부터 내장 다이의 각각의 관통 실리콘 비아로 연장되는 적어도 하나의 컨택트를 포함한다.
상기의 상세한 설명은, 상세한 설명의 일부를 형성하는 첨부 도면들에 대한 참조들을 포함한다. 도면들은 본 발명이 실시될 수 있는 특정 실시예들을 예로서 도시한다. 이러한 실시예들은 본 명세서에서 "예들(examples)"이라고 또한 지칭된다. 그러한 예들은 도시되거나 설명된 것들 이외의 요소들을 포함할 수 있다. 그러나, 본 발명자들은 도시되거나 설명된 이러한 요소들만이 제공되는 예들을 또한 고려한다. 더욱이, 본 발명자들은 본 명세서에서 도시되거나 설명된 특정 예(또는 그것의 하나 이상의 양태), 또는 다른 예들(또는 그것들의 하나 이상의 양태) 중 어느 하나에 대해, 도시되거나 설명된 그들 요소들(또는 그것들의 하나 이상의 양태)의 임의의 조합 또는 치환(permutation)을 이용하는 예들을 또한 고려한다.
본 문서에서, 단수형 용어들은, 특허 문헌들에서 일반적인 것으로서, "적어도 하나" 또는 "하나 이상"의 임의의 다른 경우들 또는 이용들에 독립적인, 하나 또는 하나보다 많은 것을 포함하는데 이용된다. 본 문서에서, "또는"이라는 용어는 달리 표시되지 않는 한, 비배타적이거나, 또는 "A 또는 B"가 "B가 아닌 A", "A가 아닌 B", 및 "A 및 B"를 포함하는 것을 지칭하는데 이용된다. 본 문서에서, "포함하는(including)" 및 "여기서(in which)"라는 용어들은 각각의 용어들 "포함하는(comprising)" 및 "여기서(where)"의 평이한 동등어(plain-English equivalents)로서 이용된다. 또한, 이하의 청구항들에서, "포함하는(including)" 및 "포함하는(comprising)"이라는 용어들은 개방형(open-ended)이며, 즉, 청구항에서 그러한 용어 이전에 열거되는 것들 이외의 요소들을 포함하는 시스템, 디바이스, 물품, 조성물(composition), 제제(formulation), 또는 프로세스가 여전히 그 청구항의 범위 내에 속하는 것으로 여겨진다. 더욱이, 이하의 청구항들에서, "제1(first)", "제2(second)" 및 "제3(third)" 등의 용어들은 단지 라벨들로서 이용되며, 이들의 대상들에 수치적 요건들을 부과하는 것으로 의도되지 않는다.
상기의 설명은 예시적인 것으로 의도된 것이며, 제한적인 것은 아니다. 예를 들어, 전술한 예들(또는 그것들의 하나 이상의 양태)은 서로 조합하여 이용될 수 있다. 다른 실시예들은 상기의 설명을 검토할 시에, 예를 들어, 본 기술분야의 통상의 기술자에 의해 이용될 수 있다. 독자가 기술적 개시내용의 본질을 신속하게 확인할 수 있도록, 37 C.F.R. §1.72(b)에 따라 요약서가 제공된다. 이 요약서는, 청구항들의 범위 또는 의미를 해석하거나 한정하는데 이용되지 않을 것이라는 이해와 함께 제출된다. 또한, 상기의 상세한 설명에서, 다양한 특징들은 개시내용을 간소화하기 위해 함께 그룹화될 수 있다. 이것은 청구되지 않은 개시된 특징이 임의의 청구항에 필수적임을 의도하는 것으로 해석되어서는 안된다. 그보다는, 발명의 청구 대상은 특정한 개시된 실시예의 모든 특징들보다 적을 수 있다. 따라서, 다음의 청구항들은 상세한 설명에 포함되고, 각각의 청구항은 별도의 실시예로서 자립적이며, 그러한 실시예들은 다양한 조합들 또는 치환들로 서로 결합될 수 있는 것으로 고려된다. 본 발명의 범위는 그러한 청구항들에 부여하는 등가물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

Claims (25)

  1. 멀티-다이 패치(multi-die patch)를 제조하는 방법으로서,
    제1 캐리어 구조물 상에 다수의 컨택트 패드들을 정의하는 제1 패터닝된 도전성 층을 형성하는 단계;
    상기 다수의 컨택트 패드들 중 제1 복수의 컨택트 패드들 상에 제1 다이를 배치하는 단계;
    상기 다수의 컨택트 패드들 중 제2 복수의 컨택트 패드들 상에 제2 다이를 배치하는 단계;
    상기 제1 패터닝된 도전성 층 상에 배치된 유전체에 상기 제1 다이 및 상기 제2 다이를 내장하는 단계;
    상기 제1 캐리어 구조물에 대향하는 상기 유전체의 표면 상에서 제2 캐리어 구조물을 상기 유전체에 부착하는 단계;
    상기 제1 캐리어 구조물을 제거하는 단계;
    라우팅 트레이스들을 형성하는 단계―상기 라우팅 트레이스들은 상기 제1 다이 및 상기 제2 다이를 하나 이상의 표면 다이와 전기적으로 결합하도록 구성됨―;
    상기 라우팅 트레이스들의 제1 복수의 라우팅 트레이스들과 접속된 제1 단자들을 형성하는 단계―상기 제1 단자들은 상기 유전체의 제1 측면에서 노출됨―;
    상기 제1 다이 또는 상기 제2 다이 중 적어도 하나에 하나 이상의 관통 실리콘 비아들을 형성하는 단계; 및
    상기 라우팅 트레이스들의 제2 복수의 라우팅 트레이스들과 접속된 제2 단자들을 형성하는 단계―상기 제2 단자들은 상기 유전체의 제2 측면에서 노출되고, 상기 제2 측면은 상기 제1 측면에 대향하고, 상기 제2 단자들 중 적어도 하나는 상기 관통 실리콘 비아들의 수직 컨택트들 중 적어도 하나를 통해 상기 라우팅 트레이스들 중 적어도 하나에 접속됨―를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 다이의 두께는 상기 제2 다이의 두께와 상이한, 방법.
  3. 제1항에 있어서,
    상기 제2 단자들을 형성하는 단계는 상기 제2 캐리어 구조물을 제거하는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상기 제2 캐리어 구조물을 제거하는 단계는 상기 제2 캐리어 구조물의 접착 층을 레이저 절제하는 단계를 포함하는, 방법.
  5. 제3항에 있어서,
    상기 제2 캐리어 구조물을 제거하는 단계는 상기 제2 캐리어 구조물을 제거하기 전에 보강재를 상기 제1 측면에 결합하는 단계를 포함하는, 방법.
  6. 제1항에 있어서,
    상기 패터닝된 도전성 층을 형성하는 단계는,
    제1 캐리어 상에 구리 층을 퇴적하는 단계; 및
    상기 구리 층에서의 상기 다수의 컨택트 패드들을 에칭하는 단계를 포함하는, 방법.
  7. 제6항에 있어서,
    상기 유전체의 제1 부분을 상기 패터닝된 도전성 층에 적층하는 단계; 및
    상기 유전체의 상기 제1 부분을 연마하는 단계를 포함하는, 방법.
  8. 제1항에 있어서,
    상기 다수의 컨택트 패드들 중 제3 복수의 컨택트 패드들로부터 상기 제2 측면으로 연장되는 복수의 수직 컨택트들을 형성하는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 유전체에 상기 제1 다이 및 상기 제2 다이를 내장하는 단계는 상기 수직 컨택트들을 상기 유전체에 내장하는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 유전체에 상기 제1 다이 및 상기 제2 다이를 내장하는 단계는 상기 유전체를 평탄화하여 상기 수직 컨택트들을 노출시키는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 유전체에 상기 제1 다이 및 상기 제2 다이를 내장하는 단계는 상기 수직 컨택트들의 노출된 부분들 위에 보호 층을 스퍼터링하는 단계를 포함하는, 방법.
  12. 제1항에 있어서,
    상기 제1 캐리어 구조물은 유리 캐리어를 포함하는, 방법.
  13. 제1항에 있어서,
    상기 제2 캐리어 구조물은 유리 캐리어를 포함하는, 방법.
  14. 제1항에 있어서,
    상기 라우팅 트레이스들을 형성하는 단계는 상기 제1 패터닝된 도전성 층의 적어도 일부를 제2 패터닝된 도전성 층으로 대체하는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 제1 단자들을 형성하는 단계는,
    상기 제2 패터닝된 도전성 층에 솔더 레지스트 재료를 부착하는 단계;
    상기 솔더 레지스트 층에 비아들을 에칭하는 단계; 및
    상기 비아들을 도전성 재료로 충전하여 상기 제1 단자들을 형성하는 단계를 포함하는, 방법.
  16. 제1항에 있어서,
    상기 제1 단자들을 형성하는 단계는 상기 제1 캐리어 구조물이 제거된 후에 상기 제1 패터닝된 도전성 층의 적어도 일부를 에칭하는 단계를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 제1 단자들을 형성하는 단계는 상기 제1 내장 다이 또는 상기 제2 내장 다이 중 적어도 하나의 컨택트들로부터 부착 재료를 에칭하는 단계를 포함하는, 방법.
  18. 제1항에 있어서,
    상기 제1 및 제2 내장 다이들에 대한 상기 제1 단자들의 적어도 일부는 서로에 대해 제1 피치로 배열되고, 상기 제2 단자들의 적어도 일부는 서로에 대해 제2 피치로 배열되고, 상기 제1 피치는 상기 제2 피치보다 좁은, 방법.
  19. 제1 표면 다이를 제2 표면 다이와 전기적으로 상호접속하고, 상기 제1 표면 다이 또는 상기 제2 표면 다이 중 적어도 하나를 인터포저 또는 다른 디바이스와 상호접속하도록 구성된 패치로서,
    유전체;
    상기 유전체의 제1 측면 상에 노출된 제1 단자들;
    상기 유전체에 배치되고, 상기 유전체의 제2 측면 상에 노출된 제2 단자들―상기 제2 단자들은 상기 인터포저와 결합하도록 구성되고, 상기 제2 측면은 상기 제1 측면에 대향함―;
    상기 유전체에 내장되고, 제1 복수의 상기 제1 단자들에 결합된 제1 내장 다이;
    상기 유전체에 내장되고, 제2 복수의 상기 제1 단자들에 결합된 제2 내장 다이; 및
    상기 제1 단자들 중 적어도 하나를 상기 제1 내장 다이 또는 상기 제2 내장 다이 중 적어도 하나의 단자와 전기적으로 결합하도록 구성된 횡방향 라우팅 트레이스들을 포함하고;
    상기 제1 내장 다이의 두께는 상기 제2 내장 다이의 두께와 상이하고, 상기 제1 내장 다이 또는 상기 제2 내장 다이 중 적어도 하나는 하나 이상의 관통 실리콘 비아들을 포함하고, 상기 제2 단자들 중 적어도 하나는 상기 관통 실리콘 비아들의 수직 컨택트들 중 적어도 하나를 통해 상기 횡방향 라우팅 트레이스들 중 적어도 하나에 접속되는, 패치.
  20. 삭제
  21. 제19항에 있어서,
    상기 제1 내장 다이는 브리지 다이인, 패치.
  22. 제19항에 있어서,
    상기 제1 내장 다이는 능동 다이인, 패치.
  23. 제19항에 있어서,
    상기 제2 내장 다이는 브리지 다이인, 패치.
  24. 제19항에 있어서,
    상기 제2 내장 다이는 능동 다이인, 패치.
  25. 삭제
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