KR102653238B1 - 시스템 인 패키지 장치를 위해 구리 필러와 연결된 베어 다이 스마트 브리지 - Google Patents

시스템 인 패키지 장치를 위해 구리 필러와 연결된 베어 다이 스마트 브리지 Download PDF

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Abstract

시스템 인 패키지 장치는 베어 다이(bare-die) 필러를 사용하여 프로세서 다이와 같은 반도체 디바이스에 결합하는 반도체 브리지를 포함한다. 이 장치는 얇은 폼팩터를 구현한다.

Description

시스템 인 패키지 장치를 위해 구리 필러와 연결된 베어 다이 스마트 브리지{BARE-DIE SMART BRIDGE CONNECTED WITH COPPER PILLARS FOR SYSTEM-IN-PACKAGE APPARATUS}
본 개시는 베어 다이 반도체 커넥터가 2 개의 디바이스 사이에서 구리 필러(pillar)와 결합되는 시스템 인 패키지 구성에 관한 것이다.
패키지 소형화는 장치 집적의 어려움을 일으키고, 얇은 프로파일 장치가 유용하지만, 능동 및 수동 디바이스 양자를 상호연결하는 것은 패키지를 소형화하면서 물리적 보호 및 열 관리를 요구한다.
개시된 실시예는 제한을 하기 위한 것이 아니라 예로서 첨부도의 도면에 도시되며, 도면에서 동일한 도면 번호는 동일한 구성요소를 나타낼 수 있다.
도 1은 일 실시예에 따른 반도체 브리지를 포함하는 시스템 인 패키지 장치의 단면 입면도이다.
도 1a는 일 실시예에 따른 어셈블리 동안 도 1에 도시된 시스템 인 패키지 장치의 단면 입면도이다.
도 1b는 일 실시예에 따른 도 1a에 도시된 구조물의 추가 공정 후의 도 1에 도시된 시스템 인 패키지 장치의 단면 입면도이다.
도 1c는 일 실시예에 따른 도 1b에 도시된 구조물의 추가 공정 후의 도 1에 도시된 시스템 인 패키지 장치의 단면 입면도이다.
도 1d는 일 실시예에 따른 도 1c에 도시된 구조물의 추가 공정 후의 도 1에 도시된 시스템 인 패키지 장치의 단면 입면도이다.
도 2는 일 실시예에 따른 재배치 층 및 적어도 반도체 브리지 및 제 1 집적 회로 다이를 포함하는 시스템 인 패키지 장치의 단면 입면도이다.
도 2c는 일 실시예에 따른, 예를 들어 도 1a 및 도 1b에 도시된 구조물의 추가 공정 후의 도 2에 도시된 시스템 인 패키지 장치의 단면 입면도이다.
도 2d는 일 실시예에 따른 도 2c에 도시된 구조물의 추가 공정 후의 도 2에 도시된 시스템 인 패키지 장치의 단면 입면도이다.
도 3은 실시예에 따른 실리콘 관통 비아를 포함하는 재배치 층 및 반도체 브리지 중 적어도 하나를 포함하는 시스템 인 패키지 장치의 단면 입면도이다.
도 4는 일 실시예에 따른 복수의 반도체 브리지를 포함하는 시스템 인 패키지 장치의 단면 입면도이다.
도 5는 일 실시예에 따라 인터커넥트 필러에 결합되는 적어도 하나의 반도체 브리지를 포함하는 시스템 인 패키지의 조립과정을 도시하는 공정 흐름도이다.
도 6은 개시된 실시예에 대한 상위 레벨 디바이스 응용의 예를 도시하기 위해 포함된다.
개시된 실시예는 몰딩 컴파운드와 같은 매스(mass)에 부착된 반도체 브리지를 사용하는 베어 다이(bare die) 스마트 커넥터를 포함한다. 스마트 커넥터는 프로세서와 같은 반도체 디바이스를 결합하기 위해 인터커넥트 필러에 결합된다.
도 1은 일 실시예에 따른 반도체 브리지(10)를 포함하는 시스템 인 패키지 장치(100)의 단면 입면도이다. 반도체 브리지(10)는 스마트 다이 커넥터(10)로 지칭될 수 있다. 반도체 브리지(10)는 베어 다이 실리콘 브리지(bare die silicon bridge; 10)로 지칭될 수 있다.
반도체 브리지(10)는 캡슐화 재료(encapsulation material, 110)와 같은 매스에 부착된다. 반도체 브리지(10)는 활성면(112) 및 후면(114)을 포함한다. 매스(110)는 다이 측(116) 및 랜드 측(118)을 포함한다. 일 실시예에서, 후면(114)은 매스(110) 내에 완전히 봉입된다.
일 실시예에서, 매스(110)는 반도체 브리지(10)와 같은 반도체 디바이스를 캡슐화하는 데 유용한 몰딩 컴파운드이다. 일 실시예에서, 매스(110)는 반도체 브리지(10)와 같은 반도체 디바이스를 캡슐화하는 데 유용한 열적으로 경화된 수지 재료와 같은 몰딩 컴파운드이다.
시스템 인 패키지(SiP) 장치(100)는 또한 매스(110) 내에 부착된 인터커넥트 패키지(13)도 포함한다. 일 실시예에서, 인터커넥트 패키지(13)는 다이 측(116) 및 랜드 측(8) 사이에 인터커넥트 및 트레이스 상호연결(도 2d에 도시됨)을 제공하는 라미네이트 구조물(laminated structure; 13)이다. 일 실시예에서, 인터커넥트 패키지(13)는 다이 측(116) 및 랜드 측(118) 사이에서 인터커넥트 패키지(13)를 직선으로 통과하는 비아 바(via bar, 도 2c에 도시됨)를 포함하는 패키지 관통 비아 구조물(13)이다. 일 실시예에서, 인터커넥트 패키지(13)는 FR4 구조물과 같은 유기 재료로 제조된다. 일 실시예에서, 인터커넥트 패키지(13)는 반도체 재료로 만들어진다. 일 실시예에서, 인터커넥트 패키지(13)는 유리 구조물(glass construction)과 같은 무기 재료로 제조된다.
일 실시예에서, 프로세서 로직 다이(11)와 같은 반도체 디바이스(11)는 몰드 캡(120)과 같은 캡핑 재료(capping material; 120)에 부착된다. 일 실시예에서, 캡핑 재료(120)는 광학적으로 경화된 수지이다. 일 실시예에서, 캡핑 재료는 매스(110)와 상이한 품질의 열적으로 경화된 수지이다. 반도체 디바이스(11)는 또한 집적 회로(IC) 다이(11)로 지칭될 수도 있다. 일 실시예에서, 프로세서 로직 다이(11)는 캘리포니아 주 산타 클라라에 소재한 인텔 코포레이션(Intel Corporation)에 의해 제조된 프로세서이다. 반도체 디바이스(11)에 의한 반도체 브리지(10)와의 전자 통신은 제 1 복수의 인터커넥트 필러에 의해 용이하게 되며, 그 중 하나는 참조 번호(121)로 표시되어 있다. 반도체 디바이스(11)는 또한 제 3 복수의 인터커넥트 필러에 의해 인터커넥트 패키지(13)에 연결되며, 그 중 하나는 참조 번호(123)로 표시되어 있다.
일 실시예에서, 반도체 디바이스(11)는 제 1 반도체 디바이스(11)이고, 메모리 다이(12)와 같은 제 2 반도체 디바이스(12)는 캡핑 재료(120)에 부착된다. 일 실시예에서, 제 2 반도체 디바이스(12)는 유타 주 리하이(Lehi)에 소재한 IM 플래시 테크놀러지에 의해 제조된 메모리 다이이다. 메모리 다이 실시예에서, 제 2 반도체 디바이스(12)는 IC 메모리 다이(12)로도 지칭될 수 있다. 반도체 브리지(10)를 갖는 제 2 반도체 디바이스(12)에 의한 전자 통신은 제 2 복수의 인터커넥트 필러(122)에 의해 용이해지며, 그 중 하나는 참조 번호(122)로 표시되어 있다.
일 실시예에서, 인터커넥트 패키지(13)는 제 1 인터커넥트 패키지(13)이고, 제 2 인터커넥트 패키지(14)가 또한 매스(110)에 부착된다. 일 실시예에서, 제 2 인터커넥트 패키지(14)는 다이 측(116)과 랜드 측(118) 사이에 인터커넥트-및-트레이스 상호연결(interconnect-and-trance interconnection)을 제공하는 라미네이트된 구조물(14)이다. 일 실시예에서, 제 2 인터커넥트 패키지(14)는 다이 측(116)과 랜드 측(118) 사이에 비아 바를 포함하는 패키지 관통 비아 구조물(14)이다.
일 실시예에서, SiP 장치(100)는 다이오드(15)와 같은 수동 소자(15)를 포함한다. 일 실시예에서, 수동 소자(15)는 발룬(balun; 15)이고 제 2 반도체 디바이스(12)는 발룬(15)에 의해 지원되는 베이스 밴드 프로세서이다. 반도체 브리지(10)를 갖는 수동 소자(15)에 의한 전자 통신은 제 5 복수의 인터커넥트 필러에 의해 용이해 지며, 그 중 하나는 도면 번호(125)로 표시되어 있다.
캡핑 재료(120)는 반도체 브리지(10)에 결합된 디바이스를 덮기 위해 제공된다. 일 실시예에서, 캡핑 재료는 몰드 캡 컴파운드이다.
도 1a는 일 실시예에 따른 조립 동안 도 1에 도시된 SiP 장치(100)의 단면 입면도(101)이다. 도 1a에 도시된 구조물에 관한 데카르트 좌표(cartesian reference)는 추가 공정 후에 수직 방향으로 뒤집어지므로 -Z(마이너스 Z)와 X로 주어진다. 이형층(release layer; 126)이 제공되고, 반도체 브리지(10)가 이형층(126)에 대해 뒤집힌(flipped) 구성으로 이형층(126)에 장착된다. 추가로, 제 1 인터커넥트 패키지(13)도 일 실시예에서, 이형층(126) 상에 배치된다. 또한, 제 2 인터커넥트 패키지(14)도 일 실시예에서, 이형층(126) 상에 배치된다.
도 1b는 일 실시예에 따른, 도 1a에 도시된 구조물의 추가 공정 후의 도 1에 도시된 SiP 장치(100)의 단면 입면도(102)이다. 매스(110)는 반도체 브리지(10), 제 1 및 제 2 인터커넥트 패키지(13 및 14)에 각각 도포되었고, 이형층(126)에도 각각 도포되었다. 이 공정에 의해 물품(10, 13 및 14)이 추가 공정을 위해 뒤집어질 수 있다.
도 1c는 일 실시예에 따른, 도 1b에 도시된 구조물의 추가 공정 후의 도 1에 도시된 SiP 장치(100)의 단면 입면도(103)이다. 직교 좌표는 도 1b에 도시된 구조물이 수직으로 뒤집어짐에 따라 Z 및 X로 주어진다. 도 1b에 도시된 이형층(126)은 제거되었다. 전기 범프뿐만 아니라 인터커넥트 필러를 위한 본딩 위치를 기술하는 데 유용한 본드 패드가 도시되어 있음을 알 수 있다.
도 1d는 일 실시예에 따른, 도 1c에 도시된 구조물의 추가 공정 후의 도 1에 도시된 SiP 장치(100)의 단면 입면도(104)이다. 제 1 복수의 인터커넥트 필러(121)의 배치는 일 실시예에 따른 풋 프린트(121') 내에 도시된 복수의 본드 패드 상에 필러(121)를 인 시츄(in situ) 성장시킴으로써 달성된다. 예를 들어, 구리 함유 재료의 전해 증착은 마스크(도시되지 않음)를 통해 인터커넥트 필러(121)를 성장시킴으로써 얻어질 수 있다. 일 실시예에서, 주어진 본드 패드 상에 프라이머 층의 무전해 증착(electroless deposition)이 행해지며(예를 들어, 금과 같은 귀금속 필름), 그 다음 인터커넥트 그레이드 구리(interconnect-grade copper)의 전해 증착이 행해진다. 제 2 복수의 인터커넥트 필러(122)의 배치는 일 실시예에 따라 풋 프린트(122') 내에 나타낸 복수의 본드 패드 상에 필러(122)를 인 시츄 성장시킴으로써 얻어진다. 제 3 복수의 인터커넥트 필러(123)의 배치는 일 실시예에 따라 풋 프린트(123') 내에 나타낸 복수의 본드 패드 상에 필러(123)를 인 시츄 성장시킴으로써 얻어진다. 제 4 복수의 인터커넥트 필러(124)의 배치는 일 실시예에 따른 풋 프린트(124') 내에 나타낸 복수의 본드 패드 상에 필러(124)를 인 시츄 성장시킴으로써 얻어진다. 제 5 복수의 인터커넥트 필러(125)의 배치는 실시예에 따라 풋 프린트(125') 내에 나타낸 복수의 본드 패드 상에 필러(125)를 인 시츄 성장시킴으로써 얻어진다. 필요한 유용한 응용예가 무엇인지에 따라 인터커넥트 필러 세트 각각을 개별적으로 성장시키거나 도시된 필러의 일부를 확립할 수 있다는 점을 이제 이해할 수 있다. 일 실시예에서, 도시된 필러들 모두는 동시에 인 시츄 성장된다.
다시 도 1이 참조된다. 이전 도면들 중 어느 하나에 도시된 공정 후에, 전기 범프 어레이가 인터커넥트 패키지 상에 형성되는데, 이들 중 하나의 랜드 측 범프(landside bump)는 참조 번호(128)로 표시된다. 일 실시예에서, 보드(board; 130)가 전기 범프 어레이(128)에 조립된다. 특히, 전기 범프 어레이(128)는 랜드 측 범프 어레이(128)로 지칭될 수 있다.
반도체 브리지(10)를 포함하는 SiP 실시예의 유용한 응용예는 약 10 마이크로미터 (micron)와 5O 마이크론 사이의 범위와 같은 인터커넥트 필러 길이로 인해 낮아진 Z-높이를 포함한다. 반도체 브리지(10)를 포함하는 SiP 실시예의 유용한 응용예는, 반도체 브리지(10)가 인터커넥트 패키지(13)와 대략 동일한 Z-위치에 위치하고 매스(110)의 재료 품질은 코어 재료의 사용을 배제할 만큼 충분히 단단하기 때문에 낮아진 Z-높이를 포함한다.
일 실시예에서, 반도체 브리지(10)는 스마트 브리지(10)로 지칭되며, 여기서 백-엔드-오브-라인(BEOL) 금속화물이 제 1 IC 디바이스(11)와 제 2 IC 디바이스(12) 사이에서 스마트 브리지(10)의 로직을 연결한다. 일 실시예에서, 스마트 브리지(10)는 제 1 IC 디바이스(11)와 제 2 IC 디바이스(12) 사이의 스마트 브리지(10)에서 마이크로 제어 로직을 연결하는 BEOL 금속화물을 포함한다. 일 실시예에서, 스마트 브리지(10)는 제 1 IC 디바이스(11)와 제 2 IC 디바이스(12) 사이의 스마트 브리지(10)에서 외부 센서 로직을 연결하는 BEOL 금속화물을 포함한다. 일 실시예에서, 스마트 브리지(10)는 메모리 제어 로직을 연결하는 BEOL 금속화물을 포함하는데, 스마트 브리지(10) 내에는 메모리 기능이 없고, 메모리 제어 로직이 제 1 IC 디바이스(11)와 제 2 IC 디바이스(12) 사이의 통신에 영향을 준다. 일 실시예에서, 스마트 브리지(10)는 제 1 IC 디바이스(11)와 제 2 IC 디바이스(12) 사이의 전력 보전 기능 또는 온도 제어 기능과 같은 스위칭 로직을 포함하는 BEOL 금속화물을 포함한다.
도 2는 시스템 인 패키지 장치(200)의 횡단면도로서, 시스템 인 패키지 장치(200)는 일 실시예에 따른 재배치 층(20) 및 적어도 반도체 브리지(10)와 제 1 IC 다이(11)를 포함한다. 일 실시예에서, 특히, 예를 들면 반도체 브리지(10)와 주어진 인터커넥트 패키지(13) 사이의 영역에서 증가된 핀 카운트가 요구되는 경우, 재배치 층(RDL)(20)이 유용하다. 예를 들어, RDL(20)은 설계 자유도를 확장시키는데, 이는 인터커넥트 필러가 반도체 브리지(10) 상의 주어진 패드 위치나 주어진 인터커넥트 패키지의 주어진 패드 위치 어디에도 반드시 묶여 있을 필요가 없기 때문이다. 비 제한적인 예시적 실시예에서, 제 1 및 제 3 인터커넥트 필러 풋 프린트(121', 123')는 각각 그들 사이에 제 1 IC 다이(11)로부터 RDL(20)까지 연결하는 다수의 인터커넥트 필러(비 제한적인 예로서 3 개가 도시됨)를 갖는데, 이는 예시적인 것이며 필수적인 것은 아니나, 세 개의 도시된 인터커넥트 필러는 반도체 브리지(10)나 제 1 인터커넥트 패키지(13) 중 어느 것에도 그 바로 위에 존재하지는 않는다는 점을 알 수 있다. 마찬가지로, 비 제한적인 예시적 실시예에서, 제 2 및 제 4 인터커넥트 필러 풋 프린트(122', 124')는 각각 그들 사이에 제 2 IC 다이(12)로부터 RDL(20)로 연결되는 다수의 인터커넥트 필러를 갖는다는 점을 알 수 있다. RDL(20)이 어떤 인터커넥트 필러와 예를 들어 인터커넥트 필러 바로 밑의 디바이스 사이에 직접적인 Z 방향 접촉을 반드시 제공할 필요는 없으나, 그러한 직접적인 Z 방향 접촉이 배제되는 것은 아니다.
도 2c는 일 실시예에 따른 예를 들면, 도 1a 및 도 1b에 도시된 구조물의 추가 공정 후의 도 2에 도시된 SiP 장치(200)의 단면 입면도(203)이다. 도 2a 및 2b는 사용되지 않는다. 도 1b에 도시된 이형층(126)은 제거되었다. 인터커넥트 패키지(13 및 14)의 본드 패드는 랜드 측(118)과 실질적으로 동일하게 도시되어 있지만, 반도체 브리지(10) 및 패키지(13 및 14)가 매스(110)의 다이 측(116)과 실질적으로 동일 평면에 있는 곳에서는 RDL(20)은 반도체 브리지(10) 및 인터커넥트 패키지(13 및 14)에 대한 본드 패드의 명시적인 묘사는 배제된다.
도 2d는 일 실시예에 따른 도 2c에 도시된 구조물의 추가 공정 후의 도 2에 도시된 SiP 장치(200)의 단면 입면도(204)이다. 몇몇 복수의 인터커넥트 필러(121, 122, 123, 124, 및 125)의 배치는 도 1d에 도시된 실시예에 대해 본 명세서에 개시된 기술에 의해 달성된다. 일 실시예에서 더 높은 핀 카운트를 수용하기 위해, 정확히 풋 프린트(121', 122', 123', 124' 및 125') 내에 있는 것으로 분류된 것보다 더 많은 인터커넥트 필러가 도시되어 있음을 알 수 있다. 일 실시예에서, 핀 카운트는 더 높거나 낮을 수 있지만, RDL(20)을 용이하게 하기 위해 몇몇 인터커넥트 필러의 배치가 변경될 수 있다.
임의의 주어진 실시예에서, 비아-필러 인터커넥트 패키지(13)가 인터커넥트 패키지 중 하나 또는 둘 모두로서 사용될 수 있음을 이제 이해할 수 있을 것이다. 비아-트레이스 인터커넥트 패키지(14)는 임의의 주어진 실시예에서 인터커넥트 패키지 중 하나 또는 둘 모두로서 사용될 수 있음을 이제 이해할 수 있을 것이다. 임의의 주어진 실시예에서 비아-필러 인터커넥트 패키지(13)와 비아-트레이스 인터커넥트 패키지(14)의 조합이 임의의 주어진 실시예에서 함께 사용될 수 있다는 점을 이제 이해할 수 있을 것이다.
도 3은 시스템 인 패키지 장치의 횡단면도이며, 시스템 인 패키지 장치는 재배치 층(20) 및 실리콘 관통 비아(TSV)를 포함하는 반도체 브리지(10) 중 적어도 하나를 포함하며, TSV 중 하나는 일 실시예에 따라 도면 번호(310)로 도시된다. 반도체 브리지(10)의 후면(114)이 매스(110)의 랜드 측(118)과 실질적으로 동일한 평면에 있도록 Z-방향 기하 구조가 변경되었음을 알 수 있다. 이러한 구성은 TSV(310)가 랜드 측 범프 어레이(128)의 레벨에서 범프되는 것을 가능하게 한다.
일 실시예에서, SiP(300)는 RDL(20) 없이 구성될 수 있고(인터커넥트 필러를 열거된 풋 프린트로 제한함), 반도체 브리지(10)는 랜드 측(118)로의 TSV 통신 연결을 제공한다. RDL이 없는 실시예에서, 랜드 측(118)에 대한 모든 통신이 TSV(310)를 통해 이루어도록 인터커넥트 패키지(13 또는 14) 어느 것도 사용되지 않는다. RDL이 없는 실시예에서, 랜드 측(118)에 대한 모든 통신이 부분적으로 인터커넥트 패키지(13)를 통해 그리고 부분적으로 TSV(310)를 통해 이루어지도록 단 하나의 인터커넥트 패키지(예를 들어, 패키지(13))만 사용된다.
RDL(20)을 포함하는 실시예에서, 랜드 측(118)에 대한 모든 통신이 TSV(310)를 통해 이루어지도록 인터커넥트 패키지(13 및 14)가 사용되지 않는다. RDL(20)을 포함하는 실시예에서, 랜드 측(118)에 대한 모든 통신이 일부는 인터커넥트 패키지(13)를 통해 그리고 일부는 TSV(310)를 통해 이루어지도록 단 하나의 인터커넥트 패키지(예를 들어, 패키지(13))만 사용된다.
도 4는 일 실시예에 따른 복수의 반도체 브리지(10 및 16)를 포함하는 시스템 인 패키지 장치(400)의 단면 입면도이다. SiP 장치(400)에서 이전에 개시된 실시예와의 유사점을 찾을 수 있다. 일 실시예에서, 반도체 브리지(10)는 제 1 반도체 브리지(10)이고, 반도체 브리지(16)는 후속 반도체 브리지(16)이다. 후속 반도체 브리지(16)는 활성면(132) 및 후면(134)을 포함한다. 단 두 개의 반도체 브리지만이 존재하는 경우에, 후속 반도체 브리지(16)는 제 2 반도체 브리지(16)로 지칭될 수 있다.
몇몇 일련의 인터커넥트 필러들을 통한 IC 다이(11)로부터 외부 디바이스(17)로의 전자 통신이 연속적일 수 있도록 몇몇 인터커넥트 필러는 디바이스들 뿐 아니라 인터커넥트 패키지들(13, 14 및 18)도 결합시킴을 알 수 있다. 일 실시예에서, 외부 디바이스(17)는 렌즈(17')를 갖는 카메라이다. 일 실시예에서, 외부 장치(17)는 터치 감지형 디스플레이 스크린(17')을 포함한다. 일 실시예에서, 외부 장치(17)는 사용자 인터페이스(17')를 포함한다.
SiP 장치(400)가 베어 다이 반도체 브리지 결합 장치로서 도시되었지만, 다른 개시된 실시예에 도시된 바와 같이, 일련의 인터커넥트 필러들과 매스(110)의 다이 측(116) 사이에 RDL이 사용될 수 있음을 이해할 수 있다.
도 5는 일 실시예에 따라 인터커넥트 필러에 결합되는 적어도 하나의 반도체 브리지를 포함하는 SiP의 조립과정을 도시하는 공정 흐름도(500)이다.
단계(510)에서, 공정은 반도체 브리지 및 인터커넥트 패키지를 이형층에 부착하는 단계를 포함한다.
단계(520)에서, 공정은 반도체 브리지 및 인터커넥트 패키지를 매스(mass)에 부착하는 단계를 포함한다.
단계(530)에서, 공정은 이형층을 제거하는 단계를 포함한다.
단계(540)에서, 공정은 제 1, 제 2 및 제 3 복수의 인터커넥트 필러를 반도체 브리지에 조립하는 단계를 포함한다.
단계(550)에서, 공정은 제 1 및 제 3 복수의 인터커넥트 필러에 제 1 반도체 디바이스를 조립하는 단계를 포함한다.
단계(560)에서, 공정은 제 1 반도체 디바이스를 덮고 인터커넥트 필러와 접촉하는 캡핑 재료를 도포하는 단계를 포함한다.
단계(570)에서, 공정은 스마트 브리지를 포함하는 SiP를 컴퓨팅 시스템에 조립하는 것을 포함한다.
도 6은 개시된 실시예에 대한 상위 레벨 디바이스 응용의 예를 도시하기 위해 포함된다. 일 실시예에서, 컴퓨팅 시스템(600)은 데스크톱 컴퓨터를 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 랩톱 컴퓨터를 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 넷북을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 태블릿을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 노트북 컴퓨터를 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 PDA(personal digital assistant)를 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 서버를 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 워크 스테이션을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 셀룰러 폰을 포함하지만, 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 모바일 컴퓨팅 디바이스를 포함하지만, 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 스마트 폰을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 시스템(600)은 인터넷 기기를 포함하지만 이에 한정되지 않는다. 다른 유형의 컴퓨팅 디바이스는 반도체 브리지 실시예를 갖는 시스템 인 패키지 장치를 포함하는 마이크로 일렉트로닉 디바이스로 구성될 수 있다.
일부 실시예에서, 반도체 브리지 실시예(600)를 갖는 시스템 인 패키지 장치는 시스템 온 칩(SOC) 시스템을 포함한다.
일 실시예에서, 프로세서(610)는 하나 이상의 프로세싱 코어(612 및 612N)를 갖는데, 여기서 612N은 프로세서(610) 내부의 N 번째 프로세서 코어를 나타내며, N은 양의 정수이다. 일 실시예에서, 반도체 브리지를 갖는 시스템 인 패키지 장치를 사용하는 전자 디바이스 시스템(600) 실시예는 프로세서(610 및 605)를 포함하는 다수의 프로세서를 포함하는데, 여기서 프로세서(605)는 프로세서(610)의 로직과 유사하거나 동일한 로직을 갖는다. 일 실시예에서, 프로세싱 코어(612)는 명령어를 가져오기 위한 프리페치 로직, 명령어를 디코딩하는 디코드 로직, 명령어를 실행하기 위한 실행 로직 등을 포함하지만 이에 한정되지는 않는다. 일 실시예에서, 프로세서(610)는 SiP 디바이스 시스템(600)에 대한 명령어 및 데이터 중 적어도 하나를 캐시하기 위한 캐시 메모리(616)를 갖는다. 캐시 메모리(616)는 캐시 메모리의 하나 이상의 레벨을 포함하는 계층 구조물로 구성될 수 있다.
일 실시예에서, 프로세서(610)는 메모리 제어기(614)를 포함하고, 메모리 제어기(614)는 프로세서(610)가 휘발성 메모리(632) 및 비 휘발성 메모리(634) 중 적어도 하나를 포함하는 메모리(630)에 액세스하여 그와 통신할 수 있게 하는 기능을 수행하도록 동작 가능하다. 일 실시예에서, 프로세서(610)는 메모리(630) 및 칩셋(620)과 결합된다. 프로세서(610)는 또한 무선 안테나(678)에 연결되어 무선 신호를 송신하는 것 및 수신하는 것 중 적어도 하나를 수행하도록 구성된 임의의 디바이스와 통신하는 임의의 장치와 통신할 수 있다. 일 실시예에서, 무선 안테나 인터페이스(678)는 IEEE 802.11 표준 및 그 관련 제품군, 홈 플러그 AV(HPAV), 초 광대역(UWB), 블루투스, WiMax 또는 임의의 형태의 무선 통신 프로토콜에 따라 동작하나 이에 한정되는 것은 아니다.
일 실시예에서, 휘발성 메모리(632)는 동기식 동적 랜덤 액세스 메모리(SDRAM), 동적 랜덤 액세스 메모리(DRAM), RAMBUS 동적 랜덤 액세스 메모리(RDRAM) 및/또는 임의의 다른 유형의 랜덤 액세스 메모리 디바이스를 포함하나 이에 한정되는 것은 아니다. 비 휘발성 메모리(634)는 플래시 메모리, 상 변화 메모리(PCM), 판독 전용 메모리(ROM), 전기적 소거가능 프로그램가능 판독 전용 메모리(EEPROM), 또는 임의의 다른 유형의 비 휘발성 메모리 디바이스를 포함하지만, 이에 한정되는 것은 아니다.
메모리(630)는 프로세서(610)에 의해 실행될 정보 및 명령어를 저장한다. 일 실시예에서, 메모리(630)는 또한 프로세서(610)가 명령어들을 실행하는 동안 임시 변수들 또는 다른 중간 정보를 저장할 수 있다. 예시된 실시예에서, 칩셋(620)은 포인트-투-포인트(PtP 또는 PP) 인터페이스(617 및 622)를 통해 프로세서(610)와 접속한다. 이들 PtP 실시예들 중 어느 하나는 본 개시에 설명된 반도체 브리지 실시예를 갖는 시스템 인 패키지 장치를 사용하여 획득될 수 있다. 칩셋(620)은 프로세서(610)가 SiP 디바이스 시스템(600)의 다른 구성요소에 연결되는 것을 가능하게 한다. 실시예에서, 인터페이스(617 및 622)는 인텔® 퀵패스 인터커넥트(QPI) 등과 같은 PtP 통신 프로토콜에 따라 동작한다. 다른 실시예에서, 상이한 인터커넥트가 사용될 수 있다.
일 실시예에서, 칩셋(620)은 프로세서(610, 605N), 디스플레이 디바이스(640) 및 다른 디바이스들(672, 676, 674, 660, 662, 664, 666, 677 등)과 통신하도록 동작 가능하다. 칩셋(620)은 또한, 무선 안테나(678)에 결합되어 적어도 무선 신호를 송신하는 것 및 수신하는 것 중 하나를 수행하도록 구성된 임의의 장치와 통신한다.
칩셋(620)은 인터페이스(626)를 통해 디스플레이 디바이스(640)에 접속된다. 디스플레이 디바이스(640)는 예를 들어, 액정 디스플레이(LCD), 플라즈마 디스플레이, 음극선 관(CRT) 디스플레이, 또는 임의의 다른 형태의 비주얼 디스플레이 디바이스일 수 있다. 일 실시예에서, 프로세서(610) 및 칩셋(620)은 단일 SOC로 병합된다. 또한, 칩셋(620)은 다양한 구성요소(674, 660, 662, 664, 666)를 상호접속하는 하나 이상의 버스(650 및 6SS)에 접속된다. 버스(650 및 655)는 버스 브리지(672)를 통해 서로 상호접속될 수 있다. 일 실시예에서, 칩셋(620)은 인터페이스(624, 674), 스마트 TV(676), 및 소비자 전자 기기(677) 등 중 적어도 하나를 통해 비 휘발성 메모리(660), 대용량 저장 장치(들)(662), 키보드/마우스(664) 및 네트워크 인터페이스와 결합된다.
일 실시예에서, 대용량 저장 장치(662)는 솔리드 스테이트 드라이브, 하드 디스크 드라이브, 범용 직렬 버스 플래시 메모리 드라이브, 또는 임의의 다른 형태의 컴퓨터 데이터 저장 매체를 포함하지만, 이에 한정되는 것은 아니다. 일 실시예에서, 네트워크 인터페이스(666)는 이더넷 인터페이스, USB(universal serial bus) 인터페이스, PCI(Peripheral Component Interconnect) 익스프레스 인터페이스, 무선 인터페이스 및/또는 임의의 다른 적합한 유형의 인터페이스를 포함하나 이에 한정되는 것은 아닌 임의의 유형의 잘 알려진 네트워크 인터페이스 표준에 의해 구현된다. 일 실시예에서, 무선 인터페이스는 IEEE 802.11 표준 및 그 관련 제품군, 홈 플러그 AV(HPAV), 초 광대역(UWB), 블루투스, WiMax, 또는 임의의 형태의 무선 통신 프로토콜에 따라 동작한다.
도 6에 도시된 모듈들은 컴퓨팅 시스템(600)의 SiP 장치 내에서 별개의 블록들로 도시되나, 이들 블록들 중 일부에 의해 수행되는 기능들은 단일 반도체 회로 내에 집적될 수 있거나 2 이상의 개별 집적 회로들을 이용하여 구현될 수 있다. 예를 들어, 캐시 메모리(616)가 프로세서(610) 내의 개별 블록으로 도시되었지만, 캐시 메모리(616)(또는 선택된 측면(616))가 프로세서 코어(612)에 통합될 수 있다.
유용할 경우, 컴퓨팅 시스템(600)은 본 개시에 설명된 범프 어레이(128)에 부착되는 몇몇 랜드 측 보드 실시예의 일부인 외부 쉘을 가질 수 있다. 도 1에서, 보드(130)는 전기 범프 어레이(128)에 결합된다. 일 실시예에서, 외부 쉘(131)은 또한 SiP 장치(100)에 대한 물리적 보호를 제공하는 보드(130) 상의 전기 절연 구조물이다.
이제, 보드(130) 실시예가 각각의 도시되고 설명된 전기 범프 어레이(128)에 적용될 수 있음을 이해할 수 있을 것이다.
본 명세서에 개시된 패키지 장치 실시예 및 방법의 시스템에서의 메모리-다이 스택 메모리 모듈을 예시하기 위해, 이하에 비 제한적인 예의 리스트가 제공된다.
실시예 1은 시스템 인 패키지 장치로서, 매스에 부착된 반도체 브리지 - 반도체 브리지는 활성면과 후면을 포함하고, 매스는 다이 측과 랜드 측을 포함함 -와, 활성면으로부터 연장되는 제2 복수의 인터커넥트 필러와, 매스 내에 고정된 인터커넥트 패키지 - 인터커넥트 패키지는 다이 측에서 랜드 측으로 통신 연결됨 - 와, 다이 측에서 인터커넥트 패키지 상에 배치된 제 3 복수의 인터커넥트 필러와, 제 1 및 제 3 복수의 인터커넥트 필러에 연결된 제 1 반도체 다이와, 제 2 복수의 인터커넥트 필러에 결합된 제 2 반도체 다이를 포함하고, 제 1 및 제 2 반도체 다이는 캡핑 재료에 부착되고, 캡핑 재료는 제 1 및 제 2 복수의 인터커넥트 필러와 접촉한다.
실시예 2에서, 실시예 1의 발명 대상은 선택적으로 인터커넥트 패키지가 제 1 인터커넥트 패키지인 것을 포함하고, 매스 내에 고정된 제 2 인터커넥트 패키지 - 제 2 인터커넥트 패키지는 다이 측에서 랜드 측으로 통신 연결됨 - 와, 다이 측에서 제 2 인터커넥트 패키지 상에 배치된 제 4 복수의 인터커넥트 필러를 더 포함하며, 제 2 및 제 4 복수의 인터커넥트 필러는 제 2 반도체 다이에 결합되고, 캡핑 재료는 제 4 복수의 인터커넥트 필러와 접촉한다.
실시예 3에서, 실시예 1 및 실시예 2 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 제 1 및 제 2 복수의 인터커넥트 필러 사이에 배치된 제 5 복수의 인터커넥트 필러에서 반도체 브리지에 결합된 수동 디바이스를 포함한다.
실시예 4에서, 실시예 1 내지 3 중 임의의 하나 이상의 실시예의 발명 대상은, 선택적으로 인터커넥트 패키지가 제 1 인터커넥트 패키지인 것을 포함하며, 매스 내에 고정된 제 2 인터커넥트 패키지 - 제 2 인터커넥트 패키지는 다이 측에서 랜드 측으로 통신 연결됨 - 와, 다이 측에서 제 2 인터커넥트 패키지 상에 배치되는 제 4 복수의 인터커넥트 필러를 더 포함하며, 제 2 및 제 4 복수의 인터커넥트 필러는 제 2 반도체 다이에 결합되고, 캡핑 재료가 제 4 복수의 인터커넥트 필러와 접촉하며, 제 1 반도체 디바이스는 프로세서 디바이스이고, 제 2 반도체 다이는 메모리 디바이스이다.
실시예 5에서, 실시예 1 내지 4 중 임의의 하나 이상의 실시예의 발명 대상은 수 개의 복수의 랜드 측에 배치되고 인터커넥트 패키지에 결합되는 전기 범프 어레이를 선택적으로 포함한다.
실시예 6에서, 실시예 1 내지 5 중 임의의 하나 이상의 실시예의 발명 대상은 복수의 인터커넥트 필러 몇몇과 접하는 재배치 층을 포함하고, 재배치 층은 활성면의 레벨에서 반도체 브리지 및 인터커넥트 패키지와 접촉한다.
실시예 7에서, 실시예 6의 발명 대상은 선택적으로 인터커넥트 패키지가 제 1 인터커넥트 패키지인 것을 포함하며, 매스 내에 고정된 제 2 인터커넥트 패키지 - 제 2 인터커넥트 패키지는 다이 측에서 랜드 측으로 통신 연결됨 - 와, 다이 측 상부의 재배치 층에서 제 2 인터커넥트 패키지 상에 배치되는 제 4 복수의 인터커넥트 필러를 더 포함하고, 제 2 및 제 4 복수의 인터커넥트 필러는 재배치 층을 통해 제 2 반도체 다이에 결합되며, 캡핑 재료는 제 4 복수의 인터커넥트 필러 및 재배치 층과 접촉한다.
실시예 8에서, 실시예 6 및 7 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 제 1 및 제 2 복수의 인터커넥트 필러 사이에 배치된 제 5 복수의 인터커넥트 필러에 의해 재배치 층에 결합된 수동 디바이스를 포함한다.
실시예 9에서, 실시예 8의 발명 대상은 선택적으로, 수동 소자가 다이오드인 것을 포함한다.
실시예 10에서, 실시예 1 내지 9 중 임의의 하나 이상의 실시예의 발명 대상은 후면이 매스 내에 완전히 봉입(fully enclosed)되어 있는 것을 포함한다.
실시예 11에서, 실시예 1 내지 10 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 반도체 브리지가 실리콘 관통 비아 - 후면이 매스밖으로 드러남 - 를 포함하고, 랜드 측에 배치되고 인터커넥트 패키지에 결합된 전기 범프 어레이를 더 포함하며, 전기 범프 어레이는 후면에서 반도체 브리지 상에 전기 범프를 포함하고, 실리콘 관통 비아는 전기 범프에 결합된다.
실시예 12에서, 실시예 11의 발명 대상은 선택적으로 인터커넥트 패키지가 제 1 인터커넥트 패키지인 것을 포함하며, 매스 내에 고정된 제 2 인터커넥트 패키지 - 제 2 인터커넥트 패키지는 다이 측에서 랜드 측으로 통신 연결됨 - 와, 다이 측에서 제 2 인터커넥트 패키지 상에 배치된 제 4 복수의 인터커넥트 필러 - 를 더 포함하며, 제 2 및 제 4 복수의 인터커넥트 필러는 제 2 반도체 다이에 결합되고, 캡핑 재료는 제 4 복수의 인터커넥트 필러와 접촉한다.
실시예 13에서, 실시예 12의 발명 대상은 선택적으로 제 1 및 제 2 복수의 인터커넥트 필러 사이에 배치된 제 5 복수의 인터커넥트 필러에서 반도체 브리지에 결합된 수동 디바이스를 포함한다.
실시예 14에서, 실시예 1 내지 13 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 인터커넥트 패키지에 조립된 전기 범프 어레이와, 전기 범프 어레이에 조립된 보드를 포함한다.
실시예 15에서, 실시예 1 내지 14 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 인터커넥트 패키지가 매스의 다이 측과 랜드 측 사이의 인터커넥트 및 트레이스 연결부인 것을 포함한다.
실시예 16에서, 실시예 1 내지 15 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 인터커넥트 패키지가 매스의 다이 측과 랜드 측 사이의 패키지 관통 비아 구조 연결부(a through-package via structure connection)인 것을 포함한다.
실시예 17에서, 실시예 1 내지 16 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 매스가 열 경화된 수지이고, 캡핑 재료가 광학적으로 경화된 수지인 것을 포함한다.
실시예 18은 시스템 인 패키지 장치로서, 활성면 및 후면을 포함하는 반도체 브리지와, 활성면으로부터 연장되는 인터커넥트 필러의 제 1 및 제 2 복수의 인터커넥트 필러와, 다이 측 및 랜드 측을 포함하는 인터커넥트 패키지 - 인터커넥트 패키지는 다이 측에서 랜드 측으로 통신 연결됨 - 와, 다이 측에서 인터커넥트 패키지 상에 배치된 제 3 복수의 인터커넥트 필러와, 제 1 및 제 3 복수의 인터커넥트 필러에 연결된 제 1 반도체 다이와, 제 2 복수의 인터커넥트 필러에 결합된 제 2 반도체 다이를 포함하고, 제 1 및 제 2 반도체 다이는 캡핑 재료에 부착되고, 캡핑 재료는 제 1, 제 2 및 제 3 복수의 인터커넥트 필러와 접촉한다.
실시예 19에서, 실시예 18의 발명 대상은 선택적으로 인터커넥트 패키지가 제 1 인터커넥트 패키지인 것을 포함하며, 제 1 인터커넥트 패키지의 다이 측 및 랜드 측과 실질적으로 동일한 평면의 다이 측 및 랜드 측을 포함하는 제 2 인터커넥트 패키지와, 다이 측에서 제 2 인터커넥트 패키지 상에 배치된 제 4 복수의 인터커넥트 필러를 더 포함하고, 제 2 및 제 4 복수의 인터커넥트 필러는 제 2 반도체 다이에 결합되고, 캡핑 재료는 제 4 복수의 인터커넥트 필러와 접촉한다.
실시예 20에서, 실시예 18 및 19 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 제 1 및 제 2 복수의 인터커넥트 필러 사이에 배치된 제 5 복수의 인터커넥트 필러에서 반도체 브리지에 결합된 수동 디바이스를 포함한다.
실시예 21은 브리지를 포함하는 시스템 인 패키지(SiP) 장치를 조립하는 방법이며, 이 방법은 반도체 브리지 및 인터커넥트 패키지를 이형층에 부착하는 단계 - 반도체 브리지는 활성면 및 후면을 포함함 - 와, 반도체 브리지 및 인터커넥트 패키지를 매스(mass)에 부착하는 단계와, 이형층을 제거하는 단계와, 제 1 및 제 2 복수의 인터커넥트 필러를 반도체 브리지에 조립하는 단계와, 제 3 복수의 인터커넥트 필러를 인터커넥트 패키지에 조립하는 단계와, 로직 다이를 제 1 및 제 3 복수의 인터커넥트 필러에 결합하는 단계와, 로직 다이 및 복수의 인터커넥트 필러를 캡핑 재료에 부착하는 단계를 포함하고, 캡핑 재료는 반도체 브리지 활성면과 접촉한다.
실시예 22에서, 실시예 21의 발명 대상은 선택적으로 인터커넥트 패키지가 제 1 인터커넥트 패키지인 것을 포함하며, 제 2 인터커넥트 패키지를 이형층에 부착하는 단계와, 제 2 인터커넥트 패키지를 매스에 부착하는 단계와, 제 4 복수의 인터커넥트 필러를 제 2 인터커넥트 패키지에 조립하는 단계와, 메모리 다이를 제 2 및 제 4 복수의 인터커넥트 필러에 결합하는 단계와, 메모리 다이 및 복수의 인터커넥트 필러를 캡핑 재료에 부착하는 단계를 포함한다.
실시예 23에서, 실시예 22의 발명 대상은 선택적으로 반도체 브리지가 제 1 반도체 브리지인 것을 포함하며, 방법은 제 3 인터커넥트 패키지 및 제 2 반도체 브리지를 이형층에 부착하는 단계와, 제 3 인터커넥트 패키지 및 제 2 반도체 브리지를 매스에 부착하는 단계와, 제 3 인터커넥트 패키지 및 제 2 반도체 브리지에 사용자 인터페이스를 결합하는 단계와, 캡핑 재료에 사용자 인터페이스를 부착하는 단계를 포함한다.
실시예 24에서, 실시예 23의 발명 대상은 선택적으로 랜드 측에서 제 1 및 제 2 인터커넥트 패키지에 전기 범프 어레이를 조립하는 단계와, 보드를 전기 범프 어레이에 조립하는 단계를 포함한다.
실시예 25에서, 실시예 21 내지 24 중 임의의 하나 이상의 실시예의 발명 대상은 선택적으로 랜드 측에서 전기 범프 어레이를 인터커넥트 패키지 조립하는 단계와, 보드를 전기 범프 어레이에 조립하는 단계를 포함한다.
실시예 26은 시스템 인 패키지(SiP) 장치를 포함하는 컴퓨팅 시스템이며, 컴퓨팅 시스템은 매스에 고정된 반도체 브리지 - 반도체 브리지는 활성면 및 후면을 포함하고, 매스는 다이 측 및 랜드 측을 포함함 - 와, 활성면으로부터 연장되는 제 1 및 제 2 복수의 인터커넥트 필러와, 매스 내에 고정된 제 1 인터커넥트 패키지 - 제 1 인터커넥트 패키지는 다이 측에서 랜드 측으로 통신 연결됨 - 와, 다이 측에서 인터커넥트 패키지 상에 배치된 제 3 복수의 인터커넥트 필러와, 매스 내에 고정된 제 2 인터커넥트 패키지 - 제 2 인터커넥트 패키지는 다이 측에서 랜드 측으로 통신 연결됨 - 와, 다이 측에서 제 2 인터커넥트 패키지 상에 배치된 제 4 복수의 인터커넥트 필러와, 제 1 및 제 3 복수의 인터커넥트 필러에 결합된 제 1 반도체 다이와, 제 2 및 제 4 복수의 인터커넥트 필러에 연결된 제 2 반도체 다이 - 제 1 및 제 2 반도체 다이는 캡핑 재료에 부착되고, 캡핑 재료는 제 1 및 제 2 복수의 인터커넥트 필러와 접촉함 - 와, 랜드 측에서 제 1 및 제 2 인터커넥트 패키지에 결합되는 전기 범프 어레이와, 전기 범프 어레이에 결합된 보드를 포함하되, 보드는 SiP 장치에 전기 절연체를 제공하는 외부 쉘을 포함한다.
실시예 27에서, 실시예 26의 발명 대상은 선택적으로 매스에 고정된 제 2 반도체 브리지와, 매스 내에 고정되고, 다이 측 및 랜드 측 모두에서 노출되는 제 3 인터커넥트 패키지와, 제 2 반도체 브리지와 제 3 인터커넥트 패키지에 결합된 사용자 인터페이스를 포함한다.
전술한 상세한 설명은, 상세한 설명의 일부를 형성하는 첨부의 도면에 대한 참조를 포함한다. 도면은, 예시를 통해, 본 발명이 실시될 수 있는 특정일 실시형태를 도시한다. 이들 실시형태는 본원에서 "예"로서 또한 칭해진다. 이러한 예는, 도시되는 또는 설명되는 것 이외의 구성요소를 포함할 수 있다. 그러나, 본 발명자는, 도시되는 또는 설명되는 그러한 구성요소만 제공되는 예를 또한 고려한다. 나아가 본 발명자는, 특정한 예(또는 이의 하나 이상의 양태)와 관련하여, 또는 본 명세서서 도시되거나 설명되는 다른 예(또는 이의 하나 이상의 양태)와 관련하여, 도시되거나 설명되는 그러한 구성요소(또는 이의 하나 이상의 양태)의 임의의 조합 또는 순서를 사용하는 예를 또한 고려한다.
본 문서와 참조로서 포함되는 임의의 문서 사이의 일관성이 없는 용법이 있는 경우, 본 문서에서의 용법에 의해 제어된다.
본 문서에서, "하나(a 또는 an)"라는 용어는 특허 문헌에서 일반적인 바와 같이, "적어도 하나(at least one)" 또는 "하나 이상(one or more)"의 임의의 다른 사례 또는 용법과는 독립적으로, 하나 또는 하나보다 더 많다는 의미를 포함하도록 사용된다. 본 문서에서, "또는"이란 용어는 '비배타적인 또는'의 의미를 나타내도록 사용되며, 그 결과 "A 또는 B"는, 달리 표시되지 않는 한, "A이나 B는 아닌", "B이나 A는 아닌", 및 "A 및 B"를 포함한다. 본 문서에서, "포함하는(including)" 및 "여기서(in which)"라는 용어는, 각각 "포함하는(comprising)" 및 "여기서(wherein)"라는 용어의 평문 영어의 등가적 표현으로서 사용된다. 또한, 다음의 청구범위에서, "포함하는(including 및 comprising)"이란 용어는 확장 가능한데(open-ended), 즉, 청구항에서 이러한 용어 이후 열거되는 구성요소에 추가되는 구성요소를 포함하는 시스템, 디바이스, 물품, 조성, 제제(formulation), 또는 공정이 역시 그 청구항의 범위 내에 속하는 것으로 간주된다. 또한, 다음의 청구범위에서, "제 1", "제 2", 및 "제 3" 등의 용어는 단순히 레이블(label)에 불과하며, 그들의 대상(object)에 대해 수치적 요건을 부과하려는 것이 아니다.
본원에서 설명되는 방법 예는 적어도 부분적으로 머신 또는 컴퓨터로 구현될 수 있다. 몇몇 예는, 상기의 예에서 설명되는 것과 같은 방법을 수행하게끔 전기 디바이스를 구성하도록 동작 가능한 명령어로 인코딩된 컴퓨터 판독 가능 매체 또는 머신 판독 가능 매체를 포함할 수 있다. 그러한 방법의 구현예는, 마이크로코드, 어셈블리 언어 코드, 상위 레벨 언어 코드, 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독 가능 명령어를 포함할 수 있다. 코드는 컴퓨터 프로그램 제품의 일부를 형성할 수도 있다. 게다가, 일 예에서, 코드는, 예컨대 실행 동안 또는 다른 시간에, 하나 이상의 휘발성, 비일시적, 또는 비휘발성의 유형의(tangible) 컴퓨터 판독 가능 매체 상에 명백하게 저장될 수 있다. 이들 유형의 컴퓨터 판독 가능 매체의 예는, 하드 디스크, 착탈식 자기 디스크, 착탈식 광학 디스크(예를 들면, 컴팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(random access memory; RAM), 및 리드 온리 메모리(read only memory; ROM) 등을 포함할 수 있지만, 이들로 제한되지는 않는다.
상기 설명은, 제한적이 것이 아니라, 예시적인 것으로 의도된다. 예를 들면, 전술한 예(또는 그 하나 이상의 양태)는 서로 조합되어 사용될 수도 있다. 상기 설명의 검토시, 예컨대 기술 분야에서 통상의 지식을 가진 자에 의해, 다른 실시형태가 사용될 수 있다. 요약서는 37 C.F.R. §1.72(b)를 준수하여, 독자가 기술적 개시의 본질을 신속하게 확인할 수 있게 하기 위해 제공된다. 요약서는, 청구범위의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 이해를 바탕으로 제출된다. 또한, 상기의 발명을 실시하기 위한 구체적인 내용에서, 본 개시를 합리화하기 위해, 다양한 특징이 그룹화될 수도 있다. 이것은, 청구되지 않은 개시된 특징이 어떠한 청구항에서 필수적인 것임을 의도하는 것으로 해석되지 않아야 한다. 오히려, 발명의 대상은 특정한 개시된 실시예의 모든 특징보다 더 적은 특징에 있을 수도 있다. 따라서, 다음의 청구범위는, 예 또는 실시예로서 발명을 실시하기 위한 구체적인 내용에 통합되는데, 각각의 청구항은 별개의 실시예로서 독립적이며, 그러일 실시예는 다양한 조합 또는 순서로 서로 조합될 수 있다는 것이 고려된다. 따라서, 본 발명의 범위는, 이러한 청구범위의 자격이 부여되는 균등물의 모든 범위와 함께, 첨부된 청구범위를 참조하여 결정되어야 한다.

Claims (20)

  1. 시스템 인 패키지 장치로서,
    몰딩 컴파운드 내의 반도체 브리지(semiconductive bridge) - 상기 반도체 브리지는, 상부면, 하부면, 제 1 측면, 및 제 2 측면을 가지고, 상기 반도체 브리지는 복수의 실리콘 관통 비아(through silicon vias)를 포함하고, 상기 반도체 브리지는 로직을 포함함 - 와,
    상기 반도체 브리지의 상기 제 1 측면에 횡방향으로 인접한 제 1 복수의 인터커넥트와,
    상기 반도체 브리지의 상기 제 2 측면에 횡방향으로 인접한 제 2 복수의 인터커넥트와,
    상기 반도체 브리지의 상기 상부면에 전기적으로 결합된 제 1 IC 디바이스 - 상기 제 1 IC 디바이스는 상기 제 1 복수의 인터커넥트에 전기적으로 결합됨 - 와,
    상기 반도체 브리지의 상기 상부면에 전기적으로 결합된 제 2 IC 디바이스 - 상기 제 2 IC 디바이스는 상기 제 2 복수의 인터커넥트에 전기적으로 결합됨 - 와,
    상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스 사이에 위치하고 이들과 접촉하는 캡핑 재료
    를 포함하는,
    시스템 인 패키지 장치.
  2. 제 1 항에 있어서,
    상기 캡핑 재료는 상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스 위에 더 위치하는,
    시스템 인 패키지 장치.
  3. 제 1 항에 있어서,
    상기 캡핑 재료는 상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스의 최외곽 측면을 따라 더 위치하는,
    시스템 인 패키지 장치.
  4. 제 1 항에 있어서,
    상기 캡핑 재료는 상기 제 1 IC 디바이스 및 상기 제 2 IC 디바이스 위에 더 있고, 상기 캡핑 재료는 상기 제 1 IC 디바이스 및 상기 제 2 IC 디바이스의 최외곽 측면을 따라 더 위치하는,
    시스템 인 패키지 장치.
  5. 제 1 항에 있어서,
    상기 제 1 복수의 인터커넥트가 제 1 인터커넥트 패키지에 있고, 상기 제 2 복수의 인터커넥트가 제 2 인터커넥트 패키지에 있는,
    시스템 인 패키지 장치.
  6. 제 1 항에 있어서,
    상기 제 1 복수의 인터커넥트는 제 1 복수의 비아 바(via bar)이고, 상기 제 2 복수의 인터커넥트는 제 2 복수의 비아 바인,
    시스템 인 패키지 장치.
  7. 제 1 항에 있어서,
    상기 몰딩 컴파운드는 상기 반도체 브리지의 상기 하부면에 있는,
    시스템 인 패키지 장치.
  8. 제 1 항에 있어서,
    상기 반도체 브리지의 상기 상부면에 전기적으로 결합되고, 상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스 사이에 있는 제 3 IC 디바이스를 더 포함하는,
    시스템 인 패키지 장치.
  9. 제 8 항에 있어서,
    상기 제 3 IC 디바이스는 수동 디바이스인,
    시스템 인 패키지 장치.
  10. 제 1 항에 있어서,
    상기 제 1 IC 디바이스는 제 1 복수의 필러에 의해 상기 제 1 복수의 인터커넥트 및 상기 반도체 브리지의 상기 상부면에 전기적으로 결합되고, 상기 제 2 IC 디바이스는 제 2 복수의 필러에 의해 상기 제 2 복수의 인터커넥트 및 상기 반도체 브리지의 상기 상부면에 결합되는,
    시스템 인 패키지 장치.
  11. 시스템 인 패키지 장치로서,
    상부면, 하부면, 제 1 측면, 및 상기 제 1 측면 맞은 편의 제 2 측면을 갖는 반도체 브리지 - 상기 반도체 브리지는 복수의 실리콘 관통 비아를 포함함 - 와,
    상기 반도체 브리지에 횡방향으로 인접한 몰딩 컴파운드 - 상기 몰딩 컴파운드는 상기 반도체 브리지의 상기 제 1 측면 및 상기 제 2 측면과 직접 접촉함 - 와,
    상기 반도체 브리지의 상기 제 1 측면에 횡방향으로 인접한 제 1 복수의 인터커넥트와,
    상기 반도체 브리지의 상기 제 2 측면에 횡방향으로 인접한 제 2 복수의 인터커넥트와,
    상기 반도체 브리지의 상기 상부면에 전기적으로 결합된 제 1 IC 디바이스 - 상기 제 1 IC 디바이스는 상기 제 1 복수의 인터커넥트에 전기적으로 결합됨 - 와,
    상기 반도체 브리지의 상기 상부면에 전기적으로 결합된 제 2 IC 디바이스 - 상기 제 2 IC 디바이스는 상기 제 2 복수의 인터커넥트에 전기적으로 결합됨 - 와,
    상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스 사이에 위치하고 이들과 접촉하는 캡핑 재료
    를 포함하는,
    시스템 인 패키지 장치.
  12. 제 11 항에 있어서,
    상기 제 1 복수의 인터커넥트는 상기 반도체 브리지의 상기 제 1 측면에 횡방향으로 인접하고 이로부터 이격되며, 제 1 재료에 의해 상기 반도체 브리지의 상기 제 1 측면으로부터 분리되는,
    시스템 인 패키지 장치.
  13. 제 12 항에 있어서,
    상기 제 2 복수의 인터커넥트는 상기 반도체 브리지의 상기 제 2 측면에 횡방향으로 인접하고 이로부터 이격되며, 제 2 재료에 의해 상기 반도체 브리지의 상기 제 2 측면으로부터 분리되는,
    시스템 인 패키지 장치.
  14. 제 11 항에 있어서,
    상기 반도체 브리지는 스마트 브리지인,
    시스템 인 패키지 장치.
  15. 제 11 항에 있어서,
    상기 캡핑 재료는 경화된 수지인,
    시스템 인 패키지 장치.
  16. 제 11 항에 있어서,
    상기 제 1 복수의 인터커넥트는 제 1 인터커넥트 패키지를 통과하는 제 1 복수의 비아 바이고, 상기 제 2 복수의 인터커넥트는 제 2 인터커넥트 패키지를 통과하는 제 2 복수의 비아 바인,
    시스템 인 패키지 장치.
  17. 제 11 항에 있어서,
    상기 제 1 복수의 인터커넥트는 상기 몰딩 컴파운드와 구별되는 제 1 인터커넥트 패키지에 포함되고, 상기 제 2 복수의 인터커넥트는 상기 몰딩 컴파운드와 구별되는 제 2 인터커넥트 패키지에 포함되는,
    시스템 인 패키지 장치.
  18. 제 11 항에 있어서,
    상기 몰딩 컴파운드는 상기 반도체 브리지의 상기 하부면상에 있고 이와 접촉하는,
    시스템 인 패키지 장치.
  19. 제 11 항에 있어서,
    상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스 사이에 개재되는 제 3 IC 디바이스를 더 포함하는,
    시스템 인 패키지 장치.
  20. 제 19 항에 있어서,
    상기 제 3 IC 디바이스는 발룬(balun)을 포함하는,
    시스템 인 패키지 장치.
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