CN104471708B - 具有多个插入件的堆叠裸片组件 - Google Patents

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Abstract

一种用于IC的堆叠裸片组件包含：第一插入件(500A)；第二插入件(500B)；第一集成电路裸片(300、1110)；第二集成电路裸片(303)；以及多个部件(713)。所述第一集成电路裸片(300、1110)互连到所述第一插入件(500A)和所述第二插入件(500B)，并且所述第二集成电路裸片(303)互连到所述第二插入件(500B)。所述多个部件(713)将所述第一集成电路裸片(300、1110)互连到所述第一插入件(500A)和所述第二插入件(500B)。信号在所述第一插入件与所述第二插入件之间经由所述第一集成电路裸片和所述多个部件导引。在一些示例性组件中，将所述第一集成电路裸片互连到所述第一插入件和所述第二插入件的所述多个部件位于所述第一插入件和所述第二插入件的互连受限区域(710)外部，并且信号是在所述第一插入件与所述第二插入件之间经由所述第一集成电路裸片和所述多个部件导引的，避开了所述第一插入件和所述第二插入件的所述互连受限区域。还描述了形成这些组件的方法。

Description

具有多个插入件的堆叠裸片组件
技术领域
本发明涉及集成电路装置(IC)。更确切地说，本发明涉及用于包含多个插入件的IC的堆叠裸片组件。
背景技术
集成电路已随时间推移变得更加“致密”，即，更多的逻辑特征已经在IC中得以实施。最近，堆叠硅互连技术(“SSIT”)允许将一个以上半导体裸片放置在单个封装中。SSITIC可用于解决对通信带宽的增大的需求。然而，即使使用SSIT的IC具有一个以上的裸片，由于销约束此类IC仍然具有相当大的带宽限制。
因此，期望提供具有较少带宽限制的SSIT IC。
发明内容
用于IC的堆叠裸片组件包含：第一插入件、第二插入件、第一集成电路裸片、第二集成电路裸片和多个部件。第一集成电路裸片互连到第一插入件和第二插入件，并且第二集成电路裸片互连到第二插入件。多个部件将第一集成电路裸片互连到第一插入件和第二插入件。信号在第一插入件与第二插入件之间经由第一集成电路裸片和多个部件导引。
在一些示例性组件中，将第一集成电路裸片互连到第一插入件和第二插入件的多个部件位于第一插入件和第二插入件的互连受限区域外部，并且信号是在第一插入件与第二插入件之间经由第一集成电路裸片和多个部件导引的，避开了第一插入件和第二插入件的互连受限区域。
所述组件也可以包含耦合到第一插入件的第三集成电路裸片，其中第一集成电路裸片提供第二集成电路裸片与第三集成电路裸片之间的通信桥。
第二插入件可以包含多个导电线路。所述多个部件可以包含多个裸片到裸片互连。所述多个裸片到裸片互连的第一部分可以将第一集成电路裸片互连到第一插入件。所述多个裸片到裸片互连的第二部分可以将第一集成电路裸片互连到第二插入件。所述多个裸片到裸片互连的第一部分和第二部分可以设置在互连受限区域的相对侧上。所述多个裸片到裸片互连的第三部分可以将第二集成电路裸片互连到第二插入件。第二插入件的多个导电线路的一部分可以耦合到多个裸片到裸片互连的第二部分和多个裸片到裸片互连的第三部分以便将第一集成电路裸片互连到第二集成电路裸片。多个裸片到裸片互连的第二部分可以位于互连受限区域外部，并且多个导电线路的部分可以位于与互连受限区域相关联的第二插入件的偏移区域外部。
第一插入件的第一边缘和第二插入件的第二边缘可以大体上并排放置以彼此邻接。第一插入件可以包含第一偏移区域，所述第一偏移区域与互连受限区域相关联且具有第一边界，所述第一边界与第一边缘相连。第二插入件可以包含第二偏移区域，所述第二偏移区域与所述互连受限区域相关联且具有第二边界，所述第二边界与第二边缘相连。
互连受限区域可以不包含用于提供精细节距互连的金属层和通孔层。
第一插入件可以使用第一掩模组形成，而第二插入件可以使用第二掩模组形成。第一掩模组可以大体上不同于第二掩模组，以至少部分响应于第二集成电路裸片与第一集成电路裸片相比为用于不同类型的集成电路。
第一插入件的第一高度可以大体上与第二插入件的第二高度相同。第一插入件的第一宽度和第二插入件的第二宽度可以都小于或等于相同的平版印刷最大宽度。
第二集成电路裸片可以包含存储器裸片的竖直堆叠和用于存储器裸片的竖直堆叠的介面逻辑。
还描述了一种用于形成组件的方法。所述方法包含：使用多个部件将第一集成电路裸片互连到第一插入件和第二插入件；使用多个部件将第二集成电路裸片互连到第二插入件；以及经由第一集成电路裸片和多个部件在第一插入件与第二插入件之间导引信号。
一些示例性方法还包含保留第一插入件和第二插入件中的每一个的一部分以提供互连受限区域。将第一集成电路裸片互连到第一插入件和第二插入件的多个部件可以位于第一插入件和第二插入件的互连受限区域外部。在第一插入件与第二插入件之间导引信号可以包含避开第一插入件和第二插入件的互连受限区域。
所述方法可以进一步包含将第三集成电路裸片互连到第一插入件，其中第一集成电路裸片提供第二集成电路裸片与第三集成电路裸片之间的通信桥。
所述方法可以进一步包含使用第一掩模组形成第一插入件以及使用第二掩模组形成第二插入件。第一掩模组可以大体上不同于第二掩模组，以至少部分响应于第二集成电路裸片与第一集成电路裸片相比为用于不同类型的集成电路。
第一插入件的第一高度可以大体上与第二插入件的第二高度相同。第一插入件的第一宽度和第二插入件的第二宽度可以都小于或等于相同的平版印刷最大宽度。
第二集成电路裸片可以包含存储器介面裸片。所述方法可以进一步包含将存储器裸片的竖直堆叠互连到存储器介面裸片。第二集成电路裸片可以包含用于存储器裸片的竖直堆叠的介面逻辑。
附图说明
图1是描绘示例性柱状现场可编程门阵列(“FPGA”)架构的简化的框图。
图2是描绘示例性通信线路卡的框图。
图3是描绘示例性通信系统的框图。
图4是描绘另一示例性通信系统的框图。
图5是描绘示例性单个插入件裸片的框图。
图6-1是描绘示例性堆叠裸片组件的框图。
图6-2是描绘另一示例性堆叠裸片组件的框图。
图6-3是描绘又一示例性堆叠裸片组件的框图。
图7-1是描绘图6-1、图6-2或图6-3的任何堆叠裸片组件的示例性截面图的框图。
图7-2是描绘另一堆叠裸片组件的截面图的框图。
图7-3是描绘又一示例性堆叠裸片组件的截面图的框图。
图8是描绘插入件组件的俯视图的框图。
图9-1是描绘示例性晶片的框图。
图9-2是描绘另一示例性晶片的框图。
图10-1是描绘又一示例性堆叠裸片组件的截面图的框图。
图10-2是描绘又一示例性堆叠裸片组件的截面图的框图。
图11是描绘用于形成一个或多个堆叠裸片组件的示例性过程的流程图。
图12是说明第一示例性集成电路(IC)结构的表面形状图的框图。
图13-1是说明图12的IC结构的截面侧视图的框图。
图13-2是说明图13-1中所示的IC结构的一部分的放大的框图。
图14是说明第二示例性IC结构的表面形状图的框图。
图15是说明图14的IC结构的截面侧视图的框图。
图16是说明图14的IC结构的另一截面侧视图的框图。
图17是说明第三示例性IC结构的表面形状图的框图。
具体实施方式
在以下描述中，列举了许多具体细节以提供本发明的更为充分的描述。然而，对于所属领域的技术人员而言显而易见的是无需下文给出的所有具体细节就可以实践本发明。在其他例子中，并未详细描述众所周知的特征，以免混淆实例。为了便于说明，在不同的图中使用相同的数字标记以指代相同的项目；然而，所述项目在替代实施例中可以是不同的。
在描述若干图中的说明性地描绘的实例之前，提供总体介绍以有助于进一步的理解。
迄今为止具有DDR3或DDR4DRAM的内存池或具有串行链路的存储器是销限制的，其限制了IC的带宽。举例来说，目前线路侧带宽近似为200千兆比特每秒(“Gbps”)；然而，下一代装置可能具有近似400Gbps的线路侧带宽。为了支持400Gbps，DDR存储器可以具有数量级为近似1.2万亿比特每秒(“Tbps”)的带宽。不幸的是，使用常规的方法在FPGA上并不存在足够的DDR存储器销来支持1.2Tbps。借助于实例而非限制，串行存储器，例如具有串行I/O的DRAM，可以使用64个收发器，所述收发器涉及除电力、接地和其他参考销之外的256个信号销来支持200Gbps。带宽的另一限制必须与可用于线路侧和系统侧串行器-并行器(“SERDES”)的销的量有关。一方面，系统侧带宽显著大于线路侧带宽，并且因此系统侧介面将更多的受益于额外的销。
通过堆叠硅互连技术(“SSIT”)，一个以上主动裸片可以耦合到插入件或载体裸片，无论此类插入件是否是主动插入件或被动插入件。出于清楚的目的而非进行限制，应假定使用的是被动插入件，虽然在其它实施例中可以使用主动插入件。然而迄今为止即使通过SSIT，插入件区域仍然是过小的从而无法提供用于获得例如足够用于400Gbps应用的带宽的足够的销计数。
然而，通过采用如本文所描述的具有插入件组件的SSIT，即使具有平版印刷尺寸限制更多的销位点也是可供使用的。因此，即使对于大型半导体裸片，包含例如具有单个IC封装内部的至少一个其他裸片的DDR DRAM的一个以上千兆字节也是可行的。
通过铭记上述总体理解，在下文中大体上描述了堆叠裸片组件的各种实例。因为一个或多个上述实施例是使用特定类型的IC例示的，因此在下文中提供了此类IC的详细描述。然而，应理解其它类型的IC也可以受益于本文所述的技术。
可编程逻辑装置(“PLD”)是集成电路的众所周知的类型，所述集成电路可经编程以执行特定的逻辑功能。PLD的一种类型为通常包含一排可编程单元片的现场可编程门阵列(“FPGA”)。这些可编程单元片可包含，例如输入/输出块(“IOB”)、可配置逻辑块(“CLB”)、专用随机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理器、延迟锁定环路(“DLL”)等等。如本文所使用，“包含”意指包含但不限于。
每个可编程单元片通常包含可编程互连和可编程逻辑这两者。所述可编程互连通常包含由可编程互连点(“PIP”)互连的大量不同长度的互连线。所述可编程逻辑使用可包含例如函数发生器、寄存器、运算逻辑等的可编程元件实施用户设计的逻辑。
通常，通过将配置数据流加载到定义可编程元件的配置方式的内部配置存储器单元，对所述可编程互连与可编程逻辑进行编程。配置数据可以通过外部装置从存储器(例如，从外部PROM)中读取或写入到FPGA中。随后，个体存储器单元的集体状态确定FPGA的功能。
PLD的另一类型为复杂可编程逻辑装置，或CPLD。CPLD包含由互连开关矩阵连接在一起并连接到输入/输出(“I/O”)资源的两个或两个以上“功能块”。CPLD的每个功能块包含类似于在可编程逻辑阵列(“PLA”)与可编程阵列逻辑(“PAL”)装置中使用的结构的两层与/或(AND/OR)结构。在CPLD中，配置数据通常以位于芯片上的方式存储在非易失性存储器中。在一些CPLD中，配置数据以位于芯片上的方式存储在非易失性存储器中，然后作为初始配置(编程)序列的一部分下载到易失性存储器上。
对于所有这些可编程逻辑装置(“PLD”)，所述装置的功能性由出于所述目的而提供的数据位控制。所述数据位可存储在易失性存储器(例如，静态存储器单元，如在FPGA与一些CPLD中)、非易失性存储器(例如，快闪存储器，如在一些CPLD中)，或任何其他类型的存储器单元中。
通过应用以可编程的方式互连所述装置上的多种元件的处理层，如金属层，对其他PLD进行编程。这些PLD被称为掩模可编程装置。PLD还可用其他方式来实施，例如使用熔丝或反熔丝技术。术语“PLD”与“可编程逻辑装置”包含但不限于这些示例性装置，并且涵盖仅仅部分可编程的装置。举例来说，一种类型的PLD包含经硬编码的晶体管逻辑与以可编程的方式互连所述经硬编码的晶体管逻辑的可编程开关构造的组合。
如上文所示，高级的FPGA可在阵列中包含若干不同类型的可编程逻辑块。举例来说，图1说明包含大量不同的可编程单元片的FPGA架构100，所述单元片包含多千兆比特收发器(“MGT”)101、可配置逻辑块(“CLB”)102、随机存取存储器块(“BRAM”)103、输入/输出块(“IOB”)104、配置与定时逻辑(“CONFIG/CLOCKS”)105、数字信号处理块(“DSP”)106、专门的输入/输出块(“I/O”)107(例如，配置端口与时钟端口),以及其他可编程逻辑108，例如数字时钟管理器、模/数转换器、系统监控逻辑等等。一些FPGA还包含专用处理器块(“PROC”)110。
在一些FPGA中，每个可编程单元片包含规范化地连接到并连接自每个相邻单元片中的对应互连元件的可编程互连元件(“INT”)111。因此，所述可编程互连元件结合在一起实施用于所说明的FPGA的可编程互连结构。可编程互连元件111还包含连接到并连接自同一单元片内的可编程逻辑元件的连接，如图1的顶部处所包含的实例所示。
举例来说，CLB 102可包含可经编程以实施用户逻辑的可配置逻辑元件(“CLE”)112，外加单个可编程互连元件(“INT”)111。除一个或多个可编程互连元件之外，BRAM 103还可包含BRAM逻辑元件(“BRL”)113。通常，包含在单元片中的互连元件的数目取决于所述单元片的高度。在所描绘的实施例中，BRAM单元片具有与五个CLB相同的高度，但也可以使用其他数目(例如，四个)。除适当数目的可编程互连元件之外，DSP单元片106还可包含DSP逻辑元件(“DSPL”)114。除可编程互连元件111的一个实例之外，IOB 104还可包含，例如，输入/输出逻辑元件(“IOL”)115的两个实例。如所属领域的技术人员将清楚的，连接到例如I/O逻辑元件115的实际I/O衬垫通常不限于输入/输出逻辑元件115的区域。
在所描绘的实施例中，(图1中所示的)裸片的中心附近的水平区域用于配置、时钟以及其他控制逻辑。由此水平区域或列延伸的竖直列109用于横跨FPGA的宽度来分配时钟和配置信号。
一些利用图1中所说明的架构的FPGA包含额外的逻辑块，所述逻辑块扰乱了组成FPGA的较大部分的规则的柱状结构。所述额外的逻辑块可以是可编程块和/或专用逻辑。举例来说，处理器块110跨越了CLB和BRAM的若干列。
应注意，图1仅意图说明示例性FPGA架构。举例来说，行中的逻辑块的数目、行的相对宽度、行的数目与顺序、包含在行中的逻辑块的类型、所述逻辑块的相对尺寸，以及包含在图1顶部的互连/逻辑实施方案纯粹是示例性的。举例来说，在实际的FPGA中，CLB的一个以上相邻行通常包含在CLB出现处，以促进用户逻辑的有效实施，但相邻CLB行的数目随FPGA的总体尺寸的变化而变化。
图2是描绘示例性通信线路卡200的框图。通信线路卡200可以包含一个或多个介面模块202、通信系统201和网络处理器以及流量管理器203。介面模块202可以提供用于前部板互连204的互连。前部板互连204可用于与介面模块202的双向通信。一个或多个介面模块202可以包含光学互连。
介面模块202可以经由线路206耦合到通信系统201。通信系统201可以经由线路207耦合到网络处理器和流量管理器203。网络处理器和流量管理器203可以耦合到背板互连205。应理解线路206、线路207和背板互连205可用于双向通信。
图3是描绘示例性通信系统201的框图。通信系统201可以包含IC裸片，例如，系统芯片裸片(“SoC”)300以及一个或多个存储器裸片(“内存池”)303。然而，在其他实施例中，可以使用这些中的一个或多个和/或其它类型的IC裸片。SoC 300可以实施为FPGA，例如本文中先前描述的。然而，应理解其它类型的IC，例如ASIC、ASSP等可用于提供SoC 300。在此实例中，SoC 300包含线路侧收发器301、线路系统桥304和系统侧收发器302。线路206可以互连到线路侧收发器301，并且线路207可以互连到系统侧收发器302。线路系统桥304可以互连到系统侧收发器302和线路侧收发器301这两者用于双向通信。
内存池303可以经由互连330互连到线路系统桥304用于双向通信。通过使用如本文所描述的插入件来提供与互连330相关联的较大的互连密度，可以提供近似为1.0万亿比特每秒(“Tbps”)或更大的带宽。出于清楚的目的借助于实例而非进行限制，通过足够的双数据速率(“DDR”)销，可以提供用于400或更快的千兆比特线路卡的数据包缓冲的带宽同时使用多个插入的裸片(“插入件”)配适在最大标度尺寸内。多个插入件可以印刷在相同的晶片上而无需切分成至少成对的邻近的插入件，即扩展型插入件。在另一实施例中，插入件是彼此完全分离的并且随后使用桥接裸片耦合到彼此。在一个实施例中，常规的FPGA切片可用于扩展型插入件。
精细节距互连通常意味着同与下部水平金属层相关联的螺距的互连。举例来说，一些精细节距互连可以是0.8微米或更小的，其中节距考虑到了用于导线间隔的导线宽度。在其他实施例中，一些精细节距互连可以是0.4微米或更小的。建议的是精细节距互连可以由28nm过程中的近似90nm或0.09微米的致密的金属节距形成。相应地，应理解在一些实施例中，精细节距互连可以具有低于100nm的节距。在一些实施例中，精细节距互连可以少于在成像场的边缘处由平版印刷限制支持的那些，即在图像场的场边缘处的图像质量的降低。精细节距互连的实例包含(但不限于)致密的倒装芯片微凸块或具有相关联的致密的倒装芯片微凸块衬垫的球。此类精细节距互连可以位于交错阵列中，使得水平和竖直的最小节距不同于彼此。相应地，精细节距互连与常规的倒装芯片微凸块相比是实质上更致密的。
如本文所描述的，插入件组件310可以容纳在具有堆叠在其上或与其堆叠在一起的两个或两个以上裸片的单个IC封装中。插入件组件310可以是具有两个或两个以上插入件的扩展型插入件，所述两个或两个以上插入件是使用相同或不同的掩膜组形成在相同晶片上的，其中此类两个或两个以上插入件并未彼此切分开，即保留成在可能成为此类晶片上的切割线区域处接合在一起。在另一实施例中，插入件组件310可以是通过桥接裸片耦合到彼此的两个切分开的裸片，如下文中通过额外的细节描述的。
出于清楚的目的借助于实例而非进行限制，应假定内存池303由双数据速率(“DDR”)随机存取存储器(“RAM”)的形式形成，包含但不限于DDR DRAM；然而，应理解可以使用包含其它类型的存储器界面的其它类型的存储器，例如QDR。
通常，对于400千兆比特每秒(“Gbps”)和以上的通信链路而言，数据包缓冲峰值带宽超过了一个Tbps。SSIT能够使用基于DDR的DRAM支持SoC 300与内存池303之间的一个以上Tbps，提供存在于此类SoC 300与内存池303之间的足够数目的互连330，由于可用的插入件区域的最大尺寸的增大，其销密度现在是可用的，如下文所述。
图4是描绘另一示例性通信系统400的框图。通信系统400可以包含图3的通信系统201、介面模块202和网络处理器以及流量管理器203。介面模块202、SoC 300和内存池303可以互连到相同的插入件组件410。如同图3的插入件组件310，插入件组件410可以是通信系统400中的扩展型插入件，所述扩展型插入件具有使用相同或不同的掩膜组形成在相同晶片上的两个或两个以上插入件，其中此类两个或两个以上插入件不是彼此切分开的，即保留成在否则的话可能成为此类晶片上的切割线区域处接合在一起。在另一实施例中，插入件组件410可以是通过桥接裸片耦合到彼此的单独的插入件。
介面模块202、SoC 300、内存池303和网络处理器以及流量管理器203可以互连到相同的插入件组件411，其中插入件组件411包含插入件组件410。换句话说，与插入件组件410相比插入件组件411可以包含接合在一起的更多的插入件，并且因此有效地插入件组件411将替换或包含插入件组件410。对于通过一个或多个FPGA实施的SoC 300，一个或多个网络处理器和/或网络处理器的一个或多个流量管理器以及流量管理器203可以在此类一个或多个FPGA中实体化，如同通常由虚线412指示的。
相应地，使用如本文所描述的插入件组件，通信系统400可以完全包含在具有插入件组件411的单个封装的IC内。在通信系统400的另一实施例中，具有插入件组件410的单个封装IC可以经由印刷电路板(“PCB”)耦合到网络处理器和流量管理器203。通过桥接插入件，无论此类插入件是否是单独的裸片或扩展型插入件，其中与大的多的常规的裸片到裸片互连和/或芯片到芯片互连，例如对应地常规的微型凸块或微型球相比，可以使用IC裸片，例如SoC或其他类型的IC裸片、裸片到裸片互连，例如精细节距互连。相应地，通过使用具有用于裸片到裸片互连的精细节距互连的插入件组件可以显著提高互连密度。
图5是描绘示例性单个插入件500的框图。插入件500具有最大插入件高度501和最大插入件宽度502。这些最大高度501和宽度502通常由平版印刷确定，并且具体而言可以由标度成像尺寸限制。
额外的限制最大可用插入件区域510是从插入件500的边缘穿过514的偏移511。这些偏移可能是由于提供用于封装和组件的边限，例如封装盖、切割线、密封环和填充边限之下以及平版印刷成像。出于清楚的目的借助于实例而非进行限制，插入件500可以通过首先使用激光消融以沿切割线形成沟槽随后用带金刚石尖端的圆形刀片沿此类激光消融沟槽进行切割而从硅晶片上切下。与单独使用带金刚石尖端的圆形刀片进行切割相比，激光消融可用于减少沿此类边缘的剥落或分层。然而，与使用带金刚石尖端的圆形刀片进行切割相比，激光消融倾向于留下较宽的沟槽。
考虑到此类偏移，最大可用插入件高度503和最大可用插入件宽度504可以界定最大可用插入件区域510。然而，此区域中的一些可以是受限区域。如下文通过额外细节进行的描述，对于插入件组件的左侧插入件，区域510的一部分的右侧边缘，例如偏移区域512，对于此类左侧插入件可以与“互连受限区域”的左侧边缘对齐。“互连受限区域”通常意味着与非足够可靠的或不可用于操作性精细节距互连的精细节距对齐的其他区域相关联的区域。举例来说，对于插入件组件的右侧插入件，此类右侧插入件的左侧边缘可以与此类互连受限区域的右侧边缘对齐。虽然已经将右侧和左侧用于并排式插入件，但是也可以使用顶部和底部取向。
因此互连的受限区域可以包含零件，例如第一插入件和第二插入件的偏移，其中信号是经由桥接裸片导引的以避开第一插入件和第二插入件的互连受限区域。因为插入件的偏移区域可以位于标度成像场的远端边缘区域，所以此类远端边缘区域处的成像精细节距互连可以不是可靠地执行的。相比之下，精细节距互连可以更多地朝向此类标度成像场的中心可靠地形成，例如，在桥接第一和第二插入件的裸片的形成中使用的。因此，虽然精细节距互连可能不会可靠地在第一和第二插入件的偏移区域中对齐，但是此类精细节距互连可用于在此类偏移区域上方的桥接裸片中携带信号。相应地，通常精细节距互连形成在此类第一和第二插入件的互连受限区域外部，使得将集成电路裸片互连到第一插入件和第二插入件的多个部件位于互连受限区域外部。相比之下，举例来说，常规的微型凸块可以位于互连受限区域中。通过采用互连受限区域，与此相关联的对齐问题，例如精细节距到精细节距对齐，是可以通过有效地定位标度成像场间缝隙而避免的，所述缝隙包含但不限于远离裸片间插入件互连的重叠的邻近的标度成像场间的缝隙。通常，标度成像场间缝隙是其中存在至少两个图像场之处，无论是否来自彼此重叠的平版印刷操作的相同或不同标度。因此，举例来说，用于一个裸片间插入件介面的金属导线，例如从一个主动裸片上的微型凸块的一个组到另一主动裸片上的微型凸块的另一组可以完全形成在一个插入件标度场内。具体而言，相对于精细节距互连，此类裸片间插入件介面可以离开用于插入件的标度图像场的远端边缘区域移动。
互连受限区域，除与偏移的区域相关联之外，还可以视情况包含插入件区域510的可用区域的一部分，例如从右侧和/或左侧插入件用于提高边限。在扩展型插入件中，IC裸片，例如来自相同晶片的接合在一起的FPGA裸片桥接插入件，例如，从插入件组件的右侧和左侧插入件的桥接偏移区域511和512，所述插入件组件例如插入件组件310或410。因此，此类FPGA裸片下方的此类插入件的切割线区域可以形成互连受限区域的至少一部分。
此外，在扩展型插入件中，因为切割切口的量是可以减少的，因此偏移也可以类似地降低，因为插入件的一些边缘可以是未切割的或切分开的。换句话说，因为扩展型插入件的插入件组件的插入件的切割是减少的，即一些插入件并未彼此切分开，所以此类插入件之间的切割线区域是可以减少的。然而，出于清楚的目的而非进行限制，应假定晶片上的切分线区域在其所有裸片之间是大体上均匀的，虽然在其他实施例中晶片上的切分线区域通常在其所有裸片之间并非是大体上均匀的。同样，应理解偏移区域可以位于平版印刷成像场的远端边缘区域，并且因此它不可能在此类偏移区域中可靠地形成精细节距互连。
至少相对于响应于插入件的偏移区域对互连受限区域进行描述，并且在一些实施例中可以包含插入件之间的间隙和/或受到平版印刷成像场几何限制的一个或多个插入件的可用区域。互连受限区域可以被定义为用于一个插入件或多个插入件的设计的设计规则和/或布局规则。换句话说，可以认为此类互连受限区域位于裸片上，桥接裸片互连到所述裸片。导电线路以及此类插入件的其他互连可以类似地关联于互连限制。另外，插入件之间的间隙可以类似地关联于互连受限区域。
通常，出于清楚的目的而非进行限制，互连受限区域在本文中被称为界定在插入件上至少响应于此类插入件的偏移区域的部分。此外，出于清楚的目的而非进行限制，插入件的互连受限区域在本文中被称为偏移区域。另外，互连受限区域可以是任何裸片，包含主动裸片或被动裸片，因为插入件可以是主动装置或被动装置。然而，出于清楚的目的而非进行限制，应假定插入件是被动装置。另外，将一个插入件连接到另一插入件的桥接裸片，无论是切分开的或扩展型插入件，都可以是主动裸片或被动裸片。沿那些线路，应了解互连到桥接裸片的精细节距可以位于第一和第二插入件的互连受限区域的相对侧上。
出于清楚的目的借助于实例而非进行限制，在封装盖占据面积边限化之后最大插入件高度501可以近似为31mm(近似1.22英寸)，并且在封装盖占据面积边限化之后目前最大插入件宽度502可以近似为26mm(近似1.024英寸)。通过切割线和密封环偏移，最大可用插入件高度503可以近似为29mm(近似1.142英寸)，并且最大可用插入件宽度504可以近似为24mm(近似0.9449英寸)。因此，目前最大可用插入件区域510可以近似为700mm2(近似27.56平方英寸)，并且此最大可用插入件区域510应被视为鉴于用于高档装置的近似600mm2(近似23.62平方英寸)或更大的目前现有的整体式裸片尺寸。迄今为止，存储器的1千兆比特将消耗插入件可用区域的近似25％到50％，并且因此存储器的此类量可能无法封装在大型高档装置中。这意味着该销计数密度由于此类互连的尺寸而受到显著的限制。然而，使用存储器的一个千兆字节的缓冲可以仅有效地占据400Gbps流量的近似2.5ms，这可以引起相对于收发器和线路系统桥接的利用的非正常平衡。
如将从以下描述中了解的，更多可用插入件区域是通过有效地桥接两个或两个以上插入件提供的以提供堆叠裸片组件。对于扩展型插入件，这可能涉及使用互连到两个或两个以上插入件的一个或多个裸片，其中此类插入件裸片形成在相同晶片上作为用于提供单个IC封装的单个平台。在此实例中，所述两个或两个以上插入件物理地连接到彼此成为单个平台，与其中两个或两个以上分开的插入件发生彼此间的物理接触的实施例形成对比。用于形成插入件的标度成像场可以彼此重叠或可以
彼此重叠。在另一实施例中，插入件可以彼此完全切分开并且随后使用桥接裸片耦合。在又一实施例中，如下文所述，插入件裸片可以彼此完全切分开并且随后模制在一起用于单个IC封装，并且例如与桥接裸片进行桥接。
图6-1是描绘示例性组件例如堆叠裸片组件600A的框图。堆叠裸片组件600A包含Soc300、内存池303A和303B以及插入件500A和500B的插入件组件，所述插入件组件是用于扩展型插入件或完全切分开的插入件500A和500B的。出于清楚的目的借助于实例而非进行限制，应假定SoC300是FPGA；然而，应理解可以使用其它类型的IC。
SoC300可以包含线路侧收发器301，穿过302C的系统侧收发器302A以及线路系统桥304。线路侧收发器301和穿过302C的系统侧收发器302A可以耦合用于经由线路系统桥304的双向通信，并且此类耦合可以是裸片内耦合，例如通过使用FPGA的PIP。线路系统桥304可以在FPGA可编程资源，即“FPGA构造”中实施。
SoC300可以互连到插入件500A和500B，例如互连到插入件500A的表面并且互连到插入件500B的表面。举例来说，SoC300可以从插入件500A的上表面延伸到插入件500B的上表面，从而桥接插入件500A和500B。在扩展型插入件中，插入件500A和500B是由相同晶片形成的共同的单个平台。然而，在另一实施例中，插入件500A和500B可以是经由SoC 300耦合到彼此的分开的插入件。
与偏移区域515的最左侧边缘接界的插入件500A的可用区域510的一部分(通常由虚线710A指示)和/或与偏移区域516的最右侧边缘接界的插入件500B的可用区域510的一部分(通常由虚线710B指示)可以除响应于偏移区域515和516之外视情况是用于界定互连受限区域599的对应的部分。然而，出于清楚的目的而非进行限制，应假定在下文中通过额外的细节描述的互连受限区域599是仅响应于偏移区域515和516形成的，虽然在其它实施例中可以使用可用区域510的一部分。
应理解SoC 300常规上可以具有致密的微型凸块或其他精细节距互连，包含导电线路互连部件，其落入偏移区域515和516中的任一者或两者内。同样，插入件的互连受限区域599可以包含互连，但是通常并不包含精细节距互连。因为对于桥接插入件500A和500B的SoC 300来说，偏移区域515和516并不适用于精细节距互连，无论它们是否是彼此切分开的，此类SoC 300的精细节距“引脚”布局并不是常规的。
实际上，SoC 300的精细节距“引脚”布局可经定制以桥接插入件500A和500B。沿那些线路，设置在偏移区域515和516上方的SoC 300的精细节距互连可以对齐以使落入偏移区域515和516内的节距互连粗糙化，即落入插入件500A和500B的互连受限区域599内。
内存池303A和303B互连到插入件500B的表面。举例来说，内存池303A和303B可以互连到插入件500B的上表面用于与SoC 300裸片间耦合。内存池303A和303B可以耦合到SoC300用于双向通信。
插入件500A和500B可以具有相同或大致上相同的高度。插入件500A的宽度W1可以小于或等于最大插入件宽度502，并且插入件500B的宽度W2类似地可以小于或等于最大插入件宽度502。然而，宽度W1可以大致上大于宽度W2以便容纳不同裸片尺寸。插入件500A和500B的插入件组件可以具有宽度W1+W2的总体插入件组件宽度602。出于清楚的目的借助于实例而非进行限制，对于每个插入件500A和500B的近似33mm(近似1.299英寸)的插入件高度，可以使用近似40毫米(近似1.575英寸)的总体插入件组件宽度602与具有近似24毫米(近似0.9449英寸)的宽度的SoC 300。对于此类实例，堆叠裸片组件600A可以配适在单个50mm(1.969英寸)x 50mm(1.969英寸)的封装内。然而，在其他实施例中，可以使用其他高度、宽度和/或封装尺寸。
插入件500A的边缘和插入件500B的边缘放置成至少彼此大致上并排。当插入件500A和500B是彼此切分开时，插入件500A和500B的此类边缘可以彼此邻接。插入件500A可以具有通常接近插入件500B的保留或偏移区域515。在此实例中，偏移区域515具有与插入件500A的远端右侧边缘相连的边界。插入件500B可以具有通常接近插入件500A的保留或偏移区域516。在此实例中，偏移区域516具有与插入件500B的远端左侧边缘相连的边界。
偏移区域515和516中的一者或两者可以占据SoC 300的致密的精细节距引脚布局，其中SoC 300经形成以分别提供与插入件500A和500B的偏移区域515和516相关联的受限区域599内的电力互连，虽然不是与精细节距到精细节距裸片到裸片互连。偏移区域515和516中的任一者或两者可以经形成使得它们不包含金属层部分并且不包含用于提供操作性精细节距到精细节距电力互连的通路层部分，并且因此SoC 300可不包含用于在此类偏移区域515和516内相关联的对应的精细节距互连的任何引脚。另外，举例来说，偏移区域515和516中的任一者或两者可以经形成使得它们不包含电力互连和相关联的导电线路。
电力互连用于携带用于装置的操作的信号。电力互连可以与用于非电力结构(例如，虚设结构)的非电力互连形成对比，例如，可用于平版印刷成像或其他用途。
精细节距裸片到裸片互连，例如下文所描述的裸片到裸片互连，举例来说用于经由插入件500B将SoC 300互连到内存池303A和303B可以专门位于偏移区域516外部的插入件500B上。用于将SoC 300互连到内存池303A和303B的所有精细节距导电线路可以作为偏移区域516外部的插入件500B的一部分形成。
有可能提供用于接地平面或电源电压的宽总线，并且正因为如此精细节距或精确互连不一定是此类宽总线所必需的。因此，举例来说，SoC 300的一个或多个精细节距互连可以针对此类宽总线放置在插入件的受限区域中，因为精细节距对齐限制未必适用于此类宽总线。然而，出于清楚的目的而非进行限制，应假定互连受限区域599不含任何操作互连，虽然在其他实施例中未经受精细节距对齐限制的互连可以存在于此类互连受限区域599中。
图6-2是描绘另一示例性堆叠裸片组件600B的框图。堆叠裸片组件600B通常与图6-1的堆叠裸片组件600A相同，不同之处在于以下差异。与单个SoC300不同，堆叠裸片组件600B包含两个SoC，即SoC 300A和SoC 300B。在此实例中，SoC 300A包含线路侧收发器301、系统侧收发器302A和线路系统桥304A，并且SoC 300B包含系统侧收发器302B和302C以及线路系统桥304B。SoC 300A和300B可以经由与插入件500A相关联的互连而彼此互连。
在堆叠裸片组件600A和600B中，与线路侧收发器相比存在更多的系统侧收发器。然而，可使用其他配置。举例来说，图6-3是描绘堆叠裸片组件600C的另一实例的框图。堆叠裸片组件600C通常与图6-2的堆叠裸片组件600B相同，不同之处在于以下差异。在堆叠裸片组件600C中，SoC 300A包含线路侧收发器301A和系统侧收发器302A以及线路系统桥304A，并且SoC 300B包含线路侧收发器301B和系统侧收发器302B以及线路系统桥304B。SoC 300A和300B中的每一个可以桥接偏移区域515和516用于将插入件500A和500B耦合到彼此或用于未彼此切分开的插入件500A和500B。可以提供近似等量的半导体区域用于形成线路侧和系统侧收发器，并且两个SoC可用于物理地桥接插入件500A和500B。对于与FPGA一起实施的SoC，收发器资源可经配置用于线路侧或系统侧。
因为插入件(例如插入件500A和500B)可以针对特定裸片制造，所以用于形成插入件500A的掩膜组可以实质上不同于用于形成插入件500B的掩膜组。举例来说，SoC裸片可以实质上不同于存储器裸片，包含但不限于实质上不同的尺寸和引脚。
通过提供如本文所描述的插入件组件，应理解可以在单个IC封装以及缓冲存储器中实施通常用于线路系统桥接的更多的收发器以及更多的资源。另外，由于具有较大的插入件组件占据面积存储器的量可以实质上增大。因为此类资源可以共同安装到用于IC封装的插入件组件上，所以裸片到裸片互连可以形成有致密的微型凸块，例如所述微型凸块显著小于常规的微型凸块并且实质上小于微型球。微型球，有时被称为C4焊料球，是显著大于常规的微型凸块的并且是常规上经由PCB用于IC到IC互连的。
换句话说，互连密度是通过提供具有封装内的较大占据面积的插入件组件而提高的，因为更多区域提供用于精细节距裸片到裸片互连，其可替代于常规的裸片到裸片互连和/或芯片到芯片互连来使用。通过经由插入件组件增大互连密度，带宽可以借助此类互连密度相应地增大。带宽增大可以进一步借助于封装堆叠裸片组件内的可供使用的额外量的资源，所述封装堆叠裸片组件具有用于支持此类额外资源的大型插入件组件。
图7-1是分别描绘图6-1、图6-2或图6-3的任何堆叠裸片组件600A、600B和600C(共同的和单个的“堆叠裸片组件600”)的示例性截面图的框图。SoC 300和内存池303经由互连713互连到由插入件500A和500B形成的插入件组件。在此实例中的互连713是致密的裸片到裸片倒装芯片微型凸块；然而，也可以使用其它类型的裸片到裸片精细节距互连。
SoC 300经由裸片到裸片互连713的一部分连接到插入件500A的上表面703，所述互连可以是精细节距互连或者可以是常规的倒装芯片微型凸块，并且经由裸片到裸片互连713的另一部分连接到插入件500B的上表面704。内存池303经由裸片到裸片互连713的又一部分连接到插入件500B的上表面704。裸片到裸片互连713中的一些可以耦合到其他较大互连，所述较大互连在本文中被称为“连接器”711以便不与裸片到裸片互连(“互连”)713混淆。举例来说，连接器711可以使用“穿过衬底通孔”耦合到互连713，所述通孔例如硅通孔(“TSV”)712。在此实例中，连接器711是微型球；然而，也可以使用其它类型的芯片到芯片大型互连。同样，连接器711实质上大于互连713。
相应地，通过提供由可以彼此接合或彼此切分开的插入件500A和500B形成的插入件组件，提供了用于互连裸片的较大插入件区域从而避免了必须使用芯片到芯片互连。出于清楚的目的而非进行限制，应假定此类插入件500A和500B是彼此切分开的，即单独的裸片。换句话说，使用的是裸片到裸片互连，其中迄今为止已经使用了芯片到芯片互连。由于互连713与连接器711相比具有较大的互连密度，因此可以如先前描述的针对IC提高带宽。另外，在此实例中，插入件500A和500B是硅插入件，并且因此对于此实例，穿过衬底的通孔是TSV 712；然而，在其他实施例中可以使用其它类型的衬底或裸片平台。
在此实例中插入件500A的远端右侧边缘701邻接插入件500B的远端左侧边缘702。如先前在本文中描述的，边缘701和702分别提供偏移区域515和516的边界。共同地，插入件500A和500B的偏移区域515和516分别可以不含主动精细节距互连和相关联的导电线路，即可以对应于偏移区域515和516的全部或部分的互连受限区域或区域710。
插入件500B的上表面704上的互连713的一部分用于互连SoC 300和内存池303。可以例如位于插入件500B的层之间的导电线路，例如导电线路715(在下文中单个的和共同的称为“导电线路715”)，用于耦合位于SoC 300与上表面704之间的互连713的一部分与位于内存池303与上表面704之间的互连713的另一部分。因此，用于互连SoC 300和内存池303的所有导电线路715可以作为插入件500B的一部分来提供。换句话说，用于裸片到裸片互连的所有导电线路715可以自身包含在插入件500B内。互连713和导电线路715是可用于将SoC300互连到内存池303的部件的实例。互连713和导电线路715可以单个的和共同的提供精细节距互连。
图7-2是描绘另一示例性堆叠裸片组件700的截面图的框图。堆叠裸片组件700类似于堆叠裸片组件600，不同之处在于内存池303由彼此互连的存储器裸片的竖直堆叠替换，即堆叠裸片存储器720。堆叠裸片存储器720可以包含内存池裸片(“内存池”)303-1到303-N，其中N是大于一的正整数。即使出于清楚的目的且并非进行限制而未示出，应理解内存池裸片303-1到303-N可以互连到彼此，例如通过TSV的使用，以提供堆叠裸片存储器720。内存池裸片303-1可以互连到插入件500B，如先前参考内存池303所描述的。
图7-3是描绘又一示例性堆叠裸片组件700的截面图的框图。在此实例中，内存池裸片303-1到303-N堆叠在存储器介面731的顶部上用于形成堆叠裸片存储器730。堆叠裸片存储器730替代堆叠裸片存储器720。存储器介面731互连到插入件500B。存储器介面731可以包含用于内存池裸片303-1到303-N的介面逻辑。存储器介面731互连到内存池裸片303-1并且可以取决于堆叠裸片存储器730的配置通过其一个或多个插入内存池裸片互连到内存池裸片303-1到303-N中的每一个。
图8是描绘插入件组件800的示例性俯视图的框图。插入件组件800包含插入件500A和500B。插入件500A和500B中的每一个具有可能等于或小于最大插入件高度501的高度。出于清楚的目的借助于实例而非进行限制，在此实例中插入件500A和500B这两者具有相同的最大插入件高度501并且类似地具有相同的最大可用高度503。然而，在其他实施例中，插入件500A和500B可以具有不相等的高度，其中的至少一个不处于最大高度。
插入件500A和500B中的每一个具有可能等于或小于最大插入件宽度502的宽度。出于清楚的目的借助于实例而非进行限制，在此实例中插入件500A和500B这两者具有相同的最大插入件宽度502并且类似地具有相同的最大可用宽度504。然而，在其他实施例中，插入件500A和500B可以具有不相等的宽度，其中的至少一个不处于最大宽度。
在此实例中，电力互连受限区域710是未响应于插入件500A和500B的邻接的切开边缘界定的，因为在此实例中插入件500A和500B作为整体形成在相同晶片或其他衬底上，即形成整合到彼此的单个平台。换句话说，与两个单独的平台相比，插入件500A和500B形成单个平台。因此，在此实例中插入件500A和500B是来自相同半导体衬底的以提供单个平台。插入件500A和500B的偏移区域515和516可用于界定电力互连受限区域710。然而，当插入件500A和500B作为单个平台形成时，电力互连受限区域710不需要包含切割线缝隙并且不需要包含用于封装的切割的边限。因此，在插入件500A和500B的扩展或单个平台版本中，在一个实施例中最大可用区域可以增大，其中插入件500A和500B经切割以提供其单独的裸片，并且相应地，互连受限区域710的占据面积可以经受插入件标度场平版印刷成像限制而减少。
因为单独的标度组是在插入件500A和500B的形成中使用的，因此将此类标度组彼此对齐用于形成跨越其缝隙的互连可能是难以解决的。互连受限区域710可经放大以缓解对齐问题。虽然在形成插入件500A和500B的本文的描述中使用了硅晶片的实例，但是可以使用其它类型的衬底，包含但不限于玻璃或其他形式的衬底基底材料。
图9-1是描绘示例性晶片900的框图。晶片900可用于形成插入件500A和500B的插入件组件800。两个单独的标度组可用于印刷插入件图案，包含但不限于用于形成插入件500A和500B的导线和通孔。晶片900可以是沿水平行901和竖直列902激光消融的和/或锯开的。水平行901和竖直列902可以是切割线。应了解在切割晶片900之后，提供具有整合形成到彼此的相同晶片衬底材料的插入件500A和500B的插入件组件800作为单个平台的裸片。
虽然说明性地描绘两个插入件用于形成插入件组件800，但是两个以上插入件可以从相同晶片衬底材料整体地形成到彼此以作为裸片来提供。举例来说，图9-2是描绘具有各自由四个插入件形成的插入件组件800的示例性晶片900的框图。在此实例中，插入件组件800各自包含插入件500A、500B、500C和500D，其中此类插入件的集合是作为单个的或共同的平台整合到彼此形成的。
图10-1是描绘示例性堆叠裸片组件1000的截面图的框图。堆叠裸片组件1000类似于堆叠裸片组件600，不同之处在于并非提供邻接边缘701和702，而是提供此类边缘之间的间隙1010。边缘701和702对于此类并排取向而言可能是或可能不是位于至少大致上平行于彼此的位置处的。在此实例中，间隙1010有效地延伸受限互连区域1049，并且相应地可以省略可能是在间隙1010上方延伸的SoC 300下方的引脚。并非减少SoC 300的引脚，除SoC 300外的裸片可用于桥接插入件500A和500B。
然而，应理解如果插入件500A和500B具有位于它们之间的间隙1010，那么如果此类插入件是由不同晶片形成的则与用于形成此类插入件的标度场相关联的缝隙可能是不存在的。然而，此类偏移区域515和516保持，并且因此出于清楚的目的而非进行限制，应假定互连受限区域1049保持并且包含间隙1010。
图10-2是描绘示例性堆叠裸片组件1100的截面图的框图。堆叠裸片组件1100类似于堆叠裸片组件1000，不同之处在于以下差异。在堆叠裸片组件1100中，SoC 300C并不桥接插入件500A和500B，并且因此在此实例中SoC 300C仅互连到插入件500A。然而，添加桥裸片1110以互连插入件500A的上表面并且互连插入件500B的上表面。桥裸片1110跨越偏移区域515和516以及插入件500A与500B之间的间隙1010，用于物理地桥接此类插入件。每个插入件500A和500B的一部分视情况可用于提供互连受限区域710，如先前描述的。举例来说，在具有单独的插入件500A和500B的一个实施例中，图像质量通常沿与用于制造插入件500A和500B的一个或多个标度相关联的图像场的边缘可以是充分的降低从而在与此类难以解决的边缘相关联的区域中可靠地形成精细节距互连。在此实例中，分别与插入件500A和500B相关联的精细节距互连713和精细节距导电线路715都位于偏移区域515和516的外部。在此类实施例中，桥裸片1110可以是被动装置。举例来说，桥裸片1110本身可以是硅插入件。然而，无论是被动还是主动裸片，桥裸片1110可以被制造成具有占据偏移区域515和516以及间隙1010的引脚。
出于清楚的目的借助于实例而非进行限制，桥裸片1110可以使用相关联的精细节距微型凸块经由插入件500A互连到SoC 300C。此外，桥裸片1110可以使用相关联的精细节距微型凸块经由插入件500B互连到内存池裸片303。
桥裸片1110可以视情况为主动裸片。因此，举例来说，桥裸片1110可以提供SoC300C与内存池303之间的双向通信桥。借助于实例而非进行限制，桥裸片1110可以包含用于裸片到裸片通信的缓冲器和/或管线化触发器。举例来说，桥裸片1110可以提供SoC 300C与内存池303之间的互连网络，例如用于切换。桥裸片1110可以视情况包含双向转发器1111的阵列或一组横杆开关1111，其中每个此类双向转发器或横杆开关1111可以经静态地配置以从第一IC向第二IC传送信号，例如从SoC 300C向内存池303传送信号，和/或反之亦然。对于具有双向转发器1111的实施例，用于双向转发器1111的此类阵列的配置位可以最终储存在桥裸片1110内部，虽然此类配置位可以通过其他此类IC中的一个来初始化，例如SoC 300C或内存池303。对于具有一组至少两个横杆开关1111的一个实施例，此类横杆开关1111可以静态地配置。P乘Q乘W(“PxQxW”)横杆开关1111具有P输入端口、Q输出端口和每个端口的W位，并且可以实施为具有W位宽数据路径的P到1多路复用器的Q个实例。这些P到1多路复用器的选择控制线路可以是静态的，因此第一IC与第二IC之间的流量，例如SoC300C与内存池303之间的，并不必须是直线行进的。两个横杆开关1111可用于允许流量能够从第一IC行进到第二IC和/或反之亦然。
在此实例中，偏移区域515提供插入件500A的电力互连受限区域的第一部分，在所述第一部分外部精细节距互连，以及与其相关联的精细节距导电线路，用于将桥裸片1110互连到插入件500A以用于形成到SoC 300C的互连。类似地，偏移区域516提供插入件500B的电力互连受限区域的第二部分，在所述第二部分外部精细节距互连，以及与其相关联的精细节距导电线路，用于将桥裸片1110互连到插入件500B以用于形成到内存池303的互连。最后，用于双向转发器1111或横杆开关1111的桥裸片1110的精细节距互连可以位于互连受限区域1049的外部和/或在其上方延伸，虽然通常是不可用于间隙1010的。
图11是描绘用于形成一个或多个堆叠裸片组件1100的示例性过程1150的流程图。堆叠裸片组件1100类似于图10-2的堆叠裸片组件1100，不同之处在于以下差异。另外，虽然使用堆叠裸片组件1100的实例，但是应理解堆叠裸片组件1000可在此类过程1150中使用。
在1101处，插入件500A和500B作为单独的裸片形成用于形成其对。相应地，可以从相同或单独的晶片上切下插入件500A和500B。借助于实例而非进行限制，一个晶片可专门用于形成插入件500A，而另一晶片可专门用于形成插入件500B。
在1102处，在1101处形成的插入件500A和500B被放置到模制或封装材料1120中或与所述材料接触。有效地在1102处，使用模具可以使晶片或其他衬底与插入件500A和500B以对应的对重新构造。应了解此类封装材料1120的一部分在插入件500A和500B的对之间延伸，即延伸到间隙1010中。
在1103处，SoC 300C、桥裸片1110和内存池303可以互连到插入件500A和500B，如先前在本文中描述的。在1104处，堆叠裸片组件1100可以从此类模制衬底上切下。因此，整体堆叠裸片组件1100可以作为封装材料1120中的组来提供，其中每个此类整体堆叠裸片组件1100具有在插入件500A的边缘与插入件500B的边缘之间延伸的封装材料1120的一部分。
具有带一个或多个桥裸片的两个或两个以上单独的插入件可以降低应力。另外，单独的插入件可以允许其组合通过改变一个或多个此类插入件为容纳不同类型的IC而得到定制。通过单独的插入件的组合可以改进总产量，因为已知的良好插入件可经组合从而形成插入件组件。单独的插入件可以降低翘曲，这可以提高将裸片组件放置在插入件顶部期间的组件产量。单独的插入件可以降低精细节距互连的填充不足。
如先前所提及，单个插入件的较大尺寸可以诱发插入件上以及耦合到所述插入件的其他IC结构上的大量的应力。举例来说，取决于插入件的尺寸，将插入件耦合到IC封装的衬底的插入件下方的焊料凸块可以暴露于大量的应力。相应地，插入件可以分割或细分为两个或两个以上个体插入件而非使用单个的整体式插入件。因此，较小插入件和耦合到较小插入件的任何IC结构经受减少的应力，由此增大了多裸片IC结构的可靠性。
图12是说明IC结构1200的表面形状图的框图。IC结构1200是多裸片IC结构。图12说明了在单个封装内堆叠IC结构1200的多个裸片的填充方法。如在图12中描绘的，IC结构1200可以包含多个裸片1205、1210和1215。裸片1205-1215可以安装在两个或两个以上插入件1220和1225上。插入件1220和1225各自可以实施为硅插入件。插入件1220和1225可以安装在IC封装的衬底1230上，IC结构1200可以在所述IC封装内实施。
插入件1220和1225中的每一个可以为具有平坦表面的裸片，裸片1205-1215可以水平地堆叠在所述平坦表面上。如图所示，裸片1205和1210可以并排位于插入件1220和1225的平坦表面上。在图12中所示的实例中，裸片1205仅安装到插入件1220。裸片1215仅安装到插入件1225。裸片1210安装到插入件1220和插入件1225。通常，裸片1205-1215中的每一个可以是共面的。类似地，插入件1220和1225中的每一个可以是共面的。如本说明书中使用的，术语“共面”意味着所列举的结构位于相同的平面中或者每个所列举的结构具有至少一个与其他结构处于相同平面中的表面。
插入件1220和1225中的每一个可以为多裸片IC结构的一个或多个裸片提供共同安装表面以及电耦合点。插入件1220和1225可以充当用于裸片1205-1215之间互连导引的中间层或充当用于IC结构1200的接地或电源平面。插入件1220和1225中的每一个可以通过硅晶片衬底来实施，不论该硅晶片衬底掺杂或未掺杂N型和/或P型杂质。插入件1220和1225的制造可以包含允许金属互连的一个或多个层的沉积的一个或多个额外的处理步骤。这些金属互连层可以包含铝、金、铜、镍、各种硅化物，和/或类似物。
可以使用一个或多个额外的处理步骤来制造插入件1220和1225，所述步骤允许一个或多个电介质或绝缘层(例如，二氧化硅)的沉积。通常，插入件1220和/或1225可以实施为被动裸片，其中插入件1220和/或1225中的一者或两者可以不包含激活电路元件，例如，没有P材料与N材料或“PN”接合点接触。在另一方面中，可以使用一个或多个额外的处理步骤来制造插入件1220和1225，所述步骤允许创建激活电路元件，例如，晶体管装置和/或二极管装置。如所指出，通常插入件1220和1225中的每一个为裸片，并且其特征在于存在一个或多个TSV，如同将在本说明书中更详细地描述的。
图13-1是说明图12的IC结构1200的截面侧视图的框图。具体而言，图13-1说明了沿切线13-1-13-1截取的图12的IC结构1200的视图。由此，在通篇本说明书中，相同的编号将用于指代相同的项。
如图所示，插入件1220的第一(底部)表面可以耦合到衬底1230的顶部表面。类似地，插入件1225的第一(底部)表面可以耦合到衬底1230的顶部表面。插入件1220的第二(顶部)表面可以耦合到裸片1205的底部表面并且耦合到裸片1210的底部表面的一部分。插入件1225的第二(顶部)表面可以耦合到裸片1210的底部表面的一部分并且耦合到裸片1215的底部表面。
在一个方面中，裸片1205-1215可以经由焊料凸块1305电耦合到插入件1220和1225。焊料凸块1305可以例如以“微型凸块”的形式来实施。具体而言，裸片1205通过焊料凸块1305耦合到插入件1220。裸片1210通过焊料凸块1305耦合到插入件1220并且耦合到插入件1225。裸片1215通过焊料凸块1305耦合到插入件1225。焊料凸块1305中的每一个还可以用于视具体情况将裸片1205-1215物理地附接到插入件1220和/或附接到插入件1225。
插入件1220可以包含由形成互连区域1310的金属或另一导电材料形成的一个或多个图案化层。所述图案化层可以用于形成裸片间导线，例如裸片间导线1315，所述裸片间导线可以在裸片1205与1210之间传送裸片间信号。举例来说，裸片间导线1315可以使用一个或多个图案化金属层结合来自互连区域1310的一个或多个通孔形成。裸片间导线1315可以连接到位于裸片1205与插入件1220之间的焊料凸块1305中的一个并且可以连接到位于裸片1210与插入件1220之间的焊料凸块1305中的另一个，由此将裸片1205耦合到裸片1210并且允许裸片1205与1210之间的信号交换。
插入件1225可以包含由形成互连区域1320的金属或另一导电材料形成的一个或多个图案化层。互连区域1320可以大体上类似于插入件1220的互连区域1310。相应地，图案化层和通孔可以用于形成裸片间导线，例如，裸片间导线1325。裸片间导线1325可以连接到位于裸片1210与插入件1225之间的焊料凸块1305中的一个并且可以连接到位于裸片1215与插入件1225之间的焊料凸块1305中的另一个，由此将裸片1210耦合到裸片1215并且允许裸片1210与1215之间的信号交换。
虽然将裸片1205-1215耦合到插入件1220和1225是使用焊料凸块1305实现的，但是可以使用多种其他技术将裸片1205-1215耦合到插入件1220和1225。举例来说，粘合导线或边缘导线可用于将裸片耦合到一个或多个插入件。在另一实例中，粘合剂材料可用于将裸片物理地附接到一个或多个插入件。因此，如图13-1中所说明的，经由焊料凸块1305将裸片1205-1215耦合到插入件1220和1225是出于说明的目的提供的而并非意图限制本说明书中公开的实例。
焊料凸块1330可以用于将插入件1220和1225中的每一个的底部表面电耦合到衬底1230。在一方面中，焊料凸块1330可以“C4凸块”的形式来实施。如所指出，衬底1230可以是多裸片IC封装的一部分，IC结构1200在所述IC封装中实施。焊料凸块1330可用于将IC结构1200耦合到在多裸片IC封装外部的节点上。
插入件1220和1225中的每一个可以包含一个或多个硅通孔(TSV)1335。通常，每个TSV 1335可以实施为由导电材料形成的通孔从而形成电气连接，所述电气连接垂直地横跨插入件1220和/或插入件1225，例如，如果未延伸穿过其全部则延伸穿过实质性部分。举例来说，TSV 1335可以通过在插入件1220和/或插入件1225内钻出或蚀刻出一个开口来实施，所述开口从顶部平坦表面(即，焊料凸块1305所耦合到的表面)延伸到底部平坦表面(即，焊料凸块1330所耦合到的表面)。随后导电材料可以沉积在所述开口内。可以用于填充所述开口从而形成TSV 1335的导电材料的实例可以包含，但不限于铝、金、铜、镍、各种硅化物，和/或类似物。
在图13-1中所示的实例中，每个TSV 1335被示出为通过一个或多个图案化层结合插入件1220中的互连区域1310内的一个或多个通孔或插入件1225中的互连区域1320内的一个或多个通孔耦合到焊料凸块1305。然而，在另一实例中，TSV 1335可以大体上延伸穿过插入件1220和插入件1225以视具体情况通过穿过互连区域1310或互连区域1320耦合焊料凸块1305与焊料凸块1330。
TSV 1335结合焊料凸块1305和焊料凸块1330经由插入件1220将裸片1205耦合到衬底1230。裸片1210是使用TSV 1335、焊料凸块1305和焊料凸块1330通过插入件1220并且通过插入件1225耦合到衬底1230的。裸片1215是使用TSV 1335、焊料凸块1305和焊料凸块1330通过插入件1225耦合到衬底1230的。
在一个方面中，信号可以从裸片1205通过裸片间导线(例如，裸片间导线1315和裸片间导线1325)结合在裸片1210内实施的导线或其他信号路径传送到裸片1215，所述导线或其他信号路径耦合裸片间导线1315与裸片间导线1325。在裸片1210内实施的信号路径可以固线式电路或可编程电路的形式实施。
举例来说，裸片1205-1215可以实施为多种不同类型裸片中的任何一种。一个或多个裸片1205-1215可以实施为存储器装置、处理器(例如，中央处理单元)、专用IC或可编程IC。每个这种类型的IC可以包含耦合裸片间导线1315与裸片间导线1325的固线式电路。裸片1205-1215中的每一个可以实施为类似或相同类型的IC。在替代方案中，裸片1205可以实施为第一类型的IC，而裸片1210和1215实施为第二且不同类型的IC。在又一实例中，裸片1205-1215中的每一个可以实施为不同类型的IC。
裸片1210中的将裸片间导线1315耦合到裸片间导线1325的信号路径可以是固线式电路或可编程电路。在可编程电路的情况下，裸片1205可以呈现为不能够与裸片1215通信，除非或直至可编程电路经配置以实施此类连接。
在IC结构1200内，插入件1220和插入件1225可以距离1340分开。插入件1220和1225中的每一个的对应的边缘有效地形成具有等于在每个插入件1220与1225之间延伸的距离1340的宽度的通道。如图所示，裸片1210有效地跨越插入件1220与插入件1225之间的通道。插入件1220和1225中的每一个可以具有Lint的长度。衬底1230可以具有Lsub的长度。虽然被说明为具有相同的长度，但是取决于IC结构100的实施方案，插入件1220和1225中的每一个可以具有不同的长度。
IC结构1200经受多种不同的应力。举例来说，插入件1220和1225经受应力，因为各自提供裸片安装在其上的结构基底。其他焊料凸块且具体而言焊料凸块1330可以经受增大水平的应力。在一个方面中，位于沿插入件1220和/或1225的一个或多个边缘或所有边缘处的焊料凸块1330可以经受增大水平的剪切应变。
参考图13-1，经受增大水平的剪切应变的焊料凸块1330中的特定的焊料凸块是用阴影说明的，这与焊料凸块1330的其它焊料凸块的固体着色相反。插入件1220下方的最左侧和最右侧焊料凸块1330与插入件1220和衬底1230之间的其他焊料凸块1330相比经受较高水平的剪切应变。类似地，插入件1225下方的最左侧和最右侧焊料凸块1330与插入件1225和衬底1230之间的其他焊料凸块1330相比经受较高水平的剪切应变。
通常，剪切应变(γ)可以根据下方的等式(1)来确定。
在等式(1)中，∈thermal表示热膨胀系数，l表示长度，Δθ表示如中图13-2中所示在应用剪切应变之前与应用剪切应变之后的角度θ的差值，并且h表示高度。参考图13-2，举例来说，当焊料凸块1330A未暴露于剪切应变时角度θ最初是零。在焊料凸块1330A位于插入件1225与衬底1230之间之后，由此将焊料凸块1330A暴露于剪切应变，焊料凸块1330A变平坦。在一个实例中，如图13-2中所示，θ的顶点是焊料凸块1330A的底部平坦部分的中心。如图所示从与顶点对齐的中心线到与插入件1225接触的焊料凸块1330A的顶部平坦部分的端点测量角度θ，例如，焊料凸块1330A的近似一半的顶部平坦部分与插入件1225接触。
等式(1)可以应用于图13-1来确定例如焊料凸块1330A经受的剪切应变。在这种情况下，变量l表示从插入件的中心(即，在这种情况下的插入件1225)到外缘焊料凸块1330A测量的长度。在此实例中，l是Lint的一半。变量h表示焊料凸块1330A的高度。热膨胀系数实际上是衬底1230的热膨胀系数与插入件1225的热膨胀系数之间的差值。出于讨论的目的，可以假定插入件1225的热膨胀系数近似是3并且衬底1230的热膨胀系数近似是12。相应地，等式(1)可以化简为下方的等式(2)。
如同所示，剪切应变通常取决于每个插入件的长度，例如，Lint。焊料凸块1330A经受的剪切应变可以通过减少Lint而减少，其还减少了l。相应地，并非使用单个的整体式插入件，焊料凸块1330A上的剪切应变以及类似地放置的其他凸块上的剪切应变可以通过使用两个或两个以上较小插入件而减少，例如，具有与单个整体式插入件相比的减小的长度的插入件。
图14是说明IC结构1400的表面形状图的框图。IC结构1400是多裸片IC结构。如所描绘的，IC结构1400可以包含多个裸片1405、1410和1415。裸片1405-1415可以共面，并且因此可以安装在插入件1420、1425、1430和1435上。插入件1420-1435中的每一个可以实施为大体上如同参考图12和图13描述的硅插入件。插入件1420-1435可以是共面的并且安装在IC封装的衬底上，IC结构1400可以在所述IC封装内实施。为了便于说明，在图14中未示出所述衬底。
IC结构1400被示出为叠加在笛卡耳坐标系上，其中X轴将IC 1400平分为均等的两半，并且Y轴将IC结构1400平分为均等的两半。X轴垂直于Y轴。如所说明，插入件1420完全位于象限1内。插入件1425完全位于象限2内。插入件1430完全位于象限3内。插入件1435完全位于象限4内。
出于参考的目的，每个插入件1420-1435的底部表面可以被称作第一表面。安装有裸片的每个插入件1420-1435的顶部表面可以被称作第二表面。如图所示，裸片1405安装在插入件1420的第二表面的一部分以及插入件1425的第二表面的一部分上。裸片1405仅位于象限1和2内。裸片1410安装在每个插入件1420-1435的第二表面的一部分上并且部分地位于每个象限1-4内。裸片1415安装在插入件1430的第二表面的一部分以及插入件1435的第二表面的一部分上。因此，裸片1415仅位于象限3和4内。
插入件1420和1425中的每一个可以包含可以用于耦合裸片1405与裸片1410的一个或多个裸片间导线。类似地，插入件1430和1435中的每一个可以包含可以用于耦合裸片1410-1415的一个或多个裸片间导线。裸片1410可以配置有导线或信号路径，所述导线或信号路径可以将插入件1420耦合到插入件1425、1430和1435中的一个或多个或每一个。类似地，裸片1410可以配置有导线或信号，所述导线或信号可以将插入件1425与插入件1420、1430和1435中的一个或多个或每一个进行耦合。裸片1405可以配置有导线或信号路径，所述导线或信号路径可以将插入件1420耦合到插入件1425。类似地，裸片1415可以配置有导线或信号路径，所述导线或信号路径可以将插入件1430与插入件1435耦合。
如参考图13讨论的，插入件1420-1435中的每一个可以包含一个或多个TSV。相应地，裸片1405可以通过位于插入件1420内的一个或多个TSV和/或位于插入件1425内的一个或多个TSV耦合到衬底。裸片1410可以通过位于插入件1420、插入件1425、插入件1430和/或插入件1435内的一个或多个TSV耦合到衬底。裸片1415可以通过位于插入件1430内的一个或多个TSV和/或位于插入件1435内的一个或多个TSV耦合到衬底。
通常，插入件1420可以预定距离1440与插入件1435分离。类似地，插入件1425可以预定距离1440与插入件1430分离。相应地，所描述的间隔有效地形成了沿X轴的具有距离1440的宽度的通道。裸片1410有效地跨越了形成在示出的X轴上的通道的距离1440。
插入件1420可以预定距离1445与插入件1425分离。类似地，插入件1430可以预定距离1445与插入件1435分离。相应地，所描述的间隔有效地形成了沿Y轴的具有距离1445的宽度的通道。裸片1405、1410和1415中的每一个有效地跨越了形成在示出的Y轴上的通道的距离1445。
图15是说明图14的IC结构1400的截面侧视图的框图。具体而言，图15说明了沿切线15-15截取的图14的IC结构1400的视图。图15说明了通过使用与单个的较大或整体式插入件相反的两个或两个以上插入件获得的减少的长度l。参考图15，经受增大水平的剪切应变的焊料凸块1505中的特定的焊料凸块是用阴影说明的，这与焊料凸块1505的其它焊料凸块的固体着色相反。在此实例中，使用了四个插入件，由此减小了l并且减小了施加在焊料凸块1505A-1505D上的剪切应变的量。
插入件1430可以包含互连区域1510，所述互连区域可以通过参考已经在本说明书中描述的其他互连区域的描述来实施。形成在互连区域1510内的一个或多个裸片间导线可以耦合裸片1410与裸片1415。类似地，插入件1435可以包含可以如同先前的描述实施的互连区域1515。形成在互连区域1515内的一个或多个裸片间导线可以将裸片1410耦合到裸片1415。图15还说明了插入件1430和插入件1435各自可以包含一个或多个TSV 1520。TSV1520允许裸片通过插入件耦合到衬底以连接到IC结构1400外部和IC封装外部的节点。
图16是说明图14的IC结构1400的另一截面侧视图的框图。具体而言，图16说明了沿切线16-16截取的图14的IC结构1400的视图。如图所示，插入件1435可以包含一个或多个裸片间导线，例如，耦合裸片1415与裸片1410的裸片间导线1530。另外，插入件1420可以包含互连区域1525，所述互连区域可以用于形成一个或多个裸片间导线，例如裸片间导线1535。裸片间导线1535可以耦合裸片1410与裸片1405。
图17是说明IC结构1700的表面形状图的框图。IC结构1700是多裸片IC结构。如所描绘的，IC结构1700可以包含多个裸片1705和1710。裸片1705-1710可以是共面的并且安装在插入件1715和1720上。插入件1715和1720可以各自大体上按照本说明书中描述的实施为硅插入件。插入件1715和1720可以是共面的并且安装在IC封装的衬底上，IC结构1700可以在所述IC封装内实施。为了便于说明，在图17中未说明所述衬底。
插入件1715的第一(底部)表面可以耦合到衬底的顶部表面，例如，使用焊料凸块，例如C4类型焊料凸块。类似地，插入件1720的第一(底部)表面可以耦合到衬底的顶部表面，也使用焊料凸块，例如C4类型凸块。插入件1715的第二(顶部)表面可以耦合到裸片1705的底部表面的一部分并且耦合到裸片1710的底部表面的一部分。插入件1720的第二(顶部)表面可以耦合到裸片1705的底部表面的一部分并且耦合到裸片1710的底部表面的一部分。裸片1705和1710可以通过焊料凸块(例如，如先前描述的微型凸块)耦合到插入件1715和1720。
插入件1715和1720中的每一个可以包含一个或多个TSV，通过所述TSV裸片1705和1710可以耦合到衬底。因此，裸片1705可以通过插入件1715和插入件1720这两者耦合到衬底。类似地，裸片1710可以通过插入件1715和插入件1720这两者耦合到衬底。插入件1715和1720中的每一个可以包含具有一个或多个裸片间导线的互连区域，所述裸片间导线支持裸片1705与1710之间的信号交换。
应理解从若干示例性堆叠裸片组件的以上描述中，与先前可供使用的通过使用多个插入件相比，多个裸片可以在较大的插入件区域上方互连到彼此。虽然使用了添加存储器，例如DRAM，到基于SSIT的FPGA晶片堆叠的实例，但是应理解以下描述适用于其中裸片到裸片互连通过相同封装内的多个插入件的使用而得到提高的任何堆叠裸片组件。如本文所描述的堆叠裸片组件可以不限于目前的平版印刷、用于封装和组件的边限，和/或裸片到裸片互连的可用性。另外，虽然以上描述通常是就被动插入件而言的，但是应理解本文中所描述的多插入件实例中的插入件中的任一者或两者可以是主动插入件，即具有主动部件的插入件。
虽然上文描述了示例性组件和方法，但是根据一个或多个方面的其他和进一步的实施例可以在不脱离其范围的前提下构思出来，所述范围仅由所附的权利要求书及其等效物确定。权利要求书列出的步骤并不暗示步骤的任何顺序。商标是他们各自的拥有者的财产。

Claims (14)

1.一种用于集成电路装置的堆叠裸片组件，其包括：
延伸插入件的第一插入件，所述第一插入件具有第一偏移区域，所述第一偏移区域与互连受限区域相关联且具有第一边界，所述第一边界与所述第一插入件的第一边缘相连；
所述延伸插入件的第二插入件，所述第二插入件具有第二偏移区域，所述第二偏移区域与所述互连受限区域相关联且具有第二边界，所述第二边界与所述第二插入件的第二边缘相连，其中所述第一插入件的所述第一边缘和所述第二插入件的所述第二边缘并排放置以彼此邻接，其中所述第一插入件的所述第一边缘邻接所述第二插入件的所述第二边缘，且所述互连受限区域具有粗糙节距互连，但是不具有精细节距互连；
第一集成电路裸片，其安装到所述第一插入件和所述第二插入件上并且互连到所述第一插入件和所述第二插入件；
第二集成电路裸片，其安装到所述第二插入件上并且互连到所述第二插入件；以及
多个部件，包括精细节距互连，所述多个部件位于所述第一插入件和所述第二插入件的所述互连受限区域外部，并将所述第一集成电路裸片互连到所述第一插入件和所述第二插入件；
其中信号在所述第一插入件与所述第二插入件之间经由所述第一集成电路裸片和所述多个部件导引，且信号在所述第一集成电路裸片与所述第二集成电路裸片之间经由所述第二偏移区域外部的所述第二插入件的多个导电线路导引。
2.根据权利要求1所述的堆叠裸片组件，其中：
在所述第一插入件与所述第二插入件之间导引的所述信号避开所述第一插入件和所述第二插入件的所述互连受限区域。
3.根据权利要求1所述的堆叠裸片组件，其进一步包括耦合到所述第一插入件的第三集成电路裸片，
其中所述第一集成电路裸片提供在所述第二集成电路裸片与所述第三集成电路裸片之间的通信桥。
4.根据权利要求2或权利要求3所述的堆叠裸片组件，其中：
所述多个部件包含多个裸片到裸片互连；
所述多个裸片到裸片互连的第一部分将所述第一集成电路裸片互连到所述第一插入件；
所述多个裸片到裸片互连的第二部分将所述第一集成电路裸片互连到所述第二插入件；
其中所述多个裸片到裸片互连的所述第一部分和所述第二部分设置在所述互连受限区域的相对侧上；
所述多个裸片到裸片互连的第三部分将所述第二集成电路裸片互连到所述第二插入件；
所述第二插入件的所述多个导电线路的一部分耦合到所述多个裸片到裸片互连的所述第二部分和所述多个裸片到裸片互连的所述第三部分，以便将所述第一集成电路裸片互连到所述第二集成电路裸片；以及
其中所述多个裸片到裸片互连的所述第二部分位于所述互连受限区域外部，并且所述多个导电线路的所述部分位于与所述互连受限区域相关联的所述第二插入件的所述第二偏移区域外部。
5.根据权利要求1所述的堆叠裸片组件，其中所述互连受限区域不包含用于提供精细节距互连的金属层和通孔层。
6.根据权利要求1所述的堆叠裸片组件，其中：
所述第一插入件是使用第一掩模组形成的；以及
所述第二插入件是使用第二掩模组形成的；
所述第一掩模组不同于所述第二掩模组，以至少部分响应于所述第二集成电路裸片与所述第一集成电路裸片相比为用于不同类型的集成电路。
7.根据权利要求6所述的堆叠裸片组件，其中：
所述第一插入件的第一高度与所述第二插入件的第二高度相同。
8.根据权利要求1所述的堆叠裸片组件，其中：
所述第二集成电路裸片包含竖直堆叠的存储器裸片；以及
所述第二集成电路裸片包含用于所述竖直堆叠的存储器裸片的介面逻辑。
9.一种用于形成集成电路装置的堆叠裸片组件的方法，其包括：
使用多个部件将第一集成电路裸片安装到第一插入件和第二插入件上并且互连到所述第一插入件和所述第二插入件，所述多个部件位于所述第一插入件和所述第二插入件的互连受限区域外部，所述互连受限区域具有粗糙节距互连，但是不具有精细节距互连，其中所述第一插入件和所述第二插入件属于延伸插入件，所述第一插入件具有第一偏移区域，所述第一偏移区域与所述互连受限区域相关联且具有第一边界，所述第一边界与所述第一插入件的第一边缘相连，且所述第二插入件具有第二偏移区域，所述第二偏移区域与所述互连受限区域相关联且具有第二边界，所述第二边界与所述第二插入件的第二边缘相连，且所述第一插入件的所述第一边缘和所述第二插入件的所述第二边缘并排放置以彼此邻接，其中所述第一插入件的所述第一边缘邻接所述第二插入件的所述第二边缘；
使用所述多个部件，包括精细节距互连，以将第二集成电路裸片安装到所述第二插入件上并且互连到所述第二插入件；
在所述第一插入件与所述第二插入件之间经由所述第一集成电路裸片和所述多个部件导引信号；以及
在所述第一集成电路裸片与所述第二集成电路裸片之间经由所述第二偏移区域外部的所述第二插入件的导电线路导引信号。
10.根据权利要求9所述的方法，其进一步包括：
保留所述第一插入件和所述第二插入件中的每一个的一部分以提供所述互连受限区域；以及
在所述第一插入件与所述第二插入件之间导引所述信号包括避开所述第一插入件和所述第二插入件的所述互连受限区域。
11.根据权利要求9或权利要求10所述的方法，其进一步包括：
将第三集成电路裸片互连到所述第一插入件，
其中所述第一集成电路裸片提供在所述第二集成电路裸片与所述第三集成电路裸片之间的通信桥。
12.根据权利要求9所述的方法，其进一步包括：
使用第一掩模组形成所述第一插入件；以及
使用第二掩模组形成所述第二插入件；
其中所述第一掩模组不同于所述第二掩模组，以至少部分响应于所述第二集成电路裸片与所述第一集成电路裸片相比为用于不同类型的集成电路。
13.根据权利要求12所述的方法，其中：
所述第一插入件的第一高度与所述第二插入件的第二高度相同。
14.根据权利要求9所述的方法，其中：
所述第二集成电路裸片包括存储器介面裸片；
所述方法进一步包括将竖直堆叠的存储器裸片互连到所述存储器介面裸片；以及
所述第二集成电路裸片包含用于所述竖直堆叠的存储器裸片的介面逻辑。
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