CN105895607A - 用于半导体封装件的互连结构和制造互连结构的方法 - Google Patents

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Abstract

半导体封装件包括载体、至少一个粘合剂部分、多个微引脚和管芯。载体具有第一表面和与第一表面相对的第二表面。粘合剂部分设置在第一表面上,并且多个微引脚设置在粘合剂部分中。管芯设置在没有微引脚的剩余的粘合剂部分上。本发明的实施例还涉及用于半导体封装件的互连结构和制造互连结构的方法。

Description

用于半导体封装件的互连结构和制造互连结构的方法
技术领域
本发明涉及用于半导体封装件的互连结构和制造互连结构的方法。
背景技术
在从数码相机到手提设备的许多不同类型的电子产品中采用半导体器件。在半导体器件的制造中,以相互交错的连接件和精心设计的连接机制连续地逐层堆叠各种材料层。
器件设计为具有更紧凑的尺寸,并且必须缩小组件以适应相对较小的空间。在这个方面,如何堆叠或封装组件对于器件尺寸至关重要。发展叠层封装件(PoP)以通过有序地堆叠在给定区域中容纳更多的组件。半导体器件中的给定区域内的电子组件的数量确实增大,同时高组件密度必然伴随着输入/输出(I/O)数量的增大。PoP的布局可以对确定I/O密度的节距具有较大影响,尤其是就连接机制而论。换句话说,PoP结构中的封装件之间的接合可以在很大程度上影响电子产品的尺寸。
发明内容
为了解决现有技术中的问题,根据本发明的一些实施例,提供了一种半导体封装件结构,包括:载体,具有第一表面和与所述第一表面相对的第二表面;至少一个粘合剂部分,设置在所述第一表面上;多个微引脚,设置在所述粘合剂部分中;以及至少一个管芯,设置在所述粘合剂部分上。
根据本发明的另一些实施例,提供了一种半导体封装件结构,包括:模塑料;多个微引脚,设置在所述模塑料中;至少一个管芯,设置在所述模塑料中;以及至少一个粘合剂部分,与所述管芯直接接触。
根据本发明的又一些实施例,提供了一种制造半导体封装件结构的方法,包括:在载体上形成至少一个粘合剂部分;在所述粘合剂部分中设置多个微引脚;以及将管芯接合在所述粘合剂部分上。
附图说明
当结合附图进行阅读时,从以下详细描述可良好地理解本发明的各方面。应该注意,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的具有多个微引脚的半导体封装件的截面正视图;
图2是根据本发明的一些实施例的具有多个微引脚的半导体封装件的截面正视图;
图3是根据本发明的一些实施例的具有由粘合剂部分限制的多个微引脚的半导体封装件的截面正视图;
图4是根据本发明的一些实施例的具有由焊料接点接合的多个微引脚和倒装芯片的半导体封装件的截面正视图;
图5是根据本发明的一些实施例的具有由粘合剂部分限制的多个微引脚的半导体封装件的截面正视图;
图6是根据本发明的一些实施例的具有由接点部分接合的多个微引脚和倒装芯片的半导体封装件的截面正视图;
图7是根据本发明的一些实施例的具有模塑料和多个微引脚的半导体封装件的截面正视图;
图8是根据本发明的一些实施例的具有模塑料和由粘合剂部分限制的多个微引脚的半导体封装件的截面正视图;
图9是根据本发明的一些实施例的具有模塑料、由粘合剂部分限制的多个微引脚和倒装芯片的半导体封装件的截面正视图;
图10是根据本发明的一些实施例的具有模塑料和由粘合剂部分限制的多个微引脚的半导体封装件的截面正视图;
图11是根据本发明的一些实施例的具有模塑料和由粘合剂部分限制的多个微引脚的半导体封装件的截面正视图;
图12是根据本发明的一些实施例的具有模塑料、由粘合剂部分和接点部分限制的多个微引脚和倒装芯片的半导体封装件的截面正视图;
图13是根据本发明的一些实施例的各种粘合剂机制中的多个微引脚的近视图;
图14是根据本发明的一些实施例示出的制造半导体封装件的方法的流程图;
图15A至图15G是根据本发明的一些实施例示出的制造具有多个微引脚的半导体封装件的方法的示意图;以及
图16A至图16E是根据本发明的一些实施例示出的制造具有多个微引脚的半导体封装件的方法的示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且,为便于描述,在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),而本文使用的空间相对描述符可以同样地作相应的解释。
叠层封装件(PoP)已经发展用于将更多的电子组件集成到有限区域内。然而,不同类型的封装件接合极大地影响PoP的节距并且进一步影响它的功能和存储容量。
典型的PoP采用大小相当的焊料球,用于连接两个紧邻的封装件。为了产生更高的组件密度,每个焊料球紧密地布置,在焊料球之间几乎不能留下足够的间隙。在高温加热和挤压下,焊料球趋于不仅向着其他封装件上的预期的相应焊料球扩展,而且在横向上向着相邻的焊料球扩展。因此,形成横向桥接,并且横向桥接导致电路故障。
已知在模制通孔(TMV)技术中使用模制来减少传统的焊料球PoP中的桥接出现。通过模制产生用导电材料处理的通孔以暴露出一个衬底上的焊盘和用于在更精确的位置(即,通孔的开口)处接收焊料球。然而,为了暴露出通孔,需要额外的激光钻孔工艺,成本随着I/O的数量而增加。
接合通孔阵列(BVA)是增加I/O的数量而不折衷导电性的又另一种方式。BVA是利用金或铜线的基于引线接合的互连技术。然而,在接合引线的形成中存在许多潜在的问题,例如,如何使引线尖端以均匀的高度终止于预定位置,或者如何确保引线尖端在回流之后由焊料球稳固地保持。接合引线的任何不规则性将可能导致封装件偏移。此外,由于单独的接合引线的成本,BVA组件的成本相当高。
现在参照图1。根据本发明的一些实施例示出了半导体封装件结构10的截面正视图。半导体封装件结构10包括载体101、粘合剂部分110a和140、多个微引脚120和管芯130。载体101具有第一表面102和与第一表面相对的第二表面103。载体101可以由用于叠层封装件应用的诸如层压件、陶瓷、印刷电路板、玻璃或硅晶圆的任何合适的材料或材料的组合构成,在载体101上可以形成集成电路。在本实施例中,粘合剂部分包括粘合胶部分110a和管芯附接膜140。粘合胶部分110a可以由非导电粘合剂膜等制成,并且通过例如本领域普通技术人员已知的丝网印刷或其他沉积方法形成在载体101的第一表面102上。粘合胶部分110a分布为具有一行或多行粘合胶部分110a的基本上矩形或正方形的阵列。粘合胶部分110a包围中心区域中的管芯附接区。每行之间的节距大约均等地间隔开并且可以窄如120μm。然而,应该理解,粘合胶部分110a可以分布为任何合适的图案,无论间距是均匀或非均匀的。
如图1所示,在本实施例中,每个粘合胶部分110a在空间上独立于其他粘合胶部分110a。换句话说,粘合胶部分110a沿着第一表面102上的管芯附接区的边缘形成多个粘合剂岛。管芯附接膜140设置在由粘合胶部分110a限定的管芯附接区处的第一表面102上以接合管芯130。在本实施例中,两行粘合胶部分组成方阵和管芯附接区的外围。换句话说,管芯附接膜140由基本上同心的多环图案围绕,多环图案由粘合胶部分110a产生。每个微引脚120定位至一个粘合胶部分110a并且设置在粘合胶部分110a中。
现在参照图13,微引脚120可以由铜、金或任何合适的金属的合金制成并且在轮廓上类似于圆柱。微引脚120的尖端经过处理,例如,涂有试剂或浸至试剂,以确保微引脚120的接触点相对平坦。微引脚120具有尺寸,其中,长度(L)介于100μm和900μm的范围内,并且直径(D)比长度至少小50μm(即,L-50μm)。然而,应该理解,微引脚120可以具有满足以上尺寸限制的其他几何结构配置。例如,微引脚120可以类似于字母“T”,其中,相对较短的条通常设置在另一伸长的条上。粘合胶部分110a的厚度T根据微引脚120的尺寸改变。更具体地,与载体101的第一表面102接触的微引脚120的基底通过微引脚120的总长度的约三分之一(即,1/3L)与粘合胶部分110a紧密配合。粘合胶部分110a过厚可能导致粘合剂材料在不必要的方位(例如,向上)中溢出。
请再次参照图1。管芯130设置在管芯附接膜140上,并且半导体封装件结构10可以通过微引脚120与另一封装件接合。在本实施例中,由于暴露出管芯焊盘以用于连接,微引脚120的高度达到与管芯焊盘相同的水平。微引脚120的尖端和管芯焊盘之间的均匀的高度允许以下工艺中的电连接更容易。
现在参照图2。提供了根据本发明的一些实施例的半导体封装件结构20。半导体封装件结构20包括载体101、粘合剂膜110b、多个微引脚120和管芯130,载体101具有第一表面102和与第一表面102相对的第二表面103。粘合剂膜110b设置在第一表面102上。
与半导体封装件结构10不同,半导体封装件结构20的粘合剂部分由粘合剂膜110b构成。可以通过层压、印刷、涂布、溅射等形成粘合剂膜110b。可选地,粘合剂膜110b可以是连接多个粘合胶部分110a的结果。在本实施例中,粘合剂膜110b具有约10μm至35μm的厚度。如图2所示,微引脚120分布为任何合适的图案包围在图案的边界内的管芯附接区。参照图13,微引脚120与粘合剂膜110b紧密配合至微引脚120的长度的约三分之一。另一方面,管芯130直接附接至粘合剂膜110b,而不是附接至管芯附接膜140。也就是说,毯状的粘合剂膜110b单独地用于保持第一表面102上的组件。
现在参照图3。提供了半导体封装件结构30。在本实施例中,半导体封装件结构30包括载体101、多个粘合剂部分110a、111、112和140、多个微引脚120和管芯130,载体101具有第一表面102和与第一表面相对的第二表面103。粘合剂部分包括多个粘合胶部分110a、多个引脚焊盘111、多个焊膏112和管芯附接膜140。在第一表面102上形成再分布层(未示出),并且根据预定的微引脚图案在再分布层上形成引脚焊盘111。在本实施例中,引脚焊盘111布置为两行,形成方形环,该环形件包围用于容纳管芯130的管芯附接区。通过印刷、涂布等在每个引脚焊盘111上设置焊膏112。焊膏112类似于具有位于第一表面102上的直径(即,再分布层)的半球状凸块。请参照图13。换句话说,一旦沉积焊膏,就确定了焊膏的可能的最宽的接触区。当进行回流时,半球状配置防止向着不期望的方向(例如,至相邻的焊膏)的进一步的扩展。
每对引脚焊盘111和焊膏112由粘合胶部分110a独立地覆盖。如图3所示,用于微引脚120的一个粘合剂部分由一个引脚焊盘111、位于引脚焊盘111上方的一个焊膏112以及包封引脚焊盘111和焊膏112的一个粘合胶部分110a构成。粘合胶部分110a完全覆盖引脚焊盘111和焊膏112。更具体地,粘合胶部分110a稍微厚于或高于焊膏,从而使得一经插入微引脚120,微引脚120首先由粘合胶部分110a保持,并且稍后并入焊膏112内。围绕管芯附接区的每个粘合剂部分接收一个微引脚120。应该注意,由于在第一表面102上的粘合剂部分是分隔开的,所以每个微引脚120是空间上独立的。管芯附接膜140设置在由微引脚120的环限定的管芯附接区处以接收其上的管芯130。
请参照图4。在本实施例中,半导体封装件结构类似于半导体封装件结构30。为了避免重复,在下文中仅阐述差别。管芯130以倒装芯片的形式附接至载体101的第一表面102。在本实施例中,粘合剂部分还包括多个管芯焊盘113。管芯焊盘113设置在没有引脚焊盘111的管芯附接区处,并且管芯130通过凸块(焊膏)112接合至管芯焊盘113。当在本实施例上堆叠另一封装件时,额外的封装件接触微引脚120。
现在参照图5。示出了根据本发明的一些实施例的半导体封装件结构40的截面图。半导体封装件结构40包括载体101、多个粘合剂部分110b、111和112以及管芯130,载体101具有第一表面102和与第一表面102相对的第二表面103。载体101的第一表面102形成有再分布层(未示出),并且在再分布层上设置多个引脚焊盘111。根据预定的图案布置引脚焊盘111,预定的图案可以是由一个或多个同心行的微引脚120形成的闭合环。在每个引脚焊盘111上设置焊膏112,并且粘合剂膜110b完全覆盖第一表面102(即,再分布层)和引脚焊盘111、位于引脚焊盘111上的焊膏112。如图5所示,粘合剂膜110b占据第一表面102,第一表面102具有突出于每个焊膏112和引脚焊盘111岛的微引脚120。在图3和图4中,粘合剂部分是点缀在第一表面102上的分隔开的单独的岛,而在本实施例中,粘合剂部分通过粘合剂膜110b连接。如图13所示,粘合剂膜110b的厚度T由两个主要因素确定:微引脚120的长度和焊膏112的尺寸。微引脚120限定管芯附接区,其中,在粘合剂膜110b的部分上接收管芯130。
请参照图6。在本实施例中,差别产生于管芯130的沉积,管芯130是倒装芯片。在本实施例中,除了引脚焊盘111之外,半导体封装件结构还包括多个管芯焊盘113。管芯焊盘113设置在由微引脚120包围的管芯附接区处。管芯130作为倒装芯片通过凸块(焊膏)112附接至管芯焊盘113。
现在参照图7。示出了根据本发明的一些实施例的半导体封装件结构50的截面正视图。在本实施例中,基于图1中示出的半导体封装件结构10构造半导体结构50。除了现有的支架之外,在载体101的第一表面102上形成模塑料150。模塑料150具有第一侧151和与第一侧相对的第二侧152。第一侧151与没有粘合胶部分110a和140处的第一表面102齐平。模塑料的厚度根据引脚尖端和管芯焊盘的平面而改变。也就是说,第二侧152与微引脚120终止的位置的高度相同。稍后去除载体101、一些粘合剂部分(本实施例中的粘合胶部分110a)以产生半导体结构50。模塑料150增强半导体封装件50的结构强度以最小化由其他组件堆叠导致的破碎。管芯130的四周受到完全的保护,即,管芯附接膜140从管芯130的底部保护,模塑料150从管芯130的两侧和顶部保护,微引脚从管芯130的周围保护,并且仍可以通过光刻和电镀工艺容易地构建电连接。由于去除载体101以产生空位,另一组件可以附接至第一侧151或第二侧152。微引脚120在缺少载体101的情况下用作互连件。
在去除粘合胶部分110a之后,部分地暴露出位于模塑料150的第一侧151处的微引脚120。此外,由粘合胶部分留下的空隙可以接收粘合剂材料,例如,焊料球。焊料球可以设置在先前由粘合胶部分110a限定并且现在由模塑料150限定的凹陷中,并且由于空间限制,材料溢出不太可能发生。管芯130附接至管芯附接膜140,并且管芯130和管芯附接膜140均保留在模塑料150中。应该注意,根据需要粘合胶部分110a可以保留在半导体封装件结构50中。
现在参照图8。示出了根据本发明的一些实施例的半导体封装件结构的截面正视图。基于结构30构建本实施例。模塑料150形成在第一表面102(即,再分布层)上并且包封微引脚120、管芯130和粘合剂部分110a、111、112和140。同样地,载体101在本实施例中是临时的,并且在稍后的阶段中去除载体101。与半导体封装件结构50不同,在本实施例中,微引脚的粘合剂部分(即,引脚焊盘111、焊膏112和粘合胶部分110a)保留在结构中。如图8和图13所示,引脚焊盘111、焊膏112和粘合胶部分110a暴露在模塑料150的第一侧151上。在本实施例中,从模塑料的第二侧152暴露出微引脚120的一端,同时微引脚120的另一端由粘合剂部分吞没。
现在参照图9。示出了根据本发明的一些实施例的半导体封装件结构的截面正视图。基于图4中的半导体结构构建本实施例。在本实施例中,如图8中示出的结构,保留微引脚120的粘合剂部分。管芯附接膜140由多个管芯焊盘113代替,并且管芯130以倒装芯片的形式通过凸块112附接至管芯焊盘113。模塑料150在叠层封装件支架中进一步增强半导体的结构耐久性。
现在参照图10。示出了根据本发明的一些实施例的半导体封装件结构60的截面正视图。基于图2中示出的半导体封装件结构20构建半导体封装件结构60。在本实施例中,在粘合剂膜110b上形成模塑料150。模塑料150的第一侧151与粘合剂膜110b齐平,粘合剂膜110b由微引脚120和管芯130以预定的图案点缀。在本实施例中,模塑料150的厚度取决于两个主要因素,即,粘合剂膜110b和微引脚的尖端平面。模塑料150从粘合剂膜110b生长并且当达到微引脚120的尖端时终止。如图10和图13所示,尽管图案由微引脚120和管芯130产生,模塑料150的第二侧152是基本上平坦的。第二侧152、微引脚120的尖端和管芯焊盘基本上共面,并且这种配置允许微引脚120和第二侧152处的管芯焊盘之间的更容易地电连接。模塑料150提供更强的结构支撑并且同时不折衷微引脚120或管芯130的存取。
此外,由于在本实施例中去除载体101,所以微引脚120的两端均是自由的。具体地,一端从模塑料的第二侧152暴露出,并且另一端在去除临时载体之后从粘合剂膜110b暴露出。由于两端均自由,组件可以通过例如焊料球或任何其他合适的粘合剂材料连接至微引脚120的任何一端。类似于半导体封装件结构50中的微引脚120,微引脚120可以用作互连件。
请参照图11。提供了根据本发明的一些实施例的半导体封装件结构。基于图5中示出的结构构建该半导体封装件结构。虽然粘合剂部分包括多个引脚焊盘111和焊膏112,但是模塑料150仍与粘合剂膜110b齐平并且不与引脚焊盘111或焊膏112接触。如之前所述的,粘合剂膜110b超过引脚焊盘111和焊膏112的组合厚度,并且因此在模塑料150和半球状焊膏112的顶端之间产生距离。
请参照图12。提供了根据本发明的一些实施例的半导体封装件结构。基于图6中示出的结构构建该半导体封装件结构。在粘合剂膜110b上形成模塑料150。与图11中示出的实施例不同,管芯130以倒装芯片的形式附接至管芯焊盘113。微引脚120不引线接合至管芯130,但是通过再分布层连接。
现在转到图14,示出了制造半导体封装件结构的方法的实施例。图14中示出的方法的实施例在图15A至图15G的示意图中进一步示出。现在参照图15A,提供托板90,并且通过钻孔、湿蚀刻、等离子体蚀刻等在托板90上形成多个空腔91。托板90可以由,例如,钢、塑料、石墨或任何其他合适的材料制成。在本实施例中,托板90形成为具有空腔91的基本上矩形的框,在表面处开空腔91以用于临时容纳多个微引脚120。空腔91布置为沿着托板90的外围区的一行或多行方形环。在本实施例中,空腔91均匀地具有均匀间隔地分布。然而,例如,图案可以改变以形成不同的几何结构配置或非均匀地间隔。
然后在托板90上随机设置与空腔91的数量相关的一定数量的微引脚120。然后对托板90施加振动,并且微引脚120落入空腔91内。由于每个空腔91接收一个微引脚120,所以空腔尺寸与微引脚轮廓紧密相关。更具体地,参照图15B,如果微引脚120类似于圆柱,则空腔91成形为在其凹槽中保持微引脚120的一端,并且微引脚120的另一端突出于空腔91。空腔91的深度为期望的微引脚长度L的约三分之二,以防止错误散布。微引脚120的突出部分为微引脚120的总长度L的约三分之一。在一些实施例中,可以在气动条件下进行微引脚120的对准。例如,允许气体连通的沟道(未示出)可以通向空腔91。更具体地,具有相对较窄的直径的沟道在空腔91的底部处打开。当微引脚120处于振动时,气体从沟道排出,并且吸力促进微引脚对准。当微引脚120的尺寸特别小时,气动条件是尤其合适的。
现在参照图15C,提供载体101。在载体101的表面层压粘合剂部分。粘合剂部分与先前描述的粘合剂膜110b相同,粘合剂膜110b在载体101的整个表面上呈毯状并且用作用于微引脚120的附接工具和稍后用作管芯130的附接工具。在引脚对准之后,载体101定位在托板90的顶上,其中粘合剂膜110b面向微引脚120。载体101和托板90以任何合适的角度(例如,平行)对准,从而使得微引脚图案可以转移至载体101。现在参照图15D,然后通过在第一温度下按压而将微引脚120转移至载体101至第一深度。在本实施例中,载体101和托板90由不同材料制成,即,玻璃和钢,从而具有不同的热膨胀系数(CTE)。为了在转移期间保持引脚图案精确对准,第一温度应该在100摄氏度以下,从而载体101或托板90将不扩展至导致失配的程度。在本实施例中,第一温度介于70摄氏度和80摄氏度之间。然而,第一温度可以根据用于载体101和托板90的材料而改变。此外,虽然微引脚120与粘合剂膜110b紧密配合,在这个阶段微引脚120不接触载体101的表面。由于相对中等的温度,粘合剂膜110b不处于完全流动的状态,并且因此微引脚120插入至,例如,粘合剂膜厚度T的一半。
参照图15E,微引脚120从托板90转移至载体101并且由粘合剂膜110b保持。在托板90上产生的图案转移至载体101。接下来,参照图15F,在由微引脚120限定的管芯附接区上设置管芯130。在本实施例中,在粘合剂膜110b上放置管芯。在一些实施例中,粘合剂部分由多个粘合胶部分110a和管芯附接膜140构成,管芯附接至管芯附接膜140。在又另一实施例中,粘合剂部分可以由多个粘合胶部分110a和多个管芯附接焊盘113构成,并且管芯130以倒装芯片的形式通过,例如,焊膏或助熔剂的粘合剂材料附接至管芯附接焊盘113。在沉积管芯130之后,在第二温度下将微引脚120按压至第二深度。如先前所述的,由于载体101和托板90的不同的热膨胀系数,将加热温度保持在约100摄氏度以下。如图15G所示,不存在托板90,将组件加热至相对较高的温度,例如,220摄氏度至230摄氏度,这允许粘合剂膜110b的完全流动性,并且因此稳固地保持组件。由于粘合剂膜110b在较高温度下的的流动性,微引脚120一直进击,直到微引脚120与载体101的表面接触。最后,固化组件并且完成半导体封装件结构。
在一些实施例中,在图15G中示出的粘合剂膜110b上形成模塑料150(未示出)。模塑料150的厚度根据微引脚120不与粘合剂部分紧密配合的剩余部分而改变。如图13所示,模塑料150包封微引脚120的剩余部分,直到尖端,其中,如果不是以倒装芯片的形式,则也暴露出管芯焊盘,以提供基本上平坦的平台。然后由于模塑料150提供半导体封装件所需的结构强度,去除载体101。此外,载体101的去除允许从微引脚120的两侧的连接。在一些实施例中,粘合剂部分是图1中示出的粘合胶部分110a的不连续的形式。因此在载体101上形成模塑料150以覆盖粘合剂部分、微引脚120和管芯130。此外,在形成模塑料150之后,可以去除粘合胶部分110a以形成空隙,该空隙暴露出部分微引脚120。该空隙可以用于容纳其他粘合剂材料,例如,以下附接工艺中的焊料球。
现在参照图16A至图16E,示出了图14中示出的方法的另一实施例。参照图16A,在本实施例中,粘合剂部分不只包括粘合剂膜110b。粘合剂部分还包括多个引脚焊盘111、多个管芯焊盘113和多个焊膏112。首先,在载体101的表面上设置引脚焊盘111和管芯焊盘113。引脚焊盘111的分布对应于由空腔91限定的微引脚120的图案,同时管芯焊盘113提供管芯附接区。然后在每个引脚焊盘111上设置焊膏112。接下来,粘合剂膜110b覆盖由引脚焊盘111和焊膏112构成的岛。粘合剂膜110b的厚度超过引脚焊盘111和焊膏112的总高度。图13中示出的近视截面正视图提供了更多信息。粘合剂膜110b的厚度T大于焊膏112的顶端,从而使得焊膏112、引脚焊盘111和管芯焊盘113由粘合剂膜110b完全覆盖。参照图16B和图16C,载体101与托板90对准,并且在第一温度下施加压力以将微引脚120转移至载体101。相对较低的第一温度防止由不同的热膨胀系数导致的失配。另一方面,焊膏112不处于完全熔化状态以接收微引脚120。粘合剂膜110b的过量部分在该阶段保持微引脚120。每个微引脚120几乎不接触焊膏112的顶端并且几乎由粘合剂膜110b保持。
现在参照图16D。用粘合剂材料(例如,焊膏或助熔剂)将管芯130设置在管芯焊盘113上,粘合剂材料夹在管芯130和管芯焊盘113之间。在本实施例中,管芯130以倒转芯片的形式接合。应该理解,管芯130可以设置在粘合剂膜110b上。可选地,粘合剂膜110b可以是不连续的粘合胶部分110a,而管芯130设置在管芯附接膜140上。
最后,在允许焊料回流的第二温度下施加加热,将微引脚120按压至图16D中示出的第二深度。高温(例如,约220摄氏度)致使焊膏112完全熔化以接收进一步向下的微引脚120,直到微引脚120与引脚焊盘111几乎接触。在固化之后,然后半导体封装件结构准备通过微引脚120与其他组件结合。
在一些实施例中,在图16E中示出的粘合剂膜110b上形成模塑料150。模塑料150的厚度根据微引脚120的不与粘合剂部分紧密配合的剩余部分而改变。然后由于模塑料150可以支撑组件的结构,所以可以去除载体101。应该理解,管芯130可以以正常的形式或倒装芯片的形式接合。当管芯130不处于倒装芯片的形式时,模塑料150与微引脚120的暴露尖端和管芯焊盘一起形成用于接收其他组件的平坦平台。当管芯130以倒装芯片的形式接合时,模塑料150超过管芯的高度并且到达微引脚120的尖端。模塑料加强组件的结构耐久性,并且因此可以去除载体101。应该理解,当如图3或图4所示,一些粘合剂部分是空间上独立的时,从载体101的表面构建模塑料150。结果,模塑料150的一侧与微引脚120处于相同的平面,同时模塑料150的相对的一侧与引脚焊盘111齐平。
本发明提供了用于使管芯接合更容易、互连结构更稳健和节距更小的半导体封装件结构。本发明的粘合剂部分以不同的形式出现,例如,单独的粘合胶部分、毯状的粘合剂膜、焊盘和焊膏。粘合剂部分保持微引脚,该微引脚点缀在管芯的外围区处,并且微引脚用作互连件。微引脚可以获得任何几何结构配置,只要它们满足直径比长度小约50μm。可以通过添加焊盘和焊膏来增强粘合剂部分。当粘合剂部分是以粘合剂膜的形式时,管芯可以附接至粘合剂膜,从而节省使用其他粘合剂材料(例如,管芯附接膜)。管芯可以与暴露出的焊盘接合或管芯以倒装芯片的形式与暴露出的焊盘接合。可以通过模塑料进一步改进结构耐久性。在存在模塑料的情况下,可以去除下面的载体以产生用于连接的另一界面。与传统的间隔开两个紧邻的封装件的工具相比,微引脚的生产成本相对较低。微引脚在支撑结构方面更加可靠,并且可以将节距减小至在不折衷连接稳定性的同时确保堆叠密集的封装件的程度。
在一些实施例中,半导体封装件包括载体、至少一种粘合剂部分、多个微引脚和管芯。载体具有第一表面和与第一表面相对的第二表面。粘合剂部分设置在第一表面上,并且多个微引脚设置在粘合剂部分中。管芯设置在没有微引脚的剩余的粘合剂部分上。
在又一些实施例中,半导体封装件结构包括模塑料、多个微引脚、管芯和至少一种粘合剂部分,模塑料具有第一侧和第二侧。多个微引脚和管芯设置在模塑料中,并且粘合剂部分与管芯直接接触。
在又一些实施例中,一种制造半导体封装件结构的方法包括首先在载体上形成至少一种粘合剂部分。然后,在粘合剂部分中设置多个微引脚。随后,将管芯接合至粘合剂部分。
上面概述了若干实施例的特征,使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中他们可以做出多种变化、替换以及改变。
为了解决现有技术中的问题,根据本发明的一些实施例,提供了一种半导体封装件结构,包括:载体,具有第一表面和与所述第一表面相对的第二表面;至少一个粘合剂部分,设置在所述第一表面上;多个微引脚,设置在所述粘合剂部分中;以及至少一个管芯,设置在所述粘合剂部分上。
在上述半导体封装件结构中,其中,所述粘合剂部分包括设置在所述载体的所述第一表面上的多个引脚焊盘、设置在每个所述引脚焊盘上的焊膏以及覆盖所述载体的所述第一表面、所述引脚焊盘和所述焊膏的粘合剂膜。
在上述半导体封装件结构中,其中,所述粘合剂部分包括设置在所述载体的所述第一表面上的多个引脚焊盘、设置在每个所述引脚焊盘上的焊膏以及覆盖所述载体的所述第一表面、所述引脚焊盘和所述焊膏的粘合剂膜;其中,每个所述微引脚均设置在所述焊膏的一个中,并且所述管芯设置在所述粘合剂膜上。
在上述半导体封装件结构中,其中,所述粘合剂部分包括设置在所述载体的所述第一表面上的多个引脚焊盘、设置在每个所述引脚焊盘上的焊膏以及覆盖所述载体的所述第一表面、所述引脚焊盘和所述焊膏的粘合剂膜;其中,所述粘合剂部分还包括由所述粘合剂膜覆盖的多个管芯焊盘,并且所述管芯以倒装芯片的形式附接至所述管芯焊盘。
在上述半导体封装件结构中,其中,所述粘合剂部分包括多个粘合胶部分。
在上述半导体封装件结构中,其中,每个所述粘合剂部分均包括引脚焊盘、设置在所述引脚焊盘上的焊膏以及覆盖所述引脚焊盘和所述焊膏的粘合胶部分,并且每个所述微引脚均设置在所述粘合剂部分的一个中。
在上述半导体封装件结构中,其中,每个所述粘合剂部分均包括引脚焊盘、设置在所述引脚焊盘上的焊膏以及覆盖所述引脚焊盘和所述焊膏的粘合胶部分,并且每个所述微引脚均设置在所述粘合剂部分的一个中;其中,所述粘合剂部分还包括管芯附接膜,并且所述管芯设置在所述管芯附接膜上。
在上述半导体封装件结构中,其中,每个所述粘合剂部分均包括引脚焊盘、设置在所述引脚焊盘上的焊膏以及覆盖所述引脚焊盘和所述焊膏的粘合胶部分,并且每个所述微引脚均设置在所述粘合剂部分的一个中;其中,所述粘合剂部分还包括多个管芯焊盘或迹线,并且所述管芯以倒装芯片的形式附接或连接至所述管芯焊盘或迹线。
根据本发明的另一些实施例,提供了一种半导体封装件结构,包括:模塑料;多个微引脚,设置在所述模塑料中;至少一个管芯,设置在所述模塑料中;以及至少一个粘合剂部分,与所述管芯直接接触。
在上述半导体封装件结构中,其中,每个所述微引脚均暴露在所述模塑料的一侧上。
在上述半导体封装件结构中,其中,每个所述微引脚均暴露在所述模塑料的一侧上;其中,每个所述粘合剂部分还包括引脚焊盘、设置在每个所述引脚焊盘上的焊膏以及覆盖所述引脚焊盘和所述焊膏的粘合胶部分,并且每个所述微引脚均在所述模塑料的所述一侧处由所述粘合剂部分的一个覆盖。
在上述半导体封装件结构中,其中,所述粘合剂部分与所述模塑料齐平,并且部分所述微引脚嵌入在所述粘合剂部分中。
在上述半导体封装件结构中,其中,所述粘合剂部分与所述模塑料齐平,并且部分所述微引脚嵌入在所述粘合剂部分中;其中,所述粘合剂部分还包括多个引脚焊盘和设置在每个所述引脚焊盘上的焊膏部分,并且每个所述微引脚均设置在所述焊膏部分的一个中。
在上述半导体封装件结构中,其中,所述粘合剂部分与所述模塑料齐平,并且部分所述微引脚嵌入在所述粘合剂部分中;其中,所述粘合剂部分还包括多个引脚焊盘和设置在每个所述引脚焊盘上的焊膏部分,并且每个所述微引脚均设置在所述焊膏部分的一个中;其中,所述粘合剂部分还包括多个管芯焊盘,并且所述管芯以倒装芯片的形式附接或连接至所述管芯焊盘。
根据本发明的又一些实施例,提供了一种制造半导体封装件结构的方法,包括:在载体上形成至少一个粘合剂部分;在所述粘合剂部分中设置多个微引脚;以及将管芯接合在所述粘合剂部分上。
在上述制造半导体封装件结构的方法中,其中,设置所述多个微引脚还包括:在托板上形成多个空腔;在所述空腔内设置所述多个微引脚;以及在第一温度下将所述多个微引脚按压到所述粘合剂部分内至第一深度。
在上述制造半导体封装件结构的方法中,其中,设置所述多个微引脚还包括:在托板上形成多个空腔;在所述空腔内设置所述多个微引脚;以及在第一温度下将所述多个微引脚按压到所述粘合剂部分内至第一深度;其中,接合所述管芯还包括:在第二温度下将所述微引脚按压至第二深度。
在上述制造半导体封装件结构的方法中,其中,设置所述多个微引脚还包括:在托板上形成多个空腔;在所述空腔内设置所述多个微引脚;以及在第一温度下将所述多个微引脚按压到所述粘合剂部分内至第一深度;其中,形成所述粘合剂部分还包括:在所述载体的第一表面上形成多个引脚焊盘和多个管芯焊盘;在每个所述引脚焊盘上设置焊膏部分;以及形成至少一个粘合胶部分,所述粘合胶部分覆盖所述引脚焊盘、所述管芯焊盘和所述焊膏部分。
在上述制造半导体封装件结构的方法中,其中,设置所述多个微引脚还包括:在托板上形成多个空腔;在所述空腔内设置所述多个微引脚;以及在第一温度下将所述多个微引脚按压到所述粘合剂部分内至第一深度;其中,形成所述粘合剂部分还包括:在所述载体的第一表面上形成多个引脚焊盘和多个管芯焊盘;在每个所述引脚焊盘上设置焊膏部分;以及形成至少一个粘合胶部分,所述粘合胶部分覆盖所述引脚焊盘、所述管芯焊盘和所述焊膏部分;还包括:在第二温度下将所述多个微引脚中的每个按压到所述粘合剂部分的一个内至第二深度。
在上述制造半导体封装件结构的方法中,还包括:形成模塑料,所述模塑料覆盖所述微引脚和所述管芯;以及去除所述载体。

Claims (10)

1.一种半导体封装件结构,包括:
载体,具有第一表面和与所述第一表面相对的第二表面;
至少一个粘合剂部分,设置在所述第一表面上;
多个微引脚,设置在所述粘合剂部分中;以及
至少一个管芯,设置在所述粘合剂部分上。
2.根据权利要求1所述的半导体封装件结构,其中,所述粘合剂部分包括设置在所述载体的所述第一表面上的多个引脚焊盘、设置在每个所述引脚焊盘上的焊膏以及覆盖所述载体的所述第一表面、所述引脚焊盘和所述焊膏的粘合剂膜。
3.根据权利要求2所述的半导体封装件结构,其中,每个所述微引脚均设置在所述焊膏的一个中,并且所述管芯设置在所述粘合剂膜上。
4.根据权利要求2所述的半导体封装件结构,其中,所述粘合剂部分还包括由所述粘合剂膜覆盖的多个管芯焊盘,并且所述管芯以倒装芯片的形式附接至所述管芯焊盘。
5.根据权利要求1所述的半导体封装件结构,其中,所述粘合剂部分包括多个粘合胶部分。
6.根据权利要求1所述的半导体封装件结构,其中,每个所述粘合剂部分均包括引脚焊盘、设置在所述引脚焊盘上的焊膏以及覆盖所述引脚焊盘和所述焊膏的粘合胶部分,并且每个所述微引脚均设置在所述粘合剂部分的一个中。
7.根据权利要求6所述的半导体封装件结构,其中,所述粘合剂部分还包括管芯附接膜,并且所述管芯设置在所述管芯附接膜上。
8.根据权利要求6所述的半导体封装件结构,其中,所述粘合剂部分还包括多个管芯焊盘或迹线,并且所述管芯以倒装芯片的形式附接或连接至所述管芯焊盘或迹线。
9.一种半导体封装件结构,包括:
模塑料;
多个微引脚,设置在所述模塑料中;
至少一个管芯,设置在所述模塑料中;以及
至少一个粘合剂部分,与所述管芯直接接触。
10.一种制造半导体封装件结构的方法,包括:
在载体上形成至少一个粘合剂部分;
在所述粘合剂部分中设置多个微引脚;以及
将管芯接合在所述粘合剂部分上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200076869A (ko) * 2018-12-20 2020-06-30 주식회사 실리콘웍스 반도체 패키지
EP3859776A1 (en) * 2020-01-31 2021-08-04 Infineon Technologies AG Power semiconductor device and method for fabricating a power semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334804A (en) * 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
US6307161B1 (en) * 1996-09-10 2001-10-23 Formfactor, Inc. Partially-overcoated elongate contact structures
CN1320964A (zh) * 2000-04-24 2001-11-07 日本电气株式会社 半导体器件及其制造方法
US20110285009A1 (en) * 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof
US20130154108A1 (en) * 2011-12-14 2013-06-20 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect Structure with Conductive Micro Via Array for 3-D FO-WLCSP
CN103311192A (zh) * 2013-06-25 2013-09-18 华进半导体封装先导技术研发中心有限公司 细间距pop式封装结构和封装方法
CN103582946A (zh) * 2011-05-03 2014-02-12 泰塞拉公司 具有到封装表面的线键合的封装堆叠组件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US512524A (en) * 1894-01-09 Terence sparham
US2504506A (en) * 1945-09-24 1950-04-18 Du-For Denis Wilkinson Bathroom spray
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US4813129A (en) * 1987-06-19 1989-03-21 Hewlett-Packard Company Interconnect structure for PC boards and integrated circuits
JPH07221104A (ja) 1994-01-28 1995-08-18 Fujitsu Ltd 半導体装置の製造方法及び半導体装置及び電極ピン形成用マスク及び電極ピン形成用マスクを用いた試験方法
US6322374B1 (en) * 2000-07-28 2001-11-27 The United States Of America As Represented By The Secretary Of The Air Force Micro-zero insertion force socket
JP4409455B2 (ja) 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法
US20080023805A1 (en) * 2006-07-26 2008-01-31 Texas Instruments Incorporated Array-Processed Stacked Semiconductor Packages
JP5068990B2 (ja) * 2006-12-26 2012-11-07 新光電気工業株式会社 電子部品内蔵基板
US8318541B2 (en) * 2010-08-10 2012-11-27 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect in FO-WLCSP using leadframe disposed between semiconductor die
US8409922B2 (en) * 2010-09-14 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming leadframe interposer over semiconductor die and TSV substrate for vertical electrical interconnect
KR101740483B1 (ko) * 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101921156B1 (ko) 2011-11-29 2018-11-22 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9837303B2 (en) 2012-03-23 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor method and device of forming a fan-out device with PWB vertical interconnect units
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
KR102161173B1 (ko) * 2013-08-29 2020-09-29 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US9472533B2 (en) 2013-11-20 2016-10-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wire bondable fan-out EWLB package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334804A (en) * 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
US6307161B1 (en) * 1996-09-10 2001-10-23 Formfactor, Inc. Partially-overcoated elongate contact structures
CN1320964A (zh) * 2000-04-24 2001-11-07 日本电气株式会社 半导体器件及其制造方法
US20110285009A1 (en) * 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof
CN103582946A (zh) * 2011-05-03 2014-02-12 泰塞拉公司 具有到封装表面的线键合的封装堆叠组件
US20130154108A1 (en) * 2011-12-14 2013-06-20 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect Structure with Conductive Micro Via Array for 3-D FO-WLCSP
CN103311192A (zh) * 2013-06-25 2013-09-18 华进半导体封装先导技术研发中心有限公司 细间距pop式封装结构和封装方法

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