CN117438319A - 无引线框架的方形扁平无引脚（qfn）封装和直接接触互连堆叠结构及其制作方法 - Google Patents

无引线框架的方形扁平无引脚（qfn）封装和直接接触互连堆叠结构及其制作方法 Download PDF

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Abstract

本发明涉及一种无引线框架的方形扁平无引脚(QFN)封装和直接接触互连堆叠结构及其制作方法。一种用于无引线框架的方形扁平无引脚(QFN)、双侧扁平无引脚(DFN)或小外形无引脚(SON)封装的方法和相关的结构。将半导体芯片面朝上布置在临时载体上，在半导体芯片、有源层以及导电桩周围布置第一密封剂层，在平坦表面上方形成导电层和导电触点，在第一密封剂层、导电层和导电触点上方布置密封剂，在密封剂上方形成具有开口的光致抗蚀剂，在开口内形成导电焊盘，在导电焊盘上方形成可焊接金属系统(SMS)或涂覆有机可焊性防腐剂(OSP)，以及切穿芯片周围的密封剂以形成封装的外形。

Description

无引线框架的方形扁平无引脚(QFN)封装和直接接触互连堆 叠结构及其制作方法
相关申请的交叉引用
本发明要求Davis等人于2022年7月21日提交的名称为“无引线框架的方形扁平无引脚(QFN)封装和无捕获焊盘的直接接触互连堆叠结构及其制作方法”的美国临时专利申请No.63/391315的权益(包括申请日)，该申请的全部公开内容通过引用并入本文。
技术领域
本发明涉及形成无引线框架且具有模制的直接接触互连堆叠结构的方形扁平无引脚(quad flat no-lead，QFN)、双侧扁平无引脚(dual flat no-lead，DFN)或小外形无引脚(small-outline no-lead，SON)半导体封装的装置和方法。
背景技术
半导体器件、封装件、基板和中介层通常存在于现代电子产品中。半导体器件的生产涉及组件的多步堆叠。传统的互连结构使介电层和导电层交替。在介电质中形成开口或过孔，以允许从一层到另一层的连通性。在导电层上，过孔需要捕获焊盘来校正制造中的不一致性。由于布线密度的限制，这些传统的捕获焊盘的使用影响了构建紧凑结构的能力。此外，传统的制造工艺涉及引线框架的使用，这导致暴露的引线框架在封装的侧面终止。
发明内容
存在改进封装的机会，包括半导体制造的应用。本文的各方面涉及一种制作无引线框架的方形扁平无引脚(QFN)、双侧扁平无引脚(DFN)或小外形无引脚(SON)封装的方法，其包括：将至少两个半导体芯片面朝上布置在临时载体上，所述至少两个半导体芯片各自包括半导体芯片的有源层上方的导电桩；在单个步骤中，在半导体芯片的四个侧表面周围、半导体芯片的有源层上方以及导电桩周围布置第一密封剂层；使半导体芯片的有源层上方的密封剂平坦化以产生包括导电桩的暴露端部和暴露的密封剂表面的平坦表面；在平坦表面上方形成配置为与半导体芯片的导电桩电联接的第一导电层和第一竖直导电触点；在第一密封剂层、第一导电层和第一竖直导电触点上方布置第二密封剂层；在第二密封剂层上方形成具有在第一竖直导电触点上方穿过第一光致抗蚀剂而形成的开口的第一光致抗蚀剂；在开口内形成平面焊盘或凸块形式的导电焊盘，然后去除第一光致抗蚀剂；在第二密封剂层上方形成具有在导电焊盘上方穿过第二光致抗蚀剂而形成的导电焊盘开口的第二光致抗蚀剂；在导电焊盘上方形成可焊接金属系统(SMS)或涂覆有机可焊性防腐剂(OSP)以防止导电焊盘的至少一部分上方氧化；以及切穿芯片周围的密封剂以形成封装的外形。
特定的实施方案可以包括以下特征中的一个或更多个。SMS通过单层导电材料或导电材料的多材料层堆叠形成，导电材料包括镍(Ni)层、银(Ag)层、钯(Pd)层、锡(Sn)层和金(Au)层的至少一种。SMS通过电镀、化学镀、浸镀、物理气相沉积(PVD)和化学气相沉积(CVD)中的一种或更多种而形成为导电焊盘上方的导电材料层。形成导电焊盘包括将导电焊盘形成为至少包括锁定在第一导电层与导电焊盘之间的第二密封剂层。形成第一导电层包括直接在密封剂表面上形成再分布层，并且其中在第一导电层上方布置第二密封剂层包括直接在再分布层上布置第二密封剂层，其中所述密封剂表面和第二密封剂层是相同种类的密封剂。在半导体芯片上方和第二密封剂层上方形成标志、安装焊盘、识别标记、对准标记或其它导电结构。导电焊盘延伸到最上面的密封剂层的表面边缘以外。切穿密封剂以使导电焊盘的边缘或侧面是来自所产生的QFN、DFN或SON封装边缘的嵌入物。第一密封剂层和第二密封剂层的至少一者的密封剂不是聚合物材料，并且包括模制化合物、聚酰亚胺或复合材料。在导电焊盘周围的第二光致抗蚀剂层中形成开口，所述开口中的每一个包括对应于开口的导电焊盘与第二光致抗蚀剂的边缘之间的偏移。形成QFN、DFN或SON封装而没有暴露的铜。形成QFN、DFN或SON封装而没有在封装的外围暴露的铜。在QFN、DFN或SON封装中形成贯穿式模柱和双面电路迹线的至少一种。在第一密封剂层上方形成附加的导电桩。
本发明的各方面涉及一种制作无引线框架的方形扁平无引脚(QFN)、双侧扁平无引脚(DFN)或小外形无引脚(SON)封装的方法，所述方法包括：将半导体芯片面朝上布置在临时载体上，所述半导体芯片包括半导体芯片的有源层上方的导电桩；在单个步骤中，围绕半导体芯片的四个侧表面、在半导体芯片的有源层上方以及围绕导电桩的侧壁的至少一部分布置密封剂；使密封剂和导电桩的表面平坦化；在密封剂上形成导电迹线；以平面焊盘或凸块的形式在密封剂上方形成导电焊盘；以及在导电焊盘上方形成可焊接金属系统(SMS)或涂覆有机可焊性防腐剂(OSP)以防止导电焊盘的至少一部分上方氧化。
特定的实施方案可以包括以下特征中的一个或更多个。SMS通过在导电焊盘上方电镀、化学镀、浸镀、物理气相沉积(PVD)或化学气相沉积(CVD)导电材料来形成。在密封剂上形成导电迹线包括直接在密封剂表面上形成再分布层，并且进一步包括直接在再分布层上布置密封剂，其中在单个步骤中布置的密封剂和直接在再分布层上布置的密封剂是相同种类的密封剂。每个导电焊盘包括锁定在至少两层导电材料之间的至少一层密封剂。每个导电焊盘包括互锁在至少三层导电材料之间的至少两层密封剂。SMS通过单层导电材料或导电材料的多材料层堆叠形成，导电材料包括镍(Ni)层、银(Ag)层、钯(Pd)层、锡(Sn)层和金(Au)层的至少一种。在半导体芯片上方和第二密封剂层上方形成标志、安装焊盘、识别标记、对准标记或其它导电结构。导电焊盘延伸到最终密封剂的表面以外。切穿密封剂以使导电焊盘的边缘或侧面是来自所产生的QFN或SON封装边缘的嵌入物。在导电焊盘周围的第二光致抗蚀剂层中形成开口，所述开口包括导电焊盘与第二光致抗蚀剂的边缘之间的偏移。形成QFN、DFN或SON封装而没有暴露的铜。形成QFN、DFN或SON封装而没有在封装的外围暴露的铜。在密封剂的表面上方形成附加的导电桩。在QFN、DFN或SON封装中形成贯穿式模柱和双面电路迹线的至少一种。QFN或SON封装不包括焊球。在半导体芯片的有源表面上方形成多个虚拟导热桩，并使虚拟导热桩与QFN、DFN或SON封装上的散热层热耦合。
根据说明书、附图和权利要求书，上述和其它方面、特征、应用和优点将对本领域普通技术人员显而易见。除非特别指出，否则说明书和权利要求书中的词语和短语旨在被赋予它们的对适用领域的普通技术人员来说直白、普通和常用的含义。发明人充分意识到，如果需要，他们可以成为自己的词典编纂者。作为发明人自己的词典编纂者，他们明确选择仅使用说明书和权利要求中的术语的直白和普通的含义，除非他们另有明确规定，然后进一步明确阐述该术语的“特殊”定义并解释其与直白和普通的含义的区别。在没有此类明确的意图声明来应用“特殊”定义的情况下，发明人的意图和期望是将术语的简单、直白和普通的含义应用于说明书和权利要求的解释。
发明人还知道英语语法的正常规则。因此，如果名词、术语或短语旨在以某种方式进一步表征、指定或缩小，那么根据英语语法的正常规则，该名词、术语或短语将明确包括额外的形容词、描述性术语或其它修饰语。在不使用此类形容词、描述性术语或修饰语的情况下，此类名词、术语或短语旨在被赋予它们的对上述适用领域的技术人员来说直白和普通的英语含义。
此外，发明人完全了解《美国法典》第35卷第112(f)条的特殊规定的标准和应用。因此，在具体实施方式或附图说明或权利要求书中使用词语“功能”、“装置”或“步骤”并非意在以某种方式表示希望援引《美国法典》第35卷第112(f)条的特殊规定来定义本发明。相反，如果寻求援引《美国法典》第35卷第112(f)条的规定来定义发明，则权利要求书将具体且明确地陈述确切的短语“用于……的装置”或“用于……的步骤”，并且还将记载词语“功能”(即，将陈述“用于执行[插入功能]的功能的装置”)，而不在这些短语中也记载支持功能的任何结构、材料或行为。因此，即使权利要求书中记载了“用于执行……功能的装置”或“用于执行……功能的步骤”，如果权利要求书还记载了支持该装置或步骤的任何结构、材料或行为，或执行所记载的功能的任何结构、材料或行为，则发明人显然无意援引《美国法典》第35卷第112(f)条的规定。此外，即使援引《美国法典》第35卷第112(f)条的规定来定义所要求保护的方面，也希望这些方面不仅限于优选实施方案中描述的特定结构、材料或行为，而且还包括本发明的替选实施方案或形式中所描述的执行所要求保护的功能的任何和所有结构、材料或行为，或已知的现有或后来开发的任何和所有结构、材料或行为，用于执行所要求保护的功能的等效结构、材料或行为。
根据说明书、附图和权利要求书，上述和其它方面、特征和优点将对本领域普通技术人员显而易见。
附图说明
下文将结合附图描述实现方式，附图中，相同的附图标记表示相同的元件，并且：
图1A是具有引线框架和拉结条端部的现有技术QFN封装的立体图。
图1B是图1A的QFN封装的特写图。
图1C是具有引线框架、拉结条端部和通道的现有技术QFN封装的立体图。
图1D是图1C的QFN封装的特写图。
图1E是引线框架的示意图。
图1F是使用引线框架的半导体封装的立体图。
图2A是具有基底材料的半导体晶圆的平面图，所述基底材料具有多个半导体管芯或组件。
图2B示出了将半导体管芯面朝上布置在临时载体上方。
图2C是图2B在部分2C的中心的特写图。
图2D示出了在半导体管芯周围布置密封剂。
图2E示出了使半导体的有源层上方的密封剂平坦化。
图2F示出了在密封剂上方布置光致抗蚀剂层并沉积具有第一竖直导电触点的导电层。
图2G是具有围绕第一竖直导电触点的密封剂的图2F的封装堆叠过程的特写图。
图2H是类似于图2G的特写图，示出了在密封剂上方沉积第一光致抗蚀剂层。
图2I是类似于图2G的特写图，示出了在第一光致抗蚀剂层开口内沉积导电焊盘。
图2J是类似于图2G的特写图，示出了去除第一光致抗蚀剂层。
图2K是类似于图2G的特写图，示出了在密封剂上方形成第二光致抗蚀剂层。
图2L是类似于图2G的特写图，示出了导电焊盘的至少一部分上方的可焊接金属系统(SMS)。
图2M是类似于图2G的特写图，示出了去除第二光致抗蚀剂层并使封装单体化。
图3A是单体化封装的立体图。
图3B是图3A的单体化封装的第一部分3B的立体图。
图3C是图3A的单体化封装的第二部分3C的立体图。
图4A示出了不能检查焊接点的示例。
图4B示出了能检查焊接点的示例。
图5A-图5E是形成无引线框架的QFN、DFN或SON封装的方法的流程图。
图6A是具有贯穿式模柱(TMP)的QFN封装的立体横截面图。
图6B是具有TMV和安装到封装和附加焊盘的器件的QFN封装的立体横截面图。
图6C是具有安装到附加焊盘的半导体器件的图6B的QFN封装的立体横截面图。
图6D是利用TMC堆叠在彼此的顶部上并且安装到印刷电路板(PCB)的QFN、DFN或SON封装的侧视横截面图。
图6E示出了包括同一封装中的并排定位的多个芯片的多芯片QFN、DFN或SON封装。
图6F示出了包括同一封装中的位于彼此顶部上的多个芯片的多芯片QFN、DFN或SON封装。
图7A示出了说明模拟导热桩的QFN、DFN或SON封装的横截面图。
图7B示出了具有较厚管芯焊盘的与图7A的QFN、DFN或SON封装类似的QFN、DFN或SON封装的横截面图。
图7C示出了形成有两个聚酰亚胺层的QFN、DFN或SON封装的横截面图的替代实施方案。
图7D示出了与图7C的QFN、DFN或SON封装类似但形成有一个聚酰亚胺层的QFN、DFN或SON封装的横截面图。
图8A是安装到PCB的QFN、DFN或SON封装的侧视横截面图。
图8B是图8A中标识为部分8B的部分的特写图。
图8C是包括无脚SMS的图8B的导电焊盘的角的特写图。
图8D是包括有脚SMS的图8B的导电焊盘的角的特写图。
图9A示出了平坦化的密封剂表面和导电桩。
图9B示出了使图9A的封装单体化之前的两个相邻封装的边缘。
图9C示出了切穿图9B的封装的一部分的第一锯。
图9D示出了在图9C的结构上涂覆的SMS。
图9E示出了使图9D的封装完全单体化的第二锯。
图9F示出了图9E的单体化封装。
本发明、本发明的方面和实现方式不限于本文公开的特定封装类型、材料类型或者其它系统组件示例或方法。与半导体晶圆制作、制造和封装一致的本领域已知的许多附加组件、制造和组装程序预期用于本发明的特定实现方式。因此，例如，尽管公开了特定的实现方式，但此类实现方式和实现组件可以包括与预期操作一致的、本领域已知的用于此类系统和实现组件的任何组件、模型、类型、材料、型号、数量等。
具体实施方式
本发明包括以下参考附图的描述中的一个或更多个方面或实施方案，附图中相似的附图标记表示相同或相似的元件。本领域技术人员将理解，这些描述旨在涵盖可以包括在所附权利要求和由以下公开内容和附图支持的其等效形式所限定的本发明的精神和范围内的替代形式、修改形式和等效形式。在描述中，阐述了许多具体细节，例如具体配置、组成和工艺等，以提供对本发明的透彻理解。在其它实例中，为了避免不必要地模糊本发明，未对众所周知的工艺和制造技术进行特别详细的描述。此外，附图中所示的各种实施方案是说明性表示并且不一定按比例绘制。
本文中使用词语“示例性”、“示例”或其各种形式来表示用作示例、实例或说明。本文中描述为“示例性”或作为“示例”的任何方面或设计不一定被解释为相对于其它方面或设计是优选的或有利的。此外，提供示例仅仅是为了清楚和理解的目的，而并不意味着以任何方式限制或约束本发明的所公开的主题或相关部分。应当理解，本来可以呈现大量的不同范围的附加或替代示例，但是为了简洁起见而省略了这些示例。
本发明涉及无引线框架且具有模制的直接接触互连堆叠结构的方形扁平无引脚(QFN)、双侧扁平无引脚(DFN)或小外形无引脚(SON)封装及其制作方法。QFN、DFN或SON是提供小尺寸、低成本和非常好的性能的小型集成电路(IC)封装。包括的图1A示出了边长5mm的传统QFN封装500的图片。本领域普通技术人员熟悉QFN、DFN和SON封装结构。
诸如QFN、DFN和SON封装的无引脚封装利用表面安装技术物理地并电连接到印刷电路板(PCB)或其它基板的表面，从而将IC联接到PCB或其它基板。在图1A的传统QFN封装500和图1B的特写图中示出的表面安装技术中，平面焊盘502暴露于封装500的上表面504和封装506的侧边缘506。特别地，在使封装单体化期间，引线框架的一部分，称为拉结条508，沿着侧边缘506被切割并暴露。此外，当在单体化期间切割封装500时，因为平面焊盘延伸到封装500的边缘506，所以在锯沿着平面焊盘502的边缘切割时产生由锯的热量和旋转而引起的从平面焊盘502延伸的毛刺510。这种在X平面、Y平面和Z平面的每个平面中延伸的毛刺是QFN单体化的已知问题，并且需要昂贵的工艺措施来减少它们或额外的工艺来去除它们。
图1C和图1D中的特写图强调，在一些传统的封装520中，传统的QFN、DFN或SON封装的“可湿性侧面”或可湿性竖直表面沿着平面焊盘522的侧面延伸。通过穿过封装并穿过平面焊盘522而部分地锯切来形成可湿性侧面，以在平面焊盘522的暴露的外围表面521上方围绕封装的周边产生通道524或附加边缘。这使得焊料圆角(未示出)更加可见，以便在通过自动光学检查(Automated Optical Inspection，AOI)将封装安装在板上之后进行质量检查。AOI通过观察焊料何时暴露在通道524中或平面焊盘522处来帮助识别与平面焊盘522和焊料形成良好的电连接。最后，QFN、DFN和SON封装包括贯穿切割的平面焊盘510、521和贯穿切割的引线框架508而在封装的外部表面(特别是在周边表面)的暴露的铜。暴露的铜易于氧化并且是不希望的，因为它使得侧壁焊料难以在暴露的表面521润湿。
QFN、DFN和SON封装是用金属引线框架基板制成的近芯片级塑料密封的封装。图1E示出了可以安装IC或半导体芯片的引线框架526的非限制性示例。引线框架526是基于引线框架的芯片封装内部的金属结构，其产生引线，所述引线通过从芯片引出的金属导体而将信号和功率传送到芯片以及从芯片传送到外部。QFN、DFN和SON封装包括封装边缘506上的周边平面焊盘502和522(如图1A-图1D所示)，以提供到PCB的电连接，而不是利用延伸到封装的主体以外的引线。在单体化之前进行封装期间，QFN、DFN和SON封装为条形，连接到引线框架上的相邻封装。这也意味着它们通过导电引线框架而电互连。随后通过在封装之间进行切割来使封装隔离或分离。在传统的QFN、DFN和SON封装中，在测试之前需要部分锯切以使每个单元电隔离，从而允许对单个的封装的半导体芯片进行电测试。
相比之下，图1F示出了芯片封装530的局部剖视图，芯片封装530具有导线结合到传统引线框架封装530的金属引线534的芯片，其中，引线534延伸穿过模制塑料密封剂536并延伸到塑料封装的主体的边缘，以便于将芯片封装530安装或焊接到PCB。QFN、DFN和SON封装(如图1A-图1D所示)可以包括密封剂的覆盖区内的平面栅格阵列(land grid array，LGA)焊盘或其它平面焊盘，而不包括延伸到密封剂的覆盖区或主体以外的引线。QFN、DFN和SON封装还可以包括暴露的导热焊盘、管芯焊盘或标志512，如以上图1A和图1C所示，以改善向IC外部(到其所附接的PCB或基板)的热传递。标志512为热耦合到封装的结构提供所述封装的散热点。
本发明涉及无引线框架且具有模制的直接接触互连堆叠结构的QFN、DFN和SON封装。模制的直接接触互连堆叠结构的示例以商标或商品名称MDxTM是已知的。在美国临时专利63/347516中讨论了模制的直接接触互连堆叠结构(以及制作和使用该结构的方法)，该专利的全部内容通过引用并入本文。模制的直接接触互连堆叠结构可以包括或提供：(i)大面积芯片结合焊盘互连，以产生非常低的接触电阻，(ii)去除诸如迹线的堆叠层之间的捕获焊盘，(iii)通过从堆叠层去除聚酰亚胺和其它聚合物而代之以使用模制化合物来节省成本，以及(iv)促进诸如20微米和更小的结合间距的超高密度连接。
通过利用单元特定的图案化(例如，自适应图案化(定制设计和光刻)和诸如正面堆叠互连结构的堆叠互连结构(也以商标“自适应图案化”，称为“AP”是已知的)，可以至少部分地获得上述优点中的至少一些。单元特定的图案化：(i)对于半导体芯片允许使用高速芯片附接，并且AP将确保高密度互连与模制的直接接触互连堆叠结构的对准。自适应图案化也可以用于本文公开的用于制造QFN、DFN和SON封装的过程中，包括制造与芯片结合焊盘精确对准以获得非常低的接触电阻的大面积连接的能力。
图2A示出了用于结构支撑的具有基底材料12(例如但不限于，硅、锗、砷化镓、磷化铟、氮化硅或碳化硅)的半导体晶圆或原生晶圆10的平面图。如上所述，多个半导体芯片14或组件可以形成在晶圆10上，通过非有源的芯片间晶圆区域或划片街区(saw street)16间隔开。划片街区16可以提供切割区域，以将半导体晶圆10分割成单个的半导体芯片14。在其它实例中，集成无源器件(IPD)、桥接芯片或成为嵌入式器件的其它合适器件也可以形成在用于为后续处理提供结构支撑的由玻璃、陶瓷或其它合适材料形成的基板8上。
每个半导体芯片14可以包括背侧或背表面以及与背侧相反的有源层。有源层包含实现为有源器件的任意类型的一个或更多个电路或者分立组件，或仅导电层，以及形成在芯片内或芯片上并根据半导体芯片的电气设计和功能而电互连的介电层。例如，电路可以包括但不限于形成在有源层内的一个或更多个晶体管、二极管和其它电路元件，以实现模拟电路或数字电路，例如，DSP、ASIC、存储器或其它信号处理电路。半导体芯片还可以包含诸如电感器、电容器和电阻器的IPD，用于RF信号处理、数字电力线控制或其它功能。半导体芯片14可以仅由导电路由层和相关的介电层组成，例如用作有源器件之间的桥接芯片或其它电功能。半导体芯片14也可以被添加为同时添加在载体上的许多芯片中的一个。半导体芯片也可以仅仅是不具有电功能的虚拟基板(dummy substrate)，而是仅仅用作结构元件。在一些实例中，可以在芯片的两侧都有连接。关于本发明所教导的原理和结构可以应用于与公开为无引线框架且利用直接接触互连堆叠的QFN、DFN或SON封装兼容的已知现有技术。
图2B示出了将半导体芯片14面朝上布置在临时载体120上方，每个半导体芯片包括半导体芯片的有源层上方的导电桩。导电桩是导电互连结构，其具有大致竖直的侧面并且宽大于高，堆叠在基板上，例如，在芯片的有源表面、聚酰亚胺或模制化合物上方。导电桩虽然通常由与将要形成的柱或杆相同的材料形成，但其不同于柱或杆，柱或杆的每一者具有大于其宽度的高度。导电桩虽然通常形成为圆柱形，但其可以形成为任意多边形或其它形状和尺寸。导电桩的另一用途是作为虚拟导热桩，其不电联接到有源电路，而是热耦合到有源器件的热源，以使热量消散到另一结构，例如，消散到封装的表面上的管芯焊盘。(参见图7A-图7D)。导电桩的大致竖直的侧面不同于具有大致圆形侧面的焊球或挤出的焊球的侧面形状，因为导电桩的大致竖直的性质来自于形成在先前已经被显影或蚀刻的结构中(例如，在光致抗蚀剂层中的开口内)的缺陷。显影或蚀刻通常不能完美地或均匀地去除开口内的光致抗蚀剂，因此形成用于沉积导电桩的不完美的、大致竖直的开口。大致竖直包括完全竖直和不完全竖直的侧面。导电桩不是导线结合或焊料。
在一些实例中，对于薄的接地晶圆，半导体芯片将具有大约25μm至大约150μm之间的厚度(在页面的竖直方向上从下到上示出)，或者对于厚的接地晶圆，大约100μm至大约800μm的厚度。在一些实例中，临时载体可以是金属载体、硅载体、玻璃载体或由用于模制或封装工艺的其它合适材料制成的载体，然后在放置、固化或者放置并固化诸如模制化合物的密封剂、诸如ABF的填充的环氧膜或诸如聚酰亚胺的其它电介质之后去除临时载体，以使密封剂提供结构支撑并且不再需要临时载体进行处理。半导体芯片14可以彼此相邻放置，例如，并排布置，以使多个芯片可以形成在重构晶圆或面板水平上，并且在分割成单个的QFN、DFN或SON封装之前，通过各种制造步骤来进行处理。这样，本领域普通技术人员(POSITA)将理解，即使仅示出了半导体芯片14的一部分的特写图，也可以在临时载体上方同时一起处理多个芯片。
图2C示出了在图2B的剖面标记2E处得到的半导体芯片的特写图，强调了形成在有源层上方并在半导体芯片14上对准的导电桩125(例如，可以由铜形成)。尽管不是每个实施方案都需要，但是对于将要使用它们的特定实现方式，本文所示的特定实施方案的导电桩125示出为围绕半导体芯片14的周边。可以在半导体芯片14下方使用可选的界面层122(例如，双面带、薄膜或沉积材料)，以在处理期间将它们临时保持到临时载体120。
从图2B和图2C继续的图2D示出了在半导体芯片14的四个侧表面周围、半导体芯片14的有源层上方以及导电桩125周围将密封剂130布置在临时载体120上方的面朝上的半导体芯片14周围。如本文所使用的，“在……上方”、“在……上”、“在……周围”可以指直接接触，或者具有其它中间层，例如布置在芯片14和密封剂130之间的聚合物或聚酰亚胺层。形成在半导体芯片14的有源层上方的导电桩125可以在单个步骤中与单个密封剂、聚酰亚胺或模制化合物接触，被单个密封剂、聚酰亚胺或模制化合物环绕、部分包围或者利用单个密封剂、聚酰亚胺或模制化合物进行密封或模制，以使相同的密封剂、聚酰亚胺或模制化合物130布置在半导体芯片14周围。可以利用锡膏印刷、压缩模制、转移模制、液体密封剂、分配、层压、真空层压、旋涂、狭缝或狭槽管芯涂覆或其它合适的涂敷方法将密封剂130沉积在多个半导体芯片14周围。密封剂130包括有机材料、模制化合物、聚酰亚胺、复合材料(例如，具有诸如ABF的填料的环氧树脂或具有填料的环氧丙烯酸酯)，并且是适合于平坦化(例如，通过化学机械平坦化(CMP)或研磨)的材料。因此，在一些实例中，密封剂130将不是诸如未填充的聚酰亚胺的聚合物材料，其在研磨操作中表现不佳，并且可能粘住砂轮。图2E示出了具有暴露的互连结构125的暴露的平坦表面132。
图2E还示出了在模制之后，可以去除临时载体120，并且可以从密封剂130暴露半导体芯片14的背侧或背表面。可替代地，如图2F所示，可以在半导体芯片14的背侧上方布置背侧层压物、密封剂、管芯附接膜(DAF)或其它材料30。因此，在一些实例中，背侧层压物(包括聚酰亚胺或模制化合物)可以不仅仅是临时的并且可以成为最终产品的一部分，或者可以在随后的工艺步骤(例如，在研磨或抛光步骤)被去除。参考下面进一步包括的图6A-图6F，可以包括不同的处理步骤，以使半导体芯片的背侧相对于密封剂或其它材料暴露或者被密封剂或其它材料覆盖。
在去除临时载体120之前或之后，可以进行平坦化或研磨有源表面上方的密封剂130以暴露导电桩125。如上所述，图2E示出了使半导体芯片的有源层上方的密封剂平坦化以产生包括导电桩的暴露端部和平坦化的密封剂表面的平坦表面之后的半导体芯片的一部分的特写图。密封剂的平坦化或研磨产生大约0.5-5微米范围内的平面度和在1毫米(mm)长度上测量的从峰到谷的5和500纳米(nm)之间的总粗糙度高度。虽然传统的密封剂研磨可以以较小的平面度进行，但通过使用集成传感器(例如，激光、声学或其它非接触方法)来控制研磨，可以获得更高的准确度和精度，从而获得更好的平面度。在一些实例中，第一导电桩可以形成为具有小于或等于大约50微米(μm)或者小于或等于大约250μm的高度，然后被研磨至小于其原始高度的高度，例如，在特定实施方案中，小于或等于大约4μm或1μm。如本文所使用的，“大约”或“大体上”是指小于或等于50％的差异、40％的差异、30％的差异、20％的差异、10％的差异或5％的差异的百分比差异。
从图2E继续的图2F是示出了在密封剂130上方(例如平坦表面132上)并且进一步包括具有形成在光致抗蚀剂层开口138内的第一竖直导电触点140的导电层135的第二密封剂层134的横截面侧视图。导电层135还可以包括具有通过类似于穿过光致抗蚀剂层中的开口添加第一竖直导电触点140的已知方法而添加的RDL迹线135的再分布层(RDL)。在其它实施方案中，可以利用与本文描述的施加RDL的方法相同的方法或修改的方法而将附加的RDL迹线包括在形成于导电层135上方或下方的任意数量的附加导电层中。相应的第一导电层135和第一竖直导电触点140可以配置为与半导体芯片14的导电桩电联接。此外，第一竖直导电触点140可以形成为导电桩140。附加的导电桩可以形成在密封剂的中间层内的结构中的其它地方。导电桩可以与密封剂层一起被平坦化或研磨，以产生包括密封剂和暴露的导电桩的平坦表面层。可以利用PVD、CVD、电镀、化学镀工艺或其它合适的金属沉积工艺中的一种或更多种来形成每个芯片14的相应的第一导电层135和第一竖直导电触点140。第一导电层135和第一竖直导电触点140可以包括一层或更多层铜(Cu)、钛(Ti)、铝(Al)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钽(Ta)、钴(Co)或包括合金的其它合适的导电材料。当形成每个导电层和结构时，还可以添加附加的密封剂130以围绕如图2G所示的结构。
图2G示出了在图2F的剖面标记2G处得到的特写图，其是在RDL 135和导电桩140周围添加模制化合物130并且进一步如前所述平坦化或研磨之后得到的。图2G示出了在整个芯片封装过程中发生的过程并且不限于下面的附图中所示的代表性部分。在图2G中，导电金属(例如，铜(Cu)、钛(Ti)、铝(Al)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钽(Ta)、钴(Co)或包括合金的其它导电材料)的种子层131涂敷在正在形成的封装的整个表面上方。在电镀之前，可以在光致抗蚀剂层之前通过例如溅射PVD来沉积种子层131(参见图2H和相关描述)。种子层131充当电镀总线以允许对导电桩140、RDL 135或焊盘142进行电镀。
图2G强调了形成在RDL迹线135上方、向外延伸到半导体芯片14的边缘以外的结构。图2G示出了在沉积种子层131之前，可以将附加的导电材料形成为附加的导电特征，包括迹线、导电路径、互连或立柱、形成为平面或LGA焊盘或凸块的导电焊盘、无源组件(例如，螺旋电感器)或其它期望的特征。附加特征的一些非限制性示例被包括并在图6A-图6F中进一步详细地描述。虽然QFN、DFN或SON通常具有一层迹线布线，但根据布线图案的复杂度或其他偏好或需要，也可以使用与诸如密封剂或其它期望的材料的绝缘材料交替的多层迹线。
从图2G继续的图2H是在密封剂130和种子层131上方(例如，在平坦表面上方)形成第一光致抗蚀剂层136的横截面侧视图，其中第一光致抗蚀剂层开口138在第一竖直导电触点140之上。可以使用导电立柱(例如，2个或任意期望数量的导电立柱)来代替被蚀刻和填充的过孔。可替代地，可以使用导电桩140。在特定的实施方案中，导电桩可以用作导电焊盘(参见图6E中的导电桩179)，如图2I所示，笔直地向上延伸而不与密封剂重叠。此外，可焊接金属系统(solderable metal system，SMS)可以应用于导电桩的暴露表面，类似于对导电焊盘142所做的(参见图2L和相关解释)。
从图2H继续的图2I是类似于图2H的横截面侧视图，示出了形成在第一光致抗蚀剂层开口138内的导电焊盘142(例如，LGA焊盘或凸块)。在特定实施方案中，导电焊盘可以包括9μm至50μm厚的Cu(导电桩、RDL或焊盘)或其它导电材料。
从图2I继续的图2J是类似于图2I的横截面侧视图，示出了在形成导电焊盘142之后去除第一光致抗蚀剂层136。因为关于图2K中描述的方法再次进行电镀步骤，所以去除第一光致抗蚀剂层136时不去除种子层131。
从图2J继续的图2K是类似于图2J的横截面侧视图，示出了在密封剂130和种子层131上方(例如，在平坦表面上方)形成第二光致抗蚀剂层150，其中第二光致抗蚀剂层开口152在导电焊盘142或立柱之上。在特定的实施方案中，例如图2K所示的实施方案，第二光致抗蚀剂层开口150可以大于导电焊盘142的顶表面，例如，在导电焊盘142的每一侧(或沿周边)大2-10μm。换言之，第二光致抗蚀剂层150中的开口可以包括导电焊盘142与第二光致抗蚀剂层150的边缘之间的偏移，包括2-10μm或5-50μm的距离。
从图2K继续的图2L是类似于图2K的横截面侧视图，示出了在导电焊盘142的至少一部分上方形成(例如，通过电镀、化学镀或浸镀或其它合适的工艺)可焊接金属系统(SMS)154。在一些实施方案中，可以代替SMS而使用有机可焊性防腐剂(organic solderabilitypreservative，OSP)或者除了SMS之外还使用有机可焊性防腐剂(OSP)，以增强导电焊盘142的可焊性并防止导电焊盘142的至少一部分上方氧化。SMS 154可以包括厚度为1-2μm的镍层，然后是厚度为0.1-.05μm的钯(Pd)层。任意合适的材料都可以包括SMS 154，SMS 154包括一层或更多层Ni、Pd、金(Au)、锡(Sn)、焊料、银(Ag)、OSP或其它合适的材料，将SMS形成为单个或多材料堆叠。SMS 154可以形成在导电焊盘142的顶表面和4个(或任意数量的)邻接的侧表面上方。如本文所使用的，导电焊盘142的“侧面”可以是任意邻接或相邻的表面，包括竖直、倾斜、倒角或其它表面。导电焊盘142和SMS154也可以偏离密封剂130或模制化合物，或者形成在密封剂130或模制化合物上方。如图2L所示，通过在比导电焊盘142的顶表面大的第二光致抗蚀剂层开口内形成SMS 154，围绕导电焊盘142的底部形成脚156。
对于图2A-图2M和图3A-图3C中所示的实施方案，因为SMS154覆盖导电焊盘142的暴露表面并且QFN、DFN和SON封装不包括具有通过封装而暴露的切割框架部分的引线框架，并且不在封装的侧面切割导电焊盘142以暴露导电焊盘142，所以完成后的封装不具有暴露的铜。特别地，根据这一方法形成的QFN、DFN和SON封装在封装的外围没有暴露的铜的情况下形成。此外，通过不切割导电焊盘142，消除了在导电焊盘142上形成毛刺的问题，并且不需要去除毛刺的附加处理。
与在切割引线框架以将封装与其它相邻封装隔离之前不能进行测试的传统QFN、DFN和SON封装不同。可以以条形对具有从封装的边缘插入的导电焊盘142的本设计的实施方案进行测试，而不需要在测试之前将封装的半导体芯片隔离。
从图2L继续的图2M是在去除图2L中的光致抗蚀剂层和种子层131的未被导电材料覆盖的部分之后具有SMS 154的导电焊盘142的横截面侧视图。在该图中，通过利用锯160的锯切工艺或包括激光或划痕的其它合适工艺而使单个的QFN、DFN或SON封装彼此分离。如图2M所示，可以使单体化边缘与导电焊盘142和SMS 154两者偏移以获得更好的切割，如下面进一步讨论的。
图3A是QFN封装170的横截面图，示出了暴露在封装170的表面上的具有或不具有SMS 154的导电焊盘142。最终封装170包括半导体器件和非半导体组件，其中在本文前面讨论的结构周围包括传统的封装材料。图3B是图3A中的部分3B的特写图。图3C是图3A中的横截面部分3C的特写图，强调了RDL迹线和导电焊盘142。注意，在该实施方案中，因为导电焊盘142形成有来自单体化切割线的嵌入物，所以在一些实施方案中，除了最终封装170的顶174和底176表面之外，在封装的侧表面172上没有导电焊盘142的任何部分暴露。
图4A-图4B示出了当结合到印刷电路板时的用于半导体封装的焊接点的AOI尝试的两个示例。图4A示出了尝试用具有嵌入在密封剂中的导电焊盘的传统QFN封装检查焊接点，在单体化期间被锯穿之后导电焊盘位于密封剂的边缘。锯切的竖直边缘包括裸铜(Cu)并且将不会被焊料弄湿。因此，AOI无法在视觉上检查焊球的边缘，以确定其是否具有足够的质量。因此，检查不太可靠并且执行起来更昂贵。图4B示出了当根据本发明的公开实施方案对导电焊盘进行配置时尝试检查焊接点。因为导电焊盘与封装的侧面相邻(封装边缘与导电焊盘的边缘或侧面之间的偏移为1μm或更大)，并且包括可湿性竖直表面，所以焊料可以形成在封装的边缘，并且焊料延伸到封装的边缘以外并且使用AOI是可见的。
图5A-图5E示出了用于形成无引线框架的QFN、DFN或SON的工艺概述、流程或方法。图5A示出了输入晶圆和CU立柱阶段，在本文中关于图2A-图2C参考其各方面。图5B示出了拼板阶段，在本文中关于图2D-图2E参考其各方面。图5C示出了RDL堆叠阶段，在本文中关于图2F-图2G参考其各方面。图5D示出了导电焊盘堆叠阶段，在本文中关于图2H-图2L参考其各方面。图5E示出了测试和最终阶段，在本文中关于图2M-图3C参考其各方面。
图6A-图6F示出了与根据本文讨论的工艺形成的上述那些类似的无引线框架的QFN的各种视图。每个图示出了如何能够将关于本发明描述和示出的技术和工艺与用于半导体封装的其它各种技术相结合。本领域普通技术人员将理解如何基于本文提供的公开内容来将以下公开内容与上述工艺相结合。
尽管图示示出了QFN封装，但是本文公开的技术和工艺也可以与DFN和SON封装一起使用。图6A示出了具有穿过封装的中心的横截面的QFN封装180的实施方案的立体图。QFN封装180包括从封装的第一表面上的导电焊盘延伸到封装170的相对侧的至少一个贯穿式模柱(through mold post，TMP)172，提供贯穿封装、无源器件或两者的竖直互连。在一些实例中，本封装的平面布线/布局可以是使用导线结合的传统QFN、DFN或SON的镜像。如果需要，可以使用附加的布线来减轻差异。
图6B示出了具有穿过封装的中心的横截面的QFN封装182的实施方案的立体图。QFN封装182包括安装或联接到封装182的顶部的无源器件或其它器件，以及用于待安装至其的附加器件或封装的焊盘。在特定实施方案中，焊盘可以形成为直接或穿过RDL而从半导体芯片延伸并电连接到半导体芯片的导电桩(参见图6E)。
图6C示出了具有穿过封装的中心的横截面的图6B的QFN封装182的实施方案的立体图。然而，图6C包括安装到封装182的顶部的焊盘的半导体器件190。
图6D示出了堆叠在彼此的顶部并安装到印刷电路板(PCB)的QFN、DFN或SON封装184。TMP 172形成在芯片封装184内以在芯片封装184与PCB之间传导信号。
图6E示出了包括同一封装186内的多个半导体芯片的多芯片QFN、DFN或SON封装186。可以在形成用于封装的堆叠迹线以在半导体芯片之间传导信号的同时形成一个或更多个导电迹线192。此外，虚拟导热桩178在半导体芯片14的有源表面上方。虚拟导热桩178是像本文所讨论的其它导电桩一样形成的堆叠结构，并且热耦合在半导体芯片14和QFN、DFN或SON封装上的散热管芯焊盘512之间。形成在有源表面上方的导电桩178也可以电连接到半导体芯片14的电路并且在半导体芯片14和管芯焊盘512之间传导信号。当附接到有源表面时，导电桩178将不被称为虚拟导电桩。
在其它实施方案中，虚拟导热桩178使热量消散到管芯焊盘512，但不电连接。在导电桩178与半导体芯片14电连接的实施方案中，管芯焊盘512可以配置为管芯附接特征，其中，附加半导体芯片附接在管芯焊盘512上方、通过管芯焊盘512而电连接到半导体芯片14并且导线结合到QFN、DFN或SON封装170的触点焊盘142。在顶部芯片层上存在防止使用虚拟焊盘的布线的情况下，导电桩178可以附接在芯片钝化层或芯片顶部上的其他电介质的顶部上。在特定实施方案中，可以通过一个或更多个导电桩178而进行从半导体芯片14上的一个或更多个接地焊盘到管芯焊盘512的接地连接。在这种情况下，当QFN、DFN或SON封装安装在PCB上时，管芯焊盘512可以焊接到PCB上的相应接地焊盘。
图6F还示出了包括同一封装188内的多个半导体芯片的多芯片QFN、DFN或SON封装188。然而，在图6F中，芯片堆叠在彼此的顶部上而不是并排。封装188内的导电迹线可以用于在芯片和PCB之间传递信号。
图7A示出了形成有在半导体芯片14的有源表面上方形成的多个虚拟导热桩178、179的QFN、DFN或SON封装的横截面图。第一层导热桩179联接到半导体芯片14的有源表面并联接到RDL 135。第二层导热桩178热连接在RDL 135和管芯焊盘512之间，以通过导电桩178、179、RDL 135以及管芯焊盘512将来自半导体芯片14的热量通过热传导而热消散到PCB。管芯焊盘512焊接至PCB上的焊盘。
图7B的QFN、DFN或SON封装结构形成为类似于图7A的QFN、DFN或SON封装，但是在RDL和管芯焊盘512之间没有导电桩的次级层。管芯焊盘512形成得更厚以更有效地横向传递热量，并且导电桩179直接延伸到管芯焊盘。
图7C示出了包括联接到RDL135和管芯焊盘512的导电桩178的QFN、DFN或SON封装，但不同于本发明中的其它实施方案，其包括在形成RDL 135之前布置在模制化合物层131上的第一聚酰亚胺层200。在该实施方案中，在形成导电桩178和导电焊盘142之前，在RDL 135上方形成第二聚酰亚胺层202。图7D的QFN、DFN或SON封装结构形成为类似于图7C的QFN、DFN或SON封装，但是RDL 135形成在模制化合物131层上方，并且在形成导电桩178和导电焊盘142之前在RDL的顶部形成聚酰亚胺层202。
图8A-图8D示出了通过具有延伸到最终密封剂的表面以外并且允许焊料围绕导电焊盘142的全部、大部分或多于仅一个边缘延伸的导电焊盘142而使本设计相对于现有技术设计有所改进，提供更强和更坚固的机械连接。图8A示出了根据本发明的实施方案制造的、没有安装到PCB 192的引线框架的QFN、DFN或SON封装170。
图8B示出了图8A中被标识为部分8A的部分的放大特写图，强调了根据本发明的实施方案制造的、具有例如用焊料安装到PCB 192的导电焊盘142的封装170。图8C示出了根据本发明的实施方案形成的与图8B所示的导电焊盘的角部类似的导电焊盘的角部的特写图，包括被安装到PCB 192(其可以包括任意其它期望的基板或表面)之前(例如，通过电镀)形成的无脚的可焊接金属系统(SMS)154。图8D，类似于图8C，示出了根据本发明的实施方案形成的导电焊盘的角部的特写图，包括(例如，通过电镀)形成有脚156的SMS 154。注意，在图8A-图8D的每个实施方案中，在密封剂130(例如但不限于，环氧模制化合物(EMC)或聚酰亚胺)上形成RDL迹线135，然后在导电焊盘142形成在密封剂130上方之前在RDL迹线135的顶部形成相同的密封剂材料130(例如，EMC或聚酰亚胺)，使得连续的导电材料锁定在至少一层密封剂130的周围。在特定的实施方案中，至少一层密封剂130锁定在导电焊盘142的两层之间或与导电焊盘142的两层互锁，例如，在RDL 135和导电焊盘142之间，如图3B所示。应当清楚的是，可以重复多层导电材料以形成导电焊盘142，以使多层密封剂130互锁在至少三层或甚至更多层导电材料之间(例如，参见图3C)。
在其它实施方案中(例如，图3C所示)，可以形成多于仅两层的相同种类的密封剂130，与导电焊盘142的层互锁，以使无论使用多少层，从RDL 135开始并以导电焊盘142结束的导电层包括延伸到相同种类的密封剂130的层中的互锁结构。在一些特定的实施方案中，代替EMC，可以使用厚模制化合物(thick mold compound，TMC)或其它已知的模制化合物。通过使导电焊盘142结构与密封剂130层(特别是相同种类的密封剂材料的密封剂130层)互锁，导电焊盘142对密封剂130具有更好的粘附性，并且形成更强的结构。
图9A-图9F示出了从形成图2H的竖直导电触点140开始的图2A-图2M的方法的替代实施方案。在该实施方案中，竖直导电触点140或导电桩140形成为与RDL 135(图9A)大体上共同延伸，并且将被用作导电焊盘。图9B示出了图9A的封装尚未单体化并且仍然是互连封装结构的一部分。在图9C中，第一锯160沿着划片街区在两个相邻的封装之间切割并且为两个相邻封装中的每一个修剪RDL 135和导电桩140的边缘，但是不使封装彼此完全分离。与本发明中先前解释的类似，图9D示出了SMS层布置在RDL 135和导电桩140的暴露表面上方。
在涂敷SMS 154之后，第二锯161完成贯穿封装的切割以使封装单体化。然而，第二锯161是较窄的锯并且在封装之间切割，但是将SMS 154留在RDL 135和导电桩140上方。图9F所示的所生成的结构包括具有SMS 154的导电桩140，SMS 154覆盖现在可以用作封装的导电焊盘的导电桩140。以这种方式形成QFN、DFN或SON封装具有一些显著的优点。首先，通过沿着封装的边缘使RDL 135和导电桩140暴露，存在用作连接焊料的可湿性侧面的可测量的竖直表面。此外，通过涂敷SMS 154，在完成的封装上没有来自RDL或导电桩140的暴露的铜，因此涂敷的焊料具有足够的竖直可湿性表面以供粘附，并且可以通过自上而下的AOI清楚地验证。
虽然本发明包括不同形式的许多实施方案，但所呈现的特定实施方案应理解为本发明将被视为所公开的结构、装置、方法和系统的原理的示例，并且并非旨在将所公开概念的广泛方面限制到所示的实施方案。此外，本领域普通技术人员应当理解，其它结构、制造装置和示例可以与所提供的结构、制造装置和示例混合或替换。在上述描述涉及特定实施方案的地方，应该很明显，可以在不背离其精神的情况下进行许多修改，并且这些实施方案和实现方式也可以应用于其它技术。因此，所公开的主题旨在包含落入本发明的精神和范围以及本领域普通技术人员的知识范围内的所有此类变更、修改和变化。因此，将显然的是，可以在不背离所附权利要求中阐述的发明的更广泛精神和范围的情况下对其进行各种修改和改变。因此，说明书和附图应被视为说明性意义而非限制性意义。

Claims (30)

1.一种制造无引线框架的QFN、DFN或SON封装的方法，其包括：
将至少两个半导体芯片面朝上布置在临时载体上，所述至少两个半导体芯片各自包括半导体芯片的有源层上方的导电桩；
在单个步骤中，在半导体芯片的四个侧表面周围、半导体芯片的有源层上方以及导电桩周围布置第一密封剂层；
使半导体芯片的有源层上方的密封剂平坦化以产生包括导电桩的暴露端部和暴露的密封剂表面的平坦表面；
在所述平坦表面上方形成配置为与半导体芯片的导电桩电联接的第一导电层和第一竖直导电触点；
在第一密封剂层、第一导电层和第一竖直导电触点上方布置第二密封剂层；
在第二密封剂层上方形成具有开口的第一光致抗蚀剂，所述开口在第一竖直导电触点上方穿过所述第一光致抗蚀剂而形成；
在所述开口内形成平面焊盘或凸块形式的导电焊盘，然后去除第一光致抗蚀剂；
在第二密封剂层上方形成具有导电焊盘开口的第二光致抗蚀剂，所述导电焊盘开口在导电焊盘上方穿过所述第二光致抗蚀剂而形成；
在导电焊盘上方形成可焊接金属系统或涂覆有机可焊性防腐剂以防止导电焊盘的至少一部分上方氧化；以及
切穿芯片周围的密封剂以形成封装的外形。
2.根据权利要求1所述的方法，其中，所述可焊接金属系统通过单层导电材料或导电材料的多材料层堆叠形成，所述导电材料包括镍层、银层、钯层、锡层和金层的至少一种。
3.根据权利要求1所述的方法，其中，所述可焊接金属系统通过电镀、化学镀、浸镀、物理气相沉积和化学气相沉积中的一种或更多种而形成为导电焊盘上方的导电材料层。
4.根据权利要求3所述的方法，其中，形成导电焊盘包括将导电焊盘形成为至少包括锁定在第一导电层与导电焊盘之间的第二密封剂层。
5.根据权利要求3所述的方法，其中，形成第一导电层包括直接在密封剂表面上形成再分布层，并且其中，在第一导电层上方布置第二密封剂层包括直接在所述再分布层上布置第二密封剂层，其中所述密封剂表面和第二密封剂层是相同种类的密封剂。
6.根据权利要求5所述的方法，其进一步包括在半导体芯片上方和第二密封剂层上方形成标志、安装焊盘、识别标记、对准标记或其它导电结构。
7.根据权利要求6所述的方法，其中，所述导电焊盘延伸到最上面的密封剂层的表面边缘以外。
8.根据权利要求6所述的方法，切穿密封剂以使导电焊盘的边缘或侧面是来自所产生的QFN、DFN或SON封装边缘的嵌入物。
9.根据权利要求8所述的方法，其中，第一密封剂层和第二密封剂层的至少一者的密封剂不是聚合物材料，并且包括模制化合物、聚酰亚胺或复合材料。
10.根据权利要求9所述的方法，其进一步包括在导电焊盘周围的第二光致抗蚀剂层中形成开口，所述开口中的每一个包括对应于开口的导电焊盘与第二光致抗蚀剂的边缘之间的偏移。
11.根据权利要求4所述的方法，其进一步包括形成QFN、DFN或SON封装而没有暴露的铜。
12.根据权利要求4所述的方法，其进一步包括形成QFN、DFN或SON封装而在封装的外围没有暴露的铜。
13.根据权利要求10所述的方法，其进一步包括在QFN、DFN或SON封装中形成贯穿式模柱和双面电路迹线的至少一种。
14.根据权利要求13所述的方法，其进一步包括在第一密封剂层上方形成附加的导电桩。
15.一种制造无引线框架的方形扁平无引脚、双侧扁平无引脚或小外形无引脚封装的方法，所述方法包括：
将半导体芯片面朝上布置在临时载体上，所述半导体芯片包括半导体芯片的有源层上方的导电桩；
在单个步骤中，围绕半导体芯片的四个侧表面、在半导体芯片的有源层上方以及围绕导电桩的侧壁的至少一部分布置密封剂；
使密封剂和导电桩的表面平坦化；
在密封剂上形成导电迹线；
以平面焊盘或凸块的形式在密封剂上方形成导电焊盘；以及
在导电焊盘上方形成可焊接金属系统或涂覆有机可焊性防腐剂以防止导电焊盘的至少一部分上方氧化。
16.根据权利要求15所述的方法，其中，所述可焊接金属系统通过在导电焊盘上方电镀、化学镀、浸镀、物理气相沉积或化学气相沉积导电材料来形成。
17.根据权利要求15所述的方法，其中，在密封剂上形成导电迹线包括直接在密封剂表面上形成再分布层，并且进一步包括直接在所述再分布层上布置密封剂，其中在单个步骤中布置的密封剂和直接在所述再分布层上布置的密封剂是相同种类的密封剂。
18.根据权利要求15所述的方法，其中，每个导电焊盘包括锁定在至少两层导电材料之间的至少一层密封剂。
19.根据权利要求15所述的方法，其中，每个导电焊盘包括互锁在至少三层导电材料之间的至少两层密封剂。
20.根据权利要求15所述的方法，其中，所述可焊接金属系统通过单层导电材料或导电材料的多材料层堆叠形成，所述导电材料包括镍层、银层、钯层、锡层和金层的至少一种。
21.根据权利要求15所述的方法，其进一步包括在半导体芯片上方和第二密封剂层上方形成标志、安装焊盘、识别标记、对准标记或其它导电结构。
22.根据权利要求15所述的方法，其中，所述导电焊盘延伸到最终密封剂的表面以外。
23.根据权利要求15所述的方法，其进一步包括切穿密封剂以使导电焊盘的边缘或侧面是来自所产生的QFN、DFN或SON封装边缘的嵌入物。
24.根据权利要求15所述的方法，其进一步包括在导电焊盘周围的第二光致抗蚀剂层中形成开口，所述开口包括导电焊盘与第二光致抗蚀剂的边缘之间的偏移。
25.根据权利要求15所述的方法，其进一步包括形成QFN、DFN或SON封装而没有暴露的铜。
26.根据权利要求15所述的方法，其进一步包括形成QFN、DFN或SON封装而在封装的外围没有暴露的铜。
27.根据权利要求15所述的方法，其进一步包括在密封剂的表面上方形成附加的导电桩。
28.根据权利要求15所述的方法，其进一步包括在QFN、DFN或SON封装中形成贯穿式模柱和双面电路迹线的至少一种。
29.根据权利要求15所述的方法，其中，QFN、DFN或SON封装不包括焊球。
30.根据权利要求15所述的方法，其进一步包括在半导体芯片的有源表面上方形成多个虚拟导热桩并使虚拟导热桩与QFN、DFN或SON封装上的散热层热耦合。
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