CN115799205A - 使嵌入式异构架构中的管芯移位最小化 - Google Patents

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die
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R·麦克里
Y·卡瑙卡
段刚
J·刘
T·A·戈塞林
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Abstract

本文公开的是具有最小化的管芯移位的嵌入式异构架构及用于制造其的方法。所述架构可以包括衬底、桥、和附着到衬底的材料。衬底可以包括通孔的第一子集和通孔的第二子集。桥可以位于通孔的第一子集和第二子集中间。材料可以包括位于通孔的第一子集附近的第一部分和位于通孔的第二子集附近的第二部分。第一部分和第二部分可以限定在衬底内形成的腔的部分边界，并且桥可以位于腔内。

Description

使嵌入式异构架构中的管芯移位最小化
技术领域
本主题涉及微电子封装。更具体地，本公开涉及使在微电子封装应用中所使用的嵌入式异构架构中的管芯移位最小化。
背景技术
随着对高性能计算（HPC）的需求持续上升，异构集成已经变成重要的性能使能器（enabler）。使能异构集成缩放的焦点在于通过增加的带宽和改进的功率效率来推进互连密度。已经部署了许多不同的高级封装架构，以针对更高的数据带宽要求增加每面密度（area density）的平面和三维输入/输出（I/O）线，并使能针对异构集成的更有效管芯解聚以缩短上市时间。最近，行业已移至高级封装技术，诸如管芯嵌入或Si内插器，以使能显著更高的封装I/O数目和密度来满足HPC细分市场需求和产品性能需要。
附图说明
在不一定按比例绘制的附图中，相似的标号可以在不同的视图中描述类似的组件。具有不同字母后缀的相似标号可以表示类似组件的不同实例。附图通过示例而非通过限制一般性地示出了本文档中所讨论的各种实施例。
图1示出了根据本公开的至少一个示例的微电子封装。
图1示出了根据本公开的至少一个示例的微电子封装。
图2示出了根据本公开的至少一个示例的微电子封装的一部分的横截面。
图3示出了根据本公开的至少一个示例的微电子封装的一部分的横截面。
图4A、图4B和图4C示出了根据本公开的至少一个示例的用于形成微电子封装的工艺流程。
图5A、图5B和图5C示出了根据本公开的至少一个示例的用于形成微电子封装的工艺流程。
图6示出了根据本公开的至少一个示例的系统级别示意图。
具体实施方式
如本文所公开的，嵌入式多管芯互连桥（EMIB）技术是一种用于异构芯片的封装中高密度互连的方法，其可以在封装中的多个管芯之间提供高密度I/O和受控电互连路径。如本文所公开的，本地桥（诸如硅桥、有机桥、玻璃桥等）可以用于主管用于管芯到管芯互连通信的超细线路和/或空间结构，并且为异构芯片集成应用打开了道路。在本文所公开的EMIB封装架构中，诸如硅桥管芯之类的桥可以被嵌入到有机衬底中，通过电介质材料来包封，并且通过面板级别的半添加衬底积聚工艺而被连接到封装衬底的外部层。许多桥管芯可以作为高密度互连封装衬底制作工艺的一部分而被嵌入。逻辑和/或异构管芯（例如，各种节点/源的小芯片（chiplet）、高带宽存储器（HBM）、I/O方块（tile）等）可以通过组装工艺而被接合到EMIB衬底，其中EMIB桥用作管芯到管芯通信的高带宽、低时延、且低功率的解决方案，由此使能低成本、高性能的封装中异构芯片集成解决方案。简单地说，EMIB可以采用主管超细线路和/或空间结构的硅片，其通过硅远后端技术但不通过高密度互连封装衬底制造基础设施和能力来制作。
本文所公开的系统和方法可以允许EMIB技术用于连接垂直堆叠的3D Si元件，EMIB技术有时被称为Co-EMIB。本文所公开的Co-EMIB封装技术及制造Co-EMIB的方法可以允许为了甚至更多的计算性能和能力而将两个或多个元件互连。模拟、存储器和其它方块可以通过高带宽并以低功率连接。如本文所公开的组合EMIB和内插器技术可以帮助克服大管芯、高性能应用中的制造限制。
对于异构架构，将桥管芯准确且可靠地嵌入在有机衬底内部可以允许缩放EMIB及Co-EMIB高级封装技术。在包封期间的管芯移动可能是扇出晶圆级别处理（FOWLP）管芯嵌入工艺中的高风险因素。管芯移位可能导致下游通孔形成的未对准，并最终导致电短路。
本文所公开的系统性的管芯嵌入界面设计和热工艺创新可以致使对管芯移动的约束并消除电介质材料包封工艺期间的明显管芯移位。如本文所公开的，在包封工艺步骤之前，可以利用高压炉使管芯附着膜（DAF）膜固化（cure）。结果可以是除腔架构之外的用于控制管芯移位的可行方式。选择适当的DAF材料可以通过针对管芯嵌入工艺而定制DAF材料的机械和热特性，来帮助最小化热膨胀系数（CTE）驱动的管芯动态翘曲。通过上游和下游工艺步骤（诸如晶圆层压、背面研磨、切割、和晶圆管芯喷出（wafer die ejection）），DAF材料可以是可持续的（sustainable）。此外，可以很好地表征黏合剂固化动力学和热工艺，以最小化跨EMIB桥管芯面积的工序局部封装共面性（end-of-line local packagecoplanarity）和管芯移位。如本文所公开的，DAF材料可以吸收从硅管芯和有机衬底之间的CTE失配所引起的机械应力，从而保护封装免于翘曲和可靠性故障。
在晶圆级别模制和/或包封工艺期间，液态模化合物可以朝向模槽的外围流动，这可能引起一个或多个管芯上的不对称压力。此压力可能导致管芯移位和/或管芯旋转。当使用不同的载体和热释放带时，对于各种晶圆级别处理（WLP）管芯嵌入技术（例如，嵌入式晶圆级别球栅阵列），管芯移位幅度已经以数十μm级别来表征。
本文所公开的系统和方法在系统地表征WLP技术的管芯移位幅度和方向后在管芯接合步骤提供补偿策略。与基于eWLB的FOWLP架构相比，本文所公开的EMIB管芯嵌入封装技术可以使能对管芯移动的显著约束并消除在电介质材料包封工艺期间的明显管芯移位。本文所公开的系统和方法可以包括用于最小化管芯移位幅度的管芯和底表面之间的界面。
上面的讨论旨在提供本专利申请的主题的概述。其不旨在提供排它性的或无遗漏的解释。下面的描述被包括以提供进一步的信息。
现在转到附图，图1示出了根据本公开的至少一个示例的微电子封装100。微电子封装100可以包括连接到衬底104的管芯102（分别标记为管芯102A、102B、...102J）。管芯102可以是任何类型的管芯，诸如但不限于逻辑管芯、高带宽存储器管芯、图形处理单元管芯、传送器/接收器/收发器管芯等。衬底104可以限定一个或多个空隙，以用于接纳一个或多个桥106（分别标记为桥106A、106B、...106E）。如本文所公开的，桥106可以是硅桥、玻璃桥、有机桥、内插器、EMIB等。虽然图1示出二维集成，但是三维集成符合本公开的示例。
图2示出了根据本公开的至少一个示例的微电子封装200的一部分的横截面。例如，图2可以表示微电子封装100沿桥106中的任何一个的横截面。微电子封装200可以包括第一管芯202A及第二管芯202B（统称为管芯202）。管芯202可以被设置在具有柱的第一子集206A和柱的第二子集206B（统称为柱206）的模204内。桥208可以被连接到或以其它方式电耦合到一个或多个凸块210，其可以经由嵌入在微电子封装200内的一个或多个迹线或其它电路来连接柱206与管芯202。桥208可以至少部分被嵌入在衬底212内。
如本文所公开的，在构造期间，材料214可以被附着到载体。在形成衬底212之前或在形成衬底212期间，桥208可以被附着到材料214。一个或多个焊料凸块216可以被附着到通孔218，以用于稍后将微电子封装200附着到其它结构，诸如管芯、控制板等。当形成通孔218时，材料214可以被激光钻孔、蚀刻等，以在材料214中形成一个或多个穿孔，从而允许通孔218中的一个或多个通孔穿过所述一个或多个穿孔并将桥208与通孔218中的所述一个或多个通孔连接或以其它方式电耦合。如本文所公开的，DAF材料215也可以被沉积在材料214上，并用于将桥208附着到材料214。
如本文所公开的，材料214可以是金属材料、电介质材料、或其组合。例如，材料214可以是钛板、Ajinomoto积聚膜、阻焊板、或其组合。在制作工艺期间，材料214可以充当稳定化材料，并提供固态表面以防止桥208的移动。例如，在制作工艺期间，材料214可以提供固态表面以防止在形成衬底212期间桥208的平移和/或旋转。
图3示出了根据本公开的至少一个示例的微电子封装300的一部分的横截面。例如，图3可以表示微电子封装100沿桥106中的任何一个的横截面。微电子封装300可以包括第一管芯302A和第二管芯302B（统称为管芯302）。管芯302可以包括凸块304。微电子封装300还可以包括衬底306，衬底306包括一个或多个通孔308。凸块310可以将管芯302电耦合到通孔308。
材料312可以被附着到衬底306。如本文所公开的，材料312可以是金属材料、电介质材料、或其组合。例如，材料312可以是钛板、Ajinomoto积聚膜、阻焊板、或其组合。在制作工艺期间，材料312可以充当稳定化材料，并提供固态表面以防止附着到材料312的桥314的移动。例如，在制作工艺期间，材料312可以提供固态表面以防止在经由凸块316来附着管芯302期间桥314的平移和/或旋转。此外，当模318在凸块310周围形成时和/或在凸块310的形成期间，材料312可以防止桥314的平移和/或旋转。如本文所公开的，DAF材料313也可以被沉积在材料312上，并用于将桥314附着到材料312。
如图3中示出的，模318和/或衬底306可以不包封桥314的部分。结果，可以在桥314周围形成开放腔320。如本文所公开的，因为桥314至少部分未被包封，因而压力可以被施加到桥314，以在桥314的附着期间和/或在如本文所公开的后续制作阶段期间将桥314固定到稳定剂材料312。
图4A、图4B和图4C示出了根据本公开的至少一个示例的用于形成微电子封装（诸如微电子封装100）的工艺流程400。工艺流程400可以开始于阶段402，其中材料404可以被附着到载体406。载体406可以是玻璃载体、硅载体等。还可以形成一个或多个通孔408。
一旦材料404和通孔408被附着到载体406，就可以在材料404和/或通孔408周围形成衬底410（412）。通孔408也可以如阶段412中所示那样被延伸。在形成衬底410之后可以包括形成衬底412的一部分或整个衬底412。
一旦形成衬底412，可以在衬底412中形成腔414（416）。形成腔414可以包括暴露材料404的一部分。腔414可以通过激光钻孔和/或蚀刻衬底412来形成。因此，材料404可以充当阻挡材料以限制腔414的深度。例如，材料404可以不受蚀刻材料的影响和/或反射在激光钻孔中使用的激光。因此，材料404可以防止激光或蚀刻材料去除太多衬底410。
一旦形成腔414，桥418可以被附着到材料404的表面419（420）。材料404的表面419可能在形成腔414时已经被暴露。可以使用热处理或其它热接合工艺将桥418附着到材料404。如本文所公开的，DAF材料423也可以被沉积在表面419上，并用于将桥418附着到材料404。
如本文所公开的，将桥418附着到材料404的工艺可以包括用于将桥418冻结在适当位置并使移位最小化的非接触类型工艺。例如，将桥418附着到材料404的工艺可以包括使用流体而不是机械按压向桥418施加压力。可以通过增加用于形成微电子封装的腔室内的空气压力来施加压力。通过增加空气压力，可以向桥418施加平均分布的力。换句话说，通过使用诸如惰性气体（例如，氮气、氩气等）之类的流体，可以向桥418的表面422施加平均分布的压力，而不管可能在表面422中存在的任何表面不规则性。因此，通过流体施加压力可以创建均匀的力，所述均匀的力跨材料404和桥418的界面424而被施加到桥418。
因为材料404和桥418可以是非多孔材料，并且当增加压力时，材料404和桥418可能不允许流体渗透界面424。因此，流体引起桥418的平移和/或旋转的可能性被最小化。由于流体也将向桥418的外表面426施加均匀的压力，所以桥418的平移和/或旋转的可能性也被最小化。换句话说，在将桥418附着到材料404和工艺流程400的后续阶段期间，向桥418施加压力可以将桥418保持在固定位置。
一旦桥418被附着，就可以形成衬底410的第二部分（428）。衬底410的第二部分可以用于回填衬底410的部分，衬底410的所述部分在阶段416期间被去除以形成腔414。通孔408可以根据需要被进一步延伸，并且在形成衬底410的第二部分之后可以形成附加通孔430。符合本文所公开的示例的是，腔414不需要被回填。例如，如图3中示出的，可以使用工艺流程400来形成开放腔桥架构。
在形成衬底410的第二部分之后，可以形成阻焊开口432和凸块434（436）。此外，一个或多个管芯438可以被附着到凸块434（440）。例如，管芯438可以被附着到凸块434，并且桥418可以电耦合管芯438。
图5A、图5B和图5C示出了根据本公开的至少一个示例的用于形成微电子封装（诸如微电子封装100）的工艺流程500。工艺流程500可以开始于阶段502，其中可以在载体506上沉积释放层504并且形成柱508。一旦形成柱508，就可以将材料510附着到载体506（512）。载体506可以是玻璃载体、硅载体等。
一旦将材料510附着到载体506并且形成柱508，就可以将桥514附着到材料510的表面516（为清楚起见在阶段512中示出）（518）。可以使用热处理或其它热接合工艺将桥514附着到材料510。如本文所公开的，DAF材料511也可以被沉积在材料510上，并用于将桥514附着到材料510。
如本文所公开的，将桥514附着到材料510的工艺可以包括用于将桥514冻结在适当位置并使移位最小化的非接触类型工艺。例如，将桥514附着到材料510的工艺可以包括使用流体而不是机械按压向桥514施加压力。可以通过增加用于形成微电子封装的腔室内的空气压力来施加压力。通过增加空气压力，可以向桥514施加平均分布的力。换句话说，通过使用诸如惰性气体（例如，氮气、氩气等）之类的流体，可以向桥514的表面520施加平均分布的压力，而不管可能在表面520中存在的任何表面不规则性。因此，通过流体施加压力可以创建均匀的力，所述均匀的力跨材料510和桥514的界面522而被施加到桥514。
如本文所公开的，材料510和桥514可以是非多孔材料，并且当增加压力时，材料510和桥514可能不允许流体渗透界面522。因此，流体引起桥514的平移和/或旋转的可能性被最小化。换句话说，在将桥514附着到材料510和工艺流程500的后续阶段期间，向桥514施加压力可以将桥514保持在固定位置。
例如，一旦桥514被附着到材料510，就可以在桥514和柱508周围形成衬底524（526）。形成衬底524可以包括回填柱508附近的空间和包封桥514。仍然符合本文所公开的示例的是，形成衬底524可以不包括包封桥514，诸如在图3中示出的开放腔桥架构中那样。
在形成衬底524之后，可以形成可以包括通孔、柱、凸块、布线迹线等的重分布层528（530）。在形成重分布层528之后，管芯532可以被附着到在管芯532周围形成的模534和重分布层528。例如，管芯532可以被附着到重分布层528，并且桥514可以电耦合管芯532。
在附着管芯532之后，可以将第二载体536附着到管芯532（538）。一旦第二载体536被附着到管芯532，就可以去除载体506。在去除载体506之后，可以形成附加的重分布层540。
图6示出了根据本发明的一个实施例的系统级别示意图。例如，图6描绘了包括如本文所描述的微电子封装100的电子装置（例如，系统）的示例。图6被包括以示出本发明的较高级别装置应用的示例。在一个实施例中，系统600包括但不限于桌上型计算机、膝上型计算机、上网本、平板计算机、笔记本计算机、个人数字助理（PDA）、服务器、工作站、蜂窝电话、移动计算装置、智能电话、因特网设备、或任何其它类型的计算装置。在一些实施例中，系统600是片上系统（SOC）系统。
在一个实施例中，处理器610具有一个或多个处理核612和612N，其中612N表示处理器610内部的第N个处理器核，其中N是正整数。在一个实施例中，系统600包括多个处理器（包括610和605），其中处理器605具有与处理器610的逻辑类似或等同的逻辑。在一些实施例中，处理核612包括但不限于用于取指令的预取逻辑、用于解码指令的解码逻辑、用于执行指令的执行逻辑等等。在一些实施例中，处理器610具有用于高速缓存系统600的指令和/或数据的高速缓存存储器616。高速缓存存储器616可以被组织成包括一个或多个级别的高速缓存存储器的分层结构。
在一些实施例中，处理器610包括存储器控制器614，其可操作以执行使能处理器610访问包括易失性存储器632和/或非易失性存储器634的存储器630并与其进行通信的功能。在一些实施例中，处理器610与存储器630和芯片集620耦合。处理器610还可以被耦合到无线天线678以与被配置成传送和/或接收无线信号的任何装置进行通信。在一个实施例中，无线天线接口678根据但不限于IEEE 802.11标准及其相关系列、家庭插座AV（HPAV）、超宽带（UWB）、蓝牙、WiMax、或任何形式的无线通信协议来操作。
在一些实施例中，易失性存储器632包括但不限于同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）、和/或任何其它类型的随机存取存储器装置。非易失性存储器634包括但不限于闪速存储器、相变存储器（PCM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）、或任何其它类型的非易失性存储器装置。
存储器630存储要由处理器610执行的指令和信息。在一个实施例中，存储器630还可以在处理器610正执行指令时存储临时变量或其它中间信息。在所示实施例中，芯片集620经由点对点（PtP或P-P）接口617和622与处理器610连接。芯片集620使能处理器610连接到系统600中的其它元件。在本发明的一些实施例中，接口617和622根据诸如Intel®QuickPath互连（QPI）等等的PtP通信协议来操作。在其它实施例中，可以使用不同的互连。
在一些实施例中，芯片集620可操作以与处理器610、605N、显示装置640、和其它装置672、676、674、660、662、664、666、677等进行通信。芯片集620还可以被耦合到无线天线678，以与被配置成传送和/或接收无线信号的任何装置进行通信。
芯片集620经由接口626连接到显示装置640。显示器640可以是例如液晶显示器（LCD）、等离子显示器、阴极射线管（CRT）显示器、或任何其它形式的视觉显示装置。在本发明的一些实施例中，处理器610和芯片集620被合并成单个SOC。此外，芯片集620连接到将各种元件674、660、662、664和666互连的一个或多个总线650和655。总线650和655可以经由总线桥672而被互连在一起。在一个实施例中，芯片集620经由接口624和/或678、智能TV 676、消费者电子装置677等与非易失性存储器660、（一个或多个）海量存储装置662、键盘/鼠标664、和网络接口666耦合。
在一个实施例中，海量存储装置662包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪速存储器驱动器、或任何其它形式的计算机数据存储介质。在一个实施例中，网络接口666通过任何类型的公知网络接口标准来实现，所述标准包括但不限于以太网接口、通用串行总线（USB）接口、外围组件互连（PCI）快速接口、无线接口、和/或任何其它适合类型的接口。在一个实施例中，无线接口根据但不限于IEEE 802.11标准及其相关系列、家庭插座AV（HPAV）、超宽带（UWB）、蓝牙、WiMax、或任何形式的无线通信协议来操作。
虽然图6中示出的模块被描绘为系统600内的单独块，但由这些块中的一些块所执行的功能可以被集成在单个半导体电路内或者可以使用两个或更多个单独集成电路来实现。例如，尽管高速缓存存储器616被描绘为处理器610内的单独块，但是高速缓存存储器616（或616的所选方面）可以被结合到处理器核612中。
本申请提供了如下的技术方案：
技术方案1. 一种微电子封装，包括：
衬底，所述衬底包括通孔的第一子集和通孔的第二子集；
桥，所述桥位于通孔的所述第一子集和通孔的所述第二子集中间；以及
所述衬底上的材料，所述材料包括位于通孔的所述第一子集附近的第一部分和位于通孔的所述第二子集附近的第二部分，所述材料包括钛、积聚材料、焊料材料、或其组合，
其中所述第一部分和所述第二部分限定在所述衬底内形成的腔的部分边界，其中所述桥位于所述腔内并位于所述材料上。
技术方案2. 根据技术方案1所述的微电子封装，其中，所述材料包括金属物质。
技术方案3. 根据技术方案1所述的微电子封装，其中，所述材料包括电介质物质。
技术方案4. 根据技术方案1所述的微电子封装，进一步包括被连接到所述衬底并与所述桥电通信的第一管芯和第二管芯。
技术方案5. 根据技术方案4所述的微电子封装，进一步包括：
附着到所述衬底的第二材料；
第三管芯；以及
第二桥，所述第二桥被连接到所述第二材料并且与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
技术方案6. 根据技术方案5所述的微电子封装，其中，所述第二材料包括钛板、Ajinomoto积聚膜、阻焊板、或其组合。
技术方案7. 根据技术方案4所述的微电子封装，进一步包括被连接到所述材料的第二桥和第三管芯，所述第二桥与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
技术方案8. 一种微电子封装，包括：
衬底，所述衬底包括柱的第一子集和柱的第二子集；
第一管芯，所述第一管芯被附着到所述衬底和柱的所述第一子集；
第二管芯，所述第二管芯被附着到所述衬底和柱的所述第二子集；
附着到所述衬底的材料，所述材料包括位于柱的所述第一子集附近的第一部分和位于柱的所述第二子集附近的第二部分，所述材料包括钛、积聚材料、焊料材料、或其组合；以及
桥，所述桥被附着到所述材料并且电耦合所述第一管芯和所述第二管芯。
技术方案9. 根据技术方案8所述的微电子封装，其中，所述材料包括金属物质。
技术方案10. 根据技术方案8所述的微电子封装，其中，所述材料包括电介质物质。
技术方案11. 根据技术方案8所述的微电子封装，进一步包括：
附着到所述衬底的第二材料；
第三管芯；以及
第二桥，所述第二桥被连接到所述第二材料并且与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
技术方案12. 根据技术方案11所述的微电子封装，其中，所述第二材料包括钛板、Ajinomoto积聚膜、阻焊板、或其组合。
技术方案13. 根据技术方案8所述的微电子封装，进一步包括被连接到所述材料的第二桥和第三管芯，所述第二桥与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
技术方案14. 一种构造微电子封装的方法，所述方法包括：
将材料附着到载体；
在所述载体上形成衬底的第一部分，所述衬底覆盖所述材料；
在所述衬底中形成腔，所述腔暴露所述材料的表面的一部分；
将桥附着到在所述腔的所述形成期间暴露的所述材料的所述表面；
向所述桥施加压力以将所述桥保持在固定位置；以及
在维持施加到所述桥的所述压力的同时形成所述衬底的第二部分。
技术方案15. 根据技术方案14所述的方法，其中，将所述材料附着到所述载体包括将钛板附着到所述载体。
技术方案16. 根据技术方案14所述的方法，其中，将所述材料附着到所述载体包括将电介质物质附着到所述载体。
技术方案17. 根据技术方案14所述的方法，其中，将所述材料附着到所述载体包括将Ajinomoto积聚膜、阻焊板、或其组合附着到所述载体。
技术方案18. 根据技术方案14所述的方法，其中，向所述桥施加压力包括在形成所述衬底的所述第二部分期间增加容纳所述微电子封装的腔室内的空气压力。
技术方案19. 根据技术方案14所述的方法，其中，向所述桥施加压力包括在形成所述衬底的所述第二部分期间向桥的暴露表面施加增加的空气压力。
技术方案20. 根据技术方案14所述的方法，进一步包括将第一管芯和第二管芯附着到所述衬底和桥。
附加注释
以下非限制性示例详述了尤其用于解决挑战并提供本文所讨论的益处的本主题的某些方面。
示例1是一种微电子封装，包括：衬底，所述衬底包括通孔的第一子集和通孔的第二子集；桥，所述桥位于通孔的所述第一子集和通孔的所述第二子集中间；以及所述衬底上的材料，所述材料包括位于通孔的所述第一子集附近的第一部分和位于通孔的所述第二子集附近的第二部分，所述材料包括钛、积聚材料、焊料材料、或其组合，其中所述第一部分和所述第二部分限定在所述衬底内形成的腔的部分边界，其中所述桥位于所述腔内并位于所述材料上。
在示例2中，根据示例1所述的主题可选地包括，其中，所述材料包括金属物质。
在示例3中，根据示例1-2中任何一项或多项所述的主题可选地包括，其中，所述材料包括电介质物质。
在示例4中，根据示例1-3中任何一项或多项所述的主题可选地包括，被连接到所述衬底并与所述桥电通信的第一管芯和第二管芯。
在示例5中，根据示例4所述的主题可选地包括，附着到所述衬底的第二材料；第三管芯；以及第二桥，所述第二桥被连接到所述第二材料并且与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
在示例6中，根据示例5所述的主题可选地包括，其中，所述第二材料包括钛板、Ajinomoto积聚膜、阻焊板、或其组合。
在示例7中，根据示例4-6中任何一项或多项所述的主题可选地包括，被连接到所述材料的第二桥和第三管芯，所述第二桥与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
示例8是一种微电子封装，包括：衬底，所述衬底包括柱的第一子集和柱的第二子集；第一管芯，所述第一管芯被附着到所述衬底和柱的所述第一子集；第二管芯，所述第二管芯被附着到所述衬底和柱的所述第二子集；附着到所述衬底的材料，所述材料包括位于柱的所述第一子集附近的第一部分和位于柱的所述第二子集附近的第二部分，所述材料包括钛、积聚材料、焊料材料、或其组合；以及桥，所述桥被附着到所述材料并且电耦合所述第一管芯和所述第二管芯。
在示例9中，根据示例8所述的主题可选地包括，其中，所述材料包括金属物质。
在示例10中，根据示例8-9中任何一项或多项所述的主题可选地包括，其中，所述材料包括电介质物质。
在示例11中，根据示例8-10中任何一项或多项所述的主题可选地包括，附着到所述衬底的第二材料；第三管芯；以及第二桥，所述第二桥被连接到所述第二材料并且与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
在示例12中，根据示例11所述的主题可选地包括，其中，所述第二材料包括钛板、Ajinomoto积聚膜、阻焊板、或其组合。
在示例13中，根据示例8-12中任何一项或多项所述的主题可选地包括，被连接到所述材料的第二桥和第三管芯，所述第二桥与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
示例14是一种构造微电子封装的方法，所述方法包括：将材料附着到载体；在所述载体上形成衬底的第一部分，所述衬底覆盖所述材料；在所述衬底中形成腔，所述腔暴露所述材料的表面的一部分；将桥附着到在所述腔的所述形成期间暴露的所述材料的所述表面；向所述桥施加压力以将所述桥保持在固定位置；以及在维持施加到所述桥的所述压力的同时形成所述衬底的第二部分。
在示例15中，根据示例14所述的主题可选地包括，其中，将所述材料附着到所述载体包括将钛板附着到所述载体。
在示例16中，根据示例14-15中任何一项或多项所述的主题可选地包括，其中，将所述材料附着到所述载体包括将电介质物质附着到所述载体。
在示例17中，根据示例14-16中任何一项或多项所述的主题可选地包括，其中，将所述材料附着到所述载体包括将Ajinomoto积聚膜、阻焊板、或其组合附着到所述载体。
在示例18中，根据示例14-17中任何一项或多项所述的主题可选地包括，其中，向所述桥施加压力包括在形成所述衬底的所述第二部分期间增加容纳所述微电子封装的腔室内的空气压力。
在示例19中，根据示例14-18中任何一项或多项所述的主题可选地包括，其中，向所述桥施加压力包括在形成所述衬底的所述第二部分期间向桥的暴露表面施加增加的空气压力。
在示例20中，根据示例14-19中任何一项或多项所述的主题可选地包括，将第一管芯和第二管芯附着到所述衬底和桥。
在示例21中，根据示例1-20中任何一项或任何组合所述的微电子封装、系统、设备、或方法可以可选地被配置成使得所阐述的所有元件或选项可用于使用或从中选择。
以上具体实施方式包括对形成具体实施方式的一部分的附图的参考。附图通过说明的方式示出了特定实施例，在所述特定实施例中可以实践本发明。这些实施例在本文中也被称为“示例”。此类示例可以包括除所示或所描述的那些元件之外的元件。然而，本发明人还设想了示例，在所述示例中仅提供了所示或所描述的那些元件。此外，本发明人还设想了使用关于特定示例（或其一个或多个方面）或关于本文所示或所描述的其它示例（或其一个或多个方面）所示或所描述的那些元件（或其一个或多个方面）的任何组合或排列的示例。
在本文档与通过引用那样结合的任何文档之间的不一致用法的情况下，本文档中的用法为准。
在本文档中，如在专利文档中常见的，术语“一（a或an）”被用于包括一个或多于一个，而与“至少一个”或“一个或多个”的任何其它实例或用法无关。在本文档中，术语“或”用于指非排它性或使得“A或B”包括“A但不是B”、“B但不是A”以及“A和B”，除非另有指示。在本文档中，术语“包含”和“在其中”用作相应术语“包括”和“其中”的简单英语等效物。而且，在以下权利要求中，术语“包含”和“包括”是开放式的，即，包括除了在权利要求中的此类术语之后列出的那些元件之外的元件的系统、装置、制品、成分、配方、或过程仍被视为落入该权利要求的范围内。此外，在以下权利要求中，术语“第一”、“第二”、和“第三”等仅用作标记，并且不旨在对其对象强加数值要求。
以上描述旨在说明性而非限制性。例如，上述示例（或其一个或多个方面）可以彼此结合使用。在回顾以上描述时，诸如本领域普通技术人员可以使用其它实施例。提供摘要以符合37 C.F.R.§1.72(b)，以允许读者快速地确定本技术公开的性质。其提交时的理解是，它将不会被用来解释或限制权利要求的范围或含义。并且，在以上具体实施方式中，可以将各种特征组合在一起以精简本公开。这不应解释为意指未要求权利的公开的特征对于任何权利要求是必不可少的。而是，发明主题可在于比特定公开的实施例的所有特征更少的特征。因此，随附权利要求由此作为示例或实施例并入到具体实施方式中，其中每个权利要求独自代表单独的实施例，并且设想，此类实施例可以用各种组合或排列彼此结合。本发明的范围应当参照随附权利要求以及赋予其此类权利的等效物的全部范围确定。

Claims (20)

1.一种微电子封装，包括：
衬底，所述衬底包括通孔的第一子集和通孔的第二子集；
桥，所述桥位于通孔的所述第一子集和通孔的所述第二子集中间；以及
所述衬底上的材料，所述材料包括位于通孔的所述第一子集附近的第一部分和位于通孔的所述第二子集附近的第二部分，所述材料包括钛、积聚材料、焊料材料、或其组合，
其中所述第一部分和所述第二部分限定在所述衬底内形成的腔的部分边界，其中所述桥位于所述腔内并位于所述材料上。
2.根据权利要求1所述的微电子封装，其中，所述材料包括金属物质。
3.根据权利要求1所述的微电子封装，其中，所述材料包括电介质物质。
4.根据权利要求1-3中任一项所述的微电子封装，进一步包括被连接到所述衬底并与所述桥电通信的第一管芯和第二管芯。
5.根据权利要求4所述的微电子封装，进一步包括：
附着到所述衬底的第二材料；
第三管芯；以及
第二桥，所述第二桥被连接到所述第二材料并且与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
6.根据权利要求5所述的微电子封装，其中，所述第二材料包括钛板、Ajinomoto积聚膜、阻焊板、或其组合。
7.根据权利要求4所述的微电子封装，进一步包括被连接到所述材料的第二桥和第三管芯，所述第二桥与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
8.一种微电子封装，包括：
衬底，所述衬底包括柱的第一子集和柱的第二子集；
第一管芯，所述第一管芯被附着到所述衬底和柱的所述第一子集；
第二管芯，所述第二管芯被附着到所述衬底和柱的所述第二子集；
附着到所述衬底的材料，所述材料包括位于柱的所述第一子集附近的第一部分和位于柱的所述第二子集附近的第二部分，所述材料包括钛、积聚材料、焊料材料、或其组合；以及
桥，所述桥被附着到所述材料并且电耦合所述第一管芯和所述第二管芯。
9.根据权利要求8所述的微电子封装，其中，所述材料包括金属物质。
10.根据权利要求8所述的微电子封装，其中，所述材料包括电介质物质。
11.根据权利要求8-10中任一项所述的微电子封装，进一步包括：
附着到所述衬底的第二材料；
第三管芯；以及
第二桥，所述第二桥被连接到所述第二材料并且与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
12.根据权利要求11所述的微电子封装，其中，所述第二材料包括钛板、Ajinomoto积聚膜、阻焊板、或其组合。
13.根据权利要求8-10中任一项所述的微电子封装，进一步包括被连接到所述材料的第二桥和第三管芯，所述第二桥与所述第一管芯和所述第二管芯中的至少一个以及所述第三管芯电通信。
14.一种构造微电子封装的方法，所述方法包括：
将材料附着到载体；
在所述载体上形成衬底的第一部分，所述衬底覆盖所述材料；
在所述衬底中形成腔，所述腔暴露所述材料的表面的一部分；
将桥附着到在所述腔的所述形成期间暴露的所述材料的所述表面；
向所述桥施加压力以将所述桥保持在固定位置；以及
在维持施加到所述桥的所述压力的同时形成所述衬底的第二部分。
15.根据权利要求14所述的方法，其中，将所述材料附着到所述载体包括将钛板附着到所述载体。
16.根据权利要求14所述的方法，其中，将所述材料附着到所述载体包括将电介质物质附着到所述载体。
17.根据权利要求14所述的方法，其中，将所述材料附着到所述载体包括将Ajinomoto积聚膜、阻焊板、或其组合附着到所述载体。
18.根据权利要求14-17中任一项所述的方法，进一步包括将第一管芯和第二管芯附着到所述衬底和桥。
19.根据权利要求14-18中任一项所述的方法，其中，向所述桥施加压力包括在形成所述衬底的所述第二部分期间增加容纳所述微电子封装的腔室内的空气压力。
20.根据权利要求14-18中任一项所述的方法，其中，向所述桥施加压力包括在形成所述衬底的所述第二部分期间向桥的暴露表面施加增加的空气压力。
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