CN115799206A - 用于异构集成应用的本地桥末架构 - Google Patents

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CN115799206A
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die
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S·V·R·皮埃坦巴拉姆
A·阿列克索夫
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Abstract

本文中公开了用于异构集成应用的本地桥末（bridge‑last）架构及制造本地桥末架构的方法。本地桥末架构可包括衬底、第一管芯、第二管芯和材料。衬底可定义空腔。第一和第二管芯可连接到衬底。材料可附连到衬底。材料可包括第一部分和第二部分。材料的第一部分可位于贴近第一凸块的位置，而材料的第二部分可位于贴近第二凸块的位置。

Description

用于异构集成应用的本地桥末架构
技术领域
本主题涉及微电子封装。更具体来说，本公开涉及用于微电子封装应用中的异构管芯集成的桥架构。
背景技术
已经付出了相当大的工程方面的努力来定义可支持管芯附连和通路连接处理的细和粗凸块轮廓。管芯可具有集中的凸块高度控制和焊料体积，这可实现双间距和轮廓配置。混合凸块间距可引入显著的技术挑战，使用本文中公开的系统和方法可以克服所述挑战。
附图说明
附图不一定按比例绘制，在附图中，类似的数字可在不同的视图中描述相似的组件。具有不同字母后缀的类似数字可表示相似组件的不同实例。附图一般举例而非限制性地说明在本文档中所讨论的各种实施例。
图1示出了根据本公开的至少一个示例的微电子封装。
图2A和2B各自示出了根据本公开的至少一个示例的微电子封装的截面的横截面。
图3A、3B、3C和3D各自示出了根据本公开的至少一个示例的微电子封装的截面的横截面。
图4A和4B示出了根据本公开的至少一个示例的用于形成微电子封装的过程流程。
图5A、5B和5C示出了根据本公开的至少一个示例的用于形成微电子封装的过程流程。
图6示出了根据本公开的至少一个示例的系统级图。
具体实施方式
随着对高性能计算（HPC）的需求不断上升，异构集成已经成为重要的性能使能器。实现异构集成缩放的重点可以是用增加的带宽和提高的功率效率来推动互连密度。使用本文中公开的系统和方法，可以部署许多不同的先进的封装架构，以对于更高的数据带宽要求增加每个区域密度的平面和3D输入/输出（I/O）导线，并对于每个异构集成实现更有效的管芯分拆，以缩短上市时间。
如本文中所公开，嵌入式多管芯互连桥（EMIB）技术可以是异构芯片的封装内高密度互连的先进的成本有效的方法，以在封装中的多个管芯之间提供高密度I/O和受控的电气互连路径。本文中公开的系统和方法可使用本地硅桥来托管用于管芯对管芯互连通信的超细线和空间结构，并为异构芯片集成应用开辟途径。
另外，这里公开的EMIB技术可用于连接垂直堆叠的3D硅（Si）元件，有时称为co-EMIB。本文中公开的Co-EMIB封装技术可允许互连两个或更多个元件（诸如管芯、小芯片（tile）等），以用于甚至更多的计算性能和能力。使用本文中公开的系统和方法，产品设计师可以用高带宽并且以低功率连接模拟、存储器和其它小芯片。结合EMIB和中介技术可有助于克服大管芯、高性能应用中的制造限制。
除了EMIB、中介和Co-EMIB之外，可对于管芯对管芯通信使用本地硅互连来制造和实现全向互连（ODI）封装技术，以便为异构集成应用实现缩放使能器。
如本文中所公开，硅桥、中介、EMIB等（在本文中一般称为桥）可用于允许在一个或多个管芯之间的电气通信。桥可位于由衬底定义的空腔内。在制造过程期间，可通过激光打孔、蚀刻等来形成空腔。为了限制空腔的深度，可将材料附连到或嵌入在衬底内。在空腔形成期间，材料可以是停止材料，其可限制蚀刻过程的效力，或以其它方式对激光打孔进行吸收、反射等，以定义空腔的深度。一旦形成了空腔，便可将桥放置到空腔中并连接到管芯。
本文中公开的系统和方法通过实现硅桥末架构以解决混合凸块间距组装过程挑战而克服了与混合凸块间距相关联的技术挑战。本文中公开的系统和方法适用于至少有机衬底/中介、玻璃芯衬底/中介以及ODI类模塑贴片/中介等。本文中公开的系统和方法还允许更多的互连选项，这可允许混合式混合粘结，从而实现甚至更积极的间距缩放。
以上讨论旨在提供对本专利申请的主题的概述。它不是要提供独占性或排他性的解释。包含以下描述以提供进一步的信息。
现在转到附图，图1示出了根据本公开的至少一个示例的微电子封装100。微电子封装100可包括连接到衬底104的管芯102（单独标记为管芯102A、102B、…102J）。管芯102可以是任何类型的管芯，诸如但不限于逻辑管芯、高带宽存储器管芯、图形处理单元管芯、传送器/接收器/收发器管芯等。衬底104可定义用于容纳一个或多个桥106（单独标记为桥106A、106B、…106E）的一个或多个空腔。如本文中所公开，桥106可以是硅桥、中介、EMIB等。虽然图1示出了二维集成，但是三维集成也符合本公开的示例。
图2A和2B各自示出了根据本公开的至少一个示例的微电子封装200的截面的横截面。例如，图2A和2B可表示微电子封装100沿任何桥106的横截面。微电子封装200可包括第一管芯202A和第二管芯202B（统称为管芯202）。管芯202可嵌入在模具204内，模具204具有第一组通路206A和第二组通路206B（统称为通路206）。通路206可将管芯202连接到桥208。桥208可至少部分地嵌入在衬底210内，但是为了清晰起见，其被示为与通路206和管芯202分开。
如本文中所公开，材料212可连接到衬底210和桥208。材料212可允许如本文中所公开通过激光打孔或蚀刻过程来在衬底210中形成的、在其中搁置桥208的空腔214。例如，材料212可位于贴近第一管芯202A的第一凸块216A和第二管芯202B的第二凸块216B的位置，并且具有表面218，表面218的表面积大于桥208的表面220的表面积。因此，当在衬底210中形成空腔214时，停止表面212可充当止点以如本文中所公开限制空腔214的深度，而表面222可以定义空腔214的边界。因此，材料212的表面218的一部分可具有定义空腔214的边界的凸起（由线224所示）。如本文中所公开，并且如图2B所示，一旦形成了空腔214，便可蚀刻和/或以其它方式去除材料212的部分，以允许将桥208至少部分地安装在空腔214内，如箭头226所指示。
图3A和3B各自示出了根据本公开的至少一个示例的微电子封装300的截面的横截面。例如，图3A和3B可表示微电子封装100沿任何桥106的横截面。微电子封装300可包括第一管芯302A和第二管芯302B（统称为管芯302）。管芯302可嵌入在模具304内，模具304具有第一组通路306A和第二组通路306B（统称为通路306）。通路306可将管芯302连接到桥308。桥308可至少部分地嵌入在衬底310内，但是为了清晰起见，其被示为与通路306和管芯302分开。
如本文中所公开，材料312可连接到衬底310。材料312可允许如本文中所公开通过激光打孔或蚀刻过程来在衬底310中形成的、在其中搁置桥308的空腔314。例如，材料312可位于贴近第一管芯302A的第一凸块316A和第二管芯302B的第二凸块316B的位置，并且具有表面318，表面318的表面积大于桥308的表面320的表面积。因此，当在衬底310中形成空腔314时，停止表面312可充当止点以如本文中所公开限制空腔314的深度，而表面322可以定义空腔314的边界。因此，材料312的表面318的一部分可具有定义空腔314的边界的凸起（由线324所示）。如本文中所公开，并且在图3B中所示，一旦形成了空腔314，便可蚀刻或以其它方式去除材料312，以允许将桥308至少部分地安装在空腔314内，如箭头326所指示。
如在图3C中所示，当去除了材料312时，可在衬底310中形成凹槽328。如在图3D中所示，当安装桥308时，可利用用于形成衬底310和模具304的相同材料来填充凹槽328。虽然图3D示出了用与衬底310和模具304相同的材料填充的凹槽，但是可使用任何数量的材料来填充凹槽328。例如，桥328可包括与衬底310不同材料的模塑件330，并且可使用具有与衬底310、模具304、模具330或其某种组合相似的热膨胀系数的材料来填充凹槽328。
虽然图2A-3D各自示出了单个桥、单个材料和两个管芯，但是本文中所设想的实施例可包括任何数量的材料、桥和管芯。例如，第三管芯可连接到衬底。第三管芯可包括第三凸块。第二材料可附连到衬底，并且第二材料的第一部分可位于贴近第三凸块的位置。第二材料的第二部分可位于贴近第一凸块或第二凸块的位置。可使用第二材料来如本文中所公开在衬底中对空腔进行蚀刻和/或钻孔，以使得可以安装第二桥以将第三管芯连接到管芯中的一个或两个管芯。
除了多种材料（即，材料板）之外，材料可以作为单个材料板。因此，第三管芯可连接到衬底。第三管芯的第三凸块可位于贴近材料的不同区段的位置，以允许在衬底中形成第二空腔。第二空腔可用于将第三管芯连接到管芯中的一个或两个管芯。
如本文中所公开，材料的非限制性示例可包括蚀刻材料和/或激光材料。材料的具体示例可包括但不限于：铜板、钛板、铜钛合金、二氧化硅、氮化硅等。
图4A和4B示出了根据本公开的至少一个示例的用于形成微电子封装（诸如微电子封装100）的过程流程400。过程流程400可从阶段402开始，在阶段402中，可对载体406应用释放层404。载体406可以是玻璃载体。载体406也可以是硅。
在应用释放层404之后，可在载体406上安置一个或多个中介408（410）。中介408可以是玻璃芯中介。玻璃芯中介可用于为如本文中所公开使用过程流程400而形成的微电子封装提供额外的强度和稳定性。在晶圆级过程中，可使用硅晶圆作为如本文中所公开的载体。在这种情况下，取代用于ODI/桥管芯的玻璃中介管芯粒或具有开口的玻璃晶圆级中介，可将减薄的硅晶圆放置在硅载体的顶部上以作为中介。
在安置了中介408之后，可在载体406上形成（414）衬底412。例如，可使用Ajinomoto堆积膜（ABF）或阻焊剂（SR）层压来形成衬底412。可根据需要应用模塑和化学机械抛光（CMP）或其它平面化操作。
在阶段416，可将SIB微凸附连到中介408。例如，可在衬底412上沉积或以其它方式安置铜和焊料镀层418。根据需要，可在衬底412中形成通路，以允许铜和焊料镀层418与中介408形成电气连接。一旦已经沉积了铜和焊料镀层418，便可将材料420附连或以其它方式沉积到衬底412（424）。如本文中所公开，将材料420附连到衬底412可包括将蚀刻材料镀到衬底412上。仍然符合本文中公开的实施例，将材料420附连到衬底412可包括将激光材料镀到衬底412上。镀覆蚀刻材料和/或激光材料可使用或不使用焊料执行。
可附连一个或多个管芯422，并且可在管芯422周围形成模具424（424）。在使用底部填充过程形成模具424之后，可根据需要对模具424进行研磨，以使其与管芯422的顶面齐平。例如，可使用底部填充过程来环绕管芯422的一部分。模具424可接触衬底412和管芯422。一旦模具424固化，便可使用研磨过程，以根据需要去除模具424的其它部分并进行光亮处理（flash）。
在附连管芯422之后，可将第二载体426附连到管芯422（428）。在附连第二载体426之后，可在衬底412中形成空腔430。例如，可使用激光打孔过程来形成空腔430。在激光打孔过程过程期间，材料420可通过反射、吸收用于形成空腔430的激光或两者结合来限制空腔430的深度。形成空腔430还可包括在材料420内蚀刻或以其它方式形成孔洞，以允许在凸块432和桥434之间的电气连接。空腔430也可经由诸如反应离子蚀刻（RIE）之类的等离子体干式蚀刻过程形成。
一旦形成了空腔430，便可将桥434安装在空腔430中（436）。桥434的安装可包括经由凸块432将桥434电气连接到管芯422，如本文中至少关于图2A-3D所公开。在安装桥434之后，可应用焊料凸块438，并且可去除第二载体426。
图5A、5B和5C示出了根据本公开的至少一个示例的用于形成微电子封装（诸如微电子封装100）的过程流程500。过程流程500可从阶段502开始，在阶段502中，可对载体506应用释放层504。如本文中所公开，载体506可以是玻璃载体或硅载体。
如在阶段508中所示，可形成支柱510。支柱510可以是互连支柱。支柱510可经由加成和/或半加成过程形成。一旦形成了支柱510，便可在支柱510周围形成衬底512（514）。如本文中所公开，可使用ABF或SR层压来形成衬底512。
在形成衬底512之后，可在衬底512的表面518上形成材料516（520）。如本文中所公开，将材料516附连到衬底512可包括将诸如钛之类的蚀刻材料镀到衬底512上。仍然符合本文中所公开的实施例，将材料516附连到衬底512可包括将诸如铜之类的激光材料镀到衬底512上。镀覆蚀刻材料和/或激光材料可使用或不使用焊料执行。除了形成材料516之外，还可在阶段520形成各种凸块522。如本文中所公开，凸块522可以是铜和/或焊料镀层材料，它们可用于附连管芯。
可附连一个或多个管芯524，并且可在管芯524周围形成模具526（528）。在使用底部填充过程形成模具526之后，可根据需要对模具526进行研磨，以使其与管芯524的顶面齐平。例如，可使用底部填充过程来环绕管芯524的一部分，并且模具526可接触衬底512和管芯524，如本文中所公开。一旦模具526固化，便可根据需要使用研磨过程来去除模具526的其它部分并进行光亮处理。
在附连管芯524之后，可将第二载体530附连到管芯524（532A和532B）。在附连第二载体530之后，可去除载体506，并且可在衬底512中形成空腔534。例如，可使用激光打孔过程来形成空腔534。在激光打孔过程期间，材料504可通过反射、吸收用于形成空腔534的激光或两者结合来限制空腔534的深度，如本文中所公开。形成空腔534还可包括在材料506内蚀刻或以其它方式形成孔洞，以允许在支柱510和桥536之间的电气连接，如本文中所公开。
阶段532A示出了对材料504进行打孔和/或蚀刻以形成通路，通路允许将管芯524连接到桥536，诸如上文关于图2A和2B所示。因此，在阶段532A中，在过程流程500完成之后，材料504的一个或多个部分可保留在原位。阶段532B示出了通过蚀刻、打孔等完全去除了过程材料504，如上文关于图3A-3D所示。
一旦形成了空腔534，便可将桥536安装在空腔534中（538）。桥536的安装可包括经由凸块将桥536电气连接到管芯524，如本文中所公开。在安装桥536之后，可应用焊料凸块540，并且可去除第二载体530。
虽然已经按特定顺序描述了过程流程400和500，但是其它过程流程和子过程流程也被考虑了，并且符合本文中所公开的实施例。例如，取代使用第二载体以确保桥/ODI管芯附连到背面的平面度，过程流程可在去除第一载体之前使用冷喷涂过程，以同时实现硬而平的面板或晶圆，这取决于所使用的过程流程是面板级还是晶圆级过程流程。另外，可应用集成式散热器以提高热性能，并且可使用该集成式散热器作为载体，从而最小化或消除对载体的需要。另一个过程变化可包括，取代将细间距ODI/桥管芯混合粘结到顶部管芯复合体，可使用焊料附连。例如，当互连凸块间距大于15 µm时，可使用焊料附连来将ODI/桥管芯连接到顶部管芯。仍然符合本文中所公开的实施例，可在所使用的第一载体和镀覆支柱上形成ODI/桥管芯的开口。
图6示出了根据本发明的一个实施例的系统级图。例如，图6描绘了包括如本文中所描述的微电子封装100的电子装置（例如，系统）的示例。包含图6以示出本发明的更高级装置应用的示例。在一个实施例中，系统600包括但不限于桌上型计算机、膝上型计算机、上网本、平板电脑、笔记本计算机、个人数字助理（PDA）、服务器、工作站、蜂窝电话、移动计算装置、智能电话、互联网电器或任何其它类型的计算装置。在一些实施例中，系统600是片上系统（SOC）系统。
在一个实施例中，处理器610具有一个或多个处理核612和612N，其中612N表示处理器610内的第N个处理器核，其中N是正整数。在一个实施例中，系统600包括多个处理器，包括610和605，其中处理器605具有与处理器610的逻辑相似或相同的逻辑。在一些实施例中，处理核612包括但不限于用于提取指令的预提取逻辑、用于解码指令的解码逻辑、用于执行指令的执行逻辑等。在一些实施例中，处理器610具有用于缓存系统600的指令和/或数据的高速缓冲存储器616。高速缓冲存储器616可组织成包括一个或多个高速缓冲存储器级的层次结构。
在一些实施例中，处理器610包括存储器控制器614，存储器控制器614可操作以执行使得处理器610能够访问存储器630并与存储器630通信的功能，存储器630包括易失性存储器632和/或非易失性存储器634。在一些实施例中，处理器610与存储器630和芯片组620耦合。处理器610还可耦合到无线天线678，以与配置成传送和/或接收无线信号的任何装置通信。在一个实施例中，无线天线接口678按照但不限于IEEE 802.11标准及其相关系列、家庭插电AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议进行操作。
在一些实施例中，易失性存储器632包括但不限于同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）和/或任何其它类型的随机存取存储器装置。非易失性存储器634包括但不限于闪存、相变存储器（PCM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）或任何其它类型的非易失性存储器装置。
存储器630存储信息和即将由处理器610执行的指令。在一个实施例中，当处理器610正在执行指令时，存储器630还可存储临时变量或其它中间信息。在所示实施例中，芯片组620经由点对点（PtP或P-P）接口617和622与处理器610连接。芯片组620使得处理器610能够连接到系统600中的其它元件。在本发明的一些实施例中，接口617和622按照诸如Intel® QuickPath Interconnect（QPI）等的PtP通信协议进行操作。在其它实施例中，可使用不同的互连。
在一些实施例中，芯片组620可操作以与处理器610、605N、显示装置640和其它装置672、676、674、660、662、664、666、677等进行通信。芯片组620也可耦合到无线天线678，以与配置成传送和/或接收无线信号的任何装置进行通信。
芯片组620经由接口626连接到显示装置640。显示器640可以是例如液晶显示器（LCD）、等离子显示器、阴极射线管（CRT）显示器或任何其它形式的可视显示装置。在本发明的一些实施例中，处理器610和芯片组620合并到单个SOC中。另外，芯片组620连接到一个或多个总线650和655，所述总线互连各种元件674、660、662、664和666。总线650和655可经由总线桥672互连在一起。在一个实施例中，芯片组620经由接口624和/或604、智能TV 676、消费型电子产品677等与非易失性存储器660、（一个或多个）大容量存储装置662、键盘/鼠标664和网络接口666耦合。
在一个实施例中，大容量存储装置662包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪存驱动器或任何其它形式的计算机数据存储介质。在一个实施例中，网络接口666由任何类型的众所周知的网络接口标准实现，包括但不限于以太网接口、通用串行总线（USB）接口、外围组件互连（PCI）Express接口、无线接口和/或任何其它合适类型的接口。在一个实施例中，无线接口按照但不限于IEEE 802.11标准及其相关系列、家庭插电AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议进行操作。
虽然将图6中所示的模块描绘为是系统600内的独立块，但是由这些块中的一些块执行的功能可集成在单个半导体电路中，或者可使用两个或更多个单独的集成电路实现。例如，虽然将高速缓冲存储器616描绘为是处理器610内的单独块，但是高速缓冲存储器616（或616的选定方面）可以并入到处理器核612中。
附加注释
以下非限制性示例详述了本主题的某些方面，以解决挑战，并尤其提供本文中所讨论的好处。
示例1是一种微电子封装，包括：定义空腔的衬底；连接到衬底和第一凸块的第一管芯；连接到衬底和第二凸块的第二管芯；附连到衬底并位于第一管芯和第二管芯的相邻边缘下方的材料，该材料包括蚀刻停止材料、铜、钛、或铜钛合金，该材料进一步包括位于贴近第一凸块的位置的该材料的第一部分和位于贴近第二凸块的位置的该材料的第二部分。
在示例2中，示例1的主题可选地包括，其中，蚀刻停止材料包括氧或氮。
在示例3中，示例1-2中的任何一个或多个示例的主题可选地包括，其中，该材料包括激光停止材料。
在示例4中，示例1-3中的任何一个或多个示例的主题可选地包括：位于空腔中的桥；以及穿过该材料以连接第一管芯的第一凸块和第二管芯的第二凸块的连接。
在示例5中，示例1-4中的任何一个或多个示例的主题可选地包括：连接到衬底的第三管芯，第三管芯包括第三凸块；以及附连到衬底的第二材料，第二材料的第一部分位于贴近第三凸块的位置，并且第二材料的第二部分位于贴近第一凸块或第二凸块的位置。
在示例6中，示例5的主题可选地包括，其中，第二材料包括铜板、钛板或铜钛合金。
在示例7中，示例1-6中的任何一个或多个示例的主题可选地包括连接到衬底的第三管芯，第三管芯包括第三凸块，该材料的第三部分位于贴近第一凸块和第二凸块中的至少一个凸块的位置。
示例8是一种微电子封装，包括：定义具有边界的空腔的衬底；连接到衬底的第一管芯，第一管芯包括第一凸块；连接到衬底的第二管芯，第二管芯包括第二凸块；位于空腔中并且连接到第一凸块和第二凸块的桥；附连到衬底的材料，其中，该材料的表面的一部分具有定义空腔的边界的凸起。
在示例9中，示例8的主题可选地包括，其中，该材料包括蚀刻停止材料。
在示例10中，示例8-9中的任何一个或多个示例的主题可选地包括，其中，该材料包括激光停止材料。
在示例11中，示例8-10中的任何一个或多个示例的主题可选地包括，其中，该材料包括氧、氮、铜板、钛板或铜钛合金。
在示例12中，示例8-11中的任何一个或多个示例的主题可选地包括，其中，衬底定义第二空腔，该微电子封装进一步包括：连接到衬底的第三管芯，第三管芯包括第三凸块；位于第二空腔中并且连接到第一凸块和第二凸块中的至少一个凸块以及第三凸块的第二桥；以及附连到衬底的第二材料，第二材料的表面的第二部分具有定义第二空腔的边界的凸起。
在示例13中，示例8-12中的任何一个或多个示例的主题可选地包括连接到衬底的第三管芯，第三管芯包括第三凸块，该材料的第三部分位于贴近第三凸块的至少一个凸块的位置。
示例14是一种构造微电子封装的方法，该方法包括：在载体上形成衬底；将材料附连到衬底；将第一管芯附连到衬底，第一管芯具有位于贴近该材料的位置的第一凸块；将第二管芯附连到衬底，第二管芯具有位于贴近该材料的位置的第二凸块；以及在衬底中形成大小设计成容纳桥的空腔，该空腔从衬底的第一表面延伸到该材料。
在示例15中，示例14的主题可选地包括，其中，将材料附连到衬底包括在没有焊料的情况下将蚀刻停止材料镀到衬底上。
在示例16中，示例14-15中的任何一个或多个示例的主题可选地包括，其中，将材料附连到衬底包括在没有焊料的情况下将激光停止材料镀到衬底上。
在示例17中，示例14-16中的任何一个或多个示例的主题可选地包括，其中，形成空腔包括对衬底进行激光打孔，该材料定义最大打孔深度。
在示例18中，示例14-17中的任何一个或多个示例的主题可选地包括，其中，形成空腔包括蚀刻衬底，该材料定义最大蚀刻深度。
在示例19中，示例14-18中的任何一个或多个示例的主题可选地包括在形成于衬底中的空腔中安装桥，该桥电气耦合第一凸块和第二凸块。
在示例20中，示例14-19中的任何一个或多个示例的主题可选地包括在第一管芯和第二管芯的一部分周围底部填充模具，该模具接触衬底、第一管芯和第二管芯。
在示例21中，示例1-20中的任何一个示例或任何组合的微电子封装、系统、设备或方法可以可选地进行配置，以使得所记载的所有元件或选项都可供使用或从中选择。
以上详细描述包括对附图的参考，附图形成本详细描述的一部分。附图以图示的方式示出了可以在其中实践本发明的具体实施例。这些实施例在本文中又称为“示例”。此类示例还可以包括除了示出或描述的那些元素之外的元素。然而，本发明人还设想只提供示出或描述的那些元素的示例。此外，本发明人还设想使用示出或描述的那些元素（或其一个或多个方面）的任何组合或排列的示例，或关于特定的示例（或其一个或多个方面）或关于本文示出或描述的其它示例（或其一个或多个方面）。
在本文档和通过引用这样并入的任何文档之间存在用法不一致的情况下，以本文档中的用法为准。
在本文档中，如专利文档中所常见的，使用术语“一（a或an）”，以包含一个或多于一个，这独立于“至少一个”或“一个或多个”的任何其它实例或用法。在本文档中，使用术语“或”来指非排他性地或，以使得除非另外指示，否则“A或B”包括“A但不是B”、“B但不是A”以及“A和B”。在本文档中，使用术语“包括（inluding）”和“在其中（in which）”作为相应术语“包含（comprising）”和“其中（wherein）”的简明英文对等词。并且，在随附权利要求中，术语“包括”和“包含”是开放式的，即，除了包含在权利要求中在此类术语之后所列的那些元素之外的元素的系统、装置、物品、组合物、配方或过程仍然视为落入该权利要求的范围。此外，在随附权利要求中，术语“第一”、“第二”和“第三”等仅用作标签，而不是打算对其对象强加数字要求。
以上描述旨在说明性而非限制性。例如，上述示例（或其一个或多个方面）可以彼此结合使用。在回顾以上描述时，诸如本领域普通技术人员可以使用其它实施例。提供摘要以符合37 C.F.R.§1.72(b)，以允许读者快速地确定本技术公开的性质。其提交时的理解是，它将不会被用来解释或限制权利要求的范围或含义。并且，在以上详细描述中，可以将各种特征组合在一起以精简本公开。这不应解释为意指未要求权利的公开的特征对于任何权利要求是必不可少的。而是，发明主题可在于比特定公开的实施例的所有特征更少的特征。因此，随附权利要求由此作为示例或实施例并入到详细描述中，其中每个权利要求独自代表单独的实施例，并且设想，此类实施例可以用各种组合或排列彼此结合。本发明的范围应当参照随附权利要求以及赋予其此类权利的等效物的全部范围确定。

Claims (20)

1.一种微电子封装，包括：
定义空腔的衬底；
连接到所述衬底和第一凸块的第一管芯；
连接到所述衬底和第二凸块的第二管芯；
附连到所述衬底并位于所述第一管芯和所述第二管芯的相邻边缘下方的材料，所述材料包括蚀刻停止材料、铜、钛或铜钛合金，所述材料进一步包括：
位于贴近所述第一凸块的位置的所述材料的第一部分，和
位于贴近所述第二凸块的位置的所述材料的第二部分。
2.如权利要求1所述的微电子封装，其中，所述蚀刻停止材料包括氧或氮。
3.如权利要求1所述的微电子封装，其中，所述材料包括激光停止材料。
4.如权利要求1所述的微电子封装，进一步包括：位于所述空腔中的桥；以及穿过所述材料以连接所述第一管芯的所述第一凸块和所述第二管芯的所述第二凸块的连接。
5.如权利要求1所述的微电子封装，进一步包括：
连接到所述衬底的第三管芯，所述第三管芯包括第三凸块；以及
附连到所述衬底的第二材料，所述第二材料的第一部分位于贴近所述第三凸块的位置，并且所述第二材料的第二部分位于贴近所述第一凸块或所述第二凸块的位置。
6.如权利要求5所述的微电子封装，其中，所述第二材料包括铜板、钛板或铜钛合金。
7.如权利要求1所述的微电子封装，进一步包括连接到所述衬底的第三管芯，所述第三管芯包括第三凸块，所述材料的第三部分位于贴近所述第一凸块和所述第二凸块中的至少一个凸块的位置。
8.一种微电子封装，包括：
定义具有边界的空腔的衬底；
连接到所述衬底的第一管芯，所述第一管芯包括第一凸块；
连接到所述衬底的第二管芯，所述第二管芯包括第二凸块；
位于所述空腔中并连接到所述第一凸块和所述第二凸块的桥；
附连到所述衬底的材料，
其中，所述材料的表面的一部分具有定义所述空腔的所述边界的凸起。
9.如权利要求8所述的微电子封装，其中，所述材料包括蚀刻停止材料。
10.如权利要求8所述的微电子封装，其中，所述材料包括激光停止材料。
11.如权利要求8所述的微电子封装，其中，所述材料包括氧、氮、铜板、钛板或铜钛合金。
12.如权利要求8所述的微电子封装，其中，所述衬底定义第二空腔，所述微电子封装进一步包括：
连接到所述衬底的第三管芯，所述第三管芯包括第三凸块；
位于所述第二空腔中并连接到所述第一凸块和所述第二凸块中的至少一个凸块以及所述第三凸块的第二桥；以及
附连到所述衬底的第二材料，所述第二材料的所述表面的第二部分具有定义所述第二空腔的边界的凸起。
13.如权利要求8所述的微电子封装，进一步包括连接到所述衬底的第三管芯，所述第三管芯包括第三凸块，所述材料的第三部分位于贴近所述第三凸块中的至少一个凸块的位置。
14.一种构造微电子封装的方法，所述方法包括：
在载体上形成衬底；
将材料附连到所述衬底；
将第一管芯附连到所述衬底，所述第一管芯具有第一凸块，所述第一凸块位于贴近所述材料的位置；
将第二管芯附连到所述衬底，所述第二管芯具有第二凸块，所述第二凸块位于贴近所述材料的位置；以及
在所述衬底中形成大小设计成容纳桥的空腔，所述空腔从所述衬底的第一表面延伸到所述材料。
15.如权利要求14所述的方法，其中，将所述材料附连到所述衬底包括在没有焊料的情况下将蚀刻停止材料镀到所述衬底上。
16.如权利要求14所述的方法，其中，将所述材料附连到所述衬底包括在没有焊料的情况下将激光停止材料镀到所述衬底上。
17.如权利要求14所述的方法，其中，形成所述空腔包括对所述衬底进行激光打孔，所述材料定义最大打孔深度。
18.如权利要求14所述的方法，其中，形成所述空腔包括蚀刻所述衬底，所述材料定义最大蚀刻深度。
19.如权利要求14所述的方法，进一步包括在形成于所述衬底中的所述空腔中安装桥，所述桥电耦合所述第一凸块和所述第二凸块。
20.如权利要求14所述的方法，进一步包括在所述第一管芯和所述第二管芯的一部分周围底部填充模具，所述模具接触所述衬底、所述第一管芯和所述第二管芯。
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