CN113097199A - 嵌入式管芯架构和制作方法 - Google Patents

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S·贾尼桑
R·L·桑克曼
S·C·J·查瓦利
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Abstract

本发明涉及嵌入式多管芯互连桥接架构及其制作方法。各种示例提供了半导体封装。该半导体封装包括衬底，所述衬底具有在x‑y方向上延伸的第一和第二相对的大体上平坦的主表面。该封装进一步包括桥接管芯，所述桥接管芯具有在x‑y方向上延伸的第三和第四相对的大体上平坦的主表面。桥接管芯的第三大体上平坦的主表面与衬底的第二大体上平坦的主表面直接接触。半导体封装进一步包括在z方向上延伸通过衬底的第一大体上平坦的主表面和桥接管芯的第四大体上平坦的主表面的穿硅通孔。半导体封装进一步包括耦合到穿硅通孔的电源、电耦合到桥接管芯的第一电子组件和电耦合到桥接管芯的第二电子组件。半导体封装进一步包括至少部分地包裹第一电子组件、第二电子组件和桥接管芯的包覆模制件。

Description

嵌入式管芯架构和制作方法
背景技术
微电子通常包括中央处理单元（CPU）。为了提高性能，CPU产品越来越多地以并排或其它多芯片模块（MCM）的形式将多管芯集成到CPU封装中。嵌入式多管芯互连桥接（EMIB）是在微电子封装内电连接多个管芯的方式。
附图说明
附图通过示例而非限制的方式一般地图示了本发明的各种示例：
图1是根据各种示例的半导体封装组件的截面图；
图2是根据各种示例的可以包括半导体封装组件的系统的系统级示图。
具体实施方式
现在将详细参考所公开主题的某些示例，所公开的主题的示例在随附附图中部分图示。虽然将结合所列举的权利要求来描述所公开的主题，但是将理解，所例示的主题不旨在将权利要求限制于所公开的主题。
贯穿本文件，以范围格式表达的值应该以灵活的方式解释，以不仅包括明确叙述为范围的限制的数值，而且还包括涵盖在该范围内的所有单独数值或子范围，如同每个数值和子范围被明确叙述那样。例如，“大约0.1%到大约5%”或“大约0.1%到5%”的范围应该被解释为不仅包括大约0.1%到大约5%，而且还包括所指示的范围内的单独的值（例如，1%、2%、3%和4%）和子范围（例如，0.1%到0.5%、1.1%到2.2%、3.3%到4.4%）。除非另外指示，否则陈述“大约X到Y”与“大约X到大约Y”具有相同的含义。同样，除非另外指示，否则“大约X、Y或大约Z”的陈述与“大约X、大约Y或大约Z”具有相同的含义。
在本文件中，术语“一”、“一个”或“该”用于包括一个或多于一个，除非上下文另有清楚规定。术语“或”用于指代非排他性的“或”，除非另外指示。陈述“A和B中的至少一个”或“A或B中的至少一个”与“A，B，或者A和B”具有相同的含义。此外，要理解，本文中所采用的措辞或术语，并且若非另外定义，仅是出于描述的目的，而不是为了限制。章节标题的任何使用是旨在帮助阅读文件，而并非要解释为限制；与章节标题相关的信息可能出现在该特定章节的内部或外部。
在本文中所描述的方法中，动作可以在不脱离本发明的原理的情况下以任何次序执行，除了当明确叙述了时间或操作顺序时。更进一步地，可以同时执行指定的动作，除非明确的权利要求语言叙述它们被单独执行。例如，做X的所要求保护的动作和做Y的所要求保护的动作可以在单个操作内同时进行，并且所得到的处理将落入所要求保护的处理的字面范围内。
如本文中所使用的术语“大约”可以允许值或范围的一定程度上的变化，例如，在所述值或所述范围限制的10%、5%或1%之内，并且包括确切的所述值或范围。如本文中所使用的术语“大体上”指代大部分或大多数，如至少大约50%、60%、70%、80%、90%、95%、96%、97%、98%、99%、99.5%、99.9%、99.99%，或至少大约99.999%或更多，或100%。如本文中所使用的术语“大体上不含”可以意味着不具有或具有轻微量的，使得存在的材料量不影响包括该材料的成分的材料属性，使得成分的大约0 wt%到大约5 wt%是该材料，或大约0 wt%到大约1wt%，或大约5 wt%或更少，或者小于、等于或大于大约4.5 wt%，4、3.5、3、2.5，2、1.5、1、0.9、0.8、0.7、0.6、0.5、0.4、0.3、0.2、0.1、0.01或大约0.001 wt%或更少，或大约0 wt%。
图1是使用嵌入式多管芯互连桥接（EMIBTM）架构的半导体器件的横截面图。在一个示例中，器件或封装10由连接到嵌入式图案化或桥接管芯28的衬底12形成，其用作功能表面管芯14和16的通信路径。在一些示例中，可以利用完全接触管芯14和16的底表面的中介层来替换桥接管芯28。尽管未示出，但是盖子可以包裹衬底12以及管芯14和16。诸如冷却片的冷却解决方案也可以附接到盖子的顶部。取决于特定示例，可以使用各种不同的冷却解决方案，如所示出的，诸如传导板、集成散热器、液体冷却、热管或辐射片。可替代地，该器件可以在没有冷却解决方案并且甚至没有盖子的情况下被制造。
器件衬底12可以包括用于在表面管芯14和16之间进行通信的内部低密度互连布线。衬底12包括半导体材料（例如，硅、镓、铟、锗或者其变型或组合）的嵌入式组件以及一个或多个绝缘层，诸如有机基堆积薄膜、玻璃增强环氧树脂（诸如FR-4）、聚四氟乙烯（特氟隆）、棉纸增强环氧树脂（CEM-3）、酚醛玻璃（G3）、纸酚醛（FR-1或FR-2）、聚酯玻璃（CEM-5）或可以用于印刷电路板（PCB）的任何其它介电层。可以使用无凸块堆积层处理（BBUL）或其它技术来制作衬底12。BBUL处理包括在诸如高密度互连元件或桥28或管芯14、16之类的元件周围形成的一个或多个堆积层。诸如激光钻孔之类的微通孔形成处理可以在堆积层和管芯接合焊盘之间形成连接。可以使用高密度集成图案化技术来形成堆积层。
器件10可以进一步包括芯（core）72。芯72可以用于减少器件10的各种组件的热膨胀系数的失配。更进一步地，芯72可以有助于增强器件10。芯72可以包括许多适合的材料或材料的混合物。例如，芯72可以包括介电有机材料，诸如有机基堆积膜、聚四氟乙烯（特氟隆）、棉纸增强环氧树脂（CEM-3）、纸酚醛（FR-1或FR-20）或环氧树脂。芯72还可以包括玻璃，诸如碱石灰玻璃、硼硅酸盐玻璃、铝硅酸盐玻璃、碱硼硅酸盐玻璃、铝硼硅酸盐玻璃、碱铝硅酸盐玻璃或其混合物。
管芯或电子组件14和16可以是许多类型的管芯或电子组件。在一个示例中，管芯或电子组件14和16可以是多管芯组件封装、硅管芯、电阻器、电容器或电感器。在一些示例中，管芯14或16可以是中央处理单元、闪速存储器、无线充电器、电力管理集成电路（PMIC）、Wi-Fi发射器、全球定位系统、专用集成电路、收发器、高带宽存储器、IO电路或NAND存储器堆叠。在进一步的示例中，管芯14或16可以是存储器管芯，并且管芯16可以是中央处理单元（CPU）管芯。在其它示例中，管芯14和16这二者可以是存储器管芯或CPU管芯。管芯14和16通过C4凸块24和通孔26耦合到电源或总线60。虽然对于耦合到单个通孔26的每个管芯14、16仅示出一个C4凸块24，但是对于通过许多通孔26耦合的每个管芯14、16可以存在许多连接点，以将管芯与器件连接，并且连接到外部电路。总体封装10可以直接连接到印刷电路板（PCB），或者耦合到附接于诸如另一（PCB）之类的某个其它器件的插座。
管芯14和16可以包括低密度互连焊盘，诸如可以用于电力、接地或其它电耦合。低密度互连焊盘可以电耦合到总线60，诸如电力、接地或数据总线。低密度互连焊盘也可以诸如通过传导粘合剂（未示出）电耦合到导电焊盘。传导粘合剂可以是焊料（例如，焊膏）、电镀或微球，诸如被配置用于倒装器件互连（例如，受控坍塌器件连接（C4）互连）的微球。
如所示出的，桥接管芯28位于衬底12的顶部。桥接管芯28也可以被称为互连桥。桥接管芯28由硅制作，并且具有二氧化硅表面。桥接管芯28通过凸块30和32凸块连接到CPU管芯16和存储器管芯14。
在一个示例中，如图1所示出的，CPU管芯16具有最接近存储器14的第一互连区域，用于通过嵌入式桥接管芯28连接到存储器14。CPU 16具有第二互连区域，用于与用于电力以及外部数据输入和输出的外部通孔26连接。第二互连区域可以被划分成电力互连区域和数据互连区域。在一些进一步的示例中，桥接管芯28可以是多个桥接管芯28中的一个。在这些示例中的一些示例中，桥接管芯28可以仅直接耦合到管芯14或16中的一个。
桥接管芯28包括至少部分在桥接管芯28的顶部表面上或顶部表面中的凸块30。导电焊盘可以包括传导金属，诸如铜、金、银、铝、锌、镍、黄铜、青铜和铁等。
衬底12和桥接管芯28包括穿硅通孔70。穿硅通孔70从总线60在z方向上延伸，并且通过衬底12和桥接管芯28。穿硅通孔70可以在桥接管芯28的相对的主表面之间完全延伸，以连接到凸块30。穿硅通孔可以包括任何导电材料，诸如铜。穿硅通孔70可以被成形为具有大体上圆形或多边形轮廓。大体上圆形轮廓的示例可以包括圆形或椭圆形轮廓。多边形轮廓的示例可以包括大体上四边形、五边形、六边形、七边形轮廓或任何其它更高阶的多边形轮廓。穿硅通孔70可以具有大体上恒定的横截面形状，或者它可以变化，使得穿硅通孔70具有锥形或弯曲的轮廓。锥形轮廓可以符合沙漏形状。
作为延伸通过衬底12的结果，穿硅通孔70具有非1:1的纵横比。例如，纵横比可以在从大约1.5:1到大约10:1、大约2:1到大约5:1，小于、等于或大于大约1.5:1、2:1、2.5:1、3:1、3.5:1、4:1、4.5:1、5:1、5.5:1、6:1、6.5:1、7:1、7.5:1、8:1、8.5:1、9:1、9.5:1或大约10:1的范围内。在z方向上测量的穿硅通孔70的总体长度可以在从大约10µm到大约50µm到大约30µm到大约40µm的范围内，小于、等于或大于大约10µm、15、20、25、30、35、40、45或大约50µm。
包括穿硅通孔70允许将电力从总线60通过桥接管芯28直接输送到管芯14和16。电力可以附加地通过硅通孔26直接路由到管芯14和16。然而，通过穿硅通孔70将电力直接路由到桥接管芯28可以具有附加的益处，其中不必要使通孔26弯曲或挠曲来向桥接管芯28供电。这可以降低封装10在z方向上的总体高度。附加地，将桥接管芯28直接放置在衬底12上消除了在衬底12中形成空腔的需要，因此简化了组装封装10所需要的制造协议。
在一个示例中，介电层50可以形成在桥接管芯28和衬底12上。介电层50允许在桥的放置和嵌入方面的尺寸变化，并且电隔离所有的互连区域。介电层50可以由环氧基树脂形成，诸如双酚A、环氧树脂、双酚F环氧树脂、酚醛环氧树脂、脂肪族环氧树脂、缩水甘油胺型环氧树脂和缩水甘油胺型环氧树脂，或者包括一个或多个末端环氧基的任何其它树脂。在一些示例中，介电层50包括具有厚度范围从大约5微米到大约50微米或大约15微米到45微米，或从20微米到35微米或大约30微米，或者小于、等于或大于大约15微米、20微米、25微米、30微米、35微米、40微米或45微米的一层。
介电层50的表面和桥接管芯28的表面在接口52处结合。介电层50可以由环氧基树脂形成，并且桥接管芯28可以由硅形成并且具有二氧化硅表面。因此，接口52可以由两种不类似的材料形成。为了粘合介电层50和桥接管芯28，可以将粘合促进剂层施加到接口52。该接口可以包括粘合促进剂层，所述粘合促进剂层可以由多个硅烷基粘合促进剂分子形成，所述硅烷基粘合促进剂分子包括接合到有机基和三个羟基的硅原子。
在本发明的一些示例中，介电层50可以由多层材料形成。例如，介电层50可以由如上面所描述的环氧树脂的基层或其它介电层形成，并且可以进一步包括接合到基层的环氧基树脂的第二层。环氧基树脂的第二层可以具有范围从大约1微米到大约5微米，或大约2微米到大约4微米，或小于、等于或大于大约1.2微米、1.4微米、1.6微米、1.8微米、2.0微米、2.2微米、2.4微米、2.6微米、2.8微米、3.0微米、3.2微米、3.4微米、3.6微米、3.8微米、4微米、4.2微米、4.4微米、4.6微米或4.8微米的厚度。在一些示例中，在将介电层50层压到桥接管芯28上之前，粘合促进分子可以接合到环氧基树脂的第二层。以该方式，环氧基树脂的第二层用作用于介电层50和桥接管芯28之间的粘合的底漆层。
可以根据任何适合的方法来形成半导体封装10。作为适合方法的示例，可以通过激光蚀刻在衬底12中形成多个孔。穿硅通孔70可以通过所述孔从总线60竖向生长到所期望的长度。从衬底12延伸的穿硅通孔70的部分可以被包裹在介电材料中，并且被平坦化以暴露穿硅通孔70的顶部部分，并且焊球32可以在其上生长。介电材料的一部分可以被蚀刻掉，并且桥接管芯28可以被放置在蚀刻部分中，其中穿硅通孔70延伸通过该蚀刻部分。管芯14和16然后可以附接到焊球32。然后，该组件可以被至少部分地包裹在包覆模制材料中，并且诸如散热器之类的可选元件可以附接到模具上。
半导体器件10可以并入到许多不同的电子设备中。EMIBTM是并入器件10的一种这样的技术，其通过超高密度互连提供不同组件到一个封装中的集成。图2图示了根据本发明的示例的系统级示图。例如，图2描绘了包括IC封装组件200的电子设备（例如，系统）的示例；图2被包括以示出本发明主题的更高级别设备应用的示例。在示例中，系统200包括但不限于台式计算机、膝上型计算机、上网本、平板电脑、笔记本计算机、个人数字助理（PDA）、服务器、工作站、蜂窝电话、移动计算设备、智能电话、互联网装置或任何其它类型的计算设备。在一些示例中，系统200是片上系统（SOC）系统。
在示例中，处理器210具有一个或多个处理核212和212N，其中212N表示处理器210内部的第N个处理器核，其中N是正整数。在示例中，系统200包括多个处理器，其包括210和205，其中处理器205具有与处理器210的逻辑类似或相同的逻辑。在一些示例中，处理核212包括但不限于用以取指令的预取逻辑、用以解码指令的解码逻辑和用以执行指令的执行逻辑等。在一些示例中，处理器210具有高速缓存存储器216，以高速缓存系统200的指令和/或数据。高速缓存存储器216可以被组织成包括一级或多级高速缓存存储器的分层结构。
在一些示例中，处理器210包括存储器控制器214，其可操作以执行使得处理器210能够访问包括易失性存储器232和/或非易失性存储器234的存储器230并与之通信的功能。在一些示例中，处理器210与存储器230和芯片组220耦合。处理器210还可以耦合到无线天线278，以与被配置为发射和/或接收无线信号的任何设备通信。在示例中，无线天线278根据但不限于IEEE 802.11标准及其相关族、家用插头AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议来操作。
在一些示例中，易失性存储器232包括但不限于同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）和/或任何其它类型的随机存取存储器设备。非易失性存储器234包括但不限于闪速存储器、相变存储器（PCM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）或任何其它类型的非易失性存储器设备。
存储器230存储要由处理器210执行的信息和指令。在示例中，存储器230还可以在处理器210正在执行指令时存储临时变量或其它中间信息。在所图示的示例中，芯片组220经由点对点（PtP或P-P）接口217和222与处理器210连接。芯片组220使得处理器210能够连接到系统200中的其它元件。在本发明的一些示例中，接口217和222根据诸如英特尔®快速路径互连（QPI）等之类的PtP通信协议来操作。在其它示例中，可以使用不同的互连。
在一些示例中，芯片组220可操作以与处理器210、205N、显示设备240以及其它设备272、276、274、260、262、264、266、277等通信。芯片组220还可以耦合到无线天线278，以与被配置为发射和/或接收无线信号的任何设备通信。
芯片组220经由接口226连接到显示设备240。显示设备240可以是例如液晶显示器（LCD）、等离子显示器、阴极射线管（CRT）显示器或任何其它形式的视觉显示设备。在本发明的一些示例中，处理器210和芯片组220被合并成单个SOC。此外，芯片组220连接到互连各种元件274、260、262、264和266的一个或多个总线250和255。总线250和255可以经由总线桥272互连在一起。在示例中，芯片组220经由接口224和/或226、智能TV 276、消费电子设备277等与非易失性存储器260、（一个或多个）大容量存储设备262、键盘/鼠标264以及网络接口266耦合。
在示例中，大容量存储设备262包括但不限于固态驱动、硬盘驱动、通用串行总线闪速存储器驱动或任何其它形式的计算机数据存储介质。在示例中，网络接口266由任何类型的众所周知的网络接口标准来实现，包括但不限于以太网接口、通用串行总线（USB）接口、外围组件互连（PCI）快速接口、无线接口和/或任何其它适合类型的接口。在示例中，无线接口根据但不限于IEEE 802.11标准及其相关族、家用插头AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议来操作。
虽然图2中所示出的模块被描绘为系统200内的单独块，但是由这些块中的一些块所执行的功能可以集成在单个半导体电路内，或者可以使用两个或更多个单独的集成电路来实现。例如，尽管高速缓存存储器216被描绘为处理器210内的单独块，但是高速缓存存储器216（或高速缓存存储器216的所选择的各方面）可以被并入到处理核212中。
示例性示例
提供了以下示例性示例，其编号不将被解释为指定重要性的级别：
示例1提供了一种半导体封装，包括：
衬底，具有在x-y方向上延伸的第一和第二相对的大体上平坦的主表面；
桥接管芯，具有在x-y方向上延伸的第三和第四相对的大体上平坦的主表面，其中桥接管芯的第三大体上平坦的主表面与衬底的第二大体上平坦的主表面直接接触；
穿硅通孔，通过衬底的第一大体上平坦的主表面和桥接管芯的第四大体上平坦的主表面在z方向上延伸；
电源，耦合到穿硅通孔；
第一电子组件和第二电子组件，其中的至少一个电子组件电耦合到桥接管芯；以及
包覆模制件，至少部分地包裹第一电子组件、第二电子组件和桥接管芯。
示例2提供了示例1的半导体封装，其中所述衬底包括分散在硅内的传导层。
示例3提供了示例1或2中任一个的半导体封装，其中所述穿硅通孔包括传导材料。
示例4提供了示例3的半导体封装，其中所述传导材料是铜。
示例5提供了示例1-4中任一个的半导体封装，其中所述穿硅通孔包括多边形轮廓。
示例6提供了示例5的半导体封装，其中所述多边形轮廓是大体上圆形、大体上椭圆形、大体上正方形或大体上矩形。
示例7提供了示例1-6中任一个的半导体封装，其中所述第一和第二电子组件独立地包括多管芯组件封装、硅管芯、电阻器、电容器或电感器。
示例8提供了示例7的半导体封装，其中所述多管芯组件封装是NAND存储器堆叠。
示例9提供了示例7或8中任一个的半导体封装，其中所述硅管芯包括中央处理单元、闪速存储器、无线充电器、电力管理集成电路（PMIC）、Wi-Fi发射器、全球定位系统、专用集成电路或NAND存储器堆叠。
示例10提供了示例1-9中任一个的半导体封装，进一步包括附接于衬底的第四主表面以及第一和第二电子组件的多个焊球。
示例11提供了示例10的半导体封装，其中焊球的平均间距在从大约5µm到大约50µm的范围内。
示例12提供了示例10的半导体封装，其中焊球的平均间距在从大约20µm到大约40µm的范围内。
示例13提供了示例1-12中任一个的半导体封装，其中穿硅通孔的高度在从大约10µm到大约50µm的范围内。
示例14提供了示例1-13中任一个的半导体封装，其中穿硅通孔的高度在从大约30µm到大约40µm的范围内。
示例15提供了示例1-14中任一个的半导体封装，其中所述穿硅通孔是一个穿硅通孔，并且耦合到与嵌入式管芯的第四主表面相邻的焊球。
示例16提供了示例1-15中任一个的半导体封装，其中所述穿硅通孔在z方向上具有高纵横比。
示例17提供了示例16的半导体封装，其中所述纵横比在从大约1.5:1到大约10:1的范围内。
示例18提供了示例16或17中任一个的半导体封装，其中所述纵横比在从大约2:1到大约5:1的范围内。
示例19提供了示例1-18中任一个的半导体封装，其中衬底的厚度在x-y方向上大体上恒定。
示例20提供了示例1-19中任一个的半导体封装，其中所述衬底不含空腔。
示例21提供了示例1-20中任一个的半导体封装，进一步包括附接于衬底的芯，所述芯包括有机材料、玻璃材料或这二者。
示例22提供了一种半导体封装，包括：
衬底，具有在x-y方向上延伸的第一和第二相对的大体上平坦的主表面；
桥接管芯，具有在x-y方向上延伸的第三和第四相对的大体上平坦的主表面，其中桥接管芯的第三大体上平坦的主表面与衬底的第二大体上平坦的主表面直接接触；
穿硅通孔，通过衬底的第一大体上平坦的主表面和桥接管芯的第四大体上平坦的主表面在z方向上延伸，所述穿硅通孔具有从大约1.5:1到大约10:1的范围内的纵横比，并且耦合到与嵌入式管芯的第四主表面相邻的焊球；
电源，耦合到穿硅通孔；
第一电子组件，电耦合到桥接管芯；
第二电子组件，电耦合到桥接管芯；以及
包覆模制件，至少部分地包裹第一电子组件、第二电子组件和桥接管芯。
示例23提供了示例22的半导体封装，其中所述衬底包括分散在硅内的传导层。
示例24提供了示例22或23中任一个的半导体封装，其中所述穿硅通孔包括传导材料。
示例25提供了示例24的半导体封装，其中所述传导材料是铜。
示例26提供了示例22-25中任一个的半导体封装，其中所述穿硅通孔包括多边形轮廓。
示例27提供了示例26的半导体封装，其中所述多边形轮廓是大体上圆形、大体上椭圆形、大体上正方形或大体上矩形。
示例28提供了示例22-27中任一个的半导体封装，其中所述第一和第二电子组件独立地包括多管芯组件封装、硅管芯、电阻器、电容器或电感器。
示例29提供了示例28的半导体封装，其中多管芯组件封装是NAND存储器堆叠。
示例30提供了示例28或29中任一个的半导体封装，其中所述硅管芯包括中央处理单元、闪速存储器、无线充电器、电力管理集成电路（PMIC）、Wi-Fi发射器、全球定位系统、专用集成电路或NAND存储器堆叠。
示例31提供了示例22-30中任一个的半导体封装，进一步包括附接于衬底的第四主表面以及第一和第二电子组件的多个焊球。
示例32提供了示例31的半导体封装，其中焊球的平均间距在从大约5µm到大约50µm的范围内。
示例33提供了示例31的半导体封装，其中焊球的平均间距在从大约20µm到大约40µm的范围内。
示例34提供了示例22-33中任一个的半导体封装，其中穿硅通孔的高度在从大约10µm到大约50µm的范围内。
示例35提供了示例22-34中任一个的半导体封装，其中穿硅通孔的高度在从大约30µm到大约40µm的范围内。
示例36提供了示例22-35中任一个的半导体封装，其中所述穿硅通孔是一个穿硅通孔，并且耦合到与嵌入式管芯的第四主表面相邻的焊球。
示例37提供了示例22-36中任一个的半导体封装，其中所述穿硅通孔在z方向上具有高纵横比。
示例38提供了示例37的半导体封装，其中所述纵横比在从大约1.5:1到大约10:1的范围内。
示例39提供了示例37的半导体封装，其中所述纵横比在从大约2:1到大约5:1的范围内。
示例40提供了示例22-39中任一个的半导体封装，其中衬底的厚度在x-y方向上大体上恒定。
示例41提供了示例22-40中任一个的半导体封装，其中嵌入式管芯的厚度在x-y方向上大体上恒定。
示例42提供了示例22-41中任一个的半导体封装，其中所述衬底不含空腔。
示例43提供了一种形成示例1-42中任一个的半导体封装的方法，所述方法包括：
从具有在x-y方向上延伸的第一和第二相对的大体上平坦的主表面的衬底生长在z方向上延伸的多个穿硅通孔；
将具有在x-y方向上延伸的第三和第四相对的大体上平坦的主表面的桥接管芯与衬底的第二大体上平坦的主表面接触，使得所述多个穿硅通孔在z方向上延伸通过衬底的第一大体上平坦的主表面和桥接管芯的第四大体上平坦的主表面；
在所述多个穿硅通孔上生长多个焊球；
将第一电子组件和第二电子组件附接到焊球；
将电源耦合到所述多个穿硅通孔；以及
利用包覆模制件至少部分地包封半导体封装。
示例44提供了示例43的方法，其中所述衬底包括分散在硅内的传导层。
示例45提供了示例43或44中任一个的方法，其中所述穿硅通孔包括传导材料。
示例46提供了示例45的方法，其中所述传导材料是铜。
示例47提供了示例43-46中任一个的方法，其中所述穿硅通孔包括多边形轮廓。
示例48提供了示例47的方法，其中所述多边形轮廓是大体上圆形、大体上椭圆形、大体上正方形或大体上矩形。
示例49提供了示例43-48中任一个的方法，其中所述第一和第二电子组件独立地包括多管芯组件封装、硅管芯、电阻器、电容器或电感器。
示例50提供了示例49的方法，其中所述多管芯组件封装是NAND存储器堆叠。
示例51提供了示例49或50中任一个的方法，其中所述硅管芯包括中央处理单元、闪速存储器、无线充电器、电力管理集成电路（PMIC）、Wi-Fi发射器、全球定位系统、专用集成电路或NAND存储器堆叠。
示例52提供了示例43-51中任一个的方法，进一步包括附接于衬底的第四主表面以及第一和第二电子组件的多个焊球。
示例53提供了示例52的方法，其中焊球的平均间距在从大约5µm到大约50µm的范围内。
示例54提供了示例52的方法，其中焊球的平均间距在从大约20µm到大约40µm的范围内。
示例55提供了示例43-54中任一个的方法，其中穿硅通孔的高度在从大约10µm到大约50µm的范围内。
示例56提供了示例43-55中任一个的方法，其中穿硅通孔的高度在从大约30µm到大约40µm的范围内。
示例57提供了示例43-56中任一个的方法，其中所述穿硅通孔是一个穿硅通孔，并且耦合到与嵌入式管芯的第四主表面相邻的焊球。
示例58提供了示例43-57中任一个的方法，其中所述穿硅通孔在z方向上具有高纵横比。
示例59提供了示例58的方法，其中所述纵横比在从大约1.5:1到大约10:1的范围内。
示例60提供了示例58的方法，其中所述纵横比在从大约2:1到大约5:1的范围内。
示例61提供了示例43-60中任一个的方法，其中衬底的厚度在x-y方向上大体上恒定。
示例62提供了示例43-61中任一个的方法，其中嵌入式管芯的厚度在x-y方向上大体上恒定。
示例63提供了示例43-62中任一个的方法，其中所述衬底不含空腔。
示例64提供了示例43-63中任一个的方法，进一步包括使衬底平坦化。

Claims (20)

1.一种半导体封装，包括：
衬底，具有在x-y方向上延伸的第一和第二相对的大体上平坦的主表面；
桥接管芯，具有在x-y方向上延伸的第三和第四相对的大体上平坦的主表面，其中桥接管芯的第三大体上平坦的主表面与衬底的第二大体上平坦的主表面直接接触；
穿硅通孔，通过衬底的第一大体上平坦的主表面和桥接管芯的第四大体上平坦的主表面在z方向上延伸；
电源，耦合到穿硅通孔；
第一电子组件和第二电子组件，其中的至少一个电子组件电耦合到桥接管芯；以及
包覆模制件，至少部分地包裹第一电子组件、第二电子组件和桥接管芯。
2.根据权利要求1所述的半导体封装，其中所述衬底包括分散在硅内的传导层。
3.根据权利要求1或2中任一个所述的半导体封装，其中所述穿硅通孔包括传导材料。
4.根据权利要求1-3中任一个所述的半导体封装，其中所述第一和第二电子组件独立地包括多管芯组件封装、硅管芯、电阻器、电容器或电感器。
5.根据权利要求1-4中任一个所述的半导体封装，进一步包括附接于衬底的第四主表面以及第一和第二电子组件的多个焊球。
6.根据权利要求5所述的半导体封装，其中焊球的平均间距在从大约5µm到大约50µm的范围内。
7.根据权利要求1-6中任一个所述的半导体封装，其中穿硅通孔的高度在从大约10µm到大约50µm的范围内。
8.一种半导体封装，包括：
衬底，具有在x-y方向上延伸的第一和第二相对的大体上平坦的主表面；
桥接管芯，具有在x-y方向上延伸的第三和第四相对的大体上平坦的主表面，其中桥接管芯的第三大体上平坦的主表面与衬底的第二大体上平坦的主表面直接接触；
穿硅通孔，通过衬底的第一大体上平坦的主表面和桥接管芯的第四大体上平坦的主表面在z方向上延伸，所述穿硅通孔具有在从大约1.5:1到大约10:1的范围内的纵横比，并且耦合到与嵌入式管芯的第四主表面相邻的焊球；
电源，耦合到穿硅通孔；
第一电子组件，电耦合到桥接管芯；
第二电子组件，电耦合到桥接管芯；以及
包覆模制件，至少部分地包裹第一电子组件、第二电子组件和桥接管芯。
9.根据权利要求8所述的半导体封装，其中所述衬底包括分散在硅内的传导层。
10.根据权利要求8或9所述的半导体封装，其中所述穿硅通孔包括传导材料。
11.根据权利要求8-10中任一个所述的半导体封装，其中所述第一和第二电子组件独立地包括多管芯组件封装、硅管芯、电阻器、电容器或电感器。
12.根据权利要求11所述的半导体封装，其中焊球的平均间距在从大约5µm到大约50µm的范围内。
13.根据权利要求8-12中任一个所述的半导体封装，其中所述穿硅通孔在z方向上具有高纵横比。
14.根据权利要求13所述的半导体封装，其中所述纵横比在从大约1.5:1到大约10:1的范围内。
15.根据权利要求8-14中任一个所述的半导体封装，其中所述衬底不含空腔。
16.一种形成半导体封装的方法，所述方法包括：
从具有在x-y方向上延伸的第一和第二相对的大体上平坦的主表面的衬底生长在z方向上延伸的多个穿硅通孔；
将具有在x-y方向上延伸的第三和第四相对的大体上平坦的主表面的桥接管芯与衬底的第二大体上平坦的主表面接触，使得所述多个穿硅通孔在z方向上延伸通过衬底的第一大体上平坦的主表面和桥接管芯的第四大体上平坦的主表面；
在所述多个穿硅通孔上生长多个焊球；
将第一电子组件和第二电子组件附接到焊球；
将电源耦合到所述多个穿硅通孔；以及
利用包覆模制件至少部分地包封半导体封装。
17.根据权利要求16所述的方法，其中所述穿硅通孔在z方向上具有高纵横比。
18.根据权利要求17所述的方法，其中焊球的平均间距在从大约5µm到大约50µm的范围内。
19.根据权利要求16-18中任一个所述的方法，其中所述衬底不含空腔。
20.根据权利要求16-19中任一个所述的方法，进一步包括使衬底平坦化。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11901248B2 (en) 2020-03-27 2024-02-13 Intel Corporation Embedded die architecture and method of making

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP4970979B2 (ja) * 2007-02-20 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置
TWI387084B (zh) 2009-01-23 2013-02-21 Advanced Semiconductor Eng 具有穿導孔之基板及具有穿導孔之基板之封裝結構
US9337138B1 (en) * 2012-03-09 2016-05-10 Xilinx, Inc. Capacitors within an interposer coupled to supply and ground planes of a substrate
US9250403B2 (en) * 2013-04-26 2016-02-02 Oracle International Corporation Hybrid-integrated photonic chip package with an interposer
US9041205B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
US9754890B2 (en) 2014-02-26 2017-09-05 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection
US9368450B1 (en) 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
DE112015007213B4 (de) 2015-12-22 2021-08-19 Intel Corporation Halbleiter-package mit durchgangsbrücken-die-verbindungen und verfahren zum herstellen eines halbleiter-package
US10833052B2 (en) * 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods
US10319698B2 (en) 2016-11-17 2019-06-11 Intel Corporation Microelectronic device package having alternately stacked die
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10651126B2 (en) 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
TWI670824B (zh) * 2018-03-09 2019-09-01 欣興電子股份有限公司 封裝結構
US20190312019A1 (en) 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling
US10593628B2 (en) * 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10535608B1 (en) * 2018-07-24 2020-01-14 International Business Machines Corporation Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate
US11101145B2 (en) * 2018-08-14 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with dummy micro bumps between stacking dies to improve flowability of underfill material
KR102574453B1 (ko) * 2018-09-03 2023-09-04 삼성전자 주식회사 우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지
US11569172B2 (en) * 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11121051B2 (en) * 2019-10-16 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same
US11482465B2 (en) * 2019-10-18 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface materials, 3D semiconductor packages and methods of manufacture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11901248B2 (en) 2020-03-27 2024-02-13 Intel Corporation Embedded die architecture and method of making

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