CN1836326A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种MCM型的半导体装置，可高速动作并实现低功耗，同时，可防止MCM的可靠性或者成品率的降低。直接电连接芯片内部电路(30)、(32)间的信号线，由此，谋求低功耗和高速化。在该信号线上设置保护静电损伤的保护电路(406)。制造装置时，通过连接布线(12)连接芯片内部电路(30)、(32)之间时，预先将保护电路(406)连接到信号线(内部引出线(12a)、内部布线(14))上，由此，即使半导体芯片(20)、(22)所带的电荷流入到信号线上，也可由保护电路(406)进行吸收，所以，可保护电路元件免受静电损伤。连接完成后，将保护电路(406)从信号线上断开，由此，通常使用时，保护电路(406)不成为芯片内部电路(30)、(32)的负载，可防止动作速度的降低。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。更详细地说，涉及组装了多个半导体芯片作为1个电子部件的、应用了所谓的多芯片组件(MCM：Multi-Chip Module)技术的半导体装置及其制造方法。
背景技术
应电气产品的小型、轻量、低功耗化的需求，高密度地安装这些半导体元件的安装技术也与半导体元件的高集成化技术一起正在发展。这样的安装技术中，为实现进一步的高密度安装，除了多层布线支持基板或承载芯片安装外，正在开发预先将多个半导体元件(半导体芯片)作为1个电子部件搭载在同一支持基板上进行安装的MCM技术。该MCM技术在1个基板上安装2个以上的半导体芯片，从而实现了实质上的多功能化。
在使用了MCM技术的装置中，在支持基板上安装具有相同或者不同功能的多个半导体芯片，但在各半导体芯片上设置形成有各个功能元件的内部电路(核心部分)、从各内部电路引出的外部连接电路(所谓的接口电路)、连接到外部电路上的电极焊盘。并且，各半导体芯片通过设置在电极焊盘之间的布线被连接。电极焊盘不仅使用于芯片间连接，还使用于功能检查时的探针接触。
在这样的MCM型的半导体装置中，与将多个半导体芯片的功能集成到1个半导体芯片中的系统LSI型的半导体装置相比，可以实现同等程度的高功能化，但是，因为设计工序以及晶片工序被简化，所以，在成品率、制造成本、以及TAT(Turn Around Time：产出周期)的缩短化上是有利的。
但是，在现有的MCM型的半导体装置中，连接多个半导体芯片的内部电路之间时，将来自内部电路的信号线引出到外部连接电路，然后与设置在另一半导体芯片上的外部连接电路相连接。因此，由于外部连接电路引起的功耗和由此引起的半导体装置中的发热量增加，导致可靠性降低。此外，还存在外部连接电路在面积上浪费的问题。
此外，在半导体芯片中，因为从电路内部到外部连接电路进行布线，所以，存在芯片内部的信号的产生地点和向芯片外部的信号的传达目标之间的布线相当绕远的情况，产生芯片面积的浪费、信号传达速度降低的问题，即，高速动作变得困难。
作为解决这样问题的方法，例如，如特开平7-153902号公报所记载的那样，提出了如下技术：对于多个半导体芯片中的至少1个来说，只作为核心部分，为使该核心部分和外部设备或者其它的芯片相连接，断开用于与芯片外部连接所搭载的外部连接电路。通过该技术可防止芯片面积的浪费，同时，可高速动作并且可降低功耗。
但是，在该特开平7-153902号公报所记载的技术中，因为连接核心部分和外部设备或者其它芯片，可知存在下述的情况：与外部设备(包含相对一个半导体芯片的另一个半导体芯片)连接时，在使用连接布线(焊线)的情况下，半导体芯片上所带的电荷流入到芯片之间的信号线上，由此，芯片内部电路中所使用的元件的特性发生恶化或者被破坏(一般称为静电损伤)。
此外，使用凸起(Bump：突起电极)连接芯片之间的倒装方式或者TAB(Tape automated bonding：柔性带自动连接)方式的情况下，可知：由于在芯片表面形成凸起时的等离子体损伤，在芯片内部电路中所使用的元件的特性恶化或者被破坏(一般称为等离子体损伤)。
这些静电损伤或等离子体损伤的问题成为使MCM的可靠性或成品率恶化的原因，所以，是个问题。
发明内容
本发明是鉴于上述情况而进行的，目的在于提供一种MCM型的半导体装置及其制造方法，可高速动作并且可降低功耗，同时，可防止MCM的可靠性或成品率的降低。
本发明的半导体装置直接电连接信号线，同时，设置第1保护电路，该信号线用于连接分别形成在多个半导体芯片上的内部电路之间，该第1保护电路用于防止芯片上的半导体元件受到与连接内部电路之间的信号线的、与所述连接相关的损伤。
此外，作为所完成的半导体装置的方式，并不限于在共同的支持基板上(插入机构或者母板)上在平面上相邻排列多个半导体芯片来搭载的方式，也可以是使多个半导体芯片重叠的方式(面朝下安装)。在后者的情况下，实质上是将一个作为另一个的支持基板来使用，不需要另外准备插入机构，可实现不需插入机构用的成本的低成本的MCM装置。
本发明的半导体装置的制造方法中，首先，在搭载第1保护电路的状态下，分别对多个半导体芯片进行内部电路的功能检查，该第1保护电路用于防止内部电路中的半导体元件受到与内部电路和另一半导体芯片上的内部电路之间的电气地且直接的连接相关的损伤。
然后，以至少搭载第1保护电路的状态不变，直接电连接双方的内部电路之间的信号线。作为连接的方法，例如可以利用焊线或凸起。
并且，在成为半导体芯片的所述连接对象的部分(连接对象部分)上形成外部连接电路的情况下，可以使该连接对象部分的外部连接电路中的至少一部分从信号线(即，内部电路)电分离之后，直接电连接双方的内部电路之间的信号线。
作为这样断开的方法，例如使用激光熔断(laser blow)或RIE(reactive ion etching)等干法刻蚀，可使用只切断与内部电路之间的信号布线的方法或物理性地切断除去(断开)连接对象部分的半导体芯片部分的方法。通过这样做，对于连接对象部分，不使用外部连接电路的整体或者一部分，所以，能够抑制功耗，并能够防止信号延迟的问题。
在多个半导体芯片中的至少一个，优选两者的芯片上，设置在直接连接双方的内部电路间的信号线上的第1保护电路，可以配置在与另一内部电路的连接部分和该半导体芯片上的内部电路之间的信号线上。
此外，在具备保护半导体元件在外部连接电路与外部设备连接时不受损伤的第2保护电路的情况下，在直接连接所述的内部电路之间的信号线上设置第1保护电路。事实上，第1和第2保护电路被分别设置。
并且，第1保护电路的目的在于保护直接连接芯片双方的内部电路之间时受到损伤，所以，对于其保护能力来说，只要具有可达到其目的的保护能力就可以。在与外部设备的连接或功能检查等中所使用的外部连接电路中，有时也设置以保护半导体元件在连接时不受损伤为目的的第2保护电路，但是，第1保护电路的保护能力需要与第2保护电路的保护能力相同。
此外，第1保护电路的目的在于保护直接连接芯片双方的内部电路之间时受到损伤，所以是连结步骤结束后无用的电路。此外，因为在信号线上存在该保护电路时成为配置在信号线上的负载，所以优选没有它。
因此，可以在连接步骤结束后，将该第1保护电路从信号线上电气性地断开。作为该断开方法，除利用例如激光熔断或RIE等干法刻蚀外，也可以使用使输入输出之间接通断开的切换电路，在连结步骤时使其接通从而起到保护电路的功能，连接步骤结束后使其断开从而使第1保护电路从信号线上断开。
并且，因为该切换电路也可成为信号线的负载，所以，设计装置电路时，考虑保护电路以及切换电路的各电路结构、以及针对这些信号线的负载，可以判断是否优选设置切换电路。
按照本发明的上述结构，直接电连接内部电路之间，由此，与外部连接电路进行连接的情况相比，可制作成防止功耗的同时，防止动作延迟并可高速动作的装置。
此外，在直接电连接内部电路之间的信号线上设置保护电路，该保护电路用于保护芯片上的半导体元件使其在连接电路之间时不会被静电或等离子体损伤，所以，可在直接电连接内部电路之间时或形成连接用突起电极时，保护元件免受这些损伤，可防止MCM装置的可靠性或成品率的降低。
即，以小型化、低功耗、或高速化为目的，可以使外部连接电路的全部或者一部分从内部电路侧断开，从而制造出搭载有多个半导体的MCM型的半导体装置，在直接连接内部电路之间的信号线上具有保护电路，由此，可实现小型化、低功耗、或高速化的同时，也可以提高MCM的可靠性和成品率。
附图说明
图1是表示应用了本发明的半导体装置的第1实施方式的平面图。
图2A至图2C是说明外部连接电路的一个结构例、以及芯片间连接部的芯片内部电路之间的连接方法的图。(第1部分)
图3A至图3C是说明外部连接电路的一个结构例、以及芯片间连接部的芯片内部电路之间的连接方法的图。(第2部分)
图4A至图4C是说明第1实施方式的半导体装置1的制造方法的图。
图5A至图5B是说明应用了本发明的半导体装置的第2实施方式的图。
图6A至图6B是说明应用了本发明的半导体装置的第3实施方式的图。(第1部分)
图7A至图7B是说明应用了本发明的半导体装置的第3实施方式的图。(第2部分)
图8是说明应用了本发明的半导体装置的第4实施方式的剖面图。
具体实施方式
下面参照附图对本发明的实施方式进行详细说明。并且，在后述的各实施方式中，对相同的结构标注相同的符号，省略重复的说明。并且，本实施方式的半导体装置采用本申请人在特愿2002-67969号或者2002-191064号中所提出的断开用于与芯片外部进行连接而搭载的外部连接电路的技术，直接电连接多个半导体芯片上所形成的芯片内部电路之间，同时，在直接电连接所述芯片内部电路间的信号线上设置作为本发明特有结构的保护电路。以下进行具体说明。
(第1实施方式)
图1是表示应用了本发明的半导体装置的第1实施方式的平面图。该图所示的半导体装置1是在支持基板10上搭载多个大致方形(图1中示出2个)的半导体芯片20、22而构成的、所谓的MCM型的半导体装置。
此处，第1半导体芯片20是例如形成信号处理用的逻辑电路作为芯片内部电路30的逻辑用的半导体芯片。另一方面，第2半导体半导体芯片22是例如形成32位总线的DRAM(Dynamic RAM：动态随机存储器)电路作为芯片内部电路32的存储器用的半导体芯片。并且，半导体芯片20、22的芯片内部电路30、32结构并不限定于此。
例如在支持基板10上以使电路形成面向上的状态对半导体芯片20、22进行芯片焊接。并且，以覆盖这些半导体芯片20、22的状态，在支持基板10上形成省略了图示的绝缘膜。
此外，在半导体芯片20、22上设置了分别从芯片内部电路30、32引出的多个外部连接电路40、42和连接到各外部连接电路40、42上的电极焊盘50、52。
电极焊盘50、52用于对半导体芯片20、22进行功能检查，例如，如图1所示，沿各半导体芯片20、22的外周配置。
另一方面，在半导体芯片20、22之间的芯片连接部11上不设置该电极焊盘50、52。并且，不通过电极焊盘50、52以及外部连接电路40、42，而以连接区域30a、32a的连接点56、58直接通过连接布线12连接芯片内部电路30、32之间来连接半导体芯片20、22之间。并且，“不通过电极焊盘以及外部连接电路”的意思是“电信号不经过这些部件”。
在半导体装置1完成时，芯片间连接部11的电极焊盘50、52和外部连接电路40、42事实上变得无用，所以，例如，物理地断开芯片间连接部11的电极焊盘50、52和断开作为断开对象的外部连接电路40、42，从而可以使该芯片间连接部11的二者间接近。图1示出该状态。
此外，与其它的3边相同，物理地残留芯片间连接部11的电极焊盘50、52和外部连接电路40、42，例如通过激光熔断或RIE(reactive ion etching：反应离子蚀刻)等干法刻蚀手段电断开芯片内部电路30、32之间的布线部分(未图示)，可以通过连接布线12连接其断开后的部分附近的芯片内部电路30、32侧的连接点56、58。
此外，与其它3边相同，物理地残留芯片间连接部11的电极焊盘50、52和外部连接电路40、42，可以在断开对象的外部连接电路40a(42a)和芯片内部电路30(32)之间设置可电接通和关断二者之间的切换电路(断开电路)，即，设置可切换电连接和断开的切换电路(断开电路)。作为针对该切换电路的控制部分的电路结构，例如，可以制作成通过来自外部的信号而形成的方式的电路结构，或者，可以制作成下述的结构：在通过连接布线12连接了芯片内部电路30、32的时刻，自动地对此进行检测，对于芯片内部电路30、32电断开芯片间连接部11部分的外部连接电路40、42。
直接连接芯片内部电路30、32的连接布线12例如通过构图配置在所述的绝缘膜上，以在该绝缘膜上所形成的连接区域30a、32a部分的连接点56、58通过未图示的连接孔连接到各半导体芯片20、22的芯片内部电路30、32上。
并且，连接了连接布线12的连接区域30a、32a使构成芯片内部电路30、32的布线(信号线)的一部分形成为电极焊盘形状来构成，或者将电极焊盘连接到该信号线上，从而在连接上具有充足的面积。
此外，作为本发明的特有结构，在连接区域30a、32a上设置了保护部件，该保护部件用于保护芯片内部电路30、32中所使用的未图示的半导体元件，以使其免受芯片所带的电荷引起的连接芯片之间时的静电破坏、或者在芯片表面上形成电连接时所使用的凸起时的等离子体损伤。关于这一点，以后详细说明。
(外部电路和保护芯片间连接)
图2A至图2C以及图3A至图3C是说明外部连接电路40、42的一个结构例和芯片间连接部11的芯片内部电路30、32之间的连接方法的图。此处，图2A以及图3A示出本发明的一实施方式的方法之一例，图2B示出特愿2002-67969号或特愿2002-191064号中的方法的一例。此外，图2C以及图3C示出芯片间连接部11的外部连接电路40、42附近的变形例。
作为外部连接电路40、42，例如，如图2A、图2B所示，由I/O(输入输出，I：Input，O：Output)电路400、电源电路402、以及静电保护电路(本发明的第2保护电路的一例)404等构成。功能检查时，用于测试芯片的探针接触电极50(52)，该电极50(52)与从各内部布线14个别地经由外部连接电路40(42)的引出布线16相连接。
并且，在图中，对各外部连接电路40、42设置了电源电路402，但是，象这样，并不是对每个外部连接电路40、42都设置电源电路402，可以是规定数量或所有的外部连接电路40、42共用1个电源电路402的结构。
此外，如图2C所示，也可以是经芯片内部电路30(32)引出的多条(图中是5条)内部布线14共用各外部连接电路40(42)以及电极焊盘50(52)，使其以1条引出布线16到达电极焊盘50(52)的结构。此种情况下，外部连接电路40(42)的结构为：存储例如来自芯片内部电路30(32)的信号，进行串联信号处理并将信号传送到芯片外部，此外，以外部连接电路40(42)中的未图示的I/O电路进行所谓的进行相反的信号处理并复原为原来的信号的处理。
图2C所示结构的外部连接电路40(42)中，来自芯片内部电路30(32)的内部布线14与外部连接电路40(42)连接，在外部连接电路40(42)中执行串联信号处理，连接到数目比内部布线14的条数少的电极焊盘50(52)上。此外，关于芯片连接部11，在外部连接电路40(42)前级的连接点56(58)上，来自芯片内部电路30(32)侧的各内部布线14与另一个半导体芯片20的连接点58(56)也连接。在功能检查时，用于测试芯片的探针接触被共用的电极焊盘50(52)。由此，可以使用比测试时所需的信号线的数目少的电极焊盘50(52)以较少的管脚数进行功能检查。此外，关于芯片间连接部11，在外部连接电路40(42)前级的连接点56(58)上，来自芯片内部电路30(32)的各内部布线14与另一个半导体芯片20的连接点58(56)也连接。
如上所述结构的外部连接电路40(42)只以规定的数目配置在如图1所示的方形的半导体芯片20、22的边缘。另一方面，关于芯片间连接部11，以分离点SP1(SP：Separation Point)电分离芯片内部电路30(32)侧和外部连接电路40(42)侧。
例如，在分离点SP1切断连接内部电路30(32)侧和外部连接电路40(42)侧的内部布线14，从该分离点SP1通过连接布线12以芯片内部电路30(32)侧的连接点56(58)与另一个芯片内部电路30(32)侧的连接点58(56)相连接。由此，关于芯片间连接部11，可以不电气性地经由电极焊盘50、52以及外部连接电路40、42连接芯片内部电路30、32。
并且，此时，可以不仅电气性地而且物理地断开已经无用的外部连接电路40(42)，也可以按原样保留。物理地残留的情况下，可以利用通过分离电路从信号线上电断开的方法。
例如，关于芯片间连接部11，如图3A以及图3B所示，在断开对象的外部连接电路40a(42a)的附近只设置与内部布线14相当的通过连接布线12与另一个芯片内部电路32(30)之间取得连接用的连接焊盘59。该连接焊盘59微小到能够实现与另一个芯片内部电路32(30)之间进行连接的程度，也可以远比功能检查用的探针上所使用的电极焊盘50(52)小很多。
此处，图2C所示的外部连接电路40的情况下，如图3C所示，在半导体芯片20一侧与分离的边界线大致平行地以列(不限于一列，可以是每隔几个的多个列)的方式排列与各内部布线14相对应的各连接点56(58)。内部布线14和连接焊盘59之间采用来自连接点56(58)的内部引出线12a连接。
并且，针对芯片内部电路30、32的断开对象的外部连接电路40a、42a或者电极焊盘50a、52a的断开位置以下述方式实现：图2A至图2C所示电路图的分离点SP1，即，在芯片内部电路30、32和外部连接电路40a、42a之间，如图3A至图3B所示，在作为芯片内部电路30、32一侧残留连接焊盘59的位置的分离点SP1上设置分离边界。如果以该分离边界进行切断，可从半导体芯片20(22)物理地断开外部连接电路40a(42a)或电极焊盘50a(52a)。
在如上所述结构的半导体装置1中，关于输入输出I/O电路400、电源电路402、或者静电保护电路404，分别将一部分(所连接的芯片间的部分)从半导体芯片20、22上断开，在半导体芯片20、22的芯片内部电路30、32部分之间，不通过外部连接电路40、42直接连接搭载于支持基板10上的半导体芯片20、22之间。
因此，与通过外部连接电路40、42连接了半导体芯片20、22的芯片内部电路30、32之间的半导体装置相比较，省去使用作为功耗较大的电路之外部连接电路40、42，从而可实现降低外部连接电路40、42的功耗。此外，可谋求提高半导体装置1的可靠性。
此外，不通过外部连接电路40、42(例如，I/O电路400)直接电连接半导体芯片20、22，所以，可以防止通过外部连接电路40、42连接半导体芯片20、22之间所引起的动作延迟，达到半导体装置1的高速动作。
此外，在半导体芯片20、22的芯片内部电路30、32部分之间不通过外部连接电路40、42直接连接半导体芯片20、22之间，不仅如此，多余的外部连接电路不与该芯片内部电路30、32部分连接。因此，可防止电流流入该多余的外部连接电路，谋求可靠地降低功耗，此外，可以缩小用于残留多余的外部连接电路的半导体芯片的面积，并可以谋求半导体装置的小型化。
特别是，如使用图2C所说明的那样，从芯片内部电路30、32引出的多条内部布线14共用外部连接电路40、42的情况下，在外部连接电路40、42中耗费大量电力，但是，因为不在芯片内部电路30、32之间的连接部分设置这样的外部连接电路40、42，所以可以防止大幅度的功率消耗。
但是，如图2B所示，不在分离点SP 1进行外部连接电路40、42的断开，在连接芯片之间时，通过连接布线12直接连接芯片内部电路30、32之间的情况下，会产生因芯片所带的电荷引起的静电破坏。因此，有时芯片内部电路30、32中所使用的未图示的半导体元件的特性发生恶化或者被破坏。
因此，在本实施方式的结构中，为保护芯片内部电路30、32中所使用的未图示的半导体元件不受这样的因芯片所带的电荷而引起的连接芯片之间时的静电破坏或者在芯片表面上形成凸起时的等离子体损伤，在芯片间连接部11和芯片内部电路30、32之间设置针对这些问题的保护部件。具体地说，如图2A或图3A、图3C所示，在半导体芯片20(22)的连接区域30a(32a)部分设置由二极管406a等构成的保护静电损伤为目的的保护电路(本发明的第1保护电路的一例)406。
保护电路406可以设置在直接电连接半导体芯片20、22的芯片内部电路30、32之间的信号线(连接布线12、内部引出线12a、内部布线14)上的任意位置上。但是，在可靠保护各芯片内部电路30、32的半导体元件这点上，如图3B所示，在各个半导体芯片20(22)上，可以在各个连接焊盘59和芯片内部电路30(32)之间的内部布线14或内部引出线12a上设置保护电路406。
并且，不一定说是最好的方法，但是，例如也可以通过中继焊盘底部和中继凸起从一个芯片内部电路30(32)连接到中继焊盘底部，并且，从该中继焊盘底部向另一个芯片内部电路32(30)连接。此种情况下的保护电路406的配置位置，与前述相同，在各个半导体芯片20(22)上，可以设置在各个连接焊盘59和芯片内部电路30(32)之间的内部布线14或内部引出线12a上。
此外，从保护半导体芯片20、22上的半导体元件不受静电损伤的能力的观点来看，不一定是充分的方式，但是，也可以向中继焊盘底部配置保护电路406。如果采用这样的方式，则具有下述的优点：虽然使用了共用的半导体芯片20、22，但是根据环境条件等引起的静电的产生状况不同，选择具有合适的保护能力的保护电路406进行使用。
并且，各半导体芯片20、22上的芯片内部电路30、32所具有的半导体元件对静电的耐性不一定相同，所以，例如可以只对耐性弱的设置保护电路406。此种情况下，存在其耐性因每个信号线而不同的情况，对各信号线耐性较弱的，即对某信号线在半导体芯片20侧、对某信号线在半导体芯片22侧设置保护电路406。
保护电路406的目的在于保护元件使其不受直接连接半导体芯片20、22双方的芯片内部电路30、32之间时的损伤(此处，特别是静电引起的损伤)，所以，在连接时，只要具有能够达到其保护功能的保护能力，其保护功能起作用就可以。
因此，保护电路406的保护能力可以和与外部设备进行连接或者功能检查等中所使用的外部连接电路40、42中设置的静电保护电路404的静电保护能力不同。并且，此处，成为比较对象的外部连接电路40、42可以是从芯片间连接电路11的半导体芯片20、22断开的外部连接电路40a、42a，也可以是设置在其他边缘部的外部连接电路40a、42a。由此，具有面积更小的保护电路406，从而谋求芯片面积的缩小化，除可提高芯片的可靠性或成品率之外，还可以谋求低成本化。
此外，由于相同的理由，保护电路406在连接步骤结束后是无用的。此外，在信号线(前例中内部布线14或内部引出线12a)上存在保护电路406时，对于芯片内部电路30、32来说，该保护电路406成为配置在信号线上的负载，所以，最好没有。因此，连接芯片内部电路30、32间的步骤结束后，可以将保护电路406从信号线上电断开。例如，在图2所示的连接结构中，可利用例如激光熔断或RIE等干法刻蚀，在分离点SP2、SP3处断开内部布线14和二极管406a。
这样，在芯片连接部11中直接电连接芯片内部电路30、32之间，同时，按照在该信号线上设置有保护电路406的结构，进行外部连接电路40、42之后，即使通过连接布线12直接连接二者，也能够保护内部元件不受连接芯片时的静电破坏。由此，可得到具有与断开外部连接电路40、42之前相同的元件特性的芯片内部电路30、32。因此，可提高具有低功耗和高速动作的MCM装置的可靠性或成品率。
(半导体装置的制造方法)
图4A至图4C是说明第1实施方式的半导体装置1的制造方法的图。如图4A所示，制作半导体芯片120、122。这些半导体芯片120、122是使用图1说明的半导体芯片20、22的前身，分别设置了芯片内部电路30、32、外部连接电路40、42以及电极焊盘50、52。特别是，从芯片内部电路30、32向其周围引出用于进行该芯片内部电路30、32的功能检查所需要的足够个数的外部连接电路40、42。因此，该半导体芯片120、122的外部连接电路40、42的数目以及电极焊盘50、52的个数比使用图1说明的半导体芯片20、22中的这些个数还多。并且，图中外部连接电路40a、42a以及电极焊盘50a、52a是在以后的步骤中被物理地切断去掉的部分。
并且，从芯片内部电路30、32所引出的外部连接电路40、42中，引出后工序中被切断去掉部分的外部连接电路40a、42a之芯片内部电路30、32部分上形成省略了图示的电极焊盘(与图3A至图3C的连接焊盘59相对应)。该电极焊盘微小到可谋求在以后的步骤中与其它的芯片间实现连接的程度。
此外，虽然省略图示，但是与该电极焊盘相连接的、半导体芯片120、122上的芯片内部电路30、32之间的连接信号线(图2A或图3A至图3C所示的内部布线14或内部引出线12a)上，设置了图2A或图3A至图3C所示的保护电路406。
然后，关于这样的各半导体芯片120、122，用探针接触可作为检查用的电极焊盘50、52以进行芯片内部电路30、32的功能检查。此时，各半导体芯片120、122最好在设置了多个半导体芯片120的晶片状态以及设置了多个半导体芯片122的晶片状态下进行功能检查。
并且，对在各晶片上所形成的各个半导体芯片120、122进行是否是合格品的判断，然后，从里面侧对各晶片进行研磨，分割为各个半导体芯片120、122，只选取基于该功能检查结果判断为合格品的芯片。
并且，进行如上所述的功能检查之后，如图4B所示，将设置了各半导体芯片120、122的一部分的外部连接电路40a、42a以及电极焊盘50a、52a的部分从晶片状态分割成各个芯片时，同时通过切割切断去掉(切掉)，由此，以使用图1所说明的结构的半导体芯片20、22的状态形成半导体芯片120、122。
或者，为了即使不切断也可以，使用在预先与内部连接电路连接的芯片的一边制作出不设置电极焊盘或外部连接电路的设计，并制作出半导体芯片20、22方式的芯片。
此处，所去掉的外部连接电路40a、42a以及电极焊盘50a、52a是在后工序中设置在与其它的半导体芯片的连接部分上的外部连接电路40、42以及焊盘电极50、52。并且，针对芯片内部电路30、32的外部连接电路40a、42a或电极焊盘50a、52a的切断位置是残留连接焊盘59的图3A至图3C所示的分离边界。
然后，如图4C所示，在支持基板10上对半导体芯片120、122进行芯片焊接。此时，优选各半导体芯片120、122的连接部分之间靠近配置的设计。
然后，省略图示，但是，以覆盖各半导体芯片120、122的状态在支持基板上形成绝缘膜，并且在该绝缘膜上形成达到在各半导体芯片120、122的芯片内部电路30、32上所设置的连接焊盘的连接孔。并且，连接输入输出之间使保护电路406起作用，同时，在通过该连接孔直接连接各半导体芯片120、122的芯片内部电路30、32的状态下，在绝缘膜上构图形成布线，由此，得到图1所示的半导体装置1。例如，在使用图3A至图3C所说明的结构的电路中，形成达到连接焊盘59的连接孔，用连接布线12连接各半导体芯片120、122的连接焊盘59之间。
并且，连接芯片内部电路30、32后，使用例如激光熔断或RIE等干法刻蚀方法将已经无用的保护电路406从信号线上断开。
在这样的制造方法中，使用需要充足个数的外部连接电路40、42进行芯片内部电路30、32的功能检查后，在对于芯片内部电路30、32将不需要的外部连接电路40a、42a断开的状态下，在芯片内部电路30、32之间进行半导体芯片120、122之间的连接。
此外，此时，在搭载了保护电路406的状态下连接芯片内部电路30、32之间，所以，此时即使半导体芯片120、122所带的电荷流入到连接对象的信号线上，也可以通过保护电路406进行吸收，所以，可以防止由静电引起的芯片内部电路中所使用的元件的特性发生恶化或被破坏。此外，连接完成后，将保护电路406从信号线上断开，从而通常使用时保护电路406不成为芯片内部电路30、32的负载，可防止因设置保护电路406而引起的动作速度的降低。
因此，使用通过功能检查保证了充分的可靠性的半导体芯片120、122，不通过该功能检查时所使用的外部连接电路40a、42a，在连接电极59上不会引起静电损伤的问题，便可得到连接了半导体芯片120、122的芯片内部电路30、32的半导体装置1，即，可以降低功耗以及提高动作速度的同时，得到可靠性高的半导体装置。
并且，如上所述，只对将保护电路406从信号线上断开进行了叙述，但是，在制造步骤中，不物理性地断开芯片间连接部11部分的外部连接电路40a、42a而予以残留的情况下，也可以设置将该外部电路40a、42a从芯片内部电路30、32侧电分离的分离电路(参照本申请人的特愿2002-67969号)。
由此，例如象检查芯片内部电路30、32的功能时那样需要外部连接电路40a、42a的情况下，可将这些进行连接，另一方面，不需要外部连接电路40a、42a的情况下，将外部连接电路40a、42a断开，可防止电流流入不需要的外部连接电路40a、42a，从而可靠地降低功耗。
并且，具有这样的分离电路的结构也可以使用于用图2说明的多个内部布线14共用外部连接电路40a、42a的结构。此种情况下，在包含图3所示的连接焊盘59的内部电路和外部连接电路40a、42a之间设置分离电路。
(第2实施方式)
图5A至图5B是说明应用了本发明的半导体装置的第2实施方式的图。该图是与第2实施方式的图3A至图3C对应的图。该第2实施方式的半导体装置1具有下述特征：使用可接通关断输入输出之间的切换电路，以可以从直接连接芯片内部电路30、32间的信号线断开保护电路406的方式来构成。作为半导体芯片20、22，只是在具有切换电路这点上不同，半导体装置1的平面图基本上与图1所示的相同。
另一方面，作为芯片间连接部11部分的电路结构，例如，如图5所示，在与另一半导体芯片22(20)的芯片内部电路32(30)相连接的连接焊盘59和保护电路406之间具有可切换输入输出之间的切换电路408。该切换电路408是作为通过来自外部的信号CNT切换与连接焊盘59相连接的信号线(图中是内部布线14或内部引出线12a)与保护电路406的连接状态的开关而设置的，例如可以是简单的模拟开关形式的电路。
具有这样的切换电路408的结构，也应用于使用图2说明的、多个内部布线14共用外部连接电路40a、42a的结构。此种情况下，可在包含图3C所示的连接焊盘59的内部电路和保护电路406之间设置切换电路408。
这样，按照第2实施方式的半导体装置1，通过切换电路408，进行直接连接芯片内部电路30、32的信号线和保护电路406之间的电断开。因此，象连接芯片内部电路30、32之间时需要保护电路406的情况下，使切换电路408接通，通过使其输入输出之间变为连接状态，可以将保护电路406连接到连接对象(即，保护对象)的信号线上。
另一方面，在不需要连接了芯片内部电路30、32之间后的保护电路406的时刻，将切换电路408关断，通过将其输入输出之间变为切断状态，从而将保护电路406从连接对象(即，保护对象)的信号线断开。由此，可以防止将不需要的负载提供给芯片内部电路30、32，从而谋求实现高速动作。
(第3实施方式)
图6A至图6B以及图7A至图7B是说明应用了本发明的半导体装置的第3实施方式的图。此处，图6A是表示第3实施方式的平面图，图6B是该平面图的A-A线剖面图。图7A至图7B所示为表示图6A的平面图的A-A线剖面的详细情况。
如图6A至图6B以及图7A所示，第3实施方式的半导体装置1的特征在于：利用凸起对半导体芯片20、22进行面朝下安装。其它的结构与第1或第2实施方式的结构大致相同，在直接连接芯片间连接部11的芯片内部电路30、32的信号线上设置了保护电路406。该保护电路406与第1或第2实施方式相同，目的在于保护半导体元件不受在直接连接芯片内部电路30、32间时的静电损伤，此外，目的还在于保护半导体元件不受在规定位置形成用于面朝下安装所使用的突起电极(凸起)时的等离子体损伤。
并且，此处，对未物理地切断去掉芯片间连接部11的外部连接电路40a、42a方式的半导体芯片20、22进行面朝下安装的情况为代表，进行举例说明。
在第3实施方式的半导体装置1中，通过作为凸起的一例的凸起电极51在支持基板(此处是插入机构)10上以面朝下方式安装了半导体芯片20、22。该支持基板10例如通过绝缘膜72在硅基板71上以高密度形成布线73。此外，以电极焊盘状形成布线73的一部分，这些电极焊盘73c是用于连接半导体芯片20、22和支持基板10的电极焊盘。另一方面，电极焊盘73d是用于连接支持基板10和外部设备的电极焊盘，例如，配置在支持基板10的边缘部。
通过突起电极51以及连接到突起电极51上的支持基板10的布线73进行半导体芯片20、22间的连接。突起电极51被夹持在构成各半导体芯片20、22的芯片内部电路30、32的布线的一部分，例如如图所示的将多层布线的最上层的一部分形成为突起电极状的部分、或者图3A至图3C所示的连接焊盘59、以及支持基板10的电极焊盘73之间。由此，不通过作为包含I/O电路等的外部连接电路40、42，直接连接各半导体芯片20、22的芯片内部电路30、32之间。
此外，为连接半导体芯片20、22和外部设备，设置在半导体芯片20、22上的电极焊盘50、52也通过突起电极51连接到形成在支持基板10侧的布线73的电极焊盘73c上。连接了该电极焊盘50、52的布线73被引出到支持基板10的边缘，在该被引出的布线部分设置了用于与外部进行连接的外部电极焊盘73d。
电极焊盘50、52通过外部连接电路40、42与半导体芯片20、22的芯片内部电路30、32连接，由此，通过外部连接电路40、42连接半导体芯片20、22的芯片内部电路30、32和支持基板10的外部电极焊盘73d。
将焊线73e连接到外部电极焊盘73d上，由此，谋求该第3实施方式的半导体装置1和外部设备的连接。并且，外部电极焊盘73d也可在进行了多芯片化的半导体装置的检测中使用。
并且，如图7B所示，可使用在硅基板71以及绝缘膜72上设置了达到外部电极焊盘73d的外部基板连接用孔76方式的支持基板10。在外部基板连接用孔76中埋入由导电性材料构成的栓(plug)77，在栓77的表面(硅基板71侧的面)设置了用于将该半导体装置连接到外部设备上的突起电极78。并且，该突起电极78也可以在进行多芯片化的半导体装置的检测中使用。此外，如图所示，外部电极焊盘73d的表面可以从绝缘膜74露出，也可以用绝缘膜74覆盖。
第3实施方式的半导体装置1的制造方法如下。
首先，与第1实施方式相同，在晶片表面上制作分别形成有内部电路、外部连接电路、以及连接焊盘的各半导体芯片作为图6A至图6B中的半导体芯片20、22的前身，对于这些半导体芯片，以探针接触各连接焊盘，进行各内部电路的功能检查。然后，将晶片分割成图6A至图6B所示的各半导体芯片20、22上，只选取通过功能检查判断为合格品的芯片。此外，与其后形成突起电极51的部分相连接的、半导体芯片20、22的芯片内部电路30、32间的信号线(图2A或图3A至图3C所示的内部布线14或内部引出线12a)上设置图2A或图3A至图3C所示的保护电路406。
并且，在半导体芯片20、22上，在信号线上设置了保护电路406的状态下，在由保持与芯片内部电路30、32相连接的状态的电极焊盘50、52上、以及成为与其它的半导体芯片的连接部分的芯片内部电路30、32部分上，形成突起电极51。突起电极51的形成可在分割半导体芯片20、22之前的晶片状态下进行。此外，突起电极51的形成可以不在半导体芯片20、22侧而在支持基板10侧。或者，可以在半导体芯片20、22以及支持基板10的双方上形成。
此处，所谓的在信号线上设置了保护电路406的状态，意思是使保护电路406起作用的状态，在半导体芯片20、22具有切换信号线和保护电路406之间的切换电路408的情况下，是连接了其输入输出之间的状态。以下相同。
此后，在信号线上设置了保护电路406的状态下，在形成有布线73、以及电极焊盘73c、73d的支持基板10上，使芯片内部电路30、32的形成面相对置来安装半导体芯片20、22。此时，通过支持基板10的布线73以及突起电极51，直接连接半导体芯片20、22的芯片内部电路30、32之间。由此，完成半导体装置1。
即使是如第3实施方式的结构的半导体装置1及其制造方法，因为直接连接半导体芯片20、22的芯片内部电路30、32之间，所以，与所述的第1或第2实施方式相同，使用通过功能检查保证了充分的可靠性的半导体芯片20、22，能够得到可降低功耗以及提高高速动作的半导体装置。
此外，因为在形成作为凸起的一例之突起电极51的信号线上设置了保护电路406，所以，即使在芯片表面上形成凸起(在本例中是突起电极51)时的等离子体电流流入到突起电极51的形成对象的信号线上，因为能够由保护电路406进行吸收，所以，也可以防止芯片内部电路中所使用的元件的特性发生恶化或被破坏。
此外，在信号线上设置了保护电路406的状态下，使突起电极51和支持基板10的布线73相连接，并直接电连接半导体芯片20、22的芯片内部电路30、32之间，所以，此时即使半导体芯片20、22所带的电荷流入到连接对象的信号线上，因为可由保护电路406吸收，所以，可以防止因静电使芯片内部电路中所使用的元件的特性发生恶化或者被破坏。
此外，连接结束后，即，面朝下安装结束后，将保护电路406从信号线上断开，由此，在通常使用时，保护电路406不成为芯片内部电路30、32的负载。由此，可防止将不需要的负载提供给芯片内部电路30、32，可谋求实现高速动作。
此外，在第3实施方式的半导体装置1中，在支持基板10上使用了硅基板71的情况下，可对支持基板10侧形成高密度的布线73，以最短距离连接半导体芯片20、22之间。由此，可进一步防止信号的延迟和实现高速化。并且，在支持基板10以及半导体芯片20、22二者都使用了硅基板的情况下，因为它们的膨胀系数相等，所以，可防止因热应力引起的接合部(突起电极51引起的)的断线。此外，与有机基板相比较，将热传导率高的硅基板作为支持基板10进行使用，由此，由于芯片内部电路30、32的驱动半导体芯片20、22即使发热，也能够将该热量尽快释放，所以，可防止因发热引起的动作不良。
(第4实施方式)
图8是表示应用了本发明的半导体装置的第4实施方式的图。该第4实施方式的半导体装置1在面朝下安装半导体芯片20、22之间这点上具有特点。其它的结构与第1或第2实施方式的结构相同，在直接连接芯片间连接部11的芯片内部电路30、32的信号线上设置了保护电路406。
该保护电路406的目的与第3实施方式相同，所以，除保护半导体元件不受直接连接芯片内部电路30、32之间的静电损伤的目的外，还在于保护半导体元件，使其免受在规定位置上形成用于面朝下安装所使用的突起电极(凸起)时的等离子体损伤。
如图8所示，对第4实施方式的半导体装置1来说，半导体芯片20成为相对于半导体芯片22的支持基板，半导体芯片22成为相对于半导体芯片20的支持基板，它们通过突起电极51而面朝下安装。
半导体芯片20例如只由芯片内部电路30构成，对与突起电极51相连接的芯片内部电路30部分来说，构成该芯片内部电路30的布线81的一部分(例如，图示的多层布线的最上层的一部分)形成为电极焊盘状，由此，在连接上具有充分的面积。
另一方面，半导体芯片22具有芯片内部电路32、从该内部电路引出的多个外部连接电路42、与各外部连接电路42相连接的电极焊盘。其中，构成芯片内部电路32的布线91的一部分(例如，图示的多层布线的最上层的一部分)形成为电极焊盘状，该部分通过突起电极51与半导体芯片20进行连接。与各外部连接电路42相连接的电极焊盘92是用于连接搭载了这些半导体芯片20、22的半导体装置和外部设备的电极焊盘，配置在半导体芯片22的外周侧。
如上所述，第4实施方式的半导体装置1在将构成半导体芯片20、22的芯片内部电路30、32之布线81、91的一部分(例如，图示的多层布线的最上层的一部分)形成为电极焊盘状的部分之间夹持突起电极51，由此，不通过包含I/O电路的外部连接电路，直接连接半导体芯片20、22的芯片内部电路30、32之间。
第4实施方式的半导体装置1的制造方法如下。首先，与第1实施方式相同，在晶片表面制作分别形成有内部电路、外部连接电路、以及电极焊盘的半导体芯片作为图8所示的半导体芯片20、22的前身，对于这些半导体芯片，以探针接触各电极焊盘，进行各内部电路的功能检查。然后，将晶片分割成图8所示的各半导体芯片20、22，只选取通过功能检查判断为合格品的芯片。
将晶片分割成各半导体芯片20、22的情况下，残留形成在晶片表面的半导体芯片的必要部分，切断去掉其它的部分。例如，从作为半导体芯片20前身的半导体芯片切断去掉外部连接电路以及电极焊盘，得到只由芯片内部电路30构成的半导体芯片20。此外，作为半导体芯片22前身的半导体芯片，只残留芯片内部电路32和必要部分的外部连接电路42、以及与它们相连接的电极焊盘92，切断去掉其它的部分，从而得到半导体芯片22。
或者，为了可以不切断，而使用如下所述方式的芯片，即：在连接于内部连接电路的芯片的一边不设置电极焊盘或外部连接电路，预先采用这种设计，从而制作出半导体芯片20、22方式的芯片。
并且，在该半导体芯片20(或半导体芯片22)上，在信号线上设置了保护电路406的状态下，在将构成芯片内部电路30(或芯片内部电路32)的布线制作成电极焊盘状的部分上，形成突起电极51。并且，突起电极51的形成可以是在分割半导体芯片20、22之前的晶片状态下进行。
然后，在信号线上设置了保护电路406的状态下，使芯片内部电路30、32的形成面相对置地配置半导体芯片20和半导体芯片22，通过突起电极51在半导体芯片22上安装半导体芯片20。此时，通过突起电极51直接连接半导体芯片20、22的芯片内部电路30、32之间。由此，完成半导体装置1。
即使是如第4实施方式所示结构的半导体装置及其制造方法，不通过包含I/O电路等外部连接电路而直接连接半导体芯片20、22的芯片内部电路30、32之间，所以，与如上所述的第1～第3实施方式相同，使用通过功能检查保证了充分的可靠性的的半导体芯片20、22，能够得到可降低功耗以及提高高速动作的半导体装置。
此外，按照第4实施方式，使用半导体芯片20(或半导体芯片22)作为支持基板，由此，不需要所谓的插入机构，所以，可实现不需要插入机构的低成本的MCM。
此外，因为预先在形成作为凸起的一例之突起电极51的信号线上设置了保护电路406，所以，即使在芯片表面上形成凸起(在本例中是突起电极51)时的等离子体电流流入到突起电极51形成对象的信号线上，因为能够由保护电路406进行吸收，所以，可防止因等离子体电流引起的芯片内部电路中所使用的元件的特性发生恶化或者被破坏。
此外，在信号线上设置了保护电路406的状态下，通过突起电极51在半导体芯片22上安装半导体芯片20，由此，直接电连接半导体芯片20、22的芯片内部电路30、32，所以，此时即使半导体芯片20、22所带的电荷流入到连接对象的信号线上，也可由保护电路406进行吸收，所以，可防止因静电引起的芯片内部电路中所使用的元件的特性发生恶化或者被破坏。
此外，连接结束后，即，面朝下安装结束后，将保护电路406从信号线断开，由此，通常使用时，保护电路406不成为芯片内部电路30、32的负载。由此，可防止将不需要的负载提供给芯片内部电路30、32，可谋求实现高速动作。
并且，在第4实施方式中，例示了对于1个半导体芯片22对置配置1个半导体芯片20的结构，但是并不限定于此。例如，将半导体芯片22作为支持基板，在其上安装了多个半导体芯片20的结构或者也可以是其相反的结构，安装在1个半导体芯片上的多个半导体芯片可以是设置了不同功能或者相同功能的内部电路的芯片。
如以上所说明的那样，按照本发明的半导体装置，在芯片内部电路部分，谋求直接连接半导体芯片之间，由此，可防止外部连接电路中的功耗，并可防止通过该外部连接电路引起的半导体芯片之间的动作延迟，可以实现MCM型的半导体装置的高速动作以及低功耗。
此外，预先在直接连接芯片内部电路之间的信号线和保护电路之间设置切换电路，由此，在装置制造时使其输入输出间为连接状态，直接连接芯片内部电路之间或者形成凸起，由此，可保护电路元件不受静电损伤或等离子体损伤。此外，装置制造结束后，使切换电路的输入输出之间为切断状态，由此，可以避免该保护电路成为芯片内部电路的负载，由此可谋求实现高速动作。
此外，按照本发明的半导体装置的制造方法，在直接连接芯片内部电路的信号线上设置了保护电路的状态下，设置这样的步骤，即在连接对象部分上形成凸起的步骤，或者使用所需的充分的外部连接电路进行内部电路的功能检查后，在直接连接芯片内部电路之间的信号线上设置了保护电路的状态下，设置这样的步骤，即在内部电路部分之间直接进行半导体芯片间的连接。由此，使用保证了具有充分可靠性的半导体芯片，可得到实现所希望的低功耗、高速化，同时可提高MCM的可靠性和提高成品率的半导体装置。
此外，即使在半导体芯片不具有可将保护电路从信号线上分离的切换电路的情况下，装置制造完成后，利用激光熔断或R I E等干法刻蚀将保护电路从信号线上电分离，由此，可避免该保护电路成为芯片内部电路的负载，由此可谋求实现高速动作。
权利要求书
(按照条约第19条的修改)
1.(删除)
2.(删除)
3.(删除)
4.(修改后)一种具有多个半导体芯片而构成的半导体装置，该半导体芯片由半导体元件构成且至少形成有内部电路，其特征在于：
直接电连接信号线，该信号线用于连接分别在所述多个半导体芯片上形成的所述内部电路之间，同时，
设置有第1保护电路，该第1保护电路用于保护所述半导体元件使其受到连接所述内部电路之间的信号线的、与所述连接有关的损伤，
在所述半导体芯片上形成外部连接电路，该外部连接电路具有第2保护电路，该第2保护电路与所述信号线电连接，并将该信号线的信号传送给外部设备，同时用于防止所述半导体元件受到与该连接相关的损伤。
5.(修改后)如权利要求4记载的半导体装置，其特征在于：
第1保护电路的针对所述损伤的保护能力与所述外部连接电路所具有的所述第2保护电路的保护能力不同。
6.(修改后)如权利要求4记载的半导体装置，其特征在于：
构成所述第1保护电路的电路部件的一部分具有切换电路，可对所述信号线进行电连接和电断开的切换。
7.(修改后)一种具有多个半导体芯片而构成的半导体装置的制造方法，该半导体芯片由半导体元件构成且至少形成有内部电路，其特征在于：
具有连接步骤，对于所述多个半导体芯片，在使所述保护电路起作用的状态下，直接电连接所述多个半导体芯片的各内部电路之间，其中，所述多个半导体芯片中设置有第1保护电路，该第1保护电路用于保护所述半导体元件使其免受与直接电连接分别在所述多个半导体芯片上形成的所述内部电路之间有关的损伤。
8.(修改后)一种具有多个半导体芯片而构成的半导体装置的制造方法，该半导体芯片由半导体元件构成且至少形成有内部电路，其特征在于：
具有电极形成步骤，对于所述多个半导体芯片，在使所述保护电路起作用的状态下，形成用于直接电连接所述多个半导体芯片的各内部电路之间的突起电极，其中，所述多个半导体芯片中设置有第1保护电路，该第1保护电路用于保护所述半导体元件使其免受与直接电连接分别在所述多个半导体芯片上形成的所述内部电路之间有关的损伤。
9.(修改后)如权利要求8记载的半导体装置的制造方法，其特征在于：
具有连接步骤，在使所述第1保护电路起作用的状态下，使用由所述电极形成步骤形成的所述突起电极，直接电连接所述多个半导体芯片的各内部电路之间。
10.(修改后)如权利要求7或9记载的半导体装置的制造方法，其特征在于：
具有检查步骤，在所述连接步骤之前，关于所述多个半导体芯片，对每个该半导体芯片进行所述内部电路的功能检查。
11.(修改后)如权利要求10记载的半导体装置的制造方法，其特征在于：
在所述半导体芯片上形成外部连接电路，该外部连接电路与来自所述内部电路的信号线电连接，并将该信号线的信号传送给外部设备，
在所述检查步骤和所述连接步骤之间还具有分离步骤，在该分离步骤中，对所述外部连接电路的至少一部分进行电分离，该外部连接电路设置在作为直接连接所述内部电路之间的对象的信号线上。
12.如权利要求10记载的半导体装置的制造方法，其特征在于：
通过在所述半导体芯片上所形成的所述外部连接电路进行所述检查步骤。
13.(删除)

Claims (13)

1.一种具有多个半导体芯片而构成的半导体装置，该半导体芯片由半导体元件构成且至少形成有内部电路，其特征在于：
直接电连接信号线，该信号线用于连接分别在所述多个半导体芯片上形成的所述内部电路之间，同时，
设置了第1保护电路，该第1保护电路用于防止所述半导体元件受到连接所述内部电路之间的信号线的、与所述连接相关的损伤。
2.如权利要求1记载的半导体装置，其特征在于：
所述第1保护电路配置在所述多个半导体芯片中的至少一个芯片上的、与另一个所述内部电路的连接部分和该半导体芯片上的所述内部电路之间的信号线上。
3.如权利要求2记载的半导体装置，其特征在于：
所述第1保护电路配置在所述多个半导体芯片的任何一个芯片上的、所述另一内部电路的连接部分和该半导体芯片上的所述内部电路之间的各信号线上。
4.如权利要求1记载的半导体装置，其特征在于：
在所述半导体芯片上形成外部连接电路，该外部连接电路具有第2保护电路，该第2保护电路与所述信号线电连接，并将该信号线的信号传送给外部设备，同时用于防止所述半导体元件受到与该连接相关的损伤，
所述第1保护电路设置在除了所述第2保护电路之外的、连接所述内部电路之间的信号线上。
5.如权利要求1记载的半导体装置，其特征在于：
在所述半导体芯片上形成外部连接电路，该外部连接电路具有第2保护电路，该第2保护电路与所述信号线电连接，并将该信号线的信号传送给外部设备，同时用于防止所述半导体元件受到与该连接相关的损伤，
所述保护电路的针对所述损伤的保护能力与所述外部连接电路所具备的所述第2保护电路的保护能力不同。
6.如权利要求1记载的半导体装置，其特征在于：
具有切换电路，可以对构成所述第1保护电路的电路部件的至少一部分的所述信号线进行电连接和电切断的切换。
7.一种具有多个半导体芯片而构成的半导体装置的制造方法，该半导体芯片由半导体元件构成且至少形成有内部电路，其特征在于：
具有连接步骤，对于所述多个半导体芯片，在使所述保护电路起作用的状态下，直接电连接所述多个半导体芯片的各内部电路之间，其中，所述多个半导体芯片中形成有保护电路，该保护电路用于防止该内部电路中的半导体元件受到与直接电连接所述内部电路和另一个半导体芯片上的所述内部电路之间有关的损伤。
8.一种具有多个半导体芯片而构成的半导体装置的制造方法，该半导体芯片由半导体元件构成且至少形成有内部电路，其特征在于：
具有电极形成步骤，对于所述多个半导体芯片，在使所述保护电路起作用的状态下，形成用于直接电连接所述多个半导体芯片的各内部电路之间的突起电极，其中，所述多个半导体芯片中形成有保护电路，该保护电路用于防止该内部电路中的半导体元件受到与直接电连接所述内部电路和另一个半导体芯片上的所述内部电路之间有关的损伤。
9.如权利要求8记载的半导体装置的制造方法，其特征在于：
具有连接步骤，在使所述保护电路起作用的状态下，使用由所述电极形成步骤形成的所述突起电极，直接电连接所述多个半导体芯片的各内部电路之间。
10.如权利要求7或9记载的半导体装置的制造方法，其特征在于：
具有检查步骤，在所述连接步骤之前，关于所述多个半导体芯片，对每个该半导体芯片进行所述内部电路的功能检查。
11.如权利要求10记载的半导体装置的制造方法，其特征在于：
在所述半导体芯片上形成外部连接电路，该外部连接电路与来自所述内部电路的信号线电连接，并将该信号线的信号传送给外部设备，
在所述检查步骤和所述连接步骤之间还具有分离步骤，在该分离步骤中，对所述外部连接电路的至少一部分进行电分离，该外部连接电路设置在作为直接连接所述内部电路之间的对象的信号线上。
12.如权利要求10记载的半导体装置的制造方法，其特征在于：
通过在所述半导体芯片上形成的所述外部连接电路进行所述检查步骤。
13.如权利要求7记载的半导体装置的制造方法，其特征在于：
还具有分离步骤，在所述连接步骤之后，将构成所述保护电路的电路部件的至少一部分从直接连接所述内部电路之间的信号线上电分离。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184268A (zh) * 2010-10-13 2011-09-14 天津蓝海微科技有限公司 防静电放电和防闩锁效应保护电路规则的自动检查方法
CN109906507A (zh) * 2016-10-26 2019-06-18 硅工厂股份有限公司 多芯片结构的半导体器件及使用其的半导体模块

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7528494B2 (en) * 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
WO2008099711A1 (ja) * 2007-02-13 2008-08-21 Nec Corporation 半導体装置
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
KR101321947B1 (ko) 2007-09-20 2013-11-04 삼성전자주식회사 정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법
KR101003116B1 (ko) 2008-08-08 2010-12-21 주식회사 하이닉스반도체 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지
US8097956B2 (en) 2009-03-12 2012-01-17 Apple Inc. Flexible packaging for chip-on-chip and package-on-package technologies
JP2019054216A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3453803B2 (ja) * 1993-06-15 2003-10-06 株式会社日立製作所 電子回路基板の配線修正方法およびその装置
JPH08167703A (ja) * 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
US5807791A (en) * 1995-02-22 1998-09-15 International Business Machines Corporation Methods for fabricating multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US5548135A (en) * 1995-05-12 1996-08-20 David Sarnoff Research Center, Inc. Electrostatic discharge protection for an array of macro cells
US6586266B1 (en) * 1999-03-01 2003-07-01 Megic Corporation High performance sub-system design and assembly
US6141245A (en) * 1999-04-30 2000-10-31 International Business Machines Corporation Impedance control using fuses
JP3271614B2 (ja) * 1999-05-17 2002-04-02 日本電気株式会社 半導体装置
US6838766B2 (en) * 2000-03-21 2005-01-04 Sanyo Electric Co., Ltd. Semiconductor device
JP4441974B2 (ja) * 2000-03-24 2010-03-31 ソニー株式会社 半導体装置の製造方法
US6556409B1 (en) * 2000-08-31 2003-04-29 Agere Systems Inc. Integrated circuit including ESD circuits for a multi-chip module and a method therefor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184268A (zh) * 2010-10-13 2011-09-14 天津蓝海微科技有限公司 防静电放电和防闩锁效应保护电路规则的自动检查方法
CN109906507A (zh) * 2016-10-26 2019-06-18 硅工厂股份有限公司 多芯片结构的半导体器件及使用其的半导体模块
CN109906507B (zh) * 2016-10-26 2023-09-05 硅工厂股份有限公司 多芯片结构的半导体器件及使用其的半导体模块

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