KR20010031702A - 정전 방전 프로텍션용 저 트리거 및 홀딩 전압 에스씨알장치 - Google Patents

정전 방전 프로텍션용 저 트리거 및 홀딩 전압 에스씨알장치 Download PDF

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Abstract

ESD에 대해 집적회로를 보호하기 위해서, 저 트리거 전압을 얻기 위해 웰(11) 주변부에 게이트 다이오드 또는 MOS 트랜지스터(17,18,19)를 구비한 실리콘 제어 정류기(SCR)를 이용하는 것이 공지된다. 본 발명에 따라, SCR의 애노드(8) 및 캐소드(16) 사이에 위치한 상기 게이트 다이오드 또는 MOS 트랜지스터는 SCR의 주변 일부분을 따라서만 제공되므로, SCR의 일부분은 상기 게이트 다이오드로부터 자유롭다. 이러한 구조의 결과로, SCR의 홀딩 전압은 상당히 감소되어, ESD 발생 동안 방산을 상당히 감소시킨다.

Description

정전 방전 프로텍션용 저 트리거 및 홀딩 전압 에스씨알 장치{LOW TRIGGER AND HOLDING VOLTAGE SCR DEVICE FOR ESD PROTECTION}
본 발명은 표면에 정전 방전(ESD) 보호용 보호 수단을 포함하는 집적 회로를 포함하는 반도체 몸체를 갖는 반도체 장치에 관한 것이며, 이 수단은 SCR 및 게이트 다이오드로 이루어진 복합 소자이며, 보호 수단은 제 1 도전형의 표면 구역이 SCR 소자의 애노드 및 캐소드 구역들 중 하나를 형성하도록 형성되는 상반되는 제 2 도전형으로 이루어진 웰을 갖는 제 1 도전형의 표면 영역에 제공되며, 표면 영역은 웰로부터 원격에 위치하며, SCR 소자의 다른 애노드 및 캐소드 영역을 형성하는 제 1 구역으로 나타내어지는 제 2 도전형의 표면 구역을 가지며, 게이트 다이오드는 반도체 몸체 표면으로부터 절연된 게이트 및 제 2 구역으로 나타내어지는 이러한 게이트에 정렬된 고도핑된 제 2 도전형 표면 구역을 포함하며, 이 정렬된 표면 구역은 제 2 도전형의 웰을 부분적으로 중첩한다. 이러한 장치가 IEEE Electron Device Letters, vol. 12 no.1, January 1991, pp.21 및 22에 발표된, A. Chatterjee et al.가 쓴 논문 ″출력 및 입력 패드에서 온-칩 ESD 보호용 저전압 트리거링 SCR″에 공지된다.
SCR 소자(실리콘 제어 정류기)는 외곽 n-층 및 p-층 상에 접속을 갖는 4-층 npnp 구조다. 공지된 것처럼, 어떤 상태에서 이러한 소자의 저항은 매우 높아서, 실질적으로 어떤 전류도 이 소자를 통해 흐르지 않으며, 다른 상태에서 저항은 매우 낮아, 이 소자는 큰 전류를 운반할 수 있다. 이 소자는 어떤 비도전 상태에서 접속부들 사이의 전압이 특정 값, 즉 이른바 트리거 전압에 도달하는 다른 상태로 변한다. I-V 특성의 이러한 점 이상에서, 접속부들 사이의 전압은 낮은 값, 이른바 홀딩 전압으로 떨어져서, I-V 곡선이 매우 가파르게 된다. SCR 소자를 ESD 손상에 대비한 CMOS 회로 또는 BICMOS 회로 프로텍션(protection)으로서 이용할 시, 이 회로에서 손상이 발생할 수 있는 I/O 패드 상의 가장 낮은 전압보다 트리거 전압을 더 낮게하는 것은 중요하다. 일반적으로, 트리거 전압은 pn-전이의 브렉다운(breakdown) 전압에 의해 결정된다. 표준 CMOS 프로세스에서, pn-접합의 브렉다운 전압은 n 웰 및 40V 근처의 p-형 표면 영역 사이에 위치하며, 이 전압은 ESD 프로텍션용으로는 너무 높다. n-채널 MOS 트랜지스터의 소스/드레인 구역의 pn-접합에 대한 브렉다운 전압은 약 10V다. 게이트 다이오드를, 예컨대 MOS 트랜지스터 형태로 웰 에지를 따라 제공함으로써, 원하는 값의 트리거 전압이 획득될 수 있다. 웰을 중첩하는 트랜지스터의 소스 또는 드레인 구역은 SCR 소자를 트리거하는 게이트 다이오드를 형성하며, 트랜지스터의 다른 구역은 공지된 장치에서 SCR 소자의 캐소드를 형성한다.
홀딩 전압은 대게 공급 전압보다 커야 한다. 프로텍션에서 발산을 가능한 가장 낮게 유지하기 위해서, 낮은 홀딩 전압이 바라여진다. 실제로, 대부분의 표준 프로세스에서 홀딩 전압이 6V 위에 있음이 밝혀졌다. 그러나, 종종 보다 낮은 홀딩 전압이, 특히 공급 전압이 3.3V 이하인 저전력 애플리케이션들에서 바라여진다.
따라서, 본 발명의 목적은 저 트리거 전압과 저 홀딩 전압을 갖는 ESD 프로텍션을 제공하는 것이다. 또한, 본 발명은 예컨대 공지된 장치에서 웰을 중첩하는 트랜지스터 구역이 캐소드에 의해 주입되는 로드 캐리어들로부터 애노드를 보호한다는 인식에 기초한다. 본 발명은, 또한 애노드와 캐소드간의 거리가 증가할 시 일반적으로 증가하는 홀딩 전압이 애노드와 캐소드 간의 트랜지스터가 존재함으로써 악영향을 받는다는 인식에 기초한다.
서두에 게시된 유형의 본 발명에 따른 반도체 장치는, 상기 제 2 구역이 단지 웰 주변 부분을 따라서만 뻗어 있는 반면, 제 1 구역은 상기 제 2 구역으로부터 자유로운 적어도 웰 주변의 또다른 부분을 따라 제공된다는 특징이 있다. 이 구성은, 애노드와 캐소드가 실제로 게이트 다이오드에 의해 서로로부터 보호되지 않으므로, 캐소드가 주입한 로드 캐리어들은 애노드에 보다 쉽게 도달할 수 있게되며, 이는 결국 공지된 장치들에서보다 상당히 낮은 홀딩 전압을 야기하게 한다.
본 발명에 따른 장치의 바람직한 실시예는, 게이트 다이오드의 게이트가 제 2 도전형의 상기 제 2 구역이 뻗어나가는 웰 주변의 이 부분을 따라서만 실제로 뻗어나간다는 특징이 있다. 이 실시예는, 예컨대 누설 전류가 제한된 게이트 길이의 결과로 상대적으로 작다는 점에서 유리하다. 본 발명에 따른 장치의 또다른 실시예는, 게이트 다이오드가 제 1 도전형의 표면 영역에 증착된 제 2 도전형의 또다른 표면 구역을 갖는 MOS 트랜지스터 형태로 배열되며, 상기 제 2 구역은 트랜지스터의 소스/드레인 구역들 중 하나를 형성하며 그리고 상기 또다른 표면 구역은 트랜지스터의 소스/드레인 구역들 중 다른 하나를 형성하며, 제 2 도전형의 상기 제 1 구역은 상기 또다른 표면 구역보다 웰에 제공된 제 1 도전형의 표면 구역으로부터 보다 짧은 측면 거리에 위치한다는 특징이 있다. 실제로, 홀딩 전압은 애노드로부터 캐소드까지의 거리에서 다소 선형으로 변한다. 이 실시예에서, 옵션은 본 발명에 따른 장치에서 이 거리를 매우 작게, 즉 트랜지스터의 애노드와 소스 간의 거리보다 작게 만드는데 이용된다.
본 발명의 이들 및 다른 양상들은 이후에 게시되는 실시예들을 참조하여 명백해질 것이다.
도면에서,
도 1은 정전 방전에 대해 입력을 보호하는 집적 회로의 부분도,
도 2는 본 발명에 따른 ESD 프로텍션의 단면도,
도 3은 도 2의 ESD 프로텍션의 전류/전압 특성도,
도 4는 본 발명에 따른 ESD 프로텍션의 제 2 실시예의 배치도,
도 5는 라인 V-V 에 따른 제 2 실시예의 단면도,
도 6은 도 4의 라인 VI-VI 에 따른 이러한 실시예의 단면도.
도 1은 통상의 (어디에도 도시되지 않은) 엔빌로프 입력 핀으로의 (도시되지 않은) 배선 접합에 의해 접속되는 입력 경로(2)를 갖는 집적 회로(1)의 입력부 도면을 보여준다. 입력 경로(2)는 입력 포트가, 예컨대 p-채널 트랜지스터(5), n-채널 트랜지스터(6), 도체(3)에 접속되는 트랜지스터 게이트를 포함하는 회로의 입력 포트(4)로 도체(3)에 의해 접속된다. 도체(3)의 저항 전개는 저항기(7)에 의해 도식적으로 표현된다. 예를 들면, 엔빌로프 입력 핀과 인간 신체 사이의 접촉에 의해 야기되는 정전 방전(ESD)으로 인한 손상에 대해 회로를 보호하기 위해서, 프로텍션 소자(9)는 이것의 일 측이 도체(3)에 접속되고 다른 측이 기준 전압, 예컨대 그라운드에 접속되도록 삽입된다. 간략화를 위해 다이오드로서 도면에 도시된 소자(9)는 종종 SCR(실리콘 제어 정류기)로 불리는 pnpn 구조인 4-층 구조의 교차 도전형에 의해 형성된다. 전류/전압 특성은 SCR 소자가 거의 전류를 전도하지 않는 0 volt 와 Vtrvolt 사이의 제 1 영역(도 3 참조)을 보여준다. 이것은 소자가 정상 조건하에 있는 상태다. 트리거 전압(Vtr)의 경우에, 소자는 전압이 저전압(Vh), 홀딩 전압으로 떨어지는 도전 상태로 변하여, SCR 소자의 저항은 매우 낮게된다. ESD 에 대해 회로를 효과적으로 보호하기 위해, Vtr이 손상이 발생하는 전압 보다 낮게되는 것이 필요하다. 이것은 전류 COMS 프로세스 동안 Vtr이 10 V와 같거나 또는 거의 같은 것을 의미한다. ESD 의 경우에 빠른 방전을 위해 그리고 프로텍션의 열 성장을 가능한 가장낮게 유지하기 위해서, 가장 낮은 가능한 Vh가 (공급 전압 보다 낮게) 바라여진다. 실리콘 기술에서 계속해서 줄어드는 치수용 공급 전압이 계속해서 값들이 작아지는 경향을 보여주기 때문에, 낮은 Vh를 갖는 SCR 프로텍션이 보다 더 바라여진다.
도 2는 본 발명에 따른 프로텍션 소자(9)의 단면도를 보여주며, 이 소자는 또한 적당한 트리거 전압이 존재할 시 저 홀딩 전압(Vh)을 갖는다. 예를 들면, 실리콘으로 된 반도체 몸체는 프로텍션 소자(9)를 포함하는 표면 영역(10)을 보여주는 도 2로부터 시작된다. 여기에 게시될 특정 실시예에서, 표면 영역은 p형이다. 그러나, 다수의 영역들 및 구역들로 된 반전된 도전형을 갖는 실시예가 가능함이 당업자들에게는 명백해질 것이다. 표면 영역(10)에, 예컨대 반도체 몸체에서 p-채널 트랜지스터외의 장소에 대한 n-채널 주입 동안 n형 웰(11)이 제공된다. 웰(11)에서, SCR 소자(9)의 애노드를 형성하고 도체(3)를 통해 입력 경로(2)에 접속되는 P-형 표면 구역(12)이 존재한다. 도 2에 도식적으로 도시된 접촉(13) 및 고도핑된 접촉 구역(12)에 의해, 애노드(8)는 웰(11)에 접속된다. P-형 표면 영역(10)은 웰(11)로부터 원격에 있고 SCR 소자의 캐소드를 형성하는 n-형 표면 구역(14)을 더 포함한다. 도식적으로 도시된 도체(15)에 의해, 캐소드(14)는 기준 전압, 예컨대 그라운드에 접속된다. p-형 표면 영역(10)은 이 예에서 도체(15) 및 고도핑된 p-형 표면 구역(16)에 의해 그라운드로 접속된다. 충분한 저 트리거 전압을 얻기 위해서, 이 장치는 p-형 표면 영역(10)에 제공된 매우 높게 도핑된 n-형 표면 구역(17) 및 구역(17)에 비례하여 정렬된 표면 영역(10)으로부터 전기적으로 절연된 게이트(18)를 포함하는 게이트 다이오드 구조를 갖는다. 구역(17)은 구역(17)이 웰(11)에 인접하게 함으로써, 또는 도면에 도시된 것처럼 구역(17)이 웰(11)에 중첩되게 함으로써 웰(11)에 전기적으로 접속된다. 도 2에 도시된 실시예에서, 게이트(18)는 도체(15)에 의해 기판(10)으로 및 저 기준 전압으로 접속된다. 또다른 실시예에서, 게이트(8)는 저항기를 통해 그라운드로 그리고 다이오드나 캐패시터를 통해 구역(17)로 연결된다. 이 구성은 프로텍션의 트리거 전압이 웰(11)과 표면 영역(10) 간의 pn 전이의 (높은) 브렉다운 전압에 의해 결정되는 것이 아니라, 게이트 다이오드(17,18)에 의해 결정되게 하여준다. 게이트 다이오드는 전류 표준 CMOS 프로세스를 가지고 10 V와 같거나 또는 거의 같은 브렉다운 전압이 성취될 수 있도록 회로의 n-채널 트랜지스터와 함께 동시에 제조될 수 있다.
원칙적으로, 구역(17) 및 게이트(18)를 갖는 게이트 다이오드로서 충분하다. 도시된 예에서, 게이트(18)의 측면, 즉 마주보는 구역(17) 상에, 또다른 고도핑된 n-형 구역(19)이 p-형 표면 영역(10)에 제공되어, 게이트 다이오드가 MOS 트랜지스터 구조를 갖게한다. 구역(19)은 저 기준 전압 및 기판(10)에 접속되며, 결과적으로 SCR 소자의 캐소드로서 동작하여, n-형 구역(14)보다 덜 효과적인 방법이 될 것이다.
도 4는 이전 예와 비교되는 또다른 배치를 갖는 본 발명에 따른 ESD 프로텍션의 평면도를 보여준다. 라인들(V-V,VI-VI)에 따른 장치의 단면도가 도 5, 도 6에 각각 표시된다. n-형 웰(18)은 도면의 좌 및 우 측상에 2개의 종단을 갖는 세로 구역 형태로 배치된다. 애노드(8)는, 고도핑된 n-형 구역(12)이 웰(11)용 접촉 영역을 형성하도록 제공되는 위치에서 웰이 자신의 중심에 개구를 갖는 n-웰(11)에서 세로측 p-형 구역에 의해 형성된다. 게이트 다이오드는 단독으로 우측 종단 상에 제공되며, 절연 게이트(18) 및 웰(11)을 부분적으로 중첩하는 고도핑된 n-형 구역(17)을 포함한다. 이 예에서, 게이트 다이오드는 또다른 n-형 구역(19)을 갖는 MOS 트랜지스터로서 배치된다. 고도핑된 n-형 구역(14)에 의해 형성된 SCR의 캐소드는 애노드(8)로부터의 최소 거리에 있는 게이트(18)로부터 자유로운 웰(11) 주변의 일부분을 따라 제공된다. 이 주변의 두 부분들 간의 비율은 상황에 따라 상대적으로 자유롭게 선택될 수 있다. 도 4는 게이트 다이오드가 SCR 주변의 상대적으로 작은 일부분만을 차지하여, 홀딩 전압(Vh) 및 SCR의 전류 전달 전력에 거의 영향을 미치지 않는 실시예를 보여준다. 접촉(20) 위치에서, 게이트(18)는 p-형 기판(10)으로 및 또다른 구역(19)과 함께 코히어런트(coherent) 영역을 형성하는 n-형 캐소드(14)로 접속된다. 그와 같은 것이 바라여진다면, 게이트는 회로에서 또다른 적당한 전압에 대한 접합부로 접속될 수 있다.
본 발명은 전술된 예들로 한정되는 것이 아니라, 본 발명의 구성 내에서 당업자들은 여러가지 변형을 할 수 있다. 예를 들면, 도 4에 도시된 다수의 병렬로 배열된 SCR 소자들은 전류 전달 전력을 증가시키는데 이용될 수 있다. 전술된 예에서, 도전형들은 바뀔 수 있어서, 인가될 전압들이 조정되어 애노드와 캐소드의 기능들이 교환된다. 프로텍션 소자는 도 1에 도시된 회로와 다른 프로텍션 회로에 이용될 수 있다.

Claims (5)

  1. 표면 상에 정전 방전(ESD)에 대한 프로텍션용 프로텍션 수단을 구비하는 집적 회로를 포함하는 반도체 몸체를 가지며, 상기 수단은 SCR 및 게이트 다이오드의 복합 소자이며, 상기 프로텍션 수단은 제 2 상반되는 도전형 웰을 갖는 제 1 도전형의 표면 영역에 제공되며, 상기 제 2 도전형에서 상기 제 1 도전형의 표면 구역이 상기 SCR 소자의 상기 애노드 및 캐소드 구역들 중 하나를 형성하도록 형성되며, 상기 표면 영역은 상기 웰로부터 원격에 위치하며 그리고 상기 SCR 소자의 상기 다른 애노드 및 캐소드 영역을 형성하는, 제 1 구역으로서 나타내어지는 상기 제 2 도전형의 표면 구역을 가지며, 상기 게이트 다이오드는 상기 반도체 몸체 표면으로부터 절연된 게이트 및 제 2 구역으로 나타내어지는 이 게이트에 정열된 고도핑된 제 2 도전형 표면 구역을 포함하며, 이 정열된 표면 구역이 상기 제 2 도전형의 웰을 중첩하는 반도체 장치에 있어서,
    상기 제 2 구역은 상기 웰 주변의 일부분을 따라서만 연장되는 반면, 상기 제 1 구역은 상기 제 2 구역으로부터 자유로운 상기 웰의 이러한 주변의 적어도 또다른 일부분을 따라 제공된다는 특징이 있는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 다이오드의 게이트는 상기 제 2 도전형의 상기 제 2 구역이 따라 연장하는 상기 웰 주변의 이러한 일부분만을 따라 연장한다는 특징이 있는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 게이트 다이오드는 상기 제 1 도전형 표면 영역에 증착되는 상기 제 2 도전형의 또다른 표면 구역을 갖는 MOS 트랜지스터 형태로 배치되며, 상기 제 2 구역은 상기 트랜지스터의 소스/드레인 구역들 중 하나를 형성하며 그리고 상기 또다른 표면 구역은 상기 트랜지스터의 소스/드레인 구역들 중 다른 하나를 형성하며, 상기 제 2 도전형의 상기 제 1 구역은 상기 또다른 표면 구역보다 상기 웰에 제공된 상기 제 1 도전형의 표면 구역으로부터 보다 짧은 측면 거리에 위치한다는 특징이 있는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 2 도전형의 상기 또다른 구역 및 상기 제 2 도전형의 상기 제 1 구역은 상기 제 2 도전형의 코히어런트한 구역을 형성한다는 특징이 있는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 상기 제 2 도전형은 각각 p-도전형 및 n-도전형이며, 상기 제 1 구역은 상기 SCR 소자의 캐소드를 형성하며 그리고 상기 제 1 도전형 구역은 상기 SCR 소자의 애노를 형성하는 상기 웰에 배치된다는 특징이 있는 반도체 장치.
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