KR20100093765A - 고전압 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 게이트 전극과 드레인 영역 간의 정전용량을 감소시켜 소자의 스위칭 속도를 향상시킬 수 있는 고전압 소자 및 그의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트렌치를 구비한 기판과, 상기 기판의 후면에 형성된 드레인 영역과, 상기 트렌치의 저부로부터 일정 깊이 매립되도록 형성된 제1 게이트 절연막과, 상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 형성된 제2 게이트 절연막과, 상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 형성된 게이트 전극과, 상기 트렌치 사이의 상기 기판 내에 형성된 소스 영역을 포함하는 고전압 소자를 제공한다.
고전압 소자, DMOS

Description

고전압 소자 및 그의 제조방법{HIGH VOLTAGE DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 채널(recess channel)을 갖는 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor, 이하, MOSFET이라 함) 및 그의 제조방법에 관한 것이다.
일반적으로, 반도체 장치에서는 MOSFET 소자와 같은 개별 소자를 스위칭 소자(switching device)로 채택하고 있다. 이에 따라, 반도체 장치가 고집적화되어 감에 따라 MOSFET 소자의 크기 또한 점점 줄어드는 추세에 있다. 그 결과, 일반적인 구조인 수평 채널을 갖는 MOSFET 소자에서는 소스(source)와 드레인(drain) 간의 채널 길이의 감소에 기인한 단채널 효과(Short Channel Effect, SCE) 및 DIBL(Drain Induced Barrier Lower) 효과에 의하여 정상적인 동작이 어려워지고 있다.
이러한 수평 채널을 갖는 MOSFET 소자의 한계를 극복하기 위하여 제안된 구 조들 중 하나가 리세스 채널을 갖는 MOSFET 소자(이하, 리세스 트랜지스터라 함)이다. 리세스 트랜지스터는 게이트가 반도체 기판의 활성영역 내에 형성된 트렌치 내에 매립된 구조를 갖는다. 이러한 리세스 트랜지스터는 장치의 집적도가 증가할지라도 채널 길이를 증가시켜 단채널 효과 및 DIBL 효과를 억제할 수 있는 이점이 있다.
도 1은 종래기술에 따른 리세스 트랜지스터를 설명하기 위하여 도시한 단면도이다. 여기서는, 설명의 편의를 위해 일례로 이중 확산 금속 산화막 반도체(Double Diffused Metal Oxide Semiconductor, 이하, DMOS라 함) 소자의 단면도를 도시하였다.
도 1에 도시된 바와 같이, 종래기술에 따른 DMOS 소자는 도핑된 n+ 기판(드레인)(10)과, n+ 기판(10)보다 저농도로 도핑된 n-에피택시층(epitaxial layer, 11)과, 트렌치(trench)를 매립하는 전도성 폴리실리콘막으로 이루어진 게이트 전극(13)과, 트렌치의 내부면에 동일 두께로 게이트 전극(13)의 하부에 형성된 게이트 산화막(12A)과, 게이트 전극(13) 상부에서 양측으로 형성된 n+ 도핑된 소스 영역(14)과, n+ 도핑된 소스 영역(14) 하부에 평평하게 형성된 p-웰(p-well)(15)을 포함한다. 또한, n+ 도핑된 소스 영역(14)을 덮도록 형성된 소스 금속층(16)과, 게이트 전극(13)을 덮도록 소스 금속층(16) 하부에 형성된 유전체층(17)을 더 포함한다.
그러나, 종래기술에 따른 DMOS 소자는 게이트 전극(13)과 드레인 간의 절연막, 즉 게이트 산화막(12A)이 얇기 때문에 게이트 전극(13)과 드레인 간의 정전용 량이 증가하여 소자의 스위칭 특성이 열화되는 문제를 안고 있다. 이러한 문제를 해결하기 위한 방법으로는 게이트 산화막(12A)을 트렌치 전면에서 두껍게 성장시키거나, 게이트 산화막(12A)을 트렌치의 저면에서 선택적으로 두껍게 성장시키는 방법이 있다.
트렌치 전면에 게이트 산화막(12A)을 두껍게 성장시키는 방법에서는 게이트 산화막(12A)이 트렌치의 저면뿐만 아니라 측면에도 두껍게 형성되기 때문에 소자의 동작 특성을 변화시키는 문제가 유발될 수도 있다. 그리고, 트렌치의 저면에서 게이트 산화막(12A)을 선택적으로 두껍게 성장시키는 방법에서는 선택적으로 트렌치의 저면에 이온을 주입시키는 방법을 사용하고 있는데, 이 과정에서 공정 제어가 어려워 트렌치 측면에도 이온이 주입될 수 있다. 이로 인해, 게이트 산화막을 트렌치 측면에서 균일한 두께로 성장시키는 것이 사실상 불가능하여 균일한 두께의 게이트 산화막을 얻을 수 없어 소자의 동작 신뢰성이 저하되는 문제가 유발될 수도 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 전극과 드레인 영역 간의 정전용량을 감소시켜 소자의 스위칭 속도를 향상시킬 수 있는 고전압 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 트렌치를 구비한 기판과, 상기 기판의 후면에 형성된 드레인 영역과, 상기 트렌치의 저부로부터 일정 깊이 매립되도록 형성된 제1 게이트 절연막과, 상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 형성된 제2 게이트 절연막과, 상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 형성된 게이트 전극과, 상기 트렌치 사이의 상기 기판 내에 형성된 소스 영역을 포함하는 고전압 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 기판 상에 형성되고, 내부에 트렌치가 형성된 에피택시층과, 상기 기판의 후면에 형성된 드레인 영역과, 상기 트렌치의 저부로부터 일정 깊이 매립되도록 형성된 제1 게이트 절연막과, 상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 형성된 제2 게이트 절연막과, 상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 형성된 게이트 전극과, 상기 트렌치 사이의 상기 에피택시층 내에 형성된 소스 영역을 포함하는 고전압 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 기판 상에 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치의 일부가 매립되도록 제1 게이트 절연막을 형성하는 단계와, 상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 기판 내에 바디영역을 형성하는 단계와, 상기 바디영역 내에 소스 영역을 형성하는 단계와, 상기 기판의 후면에 드레인 영역을 형성하는 단계를 포함하는 고전압 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 에피텍시층이 형성된 기판을 준비하는 단계와, 상기 에피택시층 상에 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 에피택시층 내에 트렌치를 형성하는 단계와, 상기 트렌치의 일부가 매립되도록 제1 게이트 절연막을 형성하는 단계와, 상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 에피택시층 내에 바디영역을 형성하는 단계와, 상기 바디영역 내에 소스 영역을 형성하는 단계와, 상기 기판의 후면에 드레인 영역을 형성하는 단계를 포함하는 고전압 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 트렌치의 저면에 형성되는 제1 게이트 절연막을 측면에 형성되는 제2 게이트 절연막보다 두껍게 형성함으로써 게이트 전극과 드레인 영역 사이의 정전용량을 감소시켜 소자의 스위칭 속도를 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도면들에 있어서, 층(막, 영역)들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어 도시되었으며, 층이 다른 층 또는 기판 '상(상부)'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 도면들에 있어서, 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다. 또한, 명세서 전체 기재에 있어서, '트렌치의 내부면'으로 기재된 경우에는 트렌치의 측면과 저면을 포함하는 것을 의미한다.
실시예1
도 2는 본 발명의 실시예1에 따른 고전압 소자를 설명하기 위하여 도시한 단 면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예1에 따른 고전압 소자는 일부 또는 전체가 트렌치(108) 내부에 매립된 게이트 전극(120)을 포함한다. 또한, 게이트 전극(120)과 트렌치(108) 사이에 형성된 제1 및 제2 게이트 절연막(112C, 118)을 포함한다. 이때, 제1 및 제2 게이트 절연막(112C, 118)은 서로 다른 두께로 형성된다.
제1 게이트 절연막(112C)은 트렌치(108)의 일부가 매립되도록 트렌치(108)의 저부에 형성된다. 제1 게이트 절연막(112C)은 제2 게이트 절연막(118)보다 두껍게 형성된다. 바람직하게는 트렌치(108)의 저면으로부터 2000~5000Å의 두께로 형성된다.
제2 게이트 절연막(118)은 제1 게이트 절연막(112C)에 의해 덮혀지지 않는 트렌치(108)의 측면에 형성된다. 제2 게이트 절연막(118)은 제1 게이트 절연막(112C)보다 얇게 형성된다. 바람직하게는 트렌치(108)의 측면으로부터 50~100Å의 두께로 형성된다.
도 3a 내지 도 3k는 본 발명의 실시예1에 따른 고전압 소자의 제조방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(100)을 준비한다. 기판(100)은 반도체 기판으로서 가격이 비교적 저렴한 벌크기판을 사용하거나, 벌크기판에 비해 상대적으로 고가지만 전기적 특성이 우수한 SOI(Silicon On Insulator) 기판을 사용할 수도 있다.
기판(100) 상에 하드 마스크(106)를 형성한다. 하드 마스크(106)는 도 3b에서 실시되는 트렌치(108) 형성공정시 식각 마스크로 사용되는 감광막 패턴의 두께 부족에 기인한 식각불량을 방지하기 위해 형성한다. 하드 마스크(106)는 산화막(102)과 질화막(104)이 순차적으로 적층된 적층막으로 형성할 수 있다. 산화막(102)은 산화공정을 이용하여 형성하고, 질화막(104)은 CVD(Chemical Vapor Deposition) 공정으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 하드 마스크(106) 상에 감광막 패턴(미도시)을 형성한 후 이를 식각 마스크로 질화막(104)과 산화막(102)을 식각하여 질화막 패턴(104A)과 산화막 패턴(102A)을 형성한다. 이로써, 하드 마스크 패턴(106A)이 형성된다.
하드 마스크 패턴(106A)을 식각 마스크로 이용한 식각공정을 실시하여 기판(100A) 내에 트렌치(108)를 형성한다. 이때, 식각공정은 건식식각공정으로 실시하는 것이 바람직하며, 이를 통해 트렌치(108)의 식각면이 수직 프로파일을 갖도록 한다. 또한, 기판(100A) 내에 형성되는 트렌치(108)의 구조 및 형태는 제한을 두지 않는다. 바람직하게, 트렌치(108)의 깊이는 1.2㎛ 내지 2.0㎛, 더욱 바람직하게는 1.7㎛로 형성하고, 그 폭은 0.38㎛ 내지 0.47㎛, 더욱 바람직하게는 0.4㎛로 형성한다.
도 3c에 도시된 바와 같이, 오염물질을 제거하기 위하여 불산용액(예컨대, HF) 또는 BOE(Buffered Oxide Etchant) 용액을 이용한 세정공정을 실시할 수 있다. 이러한 세정공정에 의해 트렌치(108)의 모서리 부위의 산화막 패턴(102B)의 일부가 리세스된다. 이때, 산화막 패턴(102B)은 트렌치(108)의 상부 모서리로부터 100~250Å의 정도로 리세스된다. 동도면에서 'L'로 표시되는 부분이 리세스되는 정도를 나타낸다. 여기서, 트렌치(108)의 모서리 부위의 산화막 패턴(102B)의 일부를 리세스시키는 이유는 후속 라이너 산화막(110) 형성시 트렌치(108)의 모서리 부위를 노출시켜서 산화가 되게 함으로써 트렌치(108)의 모서리 부위를 라운딩시키기 위함이다.
도 3d에 도시된 바와 같이, 트렌치(108)의 내부면에 라이너 산화막(110)을 형성한다. 라이너 산화막(110)은 1000℃ 이상의 고온의 산소 분위기에서 100~200Å의 두께로 형성한다.
트렌치(108)의 일부가 매립되도록 라이너 산화막(110) 상에 제1 게이트 절연막으로 사용되는 HDP(High Density Plasma)막(112)을 형성한다. HDP막(112)은 트렌치(108)의 측면에 비해 저면에서 더 두껍게 형성한다. 예컨대, 트렌치(108)의 측면에서는 균일하게 300~800Å의 두께로 형성하고, 저면에서는 2000~5000Å의 두께로 형성한다.
도 3e에 도시된 바와 같이, HDP막(112) 상에 식각 장벽층(114)을 형성한다. 식각 장벽층(114)은 HDP막(112)과 식각 선택비를 갖는 물질로 형성한다. 바람직하게는 질화막으로 형성한다. 더욱 바람직하게는 실리콘질화막으로 50~200Å의 두께로 형성한다.
트렌치(108)가 매립되도록 식각 장벽층(114) 상에 매립 특성이 우수한 SOG(Spin On Glass)막(116)을 형성한다. SOG막(116)은 3000~10000Å의 두께로 형성 한다.
도 3f에 도시된 바와 같이, SOG막(116A), 식각 장벽층(114A) 및 HDP막(112A)을 평탄화한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 실시한다. 그리고, CMP 공정은 질화막 패턴(104A)의 상부면이 노출될 때까지 실시한다.
도 3g에 도시된 바와 같이, 선택적으로 SOG막(116A)을 식각하여 제거한다. 이때, SOG막(116A) 제거공정은 불산용액(예컨대, HF) 또는 BOE 용액을 이용한 습식식각공정으로 실시하거나 또는 산화막과 질화막 간의 식각 선택비가 높은 식각가스를 이용한 건식식각공정으로 실시한다. 식각가스로는 CF4, CHF3, C2F6, C3F8등과 같은 불화탄소 화합물들을 사용한다.
도 3h에 도시된 바와 같이, SOG막(116A) 제거 후 노출되는 식각 장벽층(114A)과 질화막 패턴(104A)을 제거한다. 이때, 제거공정은 인산용액을 사용한다.
도 3i에 도시된 바와 같이, 트렌치(108)의 측면 중 일부가 노출되도록 HDP막(112B)과 라이너 산화막(110A)을 리세스시켜 트렌치(108)의 일부가 매립되는 제1 게이트 절연막(112C)을 형성한다. 이때, 리세스 공정은 불산용액(예컨대, HF) 또는 BOE 용액을 이용한 세정공정으로 실시한다. 이 과정에서 산화막 패턴(102B) 또한 식각되어 제거되고, 제1 게이트 절연막(112C)은 트렌치(108)의 저면으로부터 2000~5000Å의 두께로 형성된다.
도 3j에 도시된 바와 같이, 제1 게이트 절연막(112C)에 의해 덮혀지지 않고 노출되는 트렌치(108)의 측면에 제2 게이트 절연막(118)을 형성한다. 이때, 제2 게이트 절연막(118)은 기판(100A)의 상면에도 형성된다. 또한, 일부는 제1 게이트 절연막(112C) 상에도 형성될 수 있다. 제2 게이트 절연막(118)은 열산화막으로 트렌치(108)의 측면으로부터 50~100Å의 두께로 형성한다. 제2 게이트 절연막(118)은 열산화공정으로 형성할 수 있다. 예컨대, 열산화공정은 산소 분위기에서 800~1100℃의 온도에서 실시할 수 있다.
트렌치(108)가 매립되도록 제1 및 제2 게이트 절연막(112C, 118) 상에 게이트 전극(120)을 형성한다. 게이트 전극(120)은 불순물 이온이 도핑되지 않은 언도프트(un-doped) 다결정실리콘막으로 형성하거나 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막으로 형성한다. 언-도프트 다결정실리콘막으로 형성하는 경우에는 후속 이온주입공정을 실시하여 언-도프트 다결정실리콘막 내에 불순물 이온을 주입한다. 도프트-다결정실리콘막으로 형성하는 경우에는 증착공정시 증착 챔버 내부에 불순물 이온을 주입시켜 인-시튜(in-situ) 공정으로 증착과 도핑을 함께 진행한다.
도 3k에 도시된 바와 같이, 기판(100B) 내에 이온주입공정을 실시하여 바디영역(또는, 웰 영역)(122)을 형성한 후 그 내부에 소스 영역(124)을 형성한다. 소스 영역(124)은 트렌치(108) 사이의 기판(100B)의 상면으로부터 일정 깊이 내에 형성한다.
소스 영역(124)을 형성한 후 주입된 이온들을 활성화시키기 위하여 열처리공 정을 실시한다. 이때, 열처리공정은 RTP(Rapid Thermal Process) 공정으로 실시할 수 있다.
열처리 공정이 완료되면, 미도시된 절연막과 금속배선을 형성한 후 기판(100B)의 후면에 드레인 영역(126)을 형성한다. 드레인 영역(126)은 이온주입공정을 이용하여 기판(100B)의 후면으로부터 일정 깊이에 불순물 이온을 주입시켜 형성한다.
도 4a 내지 도 4h는 다른 예에 따른 고전압 소자의 제조방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 도 3a 내지 도 3d와 동일한 방법으로 공정을 진행하여 하드 마스크 패턴(106B), 트렌치(108), 라이너 산화막(110) 및 HDP막(112)을 형성한다.
도 4b에 도시된 바와 같이, 트렌치(108)가 매립되도록 HDP막(112) 상에 포토레지스트(113)를 형성한다.
도 4c에 도시된 바와 같이, 포토레지스트(113A)와 HDP막(112A)을 평탄화한다. 이때, 평탄화 공정은 CMP 공정으로 질화막 패턴(104A)의 상부면이 노출될 때까지 실시한다.
도 4d에 도시된 바와 같이, 선택적으로 포토레지스트(113A)를 식각하여 제거한다. 이때, 제거공정은 황산용액을 이용한 세정공정으로 실시하거나 또는 산소 플라즈마를 이용한 건식식각공정으로 실시할 수 있다.
도 4e에 도시된 바와 같이, 트렌치(108)의 측면 중 일부가 노출되도록 HDP 막(112B)과 라이너 산화막(110A)을 리세스시킨다. 이때, 리세스 공정은 불산용액 또는 BOE 용액을 이용하여 트렌치(108) 측면에 형성된 HDP막(112B)이 식각되어 제거될 때까지 실시한다. 이 과정에서 절연막 패턴(104A) 상에 형성된 HDP막(112B) 또한 제거된다.
도 4f에 도시된 바와 같이, 질화막 패턴(104A)을 인산용액을 이용한 습식식각공정을 실시하여 제거한 후 불산용액을 이용한 세정공정을 실시한다. 이 과정에서 산화막 패턴(102B)이 식각되어 제거되는 동시에 HDP막(112B)과 라이너 산화막(110B) 또한 일부 리세스된다. 이러한 과정을 통해 제1 게이트 절연막(112C)이 형성된다.
도 4g에 도시된 바와 같이, 도 3j 및 도 3k와 동일한 방법으로 공정을 진행하여 제2 게이트 절연막(118), 바디영역(122), 소스 영역(124) 및 드레인 영역(126)을 형성한다.
실시예2
도 5는 본 발명의 실시예2에 따른 고전압 소자를 설명하기 위하여 도시한 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 실시예2에 따른 고전압 소자는 도 2에 도시된 실시예1과 유사한 구조로 형성된다. 다만, 실시예1에서는 고전압 소자가 벌크기판 내에 형성되었으나 실시예2에서는 벌크기판 상에 성장된 에피택시층(201) 내에 형성된다.
본 발명의 실시예2에 따른 고전압 소자의 제조방법은 실시예1에서 설명된 제조방법들과 동일한 방법으로 진행된다. 이하에서는 실시예1을 토대로 간략하게 설명한다.
기판(200) 상에 선택적 성장법으로 에피택시층(201)을 형성한 후 에피택시층(201) 내에 트렌치(202)를 형성한다. 그런 다음, 도 3a 내지 도 3k 또는 도 4a 내지 도 4g에서 설명된 방법으로 라이너 산화막(204), 제1 게이트 절연막(206), 제2 게이트 절연막(208), 게이트 전극(210), 바디영역(212), 소스 영역(214) 및 드레인 영역(216)을 형성한다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예를 통해 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 DMOS 소자를 도시한 단면도.
도 2는 본 발명의 실시예1에 따른 고전압 소자를 도시한 단면도.
도 3a 내지 도 3k는 본 발명의 실시예1에 따른 고전압 소자의 제조방법을 도시한 공정 단면도.
도 4a 내지 도 4g는 또 다른 본 발명의 실시예1에 따른 고전압 소자의 제조방법을 도시한 공정 단면도.
도 5는 본 발명의 실시예2에 따른 고전압 소자를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 100A, 100B, 200 : 기판
102 : 산화막
104 : 질화막
106 : 하드 마스크
102A, 102B : 산화막 패턴
104A : 질화막 패턴
106A : 하드 마스크 패턴
108, 202 : 트렌치
110, 110A, 110B, 204 : 라이너 산화막
112, 112A, 112B : HDP막
112C, 206 : 제1 게이트 절연막
114, 114A : 식각 장벽층
116, 116A : SOG막
118, 208 : 제2 게이트 절연막
120, 210 : 게이트 전극
122, 212 : 바디영역
124, 214 : 소스 영역
126, 216 : 드레인 영역
201 : 에피택시층

Claims (18)

  1. 트렌치를 구비한 기판;
    상기 기판의 후면에 형성된 드레인 영역;
    상기 트렌치의 저부로부터 일정 깊이 매립되도록 형성된 제1 게이트 절연막;
    상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 형성된 제2 게이트 절연막;
    상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 트렌치 사이의 상기 기판 내에 형성된 소스 영역
    을 포함하는 고전압 소자.
  2. 기판 상에 형성되고, 내부에 트렌치가 형성된 에피택시층;
    상기 기판의 후면에 형성된 드레인 영역;
    상기 트렌치의 저부로부터 일정 깊이 매립되도록 형성된 제1 게이트 절연막;
    상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 형성된 제2 게이트 절연막;
    상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 트렌치 사이의 상기 에피택시층 내에 형성된 소스 영역
    을 포함하는 고전압 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 드레인 영역과 상기 소스 영역 사이에 형성된 바디영역을 더 포함하는 고전압 소자.
  4. 제 3 항에 있어서,
    상기 바디영역은 상기 드레인 영역과 이격되어 형성된 고전압 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 게이트 절연막은 상기 트렌치의 저면으로부터 2000~5000Å의 두께로 형성된 고전압 소자.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 게이트 절연막은 HDP(High Density Plasma)막을 포함하는 고전압 소자.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극은 다결정실리콘막을 포함하는 고전압 소자.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 게이트 절연막과 상기 트렌치 사이에 형성된 라이너 산화막을 더 포함하는 고전압 소자.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 게이트 절연막은 열산화막으로 형성된 고전압 소자.
  10. 기판 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 상기 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 저부로부터 일정 깊이 매립되도록 제1 게이트 절연막을 형성 하는 단계;
    상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 기판 내에 바디영역을 형성하는 단계;
    상기 바디영역 내에 소스 영역을 형성하는 단계; 및
    상기 기판의 후면에 드레인 영역을 형성하는 단계
    를 포함하는 고전압 소자의 제조방법.
  11. 에피텍시층이 형성된 기판을 준비하는 단계;
    상기 에피택시층 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 상기 에피택시층 내에 트렌치를 형성하는 단계;
    상기 트렌치의 저부로부터 일정 깊이 매립되도록 제1 게이트 절연막을 형성하는 단계;
    상기 트렌치의 측면에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 제1 및 제2 게이트 절연막 상에 게이트 전극 을 형성하는 단계;
    상기 에피택시층 내에 바디영역을 형성하는 단계;
    상기 바디영역 내에 소스 영역을 형성하는 단계; 및
    상기 기판의 후면에 드레인 영역을 형성하는 단계
    를 포함하는 고전압 소자의 제조방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제1 게이트 절연막을 형성하는 단계는,
    상기 트렌치의 측면보다 저면에서 더 두껍게 HDP(High Density Plasma)막을 형성하는 단계;
    상기 트렌치를 포함하는 상기 기판의 단차를 따라 상기 HDP막 상에 식각 장벽층을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 식각 장벽층 상에 SOG(Spin On Glass)막을 형성하는 단계;
    상기 하드 마스크 패턴이 노출되도록 상기 SOG막, 상기 식각 장벽층 및 상기 HDP막을 평탄화하는 단계;
    상기 SOG막을 제거하는 단계;
    상기 하드 마스크 패턴과 상기 식각 장벽층을 제거하는 단계; 및
    상기 트렌치의 측면이 노출되도록 상기 HDP막을 일정 깊이 리세스시키는 단 계
    를 포함하는 고전압 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 HDP막은 상기 트렌치의 측면에서는 300~800Å의 두께로 형성하고, 상기 트렌치의 저면에서는 2000~5000Å의 두께로 형성하는 고전압 소자의 제조방법.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 제1 게이트 절연막을 형성하는 단계 전,
    상기 트렌치의 내부면에 라이너 산화막을 형성하는 단계를 더 포함하는 고전압 소자의 제조방법.
  15. 제 10 항 또는 제 11 항에 있어서,
    상기 트렌치를 형성하는 단계 후,
    상기 트렌치의 모서리 부위를 라운딩화하기 위한 세정공정을 실시하는 단계를 더 포함하는 고전압 소자의 제조방법.
  16. 제 10 항 또는 제 11 항에 있어서,
    상기 제1 게이트 절연막을 형성하는 단계는,
    상기 트렌치의 측면보다 저면에서 더 두껍게 HDP(High Density Plasma)막을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 HDP막 상에 포토레지스트를 형성하는 단계;
    상기 하드 마스크 패턴이 노출되도록 상기 포토레지스트와 상기 HDP막을 평탄화하는 단계;
    상기 포토레지스트를 제거하는 단계;
    상기 트렌치의 측면이 노출되도록 상기 HDP막을 일정 깊이 리세스시키는 단계; 및
    상기 하드 마스크 패턴을 제거하는 단계
    를 포함하는 고전압 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 HDP막은 상기 트렌치의 측면에서는 300~800Å의 두께로 형성하고, 상기 트렌치의 저면에서는 2000~5000Å의 두께로 형성하는 고전압 소자의 제조방법.
  18. 제 10 항 또는 제 11 항에 있어서,
    상기 제2 게이트 절연막을 형성하는 단계는 열산화공정으로 실시하는 고전압 소자의 제조방법.
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