CN117136637A - 存储器及其形成方法、电子设备 - Google Patents

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CN117136637A CN202180095756.7A CN202180095756A CN117136637A CN 117136637 A CN117136637 A CN 117136637A CN 202180095756 A CN202180095756 A CN 202180095756A CN 117136637 A CN117136637 A CN 117136637A
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Abstract

本申请实施例提供一种存储器及其形成方法、包含有该存储器的电子设备。主要用于提升存储器的存储密度。该存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括晶体管和与晶体管电连接的电容器，其中，晶体管包括栅极、半导体层、第一极和第二极，以及栅介质层；第一极和第二极沿第一方向排布，栅极位于第一极和第二极之间，栅极的沿第二方向相对两侧中的其中一侧具有半导体层，且半导体层分别与第一极和第二极电连接，栅极和半导体层之间被栅介质层隔离开，第二方向为与衬底相平行的方向。这样的话，通过在栅极的沿第二方向相对两侧中的其中一侧具有半导体层，可以减少每个存储单元在衬底上所占据的面积，进而提升存储密度。

Description

存储器及其形成方法、电子设备 技术领域
本申请涉及半导体存储技术领域，尤其涉及一种存储器及其形成方法、包含有该存储器的电子设备。
背景技术
在计算系统中，动态随机存取存储器(dynamic random access memory，DRAM)作为一种内存结构，可以用于暂存中央处理器(central processing unit，CPU)的运算数据，以及与硬盘等外部存储器交换数据，是计算系统中非常重要的组成部分。
图1示出了一种DRAM中的其中一个存储单元的电路图，一个存储单元主要包括一个晶体管(transistor)和与该晶体管电连接的一个电容器(capacitor)，这样的存储单元结构可以被称为1T1C存储单元。其中，晶体管Tr与位线(bit line，BL)和字线(word line，WL)电连接，晶体管Tr用于控制BL和电容器C之间的导通或断开，电容器C用于存储电荷。
图2是上述1T1C存储单元的工艺结构图，其中，晶体管Tr包括第一极01、第二极02、与第一极01和第二极02均电连接的半导体层03(也可以叫沟道层)，还包括栅极04，以及隔离半导体层03和栅极04的栅介质层05；电容器C主要包括第一电极层06和第二电极层07，以及隔离在第一电极层06和第二电极层07之间的电容介质层08。
基于图2所示工艺结构图，可以看出，栅介质层05环绕在栅极04的外围，半导体层03环绕在栅介质层05的外围，以使半导体层03形成接近环形的沟道结构。这样的话，导致晶体管Tr在图2所示D方向的尺寸较大，进而该存储单元在D方向上的尺寸缩减能力存在较大瓶颈，以使存储密度的提升受到限制。
发明内容
本申请提供一种存储器及其形成方法、包含有该存储器的电子设备，主要目的提供一种可提升存储密度，提高存储容量的存储器。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，本申请提供了一种存储器，该存储器可以是易失性的DRAM存储器，该存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括晶体管和与晶体管电连接的电容器，比如，该电容器可以是包括两层电极层，以及设置在两层电极层之间电容介质层的电容结构，还有，晶体管和电容器沿与衬底相垂直的第一方向排布；其中，晶体管包括栅极、半导体层、第一极和第二极，以及栅介质层；第一极和第二极沿第一方向排布，栅极位于第一极和第二极之间，栅极的沿第二方向相对两侧中的其中一侧具有半导体层，且半导体层分别与第一极和第二极电连接，栅极和半导体层之间被栅介质层隔离开，第二方向为与衬底相平行的方向。
本申请给出的存储器中，由于该存储器包括的晶体管和电容器沿与衬底相垂直的方向排布，这样的话，可以减小该存储器在衬底上的投影面积，以提升存储密度，提高该电存储器的存储容量。
另外，由于晶体管的第一极和第二极沿与衬底相垂直的方向排布，这样，与第一极和第二极电连接的半导体层(也可以被称为沟道层)为垂直沟道结构，相比水平沟道的晶体管，存储单元得到了有效的微缩。
除此之外，特别的是，在该晶体管中，栅极的沿第二方向相对两侧中的其中一侧设置半导体层，而不是将半导体沿栅极的外围环绕，进而，可以减小整个晶体管在第二方向上的尺寸，存储单元又可以进一步得到微缩，基于这些特征，会明显的提升该存储器的存储密度，提高存储容量，从而提升该存储器的读写速度。
在第一方面可能的实现方式中，半导体层为沿第一方向延伸的竖直状结构，且半导体层的沿第一方向的相对两端中的一端与第一极接触，另一端与第二极接触。
通过将半导体层设置成沿竖直状结构，并使得与第一极和第二极欧姆接触，以使该半导体层形成与衬底垂直的垂直沟道结构，从而会进一步的使得该存储单元得到微缩。
在第一方面可能的实现方式中，半导体层为沿第一方向延伸的竖直状结构，在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面；半导体层的沿第一方向的相对两端中的一端与第一壁面接触，另一端与第二壁面接触。
也就是说，竖直状的半导体层设置在第一极和第二极之间的区域内。
在第一方面可能的实现方式中，半导体层为沿第一方向延伸的竖直状结构，在第一极中与第二极相对的面为第一壁面，在第一极中与第一壁面毗邻的为第一侧面；在第二极中与第一极的相对的面为第二壁面，在第二极中与第二壁面毗邻的为第二侧面，第一侧面和第二侧面处于同一侧；半导体层的沿第一方向的相对两端中的一端与第一侧面接触，另一端与第二侧面接触。
可以这样讲，半导体层直立于第一极和第二极的一侧。
在第一方面可能的实现方式中，半导体层包括均沿第二方向延伸的第一部分和第二部分，以及沿第一方向延伸的且与第一部分和第二部分连接的第三部分；在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面；第一部分设置在第一壁面上，第二部分设置在第二壁面上。
这样的话，从形成的存储单元的性能角度讲，可以增加半导体层与第一极和第二极的接触面积，以降低第一极和半导体层之间，第二极和半导体层之间的电阻，提高电流流速，最终提高该存储单元的读写速度；从形成该存储单元的工艺角度讲，可以简化制造工艺流程，降低工艺难度。
在第一方面可能的实现方式中，第一部分、第二部分和第三部分连接呈一体成型结构。
在第一方面可能的实现方式中，半导体层包括沿第二方向延伸的第一部分，和沿第一方向延伸且与第一部分连接的第三部分；在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面；存储器还包括连接电极，连接电极设置在第二壁面上；第三部分与第一壁面接触，第一部分与连接电极接触。
也就是说，半导体层和栅介质层均设计为接近L型的结构，从形成该存储单元的工艺角度讲，可以减少制备过程中刻蚀工艺步骤，进而可以提升制备效率。
在第一方面可能的实现方式中，在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面；栅极位于第一壁面和第二壁面之间的区域内。
将栅极设置在第一极和第二极之间的区域内，可以进一步减少该存储单元在衬底上的投影面积，以进一步提升集成密度。
在第一方面可能的实现方式中，在第一极中与第二极相对的面为第一壁面，在第一极中与第一壁面毗邻的为第一侧面；在第二极中与第一极的相对的面为第二壁面，在第二极中与第二壁面毗邻的为第二侧面，第一侧面和第二侧面处于同一侧；栅极位于靠近第一侧面和第二侧面的一侧。
在第一方面可能的实现方式中，晶体管和电容器均采用后道工艺制作。
当晶体管和电容器均采用后道工艺制作时，控制电路通过前道工艺制作。该控制电路可以包括译码器、驱动器、时序控制器、缓冲器或输入输出驱动中的一个或多个电路，还可以包括其他功能电路。该控制电路可以控制本申请实施例中的信号线，即字线、位线等。在完成前道工艺FEOL后，互连线，以及存储阵列均通过后道工艺BEOL制作。这里的存储阵列，如前所述，包括存储单元中的晶体管和电容器，也包括信号线的部分。上述互连线既包括连接控制电路中的器件的互连线，也包括上述信号线的其他部分。将存储阵列中的晶体管通过后道工艺制作，可以使得单位面积内的电路密度更大，从而提升单位面积的性能。
在第一方面可能的实现方式中，电容器包括第一电极层、电容介质层和第二电极层，第一电极层和第二电极层之间被电容介质层隔离开，且第一电极层与晶体管中的靠近电容器的第一极电连接。
通过第一电极层和第二电极层的电压差，使得电容介质层存储电荷。
在第一方面可能的实现方式中，第一电极层沿第一方向延伸，第二电极层环绕在第一电极层的外围。
也就是说，该电容器呈与衬底垂直的柱状结构，当然，该电容器也可以选择其他形状。
在第一方面可能的实现方式中，存储器还包括：位线和字线；其中，栅极与字线电连接，第二极与位线电连接。
在第一方面可能的实现方式中，位线均沿第二方向延伸；字线沿第三方向延伸，第二方向与第三方向垂直；沿第二方向排布的多个存储单元中的第二极与同一条位线电连接；沿第三方向排布的多个存储单元中的栅极与同一条字线电连接。
在第一方面可能的实现方式中，读数据时，给位线BL充电至操作电压的一半，然后再把晶体管Tr打开使位线BL和电容器C产生电荷共享的现象，若选中的该存储单元400内部存储的值为“1”，则位线BL的电压会被电荷共享抬高到高于操作电压的一半，反之，若选中的该存储单元400内部存储的值为“0”，则会把位线BL的电压拉低到低于操作电压的一半，得到了位线BL的电压后，得以判别出读取的数据是为“1”还是为“0”。写数据时，晶体管Tr打开，若要写“1”时，则把位线BL电压抬高到操作电压，使电容器C内存储电荷，若要写数据“0”时，则把位线BL降低 到0伏特，使电容器C内部没有电荷。
在第一方面可能的实现方式中，存储器还包括控制器，控制器用于：输出字线控制信号以控制字线上的电压；输出位线控制信号以控制位线上的电压。也就是说，将控制器和用于存储的存储阵列结构被集成在同一芯片中。
第二方面，本申请还提供了一种电子设备，包括处理器和上述第一方面任一实现方式中的存储器，处理器与存储器电连接。
本申请实施例提供的电子设备包括第一方面实施例的存储器，因此本申请实施例提供的电子设备与上述技术方案的存储器能够解决相同的技术问题，并达到相同的预期效果。
在第二方面可能的实现方式中，处理器和存储器被集成在同一芯片中。
这样形成的存储器可以被称为嵌入式存储结构。
第三方面，本申请还提供了一种存储器的形成方法，该形成方法包括：
沿与衬底相垂直的第一方向形成第一极和第二极，以及形成半导体层、栅极和栅介质层，且栅极的沿第二方向相对两侧中的其中一侧具有半导体层，半导体层分别与第一极和第二极电连接，栅介质层形成在栅极和半导体层之间，以形成晶体管，其中，第二方向为与衬底相平行的方向；
形成电容器，并使得电容器与晶体管电连接，以制得存储单元。
在该存储器的形成方法中，由于栅极的沿第二方向相对两侧中的其中一侧具有半导体层，进而，可以减小整个晶体管在第二方向上的尺寸，存储单元又可以进一步得到微缩，基于这些特征，会明显的提升该存储器的存储密度，提高存储容量，从而提升该存储器的读写速度。
需要强调的是，在上述的存储器的存储单元的制备过程中，也可以是先制备电容器，再在电容器的远离衬底一侧制备晶体管，进而制得电容器相对晶体管靠近衬底设置的存储单元，也可以是，先制备晶体管，再在晶体管的远离衬底的一侧制备电容器，以制得晶体管相对电容器靠近衬底设置的存储单元。
在第三方面可能的实现方式中，在形成存储单元之前，形成方法还包括：在衬底上形成控制电路；在控制电路上形成电连接控制电路和存储单元的互连线。
可以这样讲，控制电路通过前道工艺(front end of line，FEOL)制作在衬底上，存储阵列通过后道工艺(back end of line，BEOL)制作在控制电路上方，并通过互连线将控制电路与存储阵列电连接。
在第三方面可能的实现方式中，在形成晶体管时，包括：沿第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通第二导电层和牺牲层，以及第一导电层的第一槽；沿与衬底相平行的第二方向，在第一槽的侧壁面依次形成栅介质层和栅极；去除与栅介质层相接触的牺牲层，以形成凹腔，凹腔的两侧形成第一极和第二极；在凹腔的至少靠近栅介质层的壁面上形成半导体层，以制得晶体管。
在第三方面可能的实现方式中，在形成晶体管时，包括：沿第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通第二导电层和牺牲层，以及所述第一导电 层的第一槽；沿与衬底相平行的第二方向，在第一槽的侧壁面形成半导体层；去除与半导体层相接触的牺牲层，以形成凹腔，凹腔的两侧形成第一极和第二极；在凹腔内形成栅极和用于隔离栅极和半导体层的栅介质层，以制得晶体管。
在第三方面可能的实现方式中，在形成晶体管时，包括：沿第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通第二导电层和牺牲层，以及所述第一导电层的第一槽；去除牺牲层，以形成凹腔，凹腔的两侧形成第一极和第二极；在凹腔内形成半导体层、栅极和用于隔离栅极和半导体层的栅介质层，以制得晶体管。
在第三方面可能的实现方式中，在形成晶体管时，包括：沿第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通至第一导电层的第一槽；在第一槽的侧面依次形成栅介质层和半导体层，以使第二导电层形成栅极，第一导电层形成第一极；在半导体层上形成第二极，以制得晶体管。
附图说明
图1为一种DRAM中的一个存储单元的电路图；
图2为现有技术中DRAM中一种存储单元的工艺结构图；
图3为本申请实施例提供的一种电子设备中的电路图；
图4为本申请实施例提供的一种DRAM的电路图；
图5为本申请实施例提供的一种DRAM的存储阵列的电路图；
图6a为本申请实施例提供的一种DRAM的存储单元的工艺结构图；
图6b为图6a的A-A剖面图；
图7为本申请实施例提供的一种DRAM的存储阵列的俯视示意图；
图8a为本申请实施例提供的一种DRAM的存储单元的工艺结构图；
图8b为图8a的B-B剖面图；
图9a为本申请实施例提供的一种DRAM的存储单元的工艺结构图；
图9b为图9a的D-D剖面图；
图10a为本申请实施例提供的一种DRAM的存储单元的工艺结构图；
图10b为图10a的E-E剖面图；
图11a为本申请实施例提供的一种DRAM的存储单元的工艺结构图；
图11b为图11a的F-F剖面图；
图12a为本申请实施例提供的一种DRAM的存储单元的工艺结构图；
图12b为图12a的G-G剖面图；
图13为本申请实施例提供的一种DRAM的一层存储阵列部分的三维工艺结构图；
图14为本申请实施例提供的一种芯片的工艺原理图；
图15为本申请实施例提供的一种DRAM的部分的三维工艺结构图；
图16a至图16h为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；
图17a至图17h为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；
图18a至图18j为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；
图19a至图19k为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；
图20a至图20i为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图。
附图标记：
01-第一极；02-第二极；03-半导体层；04-栅极；05-栅介质层；06-第一电极层；07-第二电极层；08-电容介质层；
100-衬底；200-控制电路；310-存储阵列；400-存储单元；51-第一极；52-第二极；53-半导体层；531-第一部分；532-第二部分；533-第三部分；54-栅介质层；55-栅极；57-牺牲层；561、562、563、564、581、582-绝缘层；59-连接电极；71-第一电极层；72-第二电极层；73-电容介质层；6-导电层；101-第一槽；102-第二槽；103-凹腔；104-第三槽。
具体实施方式
动态随机存取存储器(dynamic random access memory，DRAM)是一种易失性存储器(volatile memory)设备，DRAM的优势在于结构简单，即每一个比特(Bit)的数据只需一个电容器和一个晶体管来处理，相比静态随机存取存储器
(static random access memory，SRAM)中一个比特通常需要六个晶体管来处理的结构，DRAM拥有非常高的集成密度，单位体积的容量较高，因此成本较低。
本申请实施例提供一种包含DRAM的电子设备。图3为本申请实施例提供的一种电子设备200的原理图，该电子设备200可以是终端设备，例如手机，平板电脑，智能手环，也可以是个人电脑(personal computer，PC)、服务器、工作站等。如图4，电子设备200包括总线205，以及与总线205连接的片上系统(system on chip，SOC)210和只读存储器(read-only memory，ROM)220。SOC210可以用于处理数据，例如处理应用程序的数据，处理图像数据，以及缓存临时数据。ROM220可以用于保存非易失性数据，例如音频文件、视频文件等。ROM220可以为PROM(programmable read-only memory，可编程序只读存储器)，EPROM(erasable programmable read-only memory，可擦除可编程只读存储器)，闪存(flash memory)等。
此外，电子设备200还可以包括通信芯片230和电源管理芯片240。通信芯片230可以用于协议栈的处理，或对模拟射频信号进行放大、滤波等处理，或同时实现上述功能。电源管理芯片240可以用于对其他芯片进行供电。
在一种实施方式中，SOC210可以包括用于处理应用程序的应用处理器(application processor，AP)211，用于处理图像数据的图像处理单元(graphics processing unit，GPU)212，以及用于缓存数据的随机存取存储器(random access memory，RAM)213。
上述AP211、GPU212和RAM213可以被集成于一个裸片(die)中，或者分别集成于多个裸片(die)中，并被封装在一个封装结构中，例如采用2.5D(dimension)封装，或3D(dimension)封装，或其他的先进封装技术。在一种实施方式中，上述AP211和GPU212被集成于一个die中，RAM213被集成于另一个die中，这两个die被封装在一个封装结构中，以此获得更快的die间数据传输速率和更高的数据传输带 宽。
图4为本申请实施例提供的一种DRAM 300的结构示意图。在一种实施方式中，DRAM 300可以是设置于SOC210外部的RAM。本申请不对DRAM 300在设备中的位置以及与SOC210的位置关系进行限定。
继续如图4，DRAM 300包括存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360。存储阵列310包括多个呈阵列排列的存储单元400，其中每个存储单元400可以用于存储1bit的数据。存储阵列310还包括字线(word line，WL)、位线(bit line，BL)信号线。每一个存储单元400都与对应的字线WL和位线BL电连接。上述字线WL和位线BL中的一个或多个用于通过接收控制电路输出的控制电平，选择存储阵列中待读写的存储单元400。为了方便，本申请实施例将上述字线WL和位线BL统称为信号线。
在图4所示DRAM 300结构中，译码器320用于根据接收到的地址进行译码，以确定需要访问的存储单元400。驱动器330用于根据译码器320产生的译码结果来控制信号线的电平，从而实现对指定存储单元400的访问。缓存器350用于将读取的数据进行缓存，例如可以采用先入先出(first-in first-out，FIFO)来进行缓存。时序控制器330用于控制缓存器350的时序，以及控制驱动器330驱动存储阵列310中的信号线。输入输出驱动360用于驱动传输信号，例如驱动接收的数据信号和驱动需要发送的数据信号，使得数据信号可以被远距离传输。
上述存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360可以集成于一个芯片中，也可以分别集成于多个芯片中。
图5给出了一种DRAM 300中的部分存储阵列310的电路图，比如，图5示出了一种4X4的矩阵。存储阵列310中每一个存储单元400包括晶体管Tr和电容器C，其中，每一个存储单元400中的晶体管Tr的控制端与字线WL电连接，晶体管Tr的第一极与电容器C电连接，晶体管Tr的第二极与位线BL电连接。
在本申请的实施例中，晶体管Tr的控制端为栅极，将晶体管Tr的漏极(drain)或源极(source)中的一极称为第一极，相应的另一极称为第二极。实际上，对于PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)管，可以认为第一极和第二极中电压较低的一极为源极，电压较高的一极为漏极。相应的，对于NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)管，可以认为第一极和第二极中电压较低的一极为漏极，电压较高的一极为源极。
DRAM 300中存储单元400的操作机制分为读(Read)和写(Write)。读数据时，给位线BL充电至操作电压的一半，然后再把晶体管Tr打开使位线BL和电容器C产生电荷共享的现象，若选中的该存储单元400内部存储的值为“1”，则位线BL的电压会被电荷共享抬高到高于操作电压的一半，反之，若选中的该存储单元400内部存储的值为“0”，则会把位线BL的电压拉低到低于操作电压的一半，得到了位线BL的电压后，得以判别出读取的数据是为“1”还是为“0”。写数据时，晶体管Tr打开，若要写“1”时，则把位线BL电压抬高到操作电压，使电容器C内存储电荷，若要写数据“0”时，则把位线BL降低到0伏特，使电容器C内部没有电荷。
随着电子设备中集成电路技术的不断演进，电子设备的芯片上单位面积的晶体管数量不断增加，从而让电子设备的性能得到不断的优化。一方面，处理器在单位时间能够运算的数据量不断提高，比如，在上述图3中的GPU212的运算的数据量在快速的提升；另一方面，存储器的存储密度也不断增长，从而满足信息时代下对于数据处理的需求。然而，由于处理器中的逻辑单元和存储器存储单元结构上和工艺上的不同，导致处理器和存储器二者的性能提高的程度出现差距。也就是说，存储器的存储密度较低、读写速度跟不上处理器的运算速度，制约着电子设备性能的快速提升。
本申请实施例给出了一种DRAM结构，该DRAM具有较大的存储密度，较高的存储容量，以及读写速度也较快，从而，可以缩小与处理器性能提升的差距。
图6a给出了一种DRAM中一个存储单元400，以及衬底100的三维工艺结构图，图6b是图6a的A-A剖面图。
结合图6a和图6b，存储单元400包括晶体管Tr和与该晶体管Tr电连接的电容器C，并且，晶体管Tr和电容器C沿与衬底100相垂直的方向(如图6a中的Z方向)排布，这样的话，可以减少该存储单元400在衬底100上的投影面积，从而可以提升存储密度，提高存储容量。
需要说明的是，在本申请给出的存储单元的各种工艺结构图中，如图7a，视为与衬底100相垂直的方向为Z方向，视为与衬底100相平行的方向包括相垂直的X方向和Y方向。
在图6a和图6b所示的晶体管Tr中，包括第一极51、第二极52、半导体层53和栅极55，以及栅介质层54，这里的半导体层53也可以被称为沟道层，也就是说，这里的晶体管Tr是一种具有三端子的晶体管器件，那么，该晶体管Tr可以选择NMOS管，或者可以选择PMOS管。
继续结合图6a和图6b，晶体管Tr中的第一极51和第二极52沿与衬底100相垂直的Z方向排布，栅极55位于第一极51和第二极52之间，并且栅极55与第一极51之间绝缘，栅极55与第二极52之间绝缘。
特别的是，本申请给出的栅极55的沿与衬底100相平行方向(如图6a和图6b的Y方向)的相对两侧中的其中一侧具有半导体层53，半导体层53分别与第一极51和第二极52电连接，栅极55和半导体层53之间被栅介质层54隔离开。
可以这样理解“栅极55的沿与衬底100相平行的Y方向的相对两侧中的其中一侧具有半导体层53”该特征，如图6b所示，栅极55沿Y方向的相对两侧面分别为P1侧面和P2侧面，半导体层53位于P2侧面一侧，或者是，半导体层53位于P1侧面一侧，也就是说，栅极55的P1侧面和P2侧面中的一侧面设置有半导体层53，另一侧面没有设置半导体层53，或者说，半导体层53没有沿栅极55的外围环绕设置。
这样设计栅极55与半导体层53在工艺结构上的位置关系，可以减少晶体管Tr在Y方向上的尺寸，进而，可以使得该晶体管的尺寸得以微缩，实现该存储单元的高密度集成，提升存储容量，相对应的，也可以提升该存储器的读写速度，降低与处理器发展不匹配的程度，当存储密度增大，存储容量提升的情况下，可以实现更高的数据传输带宽。
另外，由于晶体管Tr中的第一极51和第二极52沿与衬底100相垂直的Z方向排 布，以使与第一极51和第二极52电连接的半导体层53是一种与衬底100垂直的垂直沟道结构，相比现有的水平沟道的晶体管结构，可以使得该晶体管结构在衬底上的投影面积更小，以在衬底的单位面积上集成更多的存储单元，实现存储密度的进一步提升。比如，如图7所示，该存储器中一个存储单元400在X方向和Y方向上分别仅具有1F的活动区域和1F的场区域，最终一个存储单元400占据2FX2F＝4F 2个区域，随着半导体器件的不断微缩，相比其他的占据6F 2的存储单元或者占据更大面积的存储单元，提升存储密度的优势很明显。
除此之外，这里的第一极51和第二极52均是一种膜层结构，比如，可以通过沉积、溅射工艺制得，而不是在衬底100中掺杂制得，这样一来，该存储单元400可以实现在衬底100上的三维(3D)堆叠，以实现高密度集成。
上述的第一极51和第二极52的材料均为导电材料，例如金属材料。在可选择的实施方式中，第一极51和第二极52的材料可以为TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。
上述的栅极55的材料为导电材料，例如金属材料。在可选择的实施方式中，可以为TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。
上述的半导体层53的材料可以为Si(硅)、poly-Si(p-Si，多晶硅)、amorphous-Si(a-Si，非晶硅)、In-Ga-Zn-O(IGZO，铟镓锌氧化物)多元化合物、ZnO(氧化锌)、ITO(氧化铟锡)、TiO 2(二氧化钛)、MoS 2(二硫化钼)、WS 2(二硫化钨)等半导体材料中的一种或多种。
上述的栅介质层54的材料可以SiO 2(二氧化硅)、Al 2O 3(氧化铝)、HfO 2(二氧化铪)、ZrO 2(氧化锆)、TiO 2(二氧化钛)、Y 2O 3(三氧化二钇)和Si 3N 4(氮化硅)等绝缘材料中的一种或多种。
上述的用于绝缘栅极55和第一极51，以及用于绝缘栅极55和第二极52的绝缘材料可以选择SiO 2、Si 3N 4、Al 2O 3等材料中的一种或多种。
在本申请给出的存储单元400中，晶体管Tr和电容器C与衬底100的位置关系可以是图6a和图6b所示的关系，即晶体管Tr相对电容器C靠近衬底100设置。在另外一些可选择的实施方式中，可以采用图8a和图8b所示的布设方式，图8b是图8a的B-B剖面图，也就是晶体管Tr可以相对电容器C远离衬底100设置。
本申请给出的半导体层53和栅极55具有多种可实现的结构。下面结合附图分别进行解释。
结合图8b，半导体层53为沿与衬底垂直的Z方向延伸的竖直状结构，第一极51具有与第二极52相对的第一壁面M1，第二极52具有与第一极51相对的第二壁面M2，另外，第一极51具有与第一壁面M1相毗邻的第一侧面C1，第二极52具有与第二壁面M2相毗邻的第二侧面C2，并且第一侧面C1和第二侧面C2位于同一侧，还有，半导体层53位于第一侧面C1和第二侧面C2一侧，半导体层53的沿Z方向的相对两端中的一端与第一侧面C1接触以耦合电连接，半导体层53的沿Z方向的相对两 端中的另一端与第二侧面C2接触以耦合电连接。在实际可实现的工艺中，半导体层53的与第一极51接触的端部与第一极51的背离第二极52的端面是齐平的，还有，半导体层53的与第二极52接触的端部与第二极52的背离第一极51的端面是齐平的。
继续结合图8b所示，由于栅极55位于第一壁面M1和第二壁面M2之间的区域内，这样的话，可以进一步减小该存储单元400在衬底上的投影面积，以进一步使该存储单元尺寸微缩。
为了实现半导体层53与栅极55之间的绝缘，在半导体层53与栅极55之间填充绝缘材料，以及，为了使栅极55与第一极51之间绝缘，在第一极51与栅极55之间填充绝缘材料，还有，为了使栅极55与第二极52之间绝缘，在第二极52与栅极55之间填充绝缘材料。从工艺角度讲，可以采用沉积工艺在第一壁面M1、第二壁面M2和半导体层53的用于与栅极55相对的壁面上同时形成绝缘层。
在可实现的工艺中，可以先依次堆叠第一极51、牺牲层(因为最终需要去除，从而被定义为牺牲层结构)和第二极52；然后在堆叠的三层结构内开设贯通他们的槽，并在槽的靠近第一极51、牺牲层和第二极52的侧面形成半导体层53；再去除牺牲层，以在第一极51和第二极52之间形成凹腔；再在凹腔内形成栅介质层54和栅极55，以制得图8b所示的晶体管Tr结构。从形成图8a和图8b所示结构的工艺角度讲，制备工艺简单，易于实现。特别的是，每一个存储单元400的半导体层53仅包括沿Z方向延伸的沟道结构，以减小多个存储单元沿与衬底平行的Y方向的尺寸，从而使得在衬底的单位面上形成更多的存储单元。
图9a和图9b给出了另一种存储单元400的工艺结构图，图9b是图9a的D-D剖面图，结合图9a和图9b所示，和上述图8a和图8b所示存储单元400相同之处在于，半导体层53也为沿与衬底垂直的Z方向延伸的竖直状结构，相同之处还包括栅极55设置位置相同，即栅极55位于第一壁面M1和第二壁面M2之间的区域内；不同之处在于，半导体层53的沿Z方向的相对两端中的一端与第一壁面M1接触以耦合电连接，半导体层53的沿Z方向的相对两端中的另一端与第二壁面M2接触以耦合电连接。
和上述图8a和图8b所示存储单元一样，由于每一个存储单元400的半导体层53仅包括沿Z方向延伸的沟道结构，这样就可以实现该存储单元的微缩，提升整个存储器的存储密度。
再结合图9a和图9b，用于绝缘栅极55和半导体层53之间的栅介质层54，和用于绝缘栅极55和第一极51的绝缘层的材料可以不同，以及栅介质层54和用于绝缘栅极55和第二极52的绝缘层的材料也可以相同。
在可实现的工艺中，可以沿图9b所示的Z方向依次堆叠第二极52、第一绝缘层、栅极55和第二绝缘层，然后在堆叠的这些结构中沿Z方向开设贯通至第二极52的槽，并在槽的侧面依次堆叠栅介质层54和半导体层53，可以使得栅介质层54的材料和第一绝缘层和第二绝缘层的材料不同，比如，可以采用高介电常数介质材料形成栅介质层54；最后在第二绝缘层上形成第一极51，这里的第一绝缘层作为绝缘栅极52和第二极52的绝缘结构，这里的第二绝缘层作为绝缘栅极52和第一极51的绝缘结构。
基于上述对该存储单元工艺流程的描述，可以看出，栅介质层54，和用于绝缘栅 极55和第一极51的绝缘结构，以及用于绝缘栅极55和第二极52的绝缘结构，是在不同的工艺流程中形成，因此在该存储单元400中，栅介质层54、第一绝缘层和第二绝缘层可以采用不同的介质材料制得。
图10a和图10b给出了另一种存储单元400的工艺结构图，图10b是图10a的E-E剖面图，结合图10a和图10b所示，和上述图9a和图9b所示存储单元400不同之处在于，该实施例中的半导体层53包括均沿与衬底100平行的Y方向延伸的第一部分531和第二部分532，以及包括沿与衬底100垂直的Z方向延伸的第三部分533，且第三部分533与第一部分531和第二部分532相连接。也就是说，该实施例中的半导体层53形成具有开口的凹腔结构，第一部分531设置在第一壁面M1上，第二部分532设置在第二壁面M1上。
从形成这种结构的晶体管的性能上讲，由于第一极51的第一壁面M1和第二极52的第二壁面M2均具有半导体层。这样的话，就可以增加半导体层与第一极51之间的欧姆接触面积，以及增加半导体层与第二极52之间的欧姆接触面积，进而，会减小半导体层与第一极51之间的电阻，以及减小半导体层与第二极52之间的电阻，从而提高电流流速，最终提高该存储单元的读写速度。
从形成这种结构的晶体管的工艺角度讲，在形成该晶体管时，如图9b所示，在第一极51和第二极52之间的区域内，采用物理气相沉积法(physical vapor deposition，PVD)，或者化学气相沉积法(chemical vapor deposition，CVD)在第一壁面M1和第二壁面M2，以及第一壁面M1和第二壁面M2之间形成半导体层结构，不需要去除第一壁面M1和第二壁面M2上的半导体层，这样的话，就可以简化制造工艺流程，降低工艺难度。
基于上述对该存储单元400结构的描述，沿与衬底100相平行的Y方向，仅具有一层半导体层结构，相比现有的两层半导体层结构，可以实现该存储单元的微缩，提升整个存储器的存储密度。
另外，结合图10a和图10b，由于栅极55位于半导体层53围城的凹腔内，可以进一步减少整个存储单元在Y方向的尺寸，进一步缩小存储单元的尺寸。
图11a和图11b给出了另一种存储单元400的工艺结构图，图11b是图11a的F-F剖面图，结合图11a和图11b所示，和上述图10a和图10b所示存储单元400相同之处在于，该实施例中的半导体层53也包括均沿与衬底100平行的Y方向延伸的第一部分531和第二部分532，以及沿与衬底100垂直的Z方向延伸的第三部分533，且第三部分533与第一部分531和第二部分532相连接。也就是说，该实施例中的半导体层53形成具有开口的凹腔结构，第一部分531设置在第一壁面M1上，第二部分532设置在第二壁面M1上。和上述图10a和图10b所示存储单元不同之处在于，栅极55的设置位置不同，在该实施例中，如图11b，栅极55位于第一侧面C1和第二侧面C2一侧，且栅极55与第一极51、第二极52和半导体层53之间均被栅介质层54隔离开。
在实际可实现的工艺中，栅极55的靠近第一极51的端部与第一极51的背离第二极52的端面是齐平的，还有，栅极55的靠近第二极52的端部与第二极52的背离第 一极51的端面是齐平的。这样的结构也可以被定为栅极55处于第一极51和第二极52之间。
由于第一极51的第一壁面M1和第二极52的第二壁面M2均具有半导体层。这样的话，就可以增加半导体层与第一极51之间的欧姆接触面积，以及增加半导体层与第二极52之间的欧姆接触面积，进而，会减小半导体层与第一极51之间的电阻，以及减小半导体层与第二极52之间的电阻，以提高电流流速，提高该存储单元的读写速度。
另外，如图11b，第一部分531、第二部分532和第三部分533围城具有开口的凹腔，在凹腔内填充有另一绝缘层56。
在可实现的工艺中，可以沿图11b所示的Z方向依次堆叠第二极、牺牲层和第一极，然后在堆叠的这些结构中沿Z方向开设贯通第二极、牺牲层和第一极的槽，并在槽的侧面依次堆叠栅介质层54和栅极55；再去除牺牲层，以在第一极51和第二极52之间形成凹腔，并在凹腔内填充半导体层33，再在凹腔的剩余空间内填充绝缘材料，形成绝缘层56。
图12a和图12b给出了另一种存储单元400的工艺结构图，图12b是图12a的G-G剖面图，结合图12a和图12b所示，该实施例中的半导体层53包括沿与衬底100平行的Y方向延伸的第一部分531，以及沿与衬底100垂直的Z方向延伸的第三部分533，且第三部分533与第一部分531相连接，其中，第三部分533的一端与第一极51的第一壁面M1接触，第二极52上还设置有连接电极59，第一部分531与连接电极59接触耦合电连接。也就是说，该实施例中的半导体层53为接近L型的结构，栅介质层54也为接近L型的结构。
这里的连接电极59的材料可以与第二极52的材料相同，或者不同。
基于上述对该存储单元400结构的描述，沿与衬底100相平行的Y方向，仅具有一层半导体层结构，相比现有的两层半导体层结构，可以实现该存储单元的微缩，提升整个存储器的存储密度。
在一些可选择的实施方式中，如图12b所示，电容器C包括第一电极层71、电容介质层73和第二电极层72。电容介质层73被夹持在第一电极层71和第二电极层72之间。比如，如图12b，电容器C呈柱状结构，在可实现的工艺中，可以介质层中形成通孔，先在通孔的底面和侧面形成第一电极层71，再在第一电极层71的底面和侧面形成电容介质层73，最后在通孔的剩余空间内形成第二电极层72。图12b仅给出了电容器C形成的其中一种可实现的结构，当然，电容器C也可以为其他结构。
为了实现电容器C与晶体管Tr电连接，如图12b，可以在电容器C与晶体管Tr之间设置导电层6，以使电容器C的第一电极层71通过导电层6与晶体管Tr的第一极51电连接。
当上述任一种存储单元具有多个，且多个存储单元沿相互彼此垂直的X方向、Y方向以及Z方向呈阵列排布时，就可以形成DRAM存储器，比如，图13所示，示例 性的示出了2X2的存储阵列结构。
在DRAM存储器中，还包括多条位线BL和多条字线WL，在存储器的工艺结构图中，多条位线BL可以平行排布，多条字线WL也可以平行排布，示例的，如图13，每一条位线BL沿Y方向延伸，则多条位线BL沿与Y方向垂直的X方向排布，每一条字线WL沿X方向延伸，则多条字线WL沿与X方向垂直的Y方向排布。
还有，再结合图13，当位线BL沿Y方向延伸时，沿Y方向排布的多个存储单元中的第二极52与同一条位线BL电连接，图14给出了位线BL的其中一种结构，即在第二极52的远离第一极51的一侧形成金属层，该金属层作为位线BL。在另外一些可选择的实施方式中，可以采用金属层连接沿Y方向排布的相邻两个第二极52，以使多个第二极52共用同一位线BL。
继续结合图13，当字线WL沿X方向延伸时，沿X方向排布的多个存储单元中的栅极55与同一条字线WL电连接，图13给出了字线WL的一种可实现结构，即采用金属层连接沿X方向排布的相邻两个栅极55，以使多个栅极55共用同一字线WL。
本申请给出的存储器可以采用通过后道工艺(back end of line，BEOL)制作，图14示出了后道工艺BEOL原理图。在图14中，控制电路通过前道工艺(front end of line，FEOL)制作在衬底上。该控制电路可以包括如图4所示的译码器320、驱动器330、时序控制器340、缓冲器350或输入输出驱动360中的一个或多个电路，还可以包括其他功能电路。该控制电路可以控制本申请实施例中的信号线(字线WL和位线BL)。在完成前道工艺FEOL后，互连线和存储阵列均通过后道工艺BEOL制作。这里的存储阵列，如前所述，包括多个存储单元中的相对应的多个晶体管、多个电容器和信号线(字线WL、位线BL)的至少部分。上述互连线既包括连接控制电路中的器件的互连线，也包括上述信号线的其他部分。将存储阵列中的晶体管和电容器通过后道工艺制作，可以实现三维堆叠，可以使得单位面积内的电路密度更大，从而提升单位面积的性能。
图15给出了一种包含上述存储器的芯片结构的三维结构图，由图可以看出，控制电路200通过前道工艺FEOL形成在衬底100上，存储阵列310通过后道工艺BEOL形成在控制电路200上方，图15示例性的给出了两层存储阵列结构，并且该在存储阵列的存储单元中，晶体管相对电容器靠近衬底100一侧。
下面给出了本申请中存储器的制备方法，示例的，先在衬底上形成控制电路；再在控制电路上形成互连线；然后在互连线上形成呈阵列布设的多个存储单元，并使得通过互连线将控制电路和多个存储单元电连接，以使得通过控制电路控制存储单元的读写。
在形成存储单元时，沿与衬底相垂直的第一方向形成第一极和第二极，以及在形成半导体层、栅极和栅介质层，且栅极的沿第二方向相对两侧中的其中一侧具有半导体层，且半导体层分别与第一极和第二极电连接，栅介质层形成在栅极和半导体层之间，以制得晶体管；还包括，形成电容器，并使得电容器与晶体管电连接，以形成存储器的存储单元，其中，第二方向为与衬底相平行的方向。
本申请给出了制得多种不同存储单元结构的具体制备方法，下述分别进行详细解释。
图16a至图16h给出了制得本申请涉及的一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。
如图16a，沿与衬底相垂直的第一方向Z方向依次堆叠第二极52、牺牲层57和第一极51。
这里的第一极51和第二极52的材料上述已经进行了说明，在此不再说明。牺牲层57的材料可以选择氧化硅、氧化铝、氮化硅、硅、锗硅化合物等。
如图16b，沿与衬底相平行的第二方向Y方向，开设多个间隔布设的第一槽101，且第一槽101贯通第一极51、牺牲层57和第二极52。
如图16c，在第一槽101的侧面依次形成栅介质层54和栅极55，以及在第一槽101的剩余空间内填充绝缘材料，以形成绝缘层581。并再开设第二槽102，并且第二槽102开设在相邻的具有栅介质层54和栅极55的结构，还有第二槽102贯通第一极51、牺牲层57和第二极52。
如图16d，去除牺牲层57，以在第一极51和第二极52之间形成具有开口的凹腔103。
其中，第一极51的与第二极52相对的面为第一壁面，第二极52的与第一极51相对的面为第二壁面。
如图16e，在凹腔103内形成半导体层53。其中，第一极51的第一壁面、第二极52的第二壁面，和栅介质层54的远离栅极55的侧面均形成有半导体层53。在形成半导体层53时，可以采用沉积等工艺形成，比如，当采用沉积法时，如图16e，会在第一极51的侧面，第二极52的侧面也分别形成有半导体层53。
如图16f，需要将第一极51的侧面、第二极52的侧面上的半导体层53进行去除，比如，干法刻蚀，以得到图16f所示的结构。
如图16g，在凹腔的剩余空间内，以及被分割开的第一极51，被分割开的第二极52之间均填充绝缘材料，以形成绝缘层582。
如图16h，在第一极51上方形成导电层6，以及在导电层6上方形成电容器C，以使电容器C通过导电层6与晶体管Tr电连接。
在形成电容器C时，可以先在位于导电层6上方的介质层中形成贯通至导电层6的通孔，再在通孔内沿着该通孔的径向依次形成第一电极层71、电容介质层72和第二电极层72，使得第一电极层71通过导电层6与第一极51电连接。
在一些可选择的实施方式中，在执行图16a所示工艺步骤时，可以在堆叠第二极52、牺牲层57和第一极51时，在第二极52的远离第一极51的一侧形成金属层，并且在开设第一槽101和第二槽102时，这些槽均不能贯通金属层，最终形成的存储器中，该金属层可以作为用于电连接沿Y方向排布的多个存储单元的第二极52的位线BL。
基于上述各工艺步骤描述，形成的半导体层53为沿与衬底相垂直方向延伸的竖直状结构，并与栅极55相平行布设，而不是沿栅极55外围环绕设置，这样的话，会明 显的减小在与衬底相平行的Y方向的尺寸，实现每一个存储单元的微缩。
图17a至图17h给出了制得本申请涉及的另一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。
如图17a，沿与衬底相垂直的第一方向Z方向依次堆叠第二极52、牺牲层57和第一极51。
如图17b，沿与衬底相平行的第二方向Y方向，开设多个间隔布设的第一槽101，且第一槽101贯通第一极51、牺牲层57和第二极52。
本实施例提供的图17a和图17b所示工艺步骤和上述图17a和图17b所示工艺步骤相同，对于相对应的结构也可以选取相同的材料制得。
如图17c，在第一槽101内填充绝缘材料，以形成绝缘层581。并开设第二槽102，并且第二槽102开设在相邻的绝缘层581之间，还有第二槽102贯通第一极51、牺牲层57和第二极52。
如图17d，去除牺牲层57，以在第一极51和第二极52之间形成具有开口的凹腔103。
如图17e，在凹腔103内依次形成半导体层53、栅介质层54和栅极55。
由于在形成栅极55时，会使得相邻的两个存储单元的栅极55相连接，进而如图17e所示，需要将相连接的栅极55分割开，以制得图17f所示的开设有第三槽104的结构。
如图17g，在第三槽104内填充绝缘材料，以形成绝缘层582。
如图17h，在第一极51上方形成导电层6，以及在导电层6上方形成电容器C，以使电容器C通过导电层6与晶体管Tr电连接。
和上述所示的工艺步骤一样，在执行图17a所示工艺步骤时，可以在堆叠第二极52、牺牲层57和第一极51时，在第二极52的远离第一极51的一侧形成金属层，并且在开设第一槽101和第二槽102以及第三槽104时，这些槽均不能贯通金属层，最终形成的存储器中，该金属层可以作为用于电连接沿Y方向排布的多个存储单元的第二极52的位线BL。
基于上述各工艺步骤描述，形成的半导体层53为具有开口的凹腔结构，而不是沿栅极的外围环绕设置，从而，该存储单元会明显的减小在与衬底相平行的Y方向的尺寸，实现每一个存储单元的微缩。
图18a至图18j给出了制得本申请涉及的一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。
如图18a，沿与衬底相垂直的第一方向Z方向依次堆叠第二极52、绝缘层561、栅极55和绝缘层562。
如图18b，沿与衬底相平行的第二方向Y方向，开设多个间隔布设的第一槽101，且第一槽101贯通绝缘层562、栅极55和绝缘层561。也就是说，第一槽101不能贯通第二极52，因为这里的第二极52最终可以作为存储阵列的位线BL。
如图18c，在第一槽101内填充绝缘材料，以形成绝缘层563。
如图18d，再开设第二槽102，并且第二槽102开设在相邻的绝缘层563之间，还有第二槽102贯通绝缘层562、栅极55和绝缘层561。
如图18e，在第二槽102内形成栅介质层54。
在形成栅介质层54时，可以采用沉积、溅射等工艺形成，比如，当采用沉积法时，在第二槽102的底面、侧面，以及绝缘层562的上表面均会形成栅介质层54。
如图18f，需要对第二槽102的底面，以及绝缘层562的上表面进行去除，比如，干法刻蚀，以移除第二槽102的底面，以及绝缘层562的上表面的栅介质层54，以得到图18f所示的结构。
如图18g，形成半导体层53。
和形成栅介质层54工艺相同，也可以采用沉积、溅射等工艺，这样的话，如图18g，在第二槽102的底面、栅介质层54的侧壁面上，以及绝缘层562的上表面均会形成半导体层53。
如图18h，再将第二槽102的底面，以及绝缘层562的上表面的半导体层53去除，得到图18h所示结构。
如图18i，在第二槽102内剩余的空间内填充绝缘材料，以形成绝缘层564。
如图18j，在绝缘层562上形成第一极51和导电层6，以及电容器C。每一个电容器C通过导电层6与相对应的晶体管的第一极51电连接。
和上述图16a至图16h，以及图17a至图17h所示的工艺步骤相比，本实施例中的位线BL结构不相同，而是直接将沿Y方向布设的多个存储单元的第二极连接在一起，以形成位线BL，当然，也可以采用上述图16a至图16h，以及图17a至图17h所示的位线BL的工艺结构。
基于上述各工艺步骤描述，形成的半导体层53为沿与衬底相垂直方向延伸的竖直状结构，并与栅极55相平行布设，同样的，会明显的减小在与衬底相平行的Y方向的尺寸，实现每一个存储单元的微缩。
图19a至图19k给出了制得本申请涉及的另一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。
如图19a，沿与衬底相垂直的第一方向Z方向依次堆叠第二极52、绝缘层561、栅极55和绝缘层562。
如图19b，沿与衬底相平行的第二方向Y方向，开设多个间隔布设的第一槽101，且第一槽101贯通绝缘层562、栅极55和绝缘层561。
如图19c，在第一槽101内填充绝缘材料，以形成绝缘层563。
如图19d，再开设第二槽102，并且第二槽102开设在相邻的绝缘层563之间，还有第二槽102贯通绝缘层562、栅极55和绝缘层561。
其中，图19a至图19d的工艺步骤和上述的图19a至图19d的工艺步骤相同，在每一相同的工艺步骤中，也可以采用相同的工艺手段。
如图19e，在第二槽102内依次形成栅介质层54、半导体层55和绝缘层564。
和上述工艺方法不同的是，在该工艺结构中，形成栅介质层54后，不需要对形成在第二槽102底面的栅介质层54进行去除，而是直接在栅介质层54上再形成半导体 层53，这样的话，不会因为刻蚀工艺在去除第二槽102底面的栅介质层54时，对第二槽102侧壁面的栅介质层54造成污染，影响最终栅介质层54的存储性能的现象。
如图19f，去除第二槽102底面的绝缘层564、半导体层53和栅介质层54，以及绝缘层562的上表面的绝缘层564、半导体层53和栅介质层54，这样就会形成图19f所示的结构。
如图19g，形成连接电极59，以在第二槽102的底面、绝缘层564上，以及绝缘层562上表面形成连接电极59。
如图19h，去除第二槽102底面，以及靠近第二槽102开口处的连接电极59，以及去除绝缘层562上表面形成连接电极59。这样的话，半导体层53可以通过连接电极59与第二极52电连接。
如图19i，在第二槽102内剩余的空间内填充绝缘材料，以形成绝缘层564。
如图19j，在绝缘层562上形成第一极51。
如图19k，形成导电层6，以及电容器C。每一个电容器C通过导电层6与相对应的晶体管的第一极51电连接。
基于上述各工艺步骤描述，形成的半导体层53为接近L型结构，而不是沿栅极55围绕设置，进而会明显的减小在与衬底相平行的Y方向的尺寸，实现每一个存储单元的微缩。
图20a至图20i给出了制得本申请涉及的另一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。
如图20a，沿与衬底相垂直的第一方向Z方向依次堆叠第二极52、牺牲层57和第一极51。
如图20b，沿与衬底相平行的第二方向Y方向，开设多个间隔布设的第一槽101，且第一槽101贯通第一极51、牺牲层57和第二极52。
如图20c，在第一槽101的侧面形成半导体层53，以及在第一槽101的剩余空间内填充绝缘材料，以形成绝缘层581。并开设第二槽102，并且第二槽102开设在相邻的绝缘层581之间，还有第二槽102贯通第一极51、牺牲层57和第二极52。
如图20d，去除牺牲层57，以在第一极51和第二极52之间形成具有开口的凹腔103。
如图20e和图20f，在凹腔103内依次形成栅介质层54和栅极55。
由于在形成栅极55时，会使得相邻的两个存储单元的栅极55相连接，进而如图20f所示，需要将相连接的栅极55分割开，以制得图20g所示的开设有第三槽104的结构。
如图20h，在第三槽104内填充绝缘材料，以形成绝缘层582。
如图20i，在第一极51上方形成导电层6，以及在导电层6上方形成电容器C，以使电容器C通过导电层6与晶体管Tr电连接。
基于上述各工艺步骤描述，形成的半导体层53为竖直状结构，而不是沿栅极的外围环绕设置，从而，该存储单元会明显的减小在与衬底相平行的Y方向的尺寸，实现每一个存储单元的微缩。
在上述的利用不同工艺制得的存储单元时，均是先形成存储单元中的晶体管，再在晶体管上方设置电容器。在另外一种可选择的实施方式中，可以是先形成电容器，再在电容器上形成晶体管。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (19)

  1. 一种存储器，其特征在于，包括：
    衬底；
    多个存储单元，形成在所述衬底上；
    每个所述存储单元包括：晶体管和与所述晶体管电连接的电容器，且所述晶体管和所述电容器沿与所述衬底相垂直的第一方向排布；
    其中，所述晶体管包括栅极、半导体层、第一极和第二极，以及栅介质层；
    所述第一极和所述第二极沿所述第一方向排布，所述栅极位于所述第一极和所述第二极之间，所述栅极的沿第二方向相对两侧中的其中一侧具有所述半导体层，且所述半导体层分别与所述第一极和所述第二极电连接，所述栅极和所述半导体层之间被所述栅介质层隔离开，所述第二方向为与所述衬底相平行的方向。
  2. 根据权利要求1所述的存储器，其特征在于，所述半导体层为沿所述第一方向延伸的竖直状结构，且所述半导体层的沿所述第一方向的相对两端中的一端与所述第一极接触，另一端与所述第二极接触。
  3. 根据权利要求2所述的存储器，其特征在于，在所述第一极中与所述第二极相对的面为第一壁面，在所述第二极中与所述第一极的相对的面为第二壁面；
    所述半导体层的沿所述第一方向的相对两端中的一端与所述第一壁面接触，另一端与所述第二壁面接触。
  4. 根据权利要求2所述的存储器，其特征在于，在所述第一极中与所述第二极相对的面为第一壁面，在所述第一极中与所述第一壁面毗邻的为第一侧面；
    在所述第二极中与所述第一极的相对的面为第二壁面，在所述第二极中与所述第二壁面毗邻的为第二侧面，所述第一侧面和所述第二侧面处于同一侧；
    所述半导体层的沿所述第一方向的相对两端中的一端与所述第一侧面接触，另一端与所述第二侧面接触。
  5. 根据权利要求1所述的存储器，其特征在于，所述半导体层包括均沿所述第二方向延伸的第一部分和第二部分，以及沿所述第一方向延伸的且与所述第一部分和所述第二部分连接的第三部分；
    在所述第一极中与所述第二极相对的面为第一壁面，在所述第二极中与所述第一极的相对的面为第二壁面；
    所述第一部分设置在所述第一壁面上，所述第二部分设置在所述第二壁面上。
  6. 根据权利要求5所述的存储器，其特征在于，所述第一部分、所述第二部分和所述第三部分连接呈一体成型结构。
  7. 根据权利要求1所述的存储器，其特征在于，所述半导体层包括沿所述第二方向延伸的第一部分，和沿所述第一方向延伸且与所述第一部分连接的第三部分；
    在所述第一极中与所述第二极相对的面为第一壁面，在所述第二极中与所述第一极的相对的面为第二壁面；
    所述存储器还包括连接电极，所述连接电极设置在所述第二壁面上；
    所述第三部分与所述第一壁面接触，所述第一部分与所述连接电极接触。
  8. 根据权利要求1-7中任一项所述的存储器，其特征在于，在所述第一极中与所 述第二极相对的面为第一壁面，在所述第二极中与所述第一极的相对的面为第二壁面；
    所述栅极位于所述第一壁面和所述第二壁面之间的区域内。
  9. 根据权利要求1-7中任一项所述的存储器，其特征在于，在所述第一极中与所述第二极相对的面为第一壁面，在所述第一极中与所述第一壁面毗邻的为第一侧面；
    在所述第二极中与所述第一极的相对的面为第二壁面，在所述第二极中与所述第二壁面毗邻的为第二侧面，所述第一侧面和所述第二侧面处于同一侧；
    所述栅极位于靠近所述第一侧面和所述第二侧面的一侧。
  10. 根据权利要求1-9中任一项所述的存储器，其特征在于，所述晶体管和所述电容器均采用后道工艺制作。
  11. 根据权利要求1-10中任一项所述的存储器，其特征在于，所述电容器包括第一电极层、电容介质层和第二电极层，所述第一电极层和所述第二电极层之间被所述电容介质层隔离开，且所述第一电极层与所述晶体管中的靠近所述电容器的所述第一极电连接。
  12. 根据权利要求11所述的存储器，其特征在于，所述第一电极层沿所述第一方向延伸，所述第二电极层环绕在所述第一电极层的外围。
  13. 根据权利要求1-12中任一项所述的存储器，其特征在于，所述存储器还包括：
    位线和字线；
    其中，所述栅极与所述字线电连接，所述第二极与所述位线电连接。
  14. 根据权利要求13所述的存储器，其特征在于，
    所述位线均沿所述第二方向延伸；
    所述字线沿第三方向延伸，所述第二方向与所述第三方向垂直；
    沿所述第二方向排布的所述多个存储单元中的所述第二极与同一条所述位线电连接；
    沿所述第三方向排布的所述多个存储单元中的所述栅极与同一条所述字线电连接。
  15. 根据权利要求13或14所述的存储器，其特征在于，所述存储器还包括控制器，所述控制器用于：
    输出字线控制信号以控制所述字线上的电压；
    输出位线控制信号以控制所述位线上的电压。
  16. 一种电子设备，其特征在于，包括：
    处理器；
    如权利要求1～15中任一项所述的存储器；所述处理器与所述存储器电连接。
  17. 根据权利要求16所述的电子设备，其特征在于，
    所述处理器和所述存储器被集成在同一芯片中。
  18. 一种存储器的形成方法，其特征在于，包括：
    沿与衬底相垂直的第一方向形成第一极和第二极，以及形成半导体层、栅极和栅介质层，且所述栅极的沿第二方向相对两侧中的其中一侧具有所述半导体层，所述半导体层分别与所述第一极和所述第二极电连接，所述栅介质层形成在所述栅极和所述半导体层之间，以形成晶体管，其中，所述第二方向为与所述衬底相平行的方向；
    形成电容器，并使得所述电容器与所述晶体管电连接，以制得存储单元。
  19. 根据权利要求18所述的存储器的形成方法，其特征在于，在制得所述存储单元之前，所述形成方法还包括：
    在所述衬底上形成控制电路；
    在所述控制电路上形成电连接所述控制电路和所述存储单元的互连线。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116347889B (zh) * 2023-03-14 2024-01-12 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法及电子设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
CN101673744B (zh) * 2008-09-12 2011-05-18 南亚科技股份有限公司 晶体管结构、动态随机存取存储器结构及其制造方法
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
CN102306655B (zh) * 2011-09-29 2013-03-06 清华大学 一种三维存储器阵列结构及其制造方法
CN102522407B (zh) * 2011-12-23 2014-04-09 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法
US11417770B2 (en) * 2018-09-26 2022-08-16 Intel Corporation Vertical thin-film transistors between metal layers
US11631717B2 (en) * 2018-09-28 2023-04-18 Intel Corporation 3D memory array with memory cells having a 3D selector and a storage component
TWI743568B (zh) * 2018-10-09 2021-10-21 美商美光科技公司 包括垂直電晶體之裝置及其相關方法
US11849572B2 (en) * 2019-01-14 2023-12-19 Intel Corporation 3D 1T1C stacked DRAM structure and method to fabricate

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