KR20220119834A - 집적 회로 - Google Patents

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KR20220119834A
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decap
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김신우
김창범
이재하
조두희
최재완
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Abstract

디커플링 필러 셀을 이용하여, 설계된 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 집적 회로를 제공하는 것이다. 집적 회로는 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 이격된 제1 전원 공급 라인, 제1 방향으로 연장되고, 제2 방향으로 인접한 제1 전원 공급 라인 사이에 배치된 제2 전원 공급 라인, 및 제2 방향으로 인접한 제1 전원 공급 라인 사이에 배치된 디커플링 필러 셀을 포함하고, 디커플링 필러 셀은 게이트 전극 및 제1 도전형의 제1 소오스/드레인 영역을 포함하는 디캡 트랜지스터로 형성된 디커플링 커패시터 영역을 포함하고, 게이트 전극은 제2 전원 공급 라인에 연결되고, 제1 소오스/드레인 영역은 제1 전원 공급 라인에 연결되고, 제2 전원 공급 라인은 디커플링 커패시터 영역을 통과한다.

Description

집적 회로{Integrated Circuit}
본 발명은 집적 회로에 관한 것으로, 디커플링 필러 셀(Decoupling filler cell)을 포함하는 집적 회로에 관한 것이다.
최근, 디지털 회로의 고속화, 고기능화에 수반해, 반도체 집적회로의 고속화, 고집적화가 진행되고 있다. 반도체 집적회로의 고속화, 고집적화에 의해, 칩의 소비 전력이 증대되어, 그에 따른 전원 전압강하(IR-DROP)가 문제가 되고 있다. 전원 전압강하에 의해 트랜지스터의 동작 속도가 저하되어, 회로의 동작 주파수가 저하될 수 있다. 또는, 전원 전압이 내려감으로써 노이즈 마진이 저하되어 데이터의 실수 래치 등이 일어나, 회로가 오동작하는 등의 문제가 일어날 수 있다.
반도체 집적회로의 속도와 회로 동작의 안정성을 향상시키기 위해, 몇 개의 표준 셀마다 디커플링 커패시터가 배치될 수 있다. 디커플링 커패시터는 전원 라인과 접지 라인 사이에 삽입된다. 디커플링 커패시터를 삽입하여, 반도체 집적회로 내부에서 전원 전압강하가 발생되지 않도록 할 수 있다.
본 발명이 해결하려는 과제는, 디커플링 필러 셀을 이용하여, 설계된 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 집적 회로를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 집적 회로의 일 태양(aspect)은 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 이격된 제1 전원 공급 라인, 제1 방향으로 연장되고, 제2 방향으로 인접한 제1 전원 공급 라인 사이에 배치된 제2 전원 공급 라인, 및 제2 방향으로 인접한 제1 전원 공급 라인 사이에 배치된 디커플링 필러 셀을 포함하고, 디커플링 필러 셀은 게이트 전극 및 제1 도전형의 제1 소오스/드레인 영역을 포함하는 디캡 트랜지스터로 형성된 디커플링 커패시터 영역을 포함하고, 게이트 전극은 제2 전원 공급 라인에 연결되고, 제1 소오스/드레인 영역은 제1 전원 공급 라인에 연결되고, 제2 전원 공급 라인은 디커플링 커패시터 영역을 통과한다.
상기 과제를 해결하기 위한 본 발명의 집적 회로의 다른 태양은 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 이격된 제1 전원 공급 라인, 제1 방향으로 연장되고, 제2 방향으로 인접한 제1 전원 공급 라인 사이에 배치된 제2 전원 공급 라인, 제2 방향으로 인접한 제1 전원 공급 라인 사이에 배치되고, 제2 방향으로 연장되는 게이트 전극을 포함하는 디커플링 필러 셀, 및 제1 전원 공급 라인과 제2 전원 공급 라인 사이에 배치되고, 디커플링 필러 셀과 제1 방향으로 경계를 이루는 표준 셀을 더 포함하고, 디커플링 필러 셀은 디커플링 커패시터 영역과, 디커플링 버퍼 영역과, 디커플링 탭 영역을 포함하고, 디커플링 버퍼 영역은 제2 방향으로 연장된 디커플링 필러 셀 경계를 따라 정의되고, 디커플링 탭 영역은 디커플링 커패시터 영역과 디커플링 버퍼 영역 사이에 정의되고, 디커플링 커패시터 영역은 상기 게이트 전극과, 제1 도전형의 제1 소오스/드레인 영역을 포함하는 디캡 트랜지스터로 형성되고, 디커플링 탭 영역은 제1 도전형의 탭 소오스/드레인 영역을 포함하고, 디커플링 버퍼 영역은 제1 도전형과 다른 제2 도전형의 버퍼 소오스/드레인 영역을 포함하고, 표준 셀은 제1 전원 공급 라인에 인접하고 제1 도전형의 제2_1 소오스/드레인 영역이 형성된 제1 활성 영역과, 제2 전원 공급 라인에 인접하고 제2 도전형의 제2_2 소오스/드레인 영역이 형성된 제2 활성 영역을 포함하고, 게이트 전극과, 탭 소오스/드레인 영역은 각각 제2 전원 공급 라인에 연결되고, 제1 소오스/드레인 영역은 상기 제1 전원 공급 라인에 연결되고, 제2 전원 공급 라인은 디커플링 커패시터 영역과, 디커플링 탭 영역과, 디커플링 버퍼 영역을 통과한다.
상기 과제를 해결하기 위한 본 발명의 집적 회로의 또 다른 태양은 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 이격된 제1 전원 공급 라인, 제1 방향으로 연장되고, 제2 방향으로 인접한 제1 전원 공급 라인 사이에 배치된 제2 전원 공급 라인, 및 제2 방향으로 인접한 제1 전원 공급 라인 사이에 배치된 디커플링 필러 셀을 포함하고, 디커플링 필러 셀은 제2 방향으로 연장된 복수의 게이트 전극과, 제1 방향으로 연장된 복수의 제1 다채널 활성 패턴 및 복수의 제2 다채널 활성 패턴을 포함하고, 각각의 제2 다채널 활성 패턴은 대응되는 제1 다채널 활성 패턴과 상기 제1 방향으로 이격되고, 디커플링 필러 셀은 디커플링 커패시터 영역과, 디커플링 버퍼 영역과, 디커플링 탭 영역을 포함하고, 디커플링 버퍼 영역은 제2 방향으로 연장된 디커플링 필러 셀 경계를 따라 정의되고, 디커플링 탭 영역은 디커플링 커패시터 영역과 상기 디커플링 버퍼 영역 사이에 정의되고, 디커플링 커패시터 영역은 제1 다채널 활성 패턴과, 게이트 전극과, 제1 다채널 활성 패턴 상의 p형의 소오스/드레인 영역을 포함하는 p형 트랜지스터로 형성되고, 디커플링 탭 영역은 제2 다채널 활성 패턴 상의 p형의 탭 소오스/드레인 영역을 포함하고, 디커플링 버퍼 영역은 제2 다채널 활성 패턴 상의 n형의 버퍼 소오스/드레인 영역을 포함하고, p형 트랜지스터의 게이트 전극은 제2 전원 공급 라인과 연결되고, p형 트랜지스터의 소오스/드레인 영역과, 탭 소오스/드레인 영역은 각각 제1 전원 공급 라인과 연결되고, 제2 전원 공급 라인은 접지 전압과 연결된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 예시적인 도면이다.
도 2는 도 1의 P 부분을 확대한 예시적인 레이아웃도이다.
도 3a는 도 2의 디커플링 필러 셀의 모양을 설명하기 위한 도면이다.
도 3b는 도 2의 디커플링 커패시터 영역을 설명하기 위한 회로도이다.
도 4 내지 도 10은 도 2의 A - A, B - B, C - C, D - D, E - E, F - F 및 G - G를 따라 절단한 예시적인 단면도이다.
도 11 내지 도 14는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 15 및 도 16은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 17 및 도 18은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 19 내지 도 23은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 24 및 도 25는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 26은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면이다.
도 27은 몇몇 실시예에 따른 집적 회로의 레이아웃 디자인을 수행하기 위한 컴퓨터 시스템의 블록도이다.
도 28은 몇몇 실시예에 따른 집적 회로의 레이아웃 디자인 방법 및 제조 방법을 설명하기 위한 순서도이다.
이하의 설명에서, 기판(도 4의 100), 예를 들어 반도체 기판 상에 형성된 다양한 실시예들의 집적 회로가 제공된다. 집적 회로는 다양한 표준 셀들이 포함된 레이아웃을 갖는다. 표준 셀은 개별적인 집적 회로 디자인에 반복적으로 사용하기 위해 기디자인된(predesigned) 집적 회로 구조들이다. 효과적인 집적 회로 다자인 레이아웃들은 다양한 기디자인된 표준 셀과, 회로의 성능을 강화하고 회로 면적을 줄이기 위해 표준 셀을 배치에 관한 기정의된(predefined) 법칙을 포함한다.
몇몇 실시예들에 따른 집적 회로는 기정의된 법칙에 의해 집적 회로 레이아웃에 배치된 하나 이상의 표준 셀을 포함한다. 이런 표준 셀은 집적 회로 디자인에 반복적으로 사용된다. 그러므로, 표준 셀은 제조 기술에 따라 기디자인 되어, 표준 셀 라이브러리에 저장된다. 집적 회로 디자이너는 이와 같은 표준 셀을 검색하여 집적 회로 다자인에 포함시키고, 기정의된 배치 법칙에 따라 집적 회로 레이아웃에 배치시킬 수 있다.
표준 셀은 인버터, AND, NAND, OR, XOR 및 NOR와 같이, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 및 시스템 온 칩(SOC) 디자인과 같이 전자 기기를 위한 디지털 회로 디자인에 자주 사용되는 다양한 기본 회로 장치를 포함할 수 있다. 표준 셀은 플립 플럽(flip-flop)과 랫치(latch)처럼 회로 블록에 자주 사용되는 다른 것을 포함할 수도 있다.
필러 셀은 집적 회로 디자인과 집적 회로 제조 법칙에 따르기 위해 인접하는 두 개의 인접하는 표준 셀 사이에 삽입되는 집적 회로의 설계된 블록일 수 있다. 표준 셀과 필러 셀의 적절한 설계 및 배열은 패킹 밀도 및 회로 성능을 강화할 수 있다.
디커플링 커패시터를 포함하는 디커플링 필러 셀은 전원 전압강하(IR-DROP)를 방지하기 위해, 표준 셀 사이에 삽입되는 집적 회로의 설계된 블록일 수 있다.
도 1은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 예시적인 도면이다. 도 2는 도 1의 P 부분을 확대한 예시적인 레이아웃도이다. 도 3a는 도 2의 디커플링 필러 셀의 모양을 설명하기 위한 도면이다. 도 3b는 도 2의 디커플링 커패시터 영역을 설명하기 위한 회로도이다. 도 4 내지 도 10은 도 2의 A - A, B - B, C - C, D - D, E - E, F - F 및 G - G를 따라 절단한 예시적인 단면도이다.
참고적으로, 도 2는 도 1의 디커플링 필러 셀(DECAP CELL) 및 주변의 일반 셀(N_CELL)의 일부를 도시한 도면이다.
도 1을 참고하면, 몇몇 실시예들에 따른 집적 회로는 복수의 일반 셀(N_CELL)과, 적어도 하나 이상의 디커플링 필러 셀(DECAP CELL)과, 복수의 제1 전원 공급 라인(PWR1)과, 복수의 제2 전원 공급 라인(PWR2)을 포함할 수 있다.
각각의 제1 전원 공급 라인(PWR1)은 제1 방향(D1)으로 연장될 수 있다. 각각의 제1 전원 공급 라인(PWR1)은 제2 방향(D2)으로 이격될 수 있다. 각각의 제2 전원 공급 라인(PWR2)은 제1 방향(D1)으로 연장될 수 있다. 각각의 제2 전원 공급 라인(PWR2)은 제2 방향(D2)으로 이격될 수 있다. 제1 전원 공급 라인(PWR1)과, 제2 전원 공급 라인(PWR2)은 제2 방향(D2)을 따라 교대로 배치될 수 있다. 예를 들어, 제2 전원 공급 라인(PWR2)은 제2 방향(D2)으로 인접하는 제1 전원 공급 라인(PWR1) 사이에 배치될 수 있다.
제1 전원 공급 라인(PWR1)과, 제2 전원 공급 라인(PWR2)은 서로 다른 전원 전압에 연결된다. 일 예로, 제1 전원 공급 라인(PWR1)은 파워 전압(Vdd)에 연결되고, 제2 전원 공급 라인(PWR2)은 그라운드 전압(Vss)에 연결될 수 있다. 다른 예로, 제1 전원 공급 라인(PWR1)은 그라운드 전압(Vss)에 연결되고, 제2 전원 공급 라인(PWR2)은 파워 전압(Vdd)에 연결될 수 있다. 파워 전압(Vdd) 및 그라운드 전압(Vss)의 의미는 본 발명의 기술 분야에 속하는 기술자에게 자명하다.
일반 셀(N_CELL)은 표준 셀 및 필러 셀을 포함할 수 있다. 디커플링 필러 셀(DECAP CELL)은 제1 방향(D1) 및 제2 방향(D2)으로 배열된 일반 셀(N_CELL) 사이에 삽입될 수 있다. 일반 셀(N_CELL)은 싱글 하이트 셀과, 멀티 하이트 셀을 포함할 수 있다. 셀 하이트(height)는 셀의 제2 방향(D2)으로의 높이일 수 있다. 여기에서, 셀 하이트의 기준인 H는 제2 방향(D2)으로 최인접하는 제1 전원 공급 라인(PWR1) 및 제2 전원 공급 라인(PWR2) 사이의 간격일 수 있다. 예를 들어, 싱글 하이트 셀의 셀 하이트는 1H이다.
본 발명의 몇몇 실시예들에 따른 집적 회로에서, 디커플링 필러 셀(DECAP CELL) 중 적어도 하나는 멀티 하이트 셀일 수 있다. 도시되지 않았지만, 집적 회로는 싱글 하이트를 갖는 디커플링 필러 셀(DECAP CELL)을 포함할 수도 있다.
예를 들어, 멀티 하이트를 갖는 디커플링 필러 셀(DECAP CELL)은 제1 디커플링 필러 셀과, 제2 디커플링 필러 셀을 포함할 수 있다. 일 예로, 제1 디커플링 필러 셀의 셀 하이트는 제2 디커플링 필러 셀의 셀 하이트와 다를 수 있다. 도시된 것과 달리, 다른 예로, 제1 디커플링 필러 셀의 셀 하이트는 제2 디커플링 필러 셀의 셀 하이트와 동일할 수 있다.
이하의 설명은 셀 하이트가 2H인 디커플링 필러 셀(DECAP CELL)을 중심으로 설명한다. 또한, 일반 셀(N_CELL)은 표준 셀인 것으로 설명한다.
도 1 내지 도 10을 참고하면, 디커플링 필러 셀(DECAP CELL)은 제2 방향(D2)으로 인접하는 제1 전원 공급 라인(PWR1) 사이에 배치될 수 있다. 제1 전원 공급 라인(PWR1) 사이에 배치된 제2 전원 공급 라인(PWR2)은 디커플링 필러 셀(DECAP CELL)을 통과할 수 있다. 예를 들어, 제2 전원 공급 라인(PWR2)은 디커플링 필러 셀(DECAP CELL) 위를 통과할 수 있다.
일반 셀(N_CELL)은 제1 전원 공급 라인(PWR1) 및 제2 전원 공급 라인(PWR2) 사이에 배치될 수 있다. 일반 셀(N_CELL)은 디커플링 필러 셀(DECAP CELL)과 제1 방향(D1)으로 경계를 이룰 수 있다. 즉, 디커플링 필러 셀(DECAP CELL)과 일반 셀(N_CELL) 사이의 경계는 제2 방향(D2)으로 연장될 수 있다.
디커플링 필러 셀(DECAP CELL)과 제1 방향(D1)으로 경계를 이루는 일반 셀(N_CELL)은 복수개인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 디커플링 필러 셀(DECAP CELL)과 경계를 이루는 일반 셀(N_CELL)이 멀티 하이트 셀인 경우, 디커플링 필러 셀(DECAP CELL)은 하나의 일반 셀(N_CELL)과 경계를 이룰 수 있다.
디커플링 필러 셀(DECAP CELL)은 디커플링 커패시터 영역(DECAP_R)과, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)을 포함할 수 있다.
디커플링 커패시터 영역(DECAP_R)은 디커플링 커패시터 역할을 할 수 있다. 디커플링 커패시터 영역(DECAP_R)은 멀티 하이트를 갖는다. 디커플링 커패시터 영역(DECAP_R)은 디캡 트랜지스터(도 6의 D_TR)로 형성될 수 있다. 디캡 트랜지스터(D_TR)는 제1 디캡(decap) 게이트 전극(D_GE1)과, 제1 디캡 게이트 전극(D_GE1)의 적어도 일측에 배치된 디캡 소오스/드레인 영역(도 6의 D_SDR)을 포함한다.
도 3b에서, 제1 디캡(decap) 게이트 전극(D_GE1)은 제2 전원 공급 라인(PWR2)과 연결될 수 있다. 디캡 소오스/드레인 영역(D_SDR)은 제1 전원 공급 라인(PWR1)과 연결될 수 있다. 이를 통해, 디커플링 커패시터 영역(DECAP_R)은 커패시터로 동작될 수 있다.
디커플링 버퍼 영역(DECAP_B)은 제2 방향(D2)으로 연장된 디커플링 필러 셀(DECAP CELL)의 경계를 따라 정의될 수 있다. 즉, 일반 셀(N_CELL)은 디커플링 필러 셀(DECAP CELL)의 디커플링 버퍼 영역(DECAP_B)과 제1 방향(D1)으로 경계를 이룰 수 있다.
디커플링 탭 영역(DECAP_T)은 디커플링 커패시터 영역(DECAP_R)과, 디커플링 버퍼 영역(DECAP_B) 사이에 정의될 수 있다. 디커플링 탭 영역(DECAP_T)은 일반 셀(N_CELL)에 포함된 트랜지스터의 바디 전압을 잡아주는 탭(tap) 셀의 역할을 할 수 있다. 디커플링 탭 영역(DECAP_T)에 포함된 탭 소오스/드레인 영역(도 6의 D_SDT)은 제2 전원 공급 라인(PWR2)에 연결될 수 있다.
몇몇 실시예들에 따른 집적 회로에서, 디커플링 커패시터 영역(DECAP_R)은 제2 방향(D2)으로 연장된 "I" 형태를 가질 수 있다. 즉, 디커플링 커패시터 영역(DECAP_R)의 제1 방향(D1)으로의 폭은 일정할 수 있다.
도 3a에서, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)은 각각 제2 방향(D2)으로 연장된 "I" 형태를 가질 수 있다. 또한, 디커플링 커패시터 영역(DECAP_R)과, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)은 각각 멀티 하이트를 가질 수 있다.
다르게 설명하면, 디커플링 커패시터 영역(DECAP_R)의 하이트와, 디커플링 버퍼 영역(DECAP_B)의 하이트와, 디커플링 탭 영역(DECAP_T)의 하이트는 각각 디커플링 필러 셀(DECAP CELL)의 셀 하이트와 동일할 수 있다.
제2 전원 공급 라인(PWR2)은 디커플링 커패시터 영역(DECAP_R)과, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)의 위를 통과할 수 있다. 디커플링 커패시터 영역(DECAP_R)과, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)의 구조에 대해서는 후술한다.
일반 셀(N_CELL)은 제1 일반 셀과, 제2 일반 셀을 포함할 수 있다. 제1 일반 셀은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)를 포함할 수 있다. 제2 일반 셀은 제3 활성 영역(AR3) 및 제4 활성 영역(AR4)을 포함할 수 있다. 예를 들어, 제1 내지 제4 활성 영역(AR1, AR2, AR3, AR4)는 각각 트랜지스터 형성 영역일 수 있다.
제2 활성 영역(AR2) 및 제3 활성 영역(AR3)은 제2 전원 공급 라인(PWR2)에 인접하여 배치될 수 있다. 즉, 제2 전원 공급 라인(PWR2)은 제1 일반 셀의 제2 활성 영역(AR2)과, 제2 일반 셀의 제3 활성 영역(AR3)사이를 통과할 수 있다. 제1 활성 영역(AR1) 및 제4 활성 영역(AR4)은 제1 전원 공급 라인(PWR1)에 인접하여 배치될 수 있다.
예를 들어, 제1 일반 셀의 제2 활성 영역(AR2)과, 제2 일반 셀의 제3 활성 영역(AR3)은 동일 도전형의 트랜지스터 형성 영역이다. 제1 일반 셀의 제1 활성 영역(AR1)과, 제2 일반 셀의 제4 활성 영역(AR4)은 동일 도전형의 트랜지스터 형성 영역이다.
일 예로, 제1 전원 공급 라인(PWR1)은 파워 전압(Vdd)에 연결되고, 제2 전원 공급 라인(PWR2)은 그라운드 전압(Vss)에 연결될 수 있다. 디커플링 커패시터 영역(DECAP_R)을 형성하는 디캡 트랜지스터(도 6의 D_TR)는 p형의 트랜지스터일 수 있다. 제1 일반 셀의 제2 활성 영역(AR2)과, 제2 일반 셀의 제3 활성 영역(AR3)은 n형의 트랜지스터 형성 영역일 수 있다. 제1 일반 셀의 제1 활성 영역(AR1)과, 제2 일반 셀의 제4 활성 영역(AR4)은 p형의 트랜지스터 형성 영역일 수 있다.
디캡 트랜지스터(D_TR)이 p형의 트랜지스터일 경우, 디커플링 커패시터 영역(DECAP_R)은 n형의 불순물을 포함하는 n형의 웰 영역을 포함할 수 있다. 한편, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)은 p형의 불순물을 포함하는 p형의 웰 영역을 포함할 수 있다. 기판(도 4의 100)이 p형의 불순물을 갖는 반도체 기판일 경우, 기판(100)의 일부가 p형의 웰 영역으로 사용될 수 있다.
다른 예로, 제1 전원 공급 라인(PWR1)은 그라운드 전압(Vss)에 연결되고, 제2 전원 공급 라인(PWR2)은 파워 전압(Vdd)에 연결될 수 있다. 디커플링 커패시터 영역(DECAP_R)을 형성하는 디캡 트랜지스터(D_TR)는 n형의 트랜지스터일 수 있다. 제1 일반 셀의 제2 활성 영역(AR2)과, 제2 일반 셀의 제3 활성 영역(AR3)은 p형의 트랜지스터 형성 영역일 수 있다. 제1 일반 셀의 제1 활성 영역(AR1)과, 제2 일반 셀의 제4 활성 영역(AR4)은 n형의 트랜지스터 형성 영역일 수 있다.
디캡 트랜지스터(D_TR)이 n형의 트랜지스터일 경우, 디커플링 커패시터 영역(DECAP_R)은 p형의 불순물을 포함하는 p형의 웰 영역을 포함할 수 있다. 한편, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)은 n형의 불순물을 포함하는 n형의 웰 영역을 포함할 수 있다.
도 2 내지 도 8에서, 디커플링 필러 셀(DECAP CELL)은 복수의 제1 디캡 핀형 패턴(DE_F1)과, 복수의 제2 디캡 핀형 패턴(DE_F2)과, 복수의 디캡 게이트 전극(D_GE1, D_GE2)과, 복수의 디캡 소오스/드레인 영역(D_SDR)과, 복수의 탭 소오스/드레인 영역(D_SDT)과, 복수의 버퍼 소오스/드레인 영역(D_SDB)과, 복수의 디캡 소오스/드레인 컨택(D_CA1)과, 복수의 탭 소오스/드레인 컨택(D_CA2)과, 복수의 디캡 게이트 컨택(D_CB)을 포함할 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 각각 제1 방향(D1)으로 길게 연장될 수 있다. 인접하는 제1 디캡 핀형 패턴(DE_F1)은 제2 방향(D2)으로 이격되고, 인접하는 제2 디캡 핀형 패턴(DE_F2)은 제2 방향(D2)으로 이격될 수 있다.
제1 디캡 핀형 패턴(DE_F1)은 디커플링 커패시터 영역(DECAP_R)에 배치될 수 있다. 제2 디캡 핀형 패턴(DE_F2)은 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)에 배치될 수 있다. 서로 대응되는 제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 제1 방향(D1)을 따라 정렬될 수 있다.
제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)이 제1 방향(D1)으로 분리된 위치를 통해, 디커플링 커패시터 영역(DECAP_R)과 디커플링 탭 영역(DECAP_T)은 구분될 수 있다.
도시되지 않았지만, 일 예로, 제2 디캡 핀형 패턴(DE_F2)은 제2 방향(D2)으로 분리되지 않고, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)에 걸쳐 배치될 수 있다.
도시되지 않았지만, 다른 예로, 제2 디캡 핀형 패턴(DE_F2)은 제2 방향(D2)으로 분리된 제1 부분과 제2 부분을 포함할 수 있다. 제2 디캡 핀형 패턴(DE_F2)의 제1 부분은 디커플링 탭 영역(DECAP_T)에 배치되고, 제2 디캡 핀형 패턴(DE_F2)의 제1 부분은 디커플링 버퍼 영역(DECAP_B)에 배치될 수 있다. 일 예로, 도 6에서 제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)이 분리된 것과 같이, 제2 디캡 핀형 패턴(DE_F2)의 제1 부분과 제2 디캡 핀형 패턴(DE_F2)의 제2 부분은 분리될 수 있다. 다른 예로, 도 9에서 제2 디캡 핀형 패턴(DE_F2)과, 노말 핀형 패턴(N_F)이 분리된 것과 같이, 제2 디캡 핀형 패턴(DE_F2)의 제1 부분과 제2 디캡 핀형 패턴(DE_F2)의 제2 부분은 분리될 수 있다.
제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 핀 트렌치에 의해 정의될 수 있다. 예를 들어, 제1 방향(D1)으로 연장된 디커플링 필러 셀(DECAP CELL)의 경계는 핀 트렌치보다 깊은 깊은 트렌치(deep trench)에 의해 정의될 수 있다. 제1 디캡 핀형 패턴(DE_F1) 및 제2 디캡 핀형 패턴(DE_F2) 중 최외각에 배치된 핀형 패턴은 깊은 트렌치와 바로 인접할 수 있다. 여기서, 바로 인접한다는 의미는, 깊은 트렌치 및 핀 트렌치 사이에, 다른 핀 트렌치가 배치되지 않는다는 의미이다.
제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 제2 전원 공급 라인(PWR2)과 기판(100)의 두께 방향(이하에서, 수직 방향이라고 한다.)으로 중첩되는 위치에도 배치될 수 있다. 수직 방향은 제1 방향(D1) 및 제2 방향(D2)과 수직일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 수직일 수 있다.
제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 각각 다채널 활성 패턴일 수 있다. 제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 화합물 반도체 물질을 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 물질 또는 III-V족 화합물 반도체 물질을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 각각의 제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)의 측벽의 일부 상에 형성될 수 있다. 필드 절연막(105)은 상기 핀 트렌치 및 상기 깊은 트렌치의 일부를 채울 수 있다. 각각의 제1 디캡 핀형 패턴(DE_F1)과, 제2 디캡 핀형 패턴(DE_F2)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 절연 물질을 포함할 수 있다.
복수의 디캡 게이트 전극(D_GE1, D_GE2)은 각각 제2 방향(D2)으로 연장될 수 있다. 복수의 디캡 게이트 전극(D_GE1, D_GE2)은 필드 절연막(105) 상에 배치될 수 있다.
복수의 디캡 게이트 전극(D_GE1, D_GE2)은 제1 디캡 게이트 전극(D_GE1)과, 제2 디캡 게이트 전극(D_GE2)을 포함한다. 제1 디캡 게이트 전극(D_GE1)은 제1 디캡 핀형 패턴(DE_F1)과 교차할 수 있다. 제1 디캡 게이트 전극(D_GE1)은 제2 디캡 핀형 패턴(DE_F2)와 교차하지 않는다.
제2 디캡 게이트 전극(D_GE2)은 제2 디캡 핀형 패턴(DE_F2)과 교차할 수 있다. 몇몇 실시예들에 따른 집적 회로에서, 제2 디캡 게이트 전극(D_GE2)은 제1 디캡 핀형 패턴(DE_F1)과 교차하지 않을 수 있다.
몇몇 실시예들에 따른 집적 회로에서, 제1 디캡 게이트 전극(D_GE1)은 디커플링 커패시터 영역(DECAP_R)에 배치되지만, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)에 배치되지 않는다. 제2 디캡 게이트 전극(D_GE2)은 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)에 배치되지만, 디커플링 커패시터 영역(DECAP_R)에 배치되지 않는다.
제1 디캡 게이트 전극(D_GE1) 중 최외각에 배치된 제1 최외각 게이트 전극은 제1 디캡 핀형 패턴(DE_F1)의 종단과 교차한다. 제1 최외각 게이트 전극은 제1 디캡 핀형 패턴(DE_F1)의 종단을 감쌀 수 있다.
제2 디캡 게이트 전극(D_GE2) 중 최외각에 배치된 제2 최외각 게이트 전극은 제2 디캡 핀형 패턴(DE_F2)의 종단과 교차한다. 제2 최외각 게이트 전극은 제2 디캡 핀형 패턴(DE_F2)의 종단을 감쌀 수 있다.
제1 디캡 게이트 전극(D_GE1)과, 제2 디캡 게이트 전극(D_GE2)은 각각 도전성 물질을 포함한다. 제1 디캡 게이트 전극(D_GE1)과, 제2 디캡 게이트 전극(D_GE2)은 각각 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 분리 구조체(GCS)는 제1 방향(D1)으로 연장되는 디커플링 필러 셀(DECAP CELL)의 경계를 따라 배치될 수 있다. 게이트 분리 구조체(GCS)는 필드 절연막(105) 상에 배치될 수 있다. 예를 들어, 게이트 분리 구조체(GCS)는 깊은 트렌치와 수직 방향으로 중첩되는 위치에 배치될 수 있다.
제1 디캡 게이트 전극(D_GE1)과, 제2 디캡 게이트 전극(D_GE2)은 각각 제2 방향(D2)으로 인접하는 게이트 분리 구조체(GCS) 사이에 배치될 수 있다. 게이트 분리 구조체(GCS)는 예를 들어, 절연 물질을 포함한다.
제1 디캡 게이트 스페이서(D_GSP1)은 제1 디캡 게이트 전극(D_GE1)의 측벽 상에 배치될 수 있다. 제2 디캡 게이트 스페이서(D_GSP2)은 제2 디캡 게이트 전극(D_GE2)의 측벽 상에 배치될 수 있다. 제1 디캡 게이트 스페이서(D_GSP1) 및 제2 디캡 게이트 스페이서(D_GSP2)는 각각 절연 물질을 포함한다.
제1 디캡 게이트 절연막(D_GI1)은 제1 디캡 게이트 전극(D_GE1)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 디캡 게이트 절연막(D_GI2)은 제1 디캡 게이트 전극(D_GE1)의 측벽 및 바닥면을 따라 연장될 수 있다.
제1 디캡 게이트 절연막(D_GI1)을 예로 들면, 제1 디캡 게이트 절연막(D_GI1)은 필드 절연막(105)보다 위로 돌출된 제1 디캡 핀형 패턴(DE_F1)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 도 5a에서, 제1 디캡 게이트 절연막(D_GI1)은 게이트 분리 구조체(GCS)의 측벽을 따라 연장되지 않는다. 도 5b에서, 제1 디캡 게이트 절연막(D_GI1)은 게이트 분리 구조체(GCS)의 측벽을 따라 연장된다.
제1 디캡 게이트 절연막(D_GI1) 및 제2 디캡 게이트 절연막(D_GI2)은 각각 절연 물질을 포함할 수 있다. 일 예로, 제1 디캡 게이트 절연막(D_GI1) 및 제2 디캡 게이트 절연막(D_GI2)은 각각 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. 다른 예로, 제1 디캡 게이트 절연막(D_GI1) 및 제2 디캡 게이트 절연막(D_GI2)은 각각 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
제1 및 제2 디캡 게이트 캡핑 패턴(D_GCP1, D_GCP2)은 제1 및 제2 디캡 게이트 전극(D_GE1, D_GE2)의 상면 상에 배치될 수 있다. 제1 및 제2 디캡 게이트 캡핑 패턴(D_GCP1, D_GCP2)은 각각 절연 물질을 포함한다.
도시된 것과 달리, 제1 및 제2 디캡 게이트 전극(D_GE1, D_GE2)의 상면 상에, 제1 및 제2 디캡 게이트 캡핑 패턴(D_GCP1, D_GCP2)이 배치되지 않을 수 있다. 이와 같은 경우, 제1 및 제2 디캡 게이트 전극(D_GE1, D_GE2)의 상면은 이후에 설명될 제1 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.
디캡 소오스/드레인 영역(D_SDR)은 디커플링 커패시터 영역(DECAP_R)에 배치될 수 있다. 디커플링 커패시터 영역(DECAP_R)은 디캡 소오스/드레인 영역(D_SDR)을 포함할 수 있다.
디캡 소오스/드레인 영역(D_SDR)은 제1 디캡 핀형 패턴(DE_F1) 상에 배치될 수 있다. 디캡 소오스/드레인 영역(D_SDR)은 에피택셜 공정을 통해 형성된 반도체 에피택셜 패턴을 포함할 수 있지만, 이에 제한되는 것은 아니다. 각각의 제1 디캡 핀형 패턴(DE_F1) 상에 배치된 디캡 소오스/드레인 영역(D_SDR)은 서로 간에 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
디커플링 커패시터 영역(DECAP_R)은 제1 도전형의 제1 웰 영역(WELL_R1)을 포함할 수 있다. 제1 도전형의 제1 웰 영역(WELL_R1)은 제1 도전형의 불순물을 포함하는 제1 디캡 핀형 패턴(DE_F1)과 기판(100)의 일부를 포함할 수 있다.
디캡 소오스/드레인 영역(D_SDR)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 디캡 소오스/드레인 영역(D_SDR)은 제2 도전형의 불순물을 포함할 수 있다. 제2 도전형의 디캡 소오스/드레인 영역(D_SDR)은 제1 도전형의 제1 웰 영역(WELL_R1) 상에 형성될 수 있다.
탭 소오스/드레인 영역(D_SDT)은 디커플링 탭 영역(DECAP_T)에 배치될 수 있다. 디커플링 탭 영역(DECAP_T)은 탭 소오스/드레인 영역(D_SDT)을 포함할 수 있다.
버퍼 소오스/드레인 영역(D_SDB)은 디커플링 버퍼 영역(DECAP_B)에 배치될 수 있다. 디커플링 버퍼 영역(DECAP_B)은 버퍼 소오스/드레인 영역(D_SDB)을 포함할 수 있다.
탭 소오스/드레인 영역(D_SDT) 및 버퍼 소오스/드레인 영역(D_SDB)은 각각 제2 디캡 핀형 패턴(DE_F2) 상에 배치될 수 있다. 탭 소오스/드레인 영역(D_SDT) 및 버퍼 소오스/드레인 영역(D_SDB)은 각각 반도체 에피택셜 패턴을 포함할 수 있지만, 이에 제한되는 것은 아니다.
각각의 제2 디캡 핀형 패턴(DE_F1) 상에 배치된 탭 소오스/드레인 영역(D_SDT)은 서로 간에 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 각각의 제2 디캡 핀형 패턴(DE_F1) 상에 배치된 버퍼 소오스/드레인 영역(D_SDB)은 서로 간에 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
디커플링 탭 영역(DECAP_T) 및 디커플링 버퍼 영역(DECAP_B)은 제2 도전형의 제2 웰 영역(WELL_R2)을 포함할 수 있다. 제2 도전형의 제2 웰 영역(WELL_R2)은 제2 도전형의 불순물을 포함하는 제2 디캡 핀형 패턴(DE_F2)과 기판(100)의 일부를 포함할 수 있다.
탭 소오스/드레인 영역(D_SDT)은 제2 도전형을 가질 수 있다. 탭 소오스/드레인 영역(D_SDT)은 제2 도전형의 불순물을 포함할 수 있다. 제2 도전형의 탭 소오스/드레인 영역(D_SDT)은 제2 도전형의 제2 웰 영역(WELL_R2) 상에 형성될 수 있다.
버퍼 소오스/드레인 영역(D_SDB)은 제1 도전형을 가질 수 있다. 버퍼 소오스/드레인 영역(D_SDB)은 제1 도전형의 불순물을 포함할 수 있다. 제1 도전형의 버퍼 소오스/드레인 영역(D_SDB)은 제2 도전형의 제2 웰 영역(WELL_R2) 상에 형성될 수 있다.
예를 들어, 제1 도전형의 제1 웰 영역(WELL_R1)은 n형의 웰 영역이고, 제2 도전형의 제2 웰 영역(WELL_R2)은 p형의 웰 영역일 수 있다. 이와 같은 경우, 제2 도전형의 디캡 소오스/드레인 영역(D_SDR)은 p형의 디캡 소오스/드레인 영역이고, 제2 도전형의 탭 소오스/드레인 영역(D_SDT)은 p형의 탭 소오스/드레인 영역이고, 제1 도전형의 버퍼 소오스/드레인 영역(D_SDB)은 n형의 버퍼 소오스/드레인 영역일 수 있다. 제1 디캡 게이트 전극(D_GE1) 및 p형의 디캡 소오스/드레인 영역(D_SDR)을 포함하는 디캡 트랜지스터(D_TR)는 p형의 트랜지스터이다. 이 때, 제1 전원 공급 라인(PWR1)은 파워 전압(Vdd)에 연결되고, 제2 전원 공급 라인(PWR2)은 그라운드 전압(Vss)에 연결될 수 있다.
예를 들어, 제1 도전형의 제1 웰 영역(WELL_R1)은 p형의 웰 영역이고, 제2 도전형의 제2 웰 영역(WELL_R2)은 n형의 웰 영역일 수 있다. 이와 같은 경우, 제2 도전형의 디캡 소오스/드레인 영역(D_SDR)은 n형의 디캡 소오스/드레인 영역이고, 제2 도전형의 탭 소오스/드레인 영역(D_SDT)은 n형의 탭 소오스/드레인 영역이고, 제1 도전형의 버퍼 소오스/드레인 영역(D_SDB)은 p형의 버퍼 소오스/드레인 영역일 수 있다. 제1 디캡 게이트 전극(D_GE1) 및 n형의 디캡 소오스/드레인 영역(D_SDR)을 포함하는 디캡 트랜지스터(D_TR)는 n형의 트랜지스터이다. 이 때, 제1 전원 공급 라인(PWR1)은 그라운드 전압(Vss)에 연결되고, 제2 전원 공급 라인(PWR2)은 파워 전압(Vdd)에 연결될 수 있다.
제1 층간 절연막(190)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(190)은 디캡 소오스/드레인 영역(D_SDR)과, 탭 소오스/드레인 영역(D_SDT)과, 버퍼 소오스/드레인 영역(D_SDB)을 덮는다. 제1 층간 절연막(190)의 상면은 제1 및 제2 디캡 게이트 캡핑 패턴(D_GCP1, D_GCP2)의 상면과 동일 평면에 놓일 수 있다.
제2 층간 절연막(191)은 제1 층간 절연막(190) 상에 배치될 수 있다. 제1 층간 절연막(190) 및 제2 층간 절연막(191)은 각각 절연 물질을 포함한다.
제1 전원 공급 라인(PWR1) 및 제2 전원 공급 라인(PWR2)은 각각 제2 층간 절연막(191) 내에 배치될 수 있다. 제1 전원 공급 라인(PWR1) 및 제2 전원 공급 라인(PWR2)은 각각 도전성 물질을 포함한다.
디캡 소오스/드레인 컨택(D_CA1)은 제1 층간 절연막(190) 내에 배치될 수 있다. 디캡 소오스/드레인 컨택(D_CA1)은 디캡 소오스/드레인 영역(D_SDR) 상에 배치된다. 디캡 소오스/드레인 컨택(D_CA1)은 디캡 소오스/드레인 영역(D_SDR)과 연결된다.
제1 디캡 소오스/드레인 비아(D_VA1)는 제2 층간 절연막(191) 내에 배치될 수 있다. 제1 디캡 소오스/드레인 비아(D_VA1)는 디캡 소오스/드레인 컨택(D_CA1)과 제1 전원 공급 라인(PWR1)을 연결할 수 있다. 디캡 소오스/드레인 영역(D_SDR)은 제1 전원 공급 라인(PWR1)과 연결될 수 있다.
몇몇 실시예들에 따른 집적 회로에서, 디캡 소오스/드레인 컨택(D_CA1)은 제2 방향(D2)으로 이격된 제1 디캡 소오스/드레인 컨택과, 제2 디캡 소오스/드레인 컨택을 포함할 수 있다. 제1 전원 공급 라인(PWR1)은 제2 방향(D2)으로 이격된 제1_1 전원 공급 라인과, 제1_2 전원 공급 라인을 포함할 수 있다. 제1_1 전원 공급 라인과, 제1_2 전원 공급 라인은 디커플링 필러 셀(DECAP CELL)을 사이에 두고 배치될 수 있다. 제1_1 전원 공급 라인과, 제1_2 전원 공급 라인은 각각 제1 방향(D1)으로 연장된 디커플링 필러 셀(DECAP CELL)의 경계를 따라 배치될 수 있다. 제1 디캡 소오스/드레인 컨택은 제1_1 전원 공급 라인과 연결될 수 있다. 제2 디캡 소오스/드레인 컨택은 제1_2 전원 공급 라인과 연결될 수 있다.
탭 소오스/드레인 컨택(D_CA2)은 제1 층간 절연막(190) 내에 배치될 수 있다. 탭 소오스/드레인 컨택(D_CA2)은 탭 소오스/드레인 영역(D_SDT) 상에 배치된다. 탭 소오스/드레인 컨택(D_CA2)은 탭 소오스/드레인 영역(D_SDT)과 연결된다.
제2 디캡 소오스/드레인 비아(D_VA2)는 제2 층간 절연막(191) 내에 배치될 수 있다. 제2 디캡 소오스/드레인 비아(D_VA2)는 탭 소오스/드레인 컨택(D_CA2)과 제2 전원 공급 라인(PWR2)을 연결할 수 있다. 탭 소오스/드레인 영역(D_SDT)은 제2 전원 공급 라인(PWR2)과 연결될 수 있다.
몇몇 실시예들에 따른 집적 회로에서, 탭 소오스/드레인 컨택(D_CA2)은 제2 방향(D2)으로 이격된 제1 탭 소오스/드레인 컨택과, 제2 탭 소오스/드레인 컨택을 포함할 수 있다. 일 예로, 제2 방향(D2)으로 이격된 제1 탭 소오스/드레인 컨택 및 제2 탭 소오스/드레인 컨택은 도시되지 않은 도전성 패턴에 의해 서로 연결될 수 있다. 다른 예로, 제2 방향(D2)으로 이격된 제1 탭 소오스/드레인 컨택 및 제2 탭 소오스/드레인 컨택은 서로 간에 연결되지 않는다. 이와 같은 경우, 제1 탭 소오스/드레인 컨택 및 제2 탭 소오스/드레인 컨택 중 하나만 제2 전원 공급 라인(PWR2)과 연결될 수 있다.
디캡 게이트 컨택(D_CB)는 제1 디캡 게이트 캡핑 패턴(D_GCP1) 내에 배치될 수 있다. 디캡 게이트 컨택(D_CB)은 제1 디캡 게이트 전극(D_GE1) 상에 배치된다. 디캡 게이트 컨택(D_CB)은 제1 디캡 게이트 전극(D_GE1)과 연결될 수 있다. 디캡 게이트 컨택(D_CB)은 제1 디캡 게이트 전극(D_GE1) 중 최외각에 배치된 제1 최외각 게이트 전극 상에 배치되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
디캡 게이트 비아(D_VB)는 제2 층간 절연막(191) 내에 배치될 수 있다. 디캡 게이트 비아(D_VB)는 제1 디캡 게이트 전극(D_GE1)과 제2 전원 공급 라인(PWR2)을 연결할 수 있다. 제1 디캡 게이트 전극(D_GE1)은 제2 전원 공급 라인(PWR2)과 연결될 수 있다.
버퍼 소오스/드레인 영역(D_SDB)은 제1 전원 공급 라인(PWR1) 및 제2 전원 공급 라인(PWR2)와 전기적으로 연결되지 않는다. 버퍼 소오스/드레인 영역(D_SDB)은 플로팅(floating) 상태일 수 있다.
디캡 소오스/드레인 컨택(D_CA1)과, 탭 소오스/드레인 컨택(D_CA2)과, 디캡 게이트 컨택(D_CB)과, 제1 디캡 소오스/드레인 비아(D_VA1)와, 제2 디캡 소오스/드레인 비아(D_VA2)와, 디캡 게이트 비아(D_VB)는 각각 도전성 물질을 포함한다.
도 2에서, 디캡 소오스/드레인 컨택(D_CA1)이 두 부분으로 분리된 위치가 탭 소오스/드레인 컨택(D_CA2)이 두 부분으로 분리된 위치와 다른 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 4에서, 디캡 소오스/드레인 컨택(D_CA1)의 일부가 게이트 분리 구조체(GCS)와 수직 방향으로 중첩되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
또한, 도 2 및 도 4에서, 디캡 게이트 컨택(D_CB)이 배치되는 부근에서, 디캡 소오스/드레인 컨택(D_CA1)의 상면이 리세스되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 2, 도 9 및 도 10에서, 일반 셀(N_CELL)은 복수의 노말 핀형 패턴(N_F)과, 복수의 노말 게이트 전극(N_GE)과, 복수의 제1 노말 소오스/드레인 영역(N_SD1)과, 복수의 제2 노말 소오스/드레인 영역(N_SD2)과, 복수의 노말 소오스/드레인 컨택(N_CA)를 포함할 수 있다.
노말 핀형 패턴(N_F)은 기판(100)으로부터 돌출된 수 있다. 노말 핀형 패턴(N_F)은 제1 방향(D1)으로 길게 연장될 수 있다. 인접하는 노말 핀형 패턴(N_F)은 제2 방향(D2)으로 이격될 수 있다. 노말 핀형 패턴(N_F)은 다채널 활성 패턴일 수 있다.
노말 핀형 패턴(N_F)은 제3 활성 영역(AR3) 및 제4 활성 영역(AR4)에 배치될 수 있다. 제3 활성 영역(AR3) 및 제4 활성 영역(AR4)은 깊은 트렌치에 의해 분리될 수 있다. 제3 활성 영역(AR3)은 제2 전원 공급 라인(PWR2)에 인접할 수 있다. 제4 활성 영역(AR4)은 제1 전원 공급 라인(PWR1)에 인접할 수 있다.
복수의 노말 게이트 전극(N_GE)는 각각 제2 방향(D2)으로 연장될 수 있다. 복수의 노말 게이트 전극(N_GE)은 필드 절연막(105) 상에 배치될 수 있다. 각각의 노말 게이트 전극(N_GE)은 노말 핀형 패턴(N_F)과 교차할 수 있다.
각각의 노말 게이트 전극(N_GE)은 제3 활성 영역(AR3) 및 제4 활성 영역(AR4)에 걸쳐서 형성될 수 있다. 도시된 것과 달리, 복수의 노말 게이트 전극(N_GE) 중 일부는 제1 부분과 제2 부분으로 분리될 수 있다. 예를 들어, 노말 게이트 전극(N_GE)의 제1 부분은 제3 활성 영역(AR3)에 배치된 노말 핀형 패턴(N_F)과 교차하지만, 제4 활성 영역(AR4)에 배치된 노말 핀형 패턴(N_F)과 교차하지 않을 수 있다. 노말 게이트 전극(N_GE)은 도전성 물질을 포함한다.
절연 게이트(IGE)는 디커플링 필러 셀(DECAP CELL) 및 일반 셀(N_CELL)의 경계를 따라 제2 방향(D2)으로 연장된다. 절연 게이트(IGE)는 제2 방향(D2)으로 연장된 디커플링 필러 셀(DECAP CELL)의 경계에 배치될 수 있다. 절연 게이트(IGE)는 제2 방향(D2)으로 연장된 일반 셀(N_CELL)의 경계에 배치될 수 있다. 절연 게이트(IGE)에 의해, 노말 핀형 패턴(N_F)와, 제2 디캡 핀형 패턴(DE_F2)은 분리될 수 있다. 절연 게이트(IGE)은 절연 물질을 포함할 수 있다.
게이트 분리 구조체(GCS)는 제1 방향(D1)으로 연장되는 일반 셀(N_CELL)의 경계를 따라 배치될 수 있다. 노말 게이트 전극(N_GE)는 제2 방향(D2)으로 인접하는 게이트 분리 구조체(GCS) 사이에 배치될 수 있다.
노말 게이트 스페이서(N_GSP)은 노말 게이트 전극(N_GE)의 측벽 상에 배치될 수 있다. 노말 게이트 스페이서(N_GSP)는 절연 물질을 포함한다.
절연 게이트(IGE)의 측벽의 일부 상에, 스페이서 패턴이 배치될 수 있다. 스페이서 패턴은 노말 게이트 스페이서(N_GSP)와 동일한 물질을 포함한다.
노말 게이트 절연막(N_GI)은 노말 게이트 전극(N_GE)의 측벽 및 바닥면을 따라 연장될 수 있다. 도시되지 않았지만, 노말 게이트 절연막(N_GI)은 필드 절연막(105)보다 위로 돌출된 노말 핀형 패턴(N_F)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 노말 게이트 절연막(N_GI)은 절연 물질을 포함할 수 있다. 일 예로, 노말 게이트 절연막(N_GI)은 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. 다른 예로, 노말 게이트 절연막(N_GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
노말 게이트 캡핑 패턴(N_GCP)은 노말 게이트 전극(N_GE)의 상면 상에 배치될 수 있다. 노말 게이트 캡핑 패턴(N_GCP)은 각각 절연 물질을 포함한다.
제1 노말 소오스/드레인 영역(N_SD1)은 제3 활성 영역(AR3)에 배치될 수 있다. 제3 활성 영역(AR3) 상에, 복수개의 제1 노말 소오스/드레인 영역(N_SD1)이 배치된다. 제1 노말 소오스/드레인 영역(N_SD1)은 제3 활성 영역(AR3)의 노말 핀형 패턴(N_F) 상에 배치될 수 있다. 제1 노말 소오스/드레인 영역(N_SD1)은 반도체 에피택셜 패턴을 포함할 수 있다.
제3 활성 영역(AR3)은 제2 도전형의 제2 웰 영역(WELL_R2)을 포함할 수 있다. 제3 활성 영역(AR3)의 제2 도전형의 제2 웰 영역(WELL_R2)은 제2 도전형의 불순물을 포함하는 노말 핀형 패턴(N_F)과 기판(100)의 일부를 포함할 수 있다. 제1 노말 소오스/드레인 영역(N_SD1)은 제1 도전형을 가질 수 있다. 제1 도전형의 제1 노말 소오스/드레인 영역(N_SD1)은 제2 도전형의 제2 웰 영역(WELL_R2) 상에 형성될 수 있다.
제2 노말 소오스/드레인 영역(N_SD2)은 제4 활성 영역(AR4)에 배치될 수 있다. 제4 활성 영역(AR4) 상에, 복수개의 제2 노말 소오스/드레인 영역(N_SD2)이 배치된다. 제2 노말 소오스/드레인 영역(N_SD2)은 제4 활성 영역(AR4)의 노말 핀형 패턴(N_F) 상에 배치될 수 있다. 제2 노말 소오스/드레인 영역(N_SD2)은 반도체 에피택셜 패턴을 포함할 수 있다.
제4 활성 영역(AR4)은 제1 도전형의 제1 웰 영역(WELL_R1)을 포함할 수 있다. 제4 활성 영역(AR4)의 제1 도전형의 제1 웰 영역(WELL_R1)은 제1 도전형의 불순물을 포함하는 노말 핀형 패턴(N_F)과 기판(100)의 일부를 포함할 수 있다. 제2 노말 소오스/드레인 영역(N_SD2)은 제2 도전형을 가질 수 있다. 제2 도전형의 제2 노말 소오스/드레인 영역(N_SD2)은 제1 도전형의 제1 웰 영역(WELL_R2) 상에 형성될 수 있다.
예를 들어, 제1 도전형의 제1 웰 영역(WELL_R1)은 n형의 웰 영역이고, 제2 도전형의 제2 웰 영역(WELL_R2)은 p형의 웰 영역일 수 있다. 이와 같은 경우, 제1 도전형의 제1 노말 소오스/드레인 영역(N_SD1)은 n형의 제1 노말 소오스/드레인 영역이고, 제2 도전형의 제2 노말 소오스/드레인 영역(N_SD2)은 p형의 제2 노말 소오스/드레인 영역일 수 있다. 제3 활성 영역(AR3)에서, 노말 게이트 전극(N_GE)과 n형의 제1 노말 소오스/드레인 영역(N_SD1)을 포함하는 제1 노말 트랜지스터는 n형의 트랜지스터이다. 제4 활성 영역(AR4)에서, 노말 게이트 전극(N_GE)과 p형의 제2 노말 소오스/드레인 영역(N_SD2)을 포함하는 제2 노말 트랜지스터는 p형의 트랜지스터이다. 제1 노말 트랜지스터 및 제2 노말 트랜지스터는 일반 셀(N_CELL)에 포함된다. 이 때, 제1 전원 공급 라인(PWR1)은 파워 전압(Vdd)에 연결되고, 제2 전원 공급 라인(PWR2)은 그라운드 전압(Vss)에 연결될 수 있다.
예를 들어, 제1 도전형의 제1 웰 영역(WELL_R1)은 p형의 웰 영역이고, 제2 도전형의 제2 웰 영역(WELL_R2)은 n형의 웰 영역일 수 있다. 이와 같은 경우, 제1 도전형의 제1 노말 소오스/드레인 영역(N_SD1)은 p형의 제1 노말 소오스/드레인 영역이고, 제2 도전형의 제2 노말 소오스/드레인 영역(N_SD2)은 n형의 제2 노말 소오스/드레인 영역일 수 있다. 제3 활성 영역(AR3)에서, 노말 게이트 전극(N_GE)과 p형의 제1 노말 소오스/드레인 영역(N_SD1)을 포함하는 제1 노말 트랜지스터는 p형의 트랜지스터이다. 제4 활성 영역(AR4)에서, 노말 게이트 전극(N_GE)과 n형의 제2 노말 소오스/드레인 영역(N_SD2)을 포함하는 제2 노말 트랜지스터는 n형의 트랜지스터이다. 이 때, 제1 전원 공급 라인(PWR1)은 그라운드 전압(Vss)에 연결되고, 제2 전원 공급 라인(PWR2)은 파워 전압(Vdd)에 연결될 수 있다.
노말 소오스/드레인 컨택(N_CA)은 제1 층간 절연막(190) 내에 배치될 수 있다. 노말 소오스/드레인 컨택(N_CA)은 제1 노말 소오스/드레인 컨택(N_CA1)과, 제2 노말 소오스/드레인 컨택(N_CA2)을 포함할 수 있다.
제1 노말 소오스/드레인 컨택(N_CA1)은 제1 노말 소오스/드레인 영역(N_SD1) 상에 배치된다. 제1 노말 소오스/드레인 컨택(N_CA1)은 제1 노말 소오스/드레인 영역(N_SD1)과 연결된다.
제2 노말 소오스/드레인 컨택(N_CA2)은 제2 노말 소오스/드레인 영역(N_SD2) 상에 배치된다. 제2 노말 소오스/드레인 컨택(N_CA2)은 제2 노말 소오스/드레인 영역(N_SD2)과 연결된다.
제1 노말 소오스/드레인 비아(VA1) 및 제2 노말 소오스/드레인 비아(VA2)는 각각 제2 층간 절연막(191) 내에 배치될 수 있다. 제1 노말 소오스/드레인 비아(VA1)은 제2 노말 소오스/드레인 컨택(N_CA2)과 제1 전원 공급 라인(PWR1)을 연결할 수 있다. 제2 노말 소오스/드레인 비아(VA2)은 제1 노말 소오스/드레인 컨택(N_CA1)과 제2 전원 공급 라인(PWR2)을 연결할 수 있다.
제1 노말 소오스/드레인 영역(N_SD1)은 제2 전원 공급 라인(PWR2)과 연결될 수 있다. 복수의 제1 노말 소오스/드레인 영역(N_SD1) 중 적어도 하나 이상은 제2 전원 공급 라인(PWR2)과 연결될 수 있다. 제2 노말 소오스/드레인 영역(N_SD2)은 제1 전원 공급 라인(PWR1)과 연결될 수 있다. 복수의 제2 노말 소오스/드레인 영역(N_SD2) 중 적어도 하나 이상은 제1 전원 공급 라인(PWR1)과 연결될 수 있다.
제1 노말 소오스/드레인 컨택(N_CA1)과, 제2 노말 소오스/드레인 컨택(N_CA2)과, 제1 노말 소오스/드레인 비아(VA1)와, 제2 노말 소오스/드레인 비아(VA2)는 각각 도전성 물질을 포함한다.
도 2에서, 각각의 제1 노말 소오스/드레인 컨택(N_CA1)은 각각의 제2 노말 소오스/드레인 컨택(N_CA2)과 제2 방향(D2)으로 이격된 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 노말 소오스/드레인 컨택(N_CA1) 중 적어도 하나는 대응되는 제2 노말 소오스/드레인 컨택(N_CA2)과 직접 연결될 수 있다.
도 10에서, 제1 노말 소오스/드레인 컨택(N_CA1)의 일부와, 제2 노말 소오스/드레인 컨택(N_CA2)의 일부가 게이트 분리 구조체(GCS)와 수직 방향으로 중첩되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 9 및 도 10에서, 제1 노말 소오스/드레인 컨택(N_CA1)의 일부와, 제2 노말 소오스/드레인 컨택(N_CA2)의 일부는 리세스된 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 11 내지 도 14는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 11 내지 도 14는 도 2의 A - A, B - B, C - C 및 G - G를 따라 절단한 예시적인 단면도이다.
도 2, 도 11 내지 도 14를 참고하면, 디커플링 필러 셀(DECAP CELL)은 복수의 제1 디캡 하부 패턴(DE_BF1)과, 복수의 제2 디캡 하부 패턴(DE_BF2)과, 복수의 제1 디캡 시트 패턴(DE_NS1)과, 복수의 제2 디캡 시트 패턴(DE_NS2)과, 복수의 디캡 게이트 전극(D_GE1, D_GE2)과, 복수의 디캡 소오스/드레인 영역(D_SDR)과, 복수의 탭 소오스/드레인 영역(D_SDT)과, 복수의 디캡 소오스/드레인 컨택(D_CA1)과, 복수의 탭 소오스/드레인 컨택(D_CA2)과, 복수의 디캡 게이트 컨택(D_CB)을 포함할 수 있다.
도시되지 않았지만, 디커플링 필러 셀(DECAP CELL)은 복수의 버퍼 소오스/드레인 영역(D_SDB)을 포함한다.
제1 디캡 하부 패턴(DE_BF1)은 기판(100)으로부터 돌출될 수 있다. 제1 디캡 하부 패턴(DE_BF1)은 제1 방향(D1)으로 길게 연장될 수 있다. 인접하는 제1 디캡 하부 패턴(DE_BF1)은 제2 방향(D2)으로 이격될 수 있다.
복수의 제1 디캡 시트 패턴(DE_NS1)은 제1 디캡 하부 패턴(DE_BF1) 상에 배치될 수 있다. 복수의 제1 디캡 시트 패턴(DE_NS1)은 제1 디캡 하부 패턴(DE_BF1)과 수직 방향으로 이격될 수 있다. 제1 디캡 시트 패턴(DE_NS1)은 3개인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제2 디캡 하부 패턴(DE_BF2) 및 제2 디캡 시트 패턴(DE_NS2)에 관한 설명은 제1 디캡 하부 패턴(DE_BF1) 및 제1 디캡 시트 패턴(DE_NS1)에 관한 설명과 실질적으로 동일할 수 있다.
제1 디캡 하부 패턴(DE_BF1) 및 제1 디캡 시트 패턴(DE_NS1)은 디커플링 커패시터 영역(DECAP_R)에 배치될 수 있다. 제2 디캡 하부 패턴(DE_BF2) 및 제2 디캡 시트 패턴(DE_NS2)은 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)에 배치될 수 있다.
제1 디캡 하부 패턴(DE_BF1) 및 제1 디캡 시트 패턴(DE_NS1)은 다채널 활성 패턴일 수 있다. 제2 디캡 하부 패턴(DE_BF2) 및 제2 디캡 시트 패턴(DE_NS2)은 다채널 활성 패턴일 수 있다. 제1 디캡 하부 패턴(DE_BF1), 제2 디캡 하부 패턴(DE_BF2), 제1 디캡 시트 패턴(DE_NS1) 및 제2 디캡 시트 패턴(DE_NS2)는 각각 원소 반도체 물질 또는 화합물 반도체 물질을 포함할 수 있다.
이하의 설명은 제1 디캡 하부 패턴(DE_BF1) 및 제1 디캡 시트 패턴(DE_NS1)을 중심으로 설명한다.
필드 절연막(105)는 제1 디캡 하부 패턴(DE_BF1)의 측벽을 덮을 수 있다. 필드 절연막(105)는 제1 디캡 하부 패턴(DE_BF1)의 상면 상에 형성되지 않는다.
제1 디캡 게이트 전극(D_GE1)은 제1 디캡 하부 패턴(DE_BF1) 상에 형성될 수 있다. 제1 디캡 게이트 전극(D_GE1)은 제1 디캡 하부 패턴(DE_BF1)과 교차할 수 있다. 제1 디캡 게이트 전극(D_GE1)은 제1 디캡 시트 패턴(DE_NS1)을 감쌀 수 있다.
제1 디캡 게이트 절연막(D_GI1)은 필드 절연막(105)의 상면, 제1 디캡 하부 패턴(DE_BF1)의 상면을 따라 연장될 수 있다. 제1 디캡 게이트 절연막(D_GI1)은 제1 디캡 시트 패턴(DE_NS1)을 감쌀 수 있다.
제2 디캡 게이트 전극(D_GE2) 및 제2 디캡 게이트 절연막(D_GI2)에 관한 설명은 제1 디캡 게이트 전극(D_GE1) 및 제1 디캡 게이트 절연막(D_GI1)에 관한 설명과 유사할 수 있다.
도 13a에서, 제1 디캡 게이트 스페이서(D_GSP1)는 제1 디캡 하부 패턴(DE_BF1) 및 제1 디캡 시트 패턴(DE_NS1) 사이와, 인접하는 제1 디캡 시트 패턴(DE_NS1) 사이에 배치되지 않는다. 제2 디캡 게이트 스페이서(D_GSP2)는 제2 디캡 하부 패턴(DE_BF2) 및 제2 디캡 시트 패턴(DE_NS2) 사이와, 인접하는 제2 디캡 시트 패턴(DE_NS2) 사이에 배치되지 않는다.
도 13b에서, 제1 디캡 게이트 스페이서(D_GSP1)는 제1 디캡 하부 패턴(DE_BF1) 및 제1 디캡 시트 패턴(DE_NS1) 사이와, 인접하는 제1 디캡 시트 패턴(DE_NS1) 사이에 배치될 수 있다. 제2 디캡 게이트 스페이서(D_GSP2)는 제2 디캡 하부 패턴(DE_BF2) 및 제2 디캡 시트 패턴(DE_NS2) 사이와, 인접하는 제2 디캡 시트 패턴(DE_NS2) 사이에 배치될 수 있다.
디캡 소오스/드레인 영역(D_SDR)은 제1 디캡 하부 패턴(DE_BF1) 상에 형성될 수 있다. 디캡 소오스/드레인 영역(D_SDR)은 제1 디캡 시트 패턴(DE_NS1)과 연결된다.
디커플링 커패시터 영역(DECAP_R)은 제1 도전형의 제1 웰 영역(도 4의 WELL_R1)을 포함할 수 있다. 제1 도전형의 제1 웰 영역(WELL_R1)은 제1 도전형의 불순물을 포함하는 제1 디캡 하부 패턴(DE_BF1)과 기판(100)의 일부를 포함할 수 있다.
탭 소오스/드레인 영역(D_SDT)은 제2 디캡 하부 패턴(DE_BF2) 상에 형성될 수 있다. 탭 소오스/드레인 영역(D_SDT)은 제2 디캡 시트 패턴(DE_NS2)과 연결된다.
디커플링 탭 영역(DECAP_T)은 제2 도전형의 제2 웰 영역(도 7의 WELL_R2)을 포함할 수 있다. 제2 도전형의 제2 웰 영역(WELL_R2)은 제2 도전형의 불순물을 포함하는 제2 디캡 하부 패턴(DE_BF2)과 기판(100)의 일부를 포함할 수 있다.
도 2 및 도 14에서, 일반 셀(N_CELL)은 복수의 노말 하부 패턴(N_BF)과, 복수의 노말 게이트 전극(N_GE)과, 복수의 제1 노말 소오스/드레인 영역(N_SD1)과, 복수의 제2 노말 소오스/드레인 영역(N_SD2)과, 복수의 노말 소오스/드레인 컨택(N_CA)를 포함할 수 있다.
노말 하부 패턴(N_BF)은 기판(100)으로부터 돌출될 수 있다. 노말 하부 패턴(N_BF)은 제1 방향(D1)으로 길게 연장될 수 있다. 인접하는 노말 하부 패턴(N_BF)은 제2 방향(D2)으로 이격될 수 있다. 각각의 제3 활성 영역(AR3) 및 제4 활성 영역(AR4)에, 하나의 노말 하부 패턴(N_BF)이 배치될 수 있지만, 이에 제한되는 것은 아니다.
도시되지 않았지만, 복수의 노말 시트 패턴은 노말 하부 패턴(N_BF) 상에 배치된다. 노말 하부 패턴(N_BF) 및 노말 시트 패턴은 다채널 활성 패턴일 수 있다.
제1 노말 소오스/드레인 영역(N_SD1)은 제3 활성 영역(AR3)의 노말 하부 패턴(N_BF) 상에 배치된다. 제2 노말 소오스/드레인 영역(N_SD2)은 제4 활성 영역(AR4)의 노말 하부 패턴(N_BF) 상에 배치된다.
제3 활성 영역(AR3)의 제2 도전형의 제2 웰 영역(도 10의 WELL_R2)은 제2 도전형의 불순물을 포함하는 노말 하부 패턴(N_BF)과 기판(100)의 일부를 포함할 수 있다. 제4 활성 영역(AR4)의 제1 도전형의 제1 웰 영역(도 10의 WELL_R1)은 제1 도전형의 불순물을 포함하는 노말 하부 패턴(N_BF)과 기판(100)의 일부를 포함할 수 있다.
상술한 집적 회로에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 상술한 디커플링 필러 셀(DECAP CELL)에 관한 사항은 평면(planar) 트랜지스터를 포함하는 집적 회로에 적용될 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
몇몇 실시예에 따른 집적 회로는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 또한, 몇몇 실시예에 따른 집적 회로는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 15 및 도 16은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 15 및 도 16은 도 2의 A - A 및 B - B를 따라 절단한 예시적인 단면도이다.
도 2, 도 15 및 도 16을 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 더미 핀형 패턴(DUM_F)은 제1 방향(D1)으로 연장된 디커플링 필러 셀(DECAP CELL)의 경계를 따라 배치될 수 있다.
필드 절연막(105)는 더미 핀형 패턴(DUM_F)의 상면을 덮는다. 더미 핀형 패턴(DUM_F)은 필드 절연막(105)의 상면보다 위로 돌출되지 않는다.
게이트 분리 구조체(GCS)는 더미 핀형 패턴(DUM_F) 상에 배치될 수 있다.
도시되지 않았지만, 더미 핀형 패턴(DUM_F)은 제1 방향(D1)으로 연장된 일반 셀(N_CELL)의 경계를 따라 배치될 수 있다.
도 17 및 도 18은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 17은 도 1의 P 부분을 확대한 예시적인 레이아웃도이다. 도 18은 도 17의 A - A를 따라 절단한 예시적인 단면도이다.
도 17 및 도 18을 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 하나의 디캡 소오스/드레인 컨택(D_CA1)은 제2 방향(D2)으로 인접하는 제1 전원 공급 라인(PWR1) 사이에 배치될 수 있다.
예를 들어, 제1 전원 공급 라인(PWR1)은 제2 방향(D2)으로 이격된 제1_1 전원 공급 라인과, 제1_2 전원 공급 라인을 포함할 수 있다. 디캡 소오스/드레인 컨택(D_CA1)은 제1_1 전원 공급 라인으로부터 제1_2 전원 공급 라인까지 연장될 수 있다.
탭 소오스/드레인 컨택(D_CA2)도 제1_1 전원 공급 라인으로부터 제1_2 전원 공급 라인까지 연장될 수 있지만, 이에 제한되는 것은 아니다.
도 19 내지 도 23은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 19는 도 1의 P 부분을 확대한 예시적인 레이아웃도이다. 도 20은 도 19의 디커플링 필러 셀의 모양을 설명하기 위한 도면이다. 도 21 내지 도 23은 도 19의 C - C, D - D 및 E - E를 따라 절단한 예시적인 단면도이다.
도 19 내지 도 23을 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 디커플링 필러 셀(DECAP CELL)은 "H"를 90도 회전시킨 모양의 디커플링 커패시터 영역(DECAP_R)을 포함할 수 있다.
디커플링 커패시터 영역(DECAP_R)은 상부 커패시터 영역(DECAP_UR)과, 하부 커패시터 영역(DECAP_LR)과, 연결 커패시터 영역(DECAP_CR)을 포함한다.
상부 커패시터 영역(DECAP_UR)과, 하부 커패시터 영역(DECAP_LR)은 각각 제1 방향(D1)으로 길게 연장된 커패시터 영역일 수 있다. 상부 커패시터 영역(DECAP_UR)은 하부 커패시터 영역(DECAP_LR)과 제2 방향(D2)으로 이격될 수 있다. 연결 커패시터 영역(DECAP_CR)은 상부 커패시터 영역(DECAP_UR)과, 하부 커패시터 영역(DECAP_LR)을 연결한다.
상부 커패시터 영역(DECAP_UR)의 제1 방향(D1)으로의 폭과, 하부 커패시터 영역(DECAP_LR)의 제1 방향(D1)으로의 폭은 각각 연결 커패시터 영역(DECAP_CR)의 제1 방향(D1)으로의 폭보다 크다.
제2 전원 공급 라인(PWR2)은 디커플링 커패시터 영역(DECAP_R) 중 연결 커패시터 영역(DECAP_CR)을 통과할 수 있다. 제2 전원 공급 라인(PWR2)은 상부 커패시터 영역(DECAP_UR)과, 하부 커패시터 영역(DECAP_LR)을 통과하지 않는다.
제2 방향(D2)으로 연장된 디커플링 필러 셀(DECAP CELL)의 경계는 디커플링 버퍼 영역(DECAP_B) 및 디커플링 커패시터 영역(DECAP_R)에 의해 정의될 수 있다. 즉, 즉, 일반 셀(N_CELL)은 디커플링 필러 셀(DECAP CELL)의 디커플링 버퍼 영역(DECAP_B) 및 디커플링 커패시터 영역(DECAP_R)과 제1 방향(D1)으로 경계를 이룰 수 있다.
디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)은 상부 커패시터 영역(DECAP_UR) 및 하부 커패시터 영역(DECAP_LR) 사이에 정의될 배치될 수 있다. 디커플링 필러 셀(DECAP CELL)의 셀 하이트는 디커플링 커패시터 영역(DECAP_R)의 하이트와 동일하다. 하지만, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)의 하이트는 디커플링 필러 셀(DECAP CELL)의 셀 하이트보다 작다.
몇몇 실시예들에 따른 집적 회로에서, 제1 디캡 게이트 전극(D_GE1)은 디커플링 커패시터 영역(DECAP_R)에 배치되지만, 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)에 배치되지 않는다. 제2 디캡 게이트 전극(D_GE2)은 디커플링 커패시터 영역(DECAP_R), 디커플링 버퍼 영역(DECAP_B)과, 디커플링 탭 영역(DECAP_T)에 배치될 수 있다.
상부 커패시터 영역(DECAP_UR) 및 하부 커패시터 영역(DECAP_LR)에 배치된 디캡 소오스/드레인 영역(D_SDR)은 탭 소오스/드레인 영역(D_SDT)과 제2 방향(D2)으로 이격될 수 있다. 상부 커패시터 영역(DECAP_UR) 및 하부 커패시터 영역(DECAP_LR)에 배치된 디캡 소오스/드레인 영역(D_SDR)은 버퍼 소오스/드레인 영역(D_SDB)과 제2 방향(D2)으로 이격될 수 있다.
디캡 게이트 컨택(D_CB)는 제1 디캡 게이트 캡핑 패턴(D_GCP1) 및 제2 디캡 게이트 캡핑 패턴(D_GCP2) 내에 배치될 수 있다. 디캡 게이트 컨택(D_CB)은 제1 디캡 게이트 전극(D_GE1) 및 제2 디캡 게이트 전극(D_GE2) 상에 배치된다. 디캡 게이트 컨택(D_CB)은 제1 디캡 게이트 전극(D_GE1) 및 제2 디캡 게이트 전극(D_GE2)과 연결될 수 있다. 디캡 게이트 컨택(D_CB)은 제1 디캡 게이트 전극(D_GE1) 중 최외각에 배치된 제1 최외각 게이트 전극 상에 배치되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 디캡 게이트 컨택(D_CB)은 제2 디캡 게이트 전극(D_GE2) 중 최외각에 배치된 제2 최외각 게이트 전극 상에 배치되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
디캡 게이트 비아(D_VB)는 제2 디캡 게이트 전극(D_GE2)과 제2 전원 공급 라인(PWR2)을 연결할 수 있다. 제2 디캡 게이트 전극(D_GE2)은 제2 전원 공급 라인(PWR2)과 연결될 수 있다.
도 24 및 도 25는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 24는 도 1의 P 부분을 확대한 예시적인 레이아웃도이다. 도 25는 도 24의 C - C를 따라 절단한 예시적인 단면도이다.
도 24 및 도 25를 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 디커플링 필러 셀(DECAP CELL)은 디커플링 커패시터 영역(DECAP_R)과, 디커플링 버퍼 영역(DECAP_B)을 포함하지만, 디커플링 탭 영역(DECAP_T)을 포함하지 않는다.
디커플링 버퍼 영역(DECAP_B)은 디커플링 커패시터 영역(DECAP_R)과 제1 방향(D1)으로 바로 인접할 수 있다.
도 26은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면이다. 설명의 편의상, 도 19 내지 도 23을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 26을 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 디커플링 필러 셀(DECAP CELL)은 디커플링 탭 영역(DECAP_T)을 포함하지 않는다.
디커플링 필러 셀(DECAP CELL)은 디커플링 커패시터 영역(DECAP_R)과, 디커플링 버퍼 영역(DECAP_B)만을 포함할 수 있다.
이하에서, 도 27 및 도 28을 참조하여, 예시적인 실시예들에 따른 집적 회로의 레이아웃 디자인 방법 및 집적 회로의 제조 방법을 설명한다.
도 27은 몇몇 실시예에 따른 집적 회로의 레이아웃 디자인을 수행하기 위한 컴퓨터 시스템의 블록도이다.
도 27을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 여기서, 상기 컴퓨터 시스템은 몇몇 실시예에 따른 집적 회로의 레이아웃 디자인을 위한 전용 장치로 제공될 수 있다. 몇몇 실시예에서, 상기 컴퓨터 시스템은 다양한 디자인 및 검증 시뮬레이션 프로그램을 구비할 수도 있다.
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제를 실행할 수 있다. CPU(10)는 상기 운영 체제 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들어, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32), 배치 및 라우팅 툴(34) 및/또는 OPC 툴(36)을 실행할 수 있다.
워킹 메모리(30)에는 상기 운영 체제나 상기 응용 프로그램들이 로드될 수 있다. 도시되지 않았지만, 컴퓨터 시스템의 부팅 시에 보조 기억 장치(70)에 저장된 상기 운영 체제 이미지가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다.
몇몇 실시예에 따른 집적 회로의 레이아웃 디자인을 위한 레이아웃 디자인 툴(32)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다. 이어서, 설계된 표준 셀들을 배치하고, 배치된 표준 셀들 내의 내부 배선 패턴을 재정렬하고, 배치된 표준 셀들을 라우팅하는 배치 및 라우팅 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다. 이어서, 설계된 레이아웃 데이터에 대한 광 근접 보정(Optical Proximity Correction: OPC)을 수행하는 OPC 툴(36)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(50)는 키보드나 모니터를 구비하여 사용자로부터 정보를 입력 받을 수 있다. 입출력 장치(50)를 이용하여, 사용자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력 받을 수 있다. 또한, 입출력 장치(50)를 통해, OPC 툴(36)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공될 수 있다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해, CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 데이터가 상호 교환될 수 있다.
도 28은 몇몇 실시예에 따른 집적 회로의 레이아웃 디자인 방법 및 제조 방법을 설명하기 위한 순서도이다.
도 28을 참조하면, 도 27을 이용하여 상술한 컴퓨터 시스템을 이용하여 집적 회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, C언어와 같은 상위 언어가 상위 수준 설계에 사용될 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 이어서, 레지스터 전송 레벨 코딩에 의해 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
이어서, 논리적으로 완성된 집적 회로를 실리콘 기판 위에 구현하기 위한 레이아웃 디자인이 수행될 수 있다(S20). 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여, 레이아웃 디자인이 수행될 수 있다. 레이아웃 디자인은 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PFET, NFET, P-WELL, N-WELL, 게이트 전극, 및 이들 상에 배치될 배선 패턴들과 같은 레이아웃 패턴들이 적절하게 배치할 수 있다.
이어서, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 배치된 표준 셀들 상에 상위 배선들(라우팅 패턴들)이 배치될 수 있다. 라우팅을 수행함으로써 배치된 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목에는, DRC(Design Rule Check), ERC(Electronical Rule Check), 및 LVS(Layout vs Schematic) 등이 포함될 수 있다.
이어서, 광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S30). 포토리소그래피 공정을 이용하여, 레이아웃 디자인을 통해 제공된 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다.
이어서, 광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 포토마스크는 예를 들어, 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
이어서, 생성된 포토마스크를 이용하여 집적 회로가 제조될 수 있다(S50). 포토마스크를 사용한 집적 회로의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 디자인 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
DECAP CELL: 디커플링 필러 셀
PWR1, PWR2: 전원 공급 라인
D_GI: 디캡 게이트 전극

Claims (10)

  1. 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 이격된 제1 전원 공급 라인;
    상기 제1 방향으로 연장되고, 상기 제2 방향으로 인접한 상기 제1 전원 공급 라인 사이에 배치된 제2 전원 공급 라인; 및
    상기 제2 방향으로 인접한 상기 제1 전원 공급 라인 사이에 배치된 디커플링 필러 셀을 포함하고,
    상기 디커플링 필러 셀은 게이트 전극 및 제1 도전형의 제1 소오스/드레인 영역을 포함하는 디캡 트랜지스터로 형성된 디커플링 커패시터 영역을 포함하고,
    상기 게이트 전극은 상기 제2 전원 공급 라인에 연결되고,
    상기 제1 소오스/드레인 영역은 상기 제1 전원 공급 라인에 연결되고,
    상기 제2 전원 공급 라인은 상기 디커플링 커패시터 영역을 통과하는 집적 회로.
  2. 제1 항에 있어서,
    상기 디커플링 필러 셀은 상기 제2 방향으로 연장된 디커플링 필러 셀 경계를 따라 정의된 디커플링 버퍼 영역을 포함하고,
    상기 제2 전원 공급 라인은 상기 디커플링 버퍼 영역을 통과하고,
    상기 디커플링 버퍼 영역은 상기 제1 도전형과 다른 제2 도전형의 버퍼 소오스/드레인 영역을 포함하고,
    상기 버퍼 소오스/드레인 영역은 플로팅 상태인 집적 회로.
  3. 제2 항에 있어서,
    상기 디커플링 커패시터 영역은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 상부 커패시터 영역 및 하부 커패시터 영역과, 상기 상부 커패시터 영역 및 상기 하부 커패시터 영역을 연결하는 연결 커패시터 영역을 포함하고,
    상기 상부 커패시터 영역 및 상기 하부 커패시터 영역의 상기 제1 방향으로의 폭은 상기 연결 커패시터 영역의 상기 제1 방향으로의 폭보다 큰 집적 회로.
  4. 제2 항에 있어서,
    상기 디커플링 커패시터 영역은 I 자 형태를 갖는 집적 회로.
  5. 제1 항에 있어서,
    상기 디커플링 필러 셀은 상기 제2 방향으로 연장된 디커플링 탭 영역을 더 포함하고,
    상기 제2 전원 공급 라인은 상기 디커플링 탭 영역을 통과하고,
    상기 디커플링 탭 영역은 상기 제1 도전형의 탭 소오스/드레인 영역을 포함하고,
    상기 탭 소오스/드레인 영역은 상기 제2 전원 공급 라인과 연결되는 집적 회로.
  6. 제5 항에 있어서,
    상기 디커플링 필러 셀과 상기 제1 방향으로 경계를 이루는 표준 셀을 더 포함하고,
    상기 표준 셀은 상기 제1 도전형의 복수의 제2_1 소오스/드레인 영역을 포함하는 제2_1 트랜지스터와, 상기 제1 도전형과 다른 제2 도전형의 복수의 제2_2 소오스/드레인 영역을 포함하는 제2_2 트랜지스터를 포함하고,
    상기 제2_1 소오스/드레인 영역 중 하나 이상은 상기 제1 전원 공급 라인과 연결되고, 상기 제2_2 소오스/드레인 영역 중 하나 이상은 상기 제2 전원 공급 라인과 연결되는 집적 회로.
  7. 제1 항에 있어서,
    상기 디캡 트랜지스터는 p형 트랜지스터이고,
    상기 제2 전원 공급 라인은 접지 전압과 연결된 집적 회로.
  8. 제1 항에 있어서,
    상기 디캡 트랜지스터는 n형 트랜지스터이고,
    상기 제1 전원 공급 라인은 접지 전압과 연결된 집적 회로.
  9. 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 이격된 제1 전원 공급 라인;
    상기 제1 방향으로 연장되고, 상기 제2 방향으로 인접한 상기 제1 전원 공급 라인 사이에 배치된 제2 전원 공급 라인;
    상기 제2 방향으로 인접한 상기 제1 전원 공급 라인 사이에 배치되고, 상기 제2 방향으로 연장되는 게이트 전극을 포함하는 디커플링 필러 셀; 및
    상기 제1 전원 공급 라인과 상기 제2 전원 공급 라인 사이에 배치되고, 상기 디커플링 필러 셀과 상기 제1 방향으로 경계를 이루는 표준 셀을 더 포함하고,
    상기 디커플링 필러 셀은 디커플링 커패시터 영역과, 디커플링 버퍼 영역과, 디커플링 탭 영역을 포함하고,
    상기 디커플링 버퍼 영역은 상기 제2 방향으로 연장된 디커플링 필러 셀 경계를 따라 정의되고,
    상기 디커플링 탭 영역은 상기 디커플링 커패시터 영역과 상기 디커플링 버퍼 영역 사이에 정의되고,
    상기 디커플링 커패시터 영역은 상기 게이트 전극과, 제1 도전형의 제1 소오스/드레인 영역을 포함하는 디캡 트랜지스터로 형성되고,
    상기 디커플링 탭 영역은 상기 제1 도전형의 탭 소오스/드레인 영역을 포함하고,
    상기 디커플링 버퍼 영역은 상기 제1 도전형과 다른 제2 도전형의 버퍼 소오스/드레인 영역을 포함하고,
    상기 표준 셀은 상기 제1 전원 공급 라인에 인접하고 상기 제1 도전형의 제2_1 소오스/드레인 영역이 형성된 제1 활성 영역과, 상기 제2 전원 공급 라인에 인접하고 상기 제2 도전형의 제2_2 소오스/드레인 영역이 형성된 제2 활성 영역을 포함하고,
    상기 게이트 전극과, 상기 탭 소오스/드레인 영역은 각각 상기 제2 전원 공급 라인에 연결되고,
    상기 제1 소오스/드레인 영역은 상기 제1 전원 공급 라인에 연결되고,
    상기 제2 전원 공급 라인은 상기 디커플링 커패시터 영역과, 상기 디커플링 탭 영역과, 상기 디커플링 버퍼 영역을 통과하는 집적 회로.
  10. 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 이격된 제1 전원 공급 라인;
    상기 제1 방향으로 연장되고, 상기 제2 방향으로 인접한 상기 제1 전원 공급 라인 사이에 배치된 제2 전원 공급 라인; 및
    상기 제2 방향으로 인접한 상기 제1 전원 공급 라인 사이에 배치된 디커플링 필러 셀을 포함하고,
    상기 디커플링 필러 셀은 상기 제2 방향으로 연장된 복수의 게이트 전극과, 상기 제1 방향으로 연장된 복수의 제1 다채널 활성 패턴 및 복수의 제2 다채널 활성 패턴을 포함하고,
    각각의 상기 제2 다채널 활성 패턴은 대응되는 상기 제1 다채널 활성 패턴과 상기 제1 방향으로 이격되고,
    상기 디커플링 필러 셀은 디커플링 커패시터 영역과, 디커플링 버퍼 영역과, 디커플링 탭 영역을 포함하고,
    상기 디커플링 버퍼 영역은 상기 제2 방향으로 연장된 디커플링 필러 셀 경계를 따라 정의되고,
    상기 디커플링 탭 영역은 상기 디커플링 커패시터 영역과 상기 디커플링 버퍼 영역 사이에 정의되고,
    상기 디커플링 커패시터 영역은 상기 제1 다채널 활성 패턴과, 상기 게이트 전극과, 상기 제1 다채널 활성 패턴 상의 p형의 소오스/드레인 영역을 포함하는 p형 트랜지스터로 형성되고,
    상기 디커플링 탭 영역은 상기 제2 다채널 활성 패턴 상의 p형의 탭 소오스/드레인 영역을 포함하고,
    상기 디커플링 버퍼 영역은 상기 제2 다채널 활성 패턴 상의 n형의 버퍼 소오스/드레인 영역을 포함하고,
    상기 p형 트랜지스터의 상기 게이트 전극은 상기 제2 전원 공급 라인과 연결되고,
    상기 p형 트랜지스터의 상기 소오스/드레인 영역과, 상기 탭 소오스/드레인 영역은 각각 상기 제1 전원 공급 라인과 연결되고,
    상기 제2 전원 공급 라인은 접지 전압과 연결된 집적 회로.
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