JP2011138581A - 半導体記憶装置 - Google Patents

Abstract

【課題】周囲の不要なセルから受ける影響を低減出来る半導体記憶装置を提供する。
【解決手段】第１信号線と、第２信号線と、前記第１信号線に隣接しつつ形成された第１ダミー配線ＦＡＴ＿ＤＭＹ＿ＢＬと、前記第２信号線に隣接しつつ形成された第２ダミー配線ＦＡＴ＿ＤＭＹ＿ＷＬと、前記第１信号線と前記第２信号線とが交差する第１領域に設けられ、前記第１信号線と前記第２信号線によって電圧が印加されるメモリセルＭＣと、前記第１ダミー配線と前記第２ダミー配線とが交差する第２領域に設けられ、前記第１ダミー配線と前記第２ダミー配線とによって電圧が印加される第１ダミーセルと、前記第１、第２信号線に電圧印加可能なデコーダとを具備し、前記第１、第２ダミー配線の電位は、前記第１ダミーセルに逆バイアスが生じるように固定される。
【選択図】図３

Description

本発明は、半導体記憶装置に関する。例えば可変抵抗素子を用いた半導体記憶装置に関する。

３次元クロスポイント型メモリセルを備えた半導体記憶装置では、その製造コストを安価とするために、ビット線とワード線とが交差する位置に自己整合的にメモリセルを作成する方法が知られている。

しかし、上記製造方法であると製造コストが安価になる反面、メモリセルアレイの周囲にも不要なメモリセルが形成される（特許文献１参照）。そしてそのメモリセルは、実際の記憶部として機能するメモリセルに対して何らかの影響を及ぼしてしまう。これは、ワード線とビット線とが交差する所には、上記の製造方法であると必ずメモリセルが形成される、という事情から生じるものである。

特開２００５−３３２４４６号公報

本発明は、周囲の不要なセルから受ける影響を低減出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、第１の方向に沿って形成された第１信号線と、前記第１方向と直交する第２方向に沿って形成された第２信号線と、前記第１信号線に隣接しつつ前記第１方向に沿って形成された第１ダミー配線と、前記第２信号線に隣接しつつ前記第２方向に沿って形成された第２ダミー配線と、前記第１信号線と前記第２信号線とが交差する第１領域に設けられ、前記第１信号線と前記第２信号線によって電圧が印加される、整流素子と可変抵抗素子とを含むメモリセルと、前記第１ダミー配線と前記第２ダミー配線とが交差する第２領域に設けられ、前記第１ダミー配線と前記第２ダミー配線とによって電圧が印加される、整流素子と可変抵抗素子とを含む第１ダミーセルと、前記第１、第２信号線に電圧印加可能なデコーダとを具備し、前記第１、第２ダミー配線の電位は、前記第１ダミーセルの前記整流素子に逆バイアスが生じるように固定される。

本発明によれば、周囲の不要なセルから受ける影響を低減出来る半導体記憶装置を提供できる。

本発明の第１の実施形態に係る半導体記憶装置のブロック図。 本発明の第１の実施形態に係るメモリセルアレイのブロック図。 本発明の第１の実施形態に係るメモリセルアレイの等価回路。 本発明の第１の実施形態に係るモリセルアレイの斜視図。 本発明の第１の実施形態に係るロウデコーダの回路図。 本発明の第１の実施形態に係るロウデコーダの詳細を示す回路図。 本発明の第１の実施形態に係るビット線の平面図。 図７における８−８線に沿った断面図。 本発明の第１の実施形態に係るワード線の平面図。 図９における１０−１０線に沿った断面図。 本発明の第２の実施形態に係るメモリセルアレイの等価回路。 本発明の第２の実施形態に係るビット線の平面図。 図１２における１３−１３線に沿った断面図。 本発明の第２の実施形態に係るロウデコーダ及びワード線の平面図。 図１４における１５−１５線に沿った断面図。 本発明の第３の実施形態に係るメモリセルアレイの等価回路。 本発明の第３の実施形態に係るビット線の平面図。 図１７における１８−１８線に沿った断面図。 本発明の第３の実施形態に係るロウデコーダ及びワード線の平面図。 図１９における２０−２０線に沿った断面図。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
この発明の第１の実施形態に係る半導体記憶装置について、抵抗変化型メモリ（Resistance Random Access Memory：ＲｅＲＡＭ）を例に挙げて、以下説明する。
＜ＲｅＲＡＭの全体構造例について＞
図１は、本実施形態に係るＲｅＲＡＭのブロック図である。図示するように、本実施形態に係るＲｅＲＡＭは、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、電圧発生回路１３、制御部１４、及びカラムデコーダ１５を備える。

メモリセルアレイ１０は、第１方向に沿って設けられた複数のビット線ＢＬと、第１方向に直交する第２方向に沿って設けられた複数のワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの交点に設けられた複数のメモリセルＭＣを備えている。そして複数のメモリセルＭＣの集合体によって、マット（mat）２１と呼ばれる単位が構成される。メモリセルＭＣの各々は、整流素子（ダイオード）ＤＤと可変抵抗素子ＶＲとを含んでおり、ダイオードＤＤのカソードがワード線ＷＬに接続され、ダイオードＤＤのアノードが可変抵抗素子ＶＲの一端に接続され、他端がビット線ＢＬに接続されている。可変抵抗素子ＶＲは例えば、ダイオードＤＤ上に記録層、ヒータ層、及び保護層が順次積層された構造を備えている。

上記メモリセルＭＣは、可変抵抗素子ＶＲの抵抗値に応じて、“０”または“１”の１ビットデータを保持する。可変抵抗素子ＶＲは、抵抗値が１ｋ〜１０ｋΩである第１の状態（以下、高抵抗状態と呼ぶことがる）と、抵抗値が１００ｋ〜１ＭΩである第２の状態（以下、低抵抗状態と呼ぶことがる）とを取りうる。そして第１の状態が“０”データを保持した状態であり、データが書き込まれた状態（プログラムレベル）である。第２の状態は、“１”データを保持した状態であり、データが消去された状態（消去レベル）である。

可変抵抗素子ＶＲの抵抗値は、可変抵抗素子ＶＲに印加する電圧のパルス幅とその電圧値によって制御できる。例えば、可変抵抗素子ＶＲに１０ｎｓ〜１００ｎｓ程度のパルス幅を有した３Ｖ〜６Ｖの電圧与えると、その抵抗値は１０ｋ〜１ｋΩとなる。すなわち“０”データが書き込まれる。他方、２００ｎｓ〜１μｓ程度のパルス幅を有した０．５Ｖ〜３Ｖの電圧与えると、その抵抗値は１００ｋΩ〜１ＭΩとなる。すなわち“１”データが書き込まれる。

そして、メモリセルアレイ１０において同一行にあるこのメモリセルＭＣは同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは同一のビット線ＢＬに接続されている。また上記のワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣは、第１、第２方向の両方に直交する第３方向（半導体基板表面に対する垂線方向）に沿って複数設けられる。つまりメモリセルアレイ１０は、メモリセルＭＣが３次元的に積層された構造を有している。この３次元構造におけるメモリセルの各層を、以下ではメモリセルレイヤーと呼ぶことがある。

ロウデコーダ１１は、データの書き込み、読み出し、及び消去の際に、ホスト機器から供給されたロウアドレスＲＡをデコードする。そしてロウデコーダ１１は、ロウアドレスＲＡのデコード結果に応じていずれかのワード線ＷＬを選択し、選択ワード線ＷＬ及び非選択ワード線ＷＬに対して、適切な電圧を供給する。より具体的には、選択ワード線ＷＬに対しては電圧ＶＲＯＷＳＲＣを印加し、非選択ワード線ＷＬには電圧ＶＲＯＷ（＞ＶＲＯＷＳＲＣ）を印加する。

カラムデコーダ１５は、データの書き込み、読み出し、及び消去の際に、図示せぬホスト機器から供給されたカラムアドレスＣＡをデコードする。そしてカラムデコーダ１５は、カラムアドレスＣＡのデコード結果に応じていずれかのビット線ＢＬを選択する。

センスアンプ１２は、ビット線ＢＬに電気的に接続されている。そしてセンスアンプ１２は、データの読み出し、書き込み、または消去の際に、カラムデコーダ１５によって選択された選択ビット線ＢＬ、及び非選択ビット線ＢＬに対して、適切な電圧を供給する。より具体的には、選択ビット線ＢＬに対しては電圧ＶＵＢを印加し、非選択ワード線ＷＬには電圧ＶＵＢＳＲＣ（＜ＶＵＢＳＲＣ）を印加する。なお、ＶＵＢ＞ＶＲＯＷＳＲＣである。またデータの読み出し時には、ビット線ＢＬに読み出されたデータをセンス・増幅する。

なお、上記センスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５は、メモリセルレイヤー毎に設けられていても良いし、またはメモリセルレイヤー間で共通に用いられてもよい。これらセンスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５を、メモリセルレイヤー間で共通に用いる場合には、メモリセルＭＣのアドレスの割付を変更・修正すればよい。これにより、複数のメモリセルレイヤーが積層されていた場合であっても、センスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５などの周辺回路規模を抑制することが出来る。

電圧発生回路１３は、制御部１４の制御に従って、電圧ＶＲＯＷ、電圧ＶＲＯＷＳＲＣ、電圧ＶＵＢ、及び電圧ＶＵＢＳＲＣを生成する。そして電圧発生回路１３は、ロウデコーダ１１に電圧ＶＲＯＷ及び電圧ＶＲＯＷＳＲＣを供給し、センスアンプ１２に電圧ＶＵＢ及び電圧ＶＵＢＳＲＣを供給する。

制御部１４は、上記回路を制御する。制御部１４はホスト機器からコマンドを受け取る。そして制御部１４は、受け取ったコマンドに応じて例えば、データ書込み、データ読み出し、データ消去を行うべく、電圧発生回路１３に所定の電圧を生成するよう命令する。またデータの書き込み時には、ホスト機器から更に書き込みデータを受信し、これをセンスアンプ１２に転送する。

以上の構成においてメモリセルＭＣに電流を流さない場合、すなわちメモリセルＭＣに逆バイアスを印加する際、制御部１４は電圧発生回路１３に対し、ワード線ＷＬに転送する電圧よりもビット線ＢＬに転送する電圧の値を小さくするよう制御する。つまり、制御部１４はワード線ＷＬに電圧ＶＲＯＷを、ビット線ＢＬに電圧ＶＵＢＳＲＣを転送するよう制御する。これによりメモリセルＭＣには電流が流れない、すなわち非選択状態とされる。

逆にメモリセルアレイ１０に形成されたメモリセルＭＣに整流電流を流す場合、すなわちメモリセルＭＣに順方向バイアスを印加する際、制御部１４は上記電圧発生回路１３にビット線ＢＬに転送する電圧よりもワード線ＷＬに転送する電圧の値を小さくするよう制御する。つまり、ワード線ＷＬに電圧ＶＲＯＷＳＲＣを、ビット線ＢＬに電圧ＶＵＢを転送する。これによりメモリセルに電流が流れる。すなわち選択状態とされる。

より具体的には、データの書き込み時及び消去時には、ロウデコーダ１１が選択ワード線ＷＬに電圧ＶＲＯＷＳＲＣを転送し、センスアンプ１２が選択ビット線ＢＬに電圧ＶＵＢを転送する。そしてデータの書き込み時には、メモリセルＭＣに１０ｎｓ〜１００ｎｓ程度のパルス幅を有した３Ｖ〜６Ｖの順バイアスを生じさせ、消去時には２００ｎｓ〜１μｓ程度のパルス幅を有した０．５Ｖ〜３Ｖの順バイアスを生じさせる。

そして、メモリセルＭＣが保持するデータを読み出すには、例えば１０ｎｓ〜１００ｎｓ程度のパルス幅を有し、且つ可変抵抗素子ＶＲの備える抵抗値の抵抗値変化をもたらさないような、消去時より更に低い、例えば０．５Ｖ以下の電圧を与える。これにより、例えばビット線に流れる電流或いはビット線における電圧検出によりデータをセンスする。つまり、電圧ＶＲＯＷＳＲＣ及び電圧ＶＵＢの値を適宜変化させ、メモリセルＭＣに例えば０．５Ｖ程度の電位差を生じさせる。この読み出し動作により、メモリセルＭＣの不良検知を行うことも可能となる。つまり、メモリセルＭＣの不良検知を行う場合には、上記データの読み出し動作において、あるメモリセルＭＣに掛かる電圧または流れる電流の値をセンスし、その電圧または電流の値が規定とする値か否か判断することで、そのメモリセルＭＣの不良検知を行う。

＜メモリセルアレイ１０の構成例の詳細について＞
次に、図２を用いて本実施形態に係るメモリセルアレイ１０の構成例について説明する。図２はメモリセルアレイ１０のブロック図であり、１つのメモリセルレイヤーのみを示している。

図示するように、本実施形態に係るメモリセルアレイ１０はマトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のマット２１を備える。ｍ、ｎはそれぞれ１以上の自然数である。前述したようにマット２１の各々には複数のメモリセルＭＣが含まれ、これらはマトリクス状に配置されている。例えば１つのマット２１には、例えば１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる。すなわち、１つのマット２１内には、（１６×１６）個のメモリセルＭＣが含まれる。また、メモリセルアレイ１０内には、１６×（ｍ＋１）本のビット線ＢＬが含まれ、１６×（ｎ＋１）個のワード線ＷＬが含まれる。そして、同一行にある複数のマット２１（すなわちワード線ＷＬを共通にするマット２１）が、ブロックＢＬＫ０〜ＢＬＫｎなる単位を構成する。以下では、ブロックＢＬＫ０〜ＢＬＫｎを区別しない場合には、単にブロックＢＬＫと呼ぶ。

また本実施形態では１つのメモリセルレイヤーが複数のマット２１を備えている場合を例に挙げて説明するが、マット２１の数は１つでも良い。また、１つのマット２１内に含まれるメモリセルＭＣの数は、（１６×１６）個に限定されるものでもない。更に、ロウデコーダ１１及びセンスアンプ１２はマット２１毎に設けられても良いし、複数のマット２１間で共通に用いられても良い。以下では後者の場合を例に説明する。

メモリセルアレイ１０内において、このマット２１が形成される周囲（図２における領域Ａ１）にもビット線ＢＬ及びワード線ＷＬが形成される。この領域Ａ１に形成されるビット線ＢＬ及びワード線ＷＬを、ＦＡＴ＿ＤＭＹ＿ＢＬ及びＦＡＴ＿ＤＭＹ＿ＷＬと呼ぶ。ＦＡＴ＿ＤＭＹ＿ＢＬの線幅Ｗ１は、マット２１内に形成された他のビット線ＢＬの線幅Ｗ０よりも大きい。またＦＡＴ＿ＤＭＹ＿ＷＬの線幅Ｗ２は、マット２１内に形成された他のワード線ＷＬの線幅Ｗ３よりも大きい。これは露光装置の制限によるものであり、メモリセルアレイ１０の中心から周囲に向かうほど形成されるビット線ＢＬ及びワード線ＷＬの線幅が大きくなる。そして、このＦＡＴ＿ＤＭＹ＿ＢＬ、ＦＡＴ＿ＤＭＹ＿ＷＬ、ビット線ＢＬ、及びワード線ＷＬが交差する領域にも同様にメモリセルＭＣが形成される。なお、線幅Ｗ１＞線幅Ｗ２であってもよいし、線幅Ｗ２＞線幅Ｗ１であってもよく、線幅Ｗ１＝線幅Ｗ２であってもよい。また、線幅Ｗ０＞線幅Ｗ３であってもよいし、線幅Ｗ３＞線幅Ｗ０であってもよく、線幅Ｗ０＝線幅Ｗ３であってもよい。

図３は、上記メモリセルアレイ１０の回路図であり、特に１つのメモリセルレイヤーにおける、図２の領域Ａ２に相当する領域を示している。
図示するようにメモリセルアレイ１０中には、複数のマット２１間を通過するようにして、複数のビット線ＢＬとワード線ＷＬとが形成されている。また、メモリセルアレイ１０の縁部に位置するビット線ＢＬ及びワード線ＷＬは、ダミーのビット線及びワード線として機能する。以下では、ダミーのビット線及びワード線を、それぞれダミービット線ＢＬｄ及びダミーワード線ＷＬｄと呼ぶことにより、その他のビット線ＢＬ及びワード線ＷＬと区別することにする。また各ビット線ＢＬ及びワード線ＷＬを区別する際には、ビット線ＢＬ０〜ＢＬ（１６ｍ＋１５）及びワード線ＷＬ０〜ＷＬ（１６ｎ＋１５）と呼ぶ。また各ダミービット線ＢＬｄ及びダミーワード線ＷＬｄを区別する際には、ダミービット線ＢＬｄ０〜ＢＬｄ２及びダミーワード線ＷＬｄ０〜ＷＬｄ２と呼ぶ。勿論、ダミービット線ＢＬｄ及びダミーワード線ＷＬｄの数は一例に過ぎず、それぞれが３本以外の数であっても良い。

各マット２１は、前述の通り１６本のビット線ＢＬと１６本のワード線ＢＬとを含む。つまり、あるブロックＢＬＫｉにはワード線ＷＬ（１６ｉ）〜ＷＬ（１６ｉ＋１５）が形成される。またあるブロックＢＬＫに含まれる複数のマット２１の各々には、ビット線ＢＬ（１６ｊ）〜ＢＬ（１６ｊ＋１５）が形成される。但しｉ＝０〜ｎ、ｊ＝０〜ｍである。またメモリセルアレイ１０の縁部に位置するマット２１は、更にダミービット線ＢＬｄとダミーワード線ＷＬｄを含む。

そして、ビット線ＢＬとワード線ＷＬとの交点、ダミービット線ＢＬｄとダミーワード線ＷＬｄとの交点、ビット線ＢＬとダミーワード線ＷＬｄとの交点、及びダミービット線ＢＬｄとワード線ＷＬとの交点には、それぞれメモリセルＭＣが形成されている。

更にメモリセルアレイ１０内には、マトリクス状に配置されたマット２１の周囲に、前述のＦＡＴ＿ＤＭＹ＿ＢＬ及びＦＡＴ＿ＤＭＹ＿ＷＬが形成されている。ＦＡＴ＿ＤＭＹ＿ＢＬ及びＦＡＴ＿ＤＭＹ＿ＷＬはそれぞれ、マット２１内において最も外側のダミービット線ＢＬｄ及びダミーワード線ＷＬｄに隣接して配置されている。

ＦＡＴ＿ＤＭＹ＿ＢＬはワード線ＷＬ及びダミーワード線ＷＬｄと交差し、ＦＡＴ＿ＤＭＹ＿ＷＬはビット線ＢＬ及びダミーワード線ＢＬｄと交差し、またＦＡＴ＿ＤＭＹ＿ＢＬとＦＡＴ＿ＤＭＹ＿ＷＬ同士も交差する。そして、上記の交差する領域においても、ビット線ＢＬとワード線ＷＬとが交差する領域と同じようにして、メモリセルＭＣが設けられている。

上記ワード線ＷＬはロウデコーダ１１に接続される。他方、ビット線ＢＬ０〜ＢＬｎは、ＭＯＳトランジスタＣＳＷ０〜ＣＳＷ３の電流経路を介してセンスアンプ１２に接続される。以下では、ＭＯＳトランジスタＣＳＷ０〜ＣＳＷｎを区別しない場合には、ＭＯＳトランジスタＣＳＷと呼ぶことにする。ＭＯＳトランジスタＣＳＷは、データの書き込み時、読み出し時、及び消去時にはオン状態とされ、これによりビット線ＢＬはセンスアンプ１２に接続される。

これに対してダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬは、共に第１の非選択電位Ｖ１に固定されている。第１の非選択電位Ｖ１は、例えば電圧ＶＵＢである。またダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬは、共に第２の非選択電位Ｖ２に固定されている。第２の非選択電位Ｖ２は、例えば電圧ＶＲＯＷである。従って、ダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬ及びダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬのいずれかに接続されたメモリセルＭＣは、常時、整流素子ＤＤに対して逆バイアスが印加されており、これにより非選択状態とされている。

図４は、メモリセルアレイ１０の一部領域の斜視図であり、上記構成のメモリセルアレイ１０が三次元的に構成された様子を示している。図示するように、本例に係るメモリセルアレイ１０は、半導体基板の基板面垂直方向（第３方向）に、複数積層（第１のメモリセルレイヤー、第２のメモリセルレイヤー、…）されている。図４の例では、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬ／メモリセルＭＣ／ワード線ＷＬ／…の順に形成されているが、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの組が、層間絶縁膜を介在して積層されても良い。

＜ロウデコーダ１１の構成例の詳細について＞
次に、上記ロウデコーダ１１の詳細について図５を用いて説明する。図５はロウデコーダ１１の回路図である。図示するように、ロウデコーダ１１は、アドレスデコード部３０及びワード線ドライバ４０を備える。

＜アドレスデコード部３０の詳細について＞
まず、アドレスデコード部３０について説明する。図５に示すようにアドレスデコード部３０は、ワード線選択部３１及び（ｎ＋１）個のブロック選択部３２−０〜３２−ｎを備える。以下ではブロック選択部３２−０〜３２−ｎを区別しない場合には、単にブロック選択部３２と呼ぶ。まず、ブロック選択部３２について説明する。

ブロック選択部３２−０〜３２−ｎは、ブロックＢＬＫ０〜ＢＬＫｎのいずれかを選択する。つまり、ブロック選択部３２−０〜３２−ｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに対応付けられている。そしてブロック選択部３２の各々は、データの書き込み動作時、読み出し動作時、及び消去時において、ホスト機器から与えられたロウアドレスＲＡ（ブロックアドレスＢＡ）をデコードし、対応するブロックＢＬＫを選択する。そして、そのデコード結果をワード線ドライバ４０に出力する。具体的には、ブロックアドレスＢＡに応じて、選択ブロックＢＬＫに対応するドライバ４１のいずれかを活性化する。すなわちブロック選択部３２−ｉは、ブロックアドレスＢＡのデコード結果に応じて、各ブロックＢＬＫｉにつき信号ＭＷＬｉ、ＭＷＬ＿ｂｉを生成して、ワード線ドライバ４０に出力する。更により具体的には、選択ブロックＢＬＫに対応付けられたドライバ４１に対しては信号ＭＷＬ、ＭＷＬ＿ｂをそれぞれ“Ｈ”レベル及び“Ｌ”レベルとし、非選択ブロックＢＬＫに対応付けられたドライバ４１に対しては信号ＭＷＬ、ＭＷＬ＿ｂをそれぞれ“Ｌ”レベル及び“Ｈ”レベルとする。

次に、ワード線選択部３１について説明する。ワード線選択部３１は信号Ｓ０〜Ｓ１５を出力する。そしてワード線選択部３１が出力する信号Ｓ０〜Ｓ１５は、各ブロックＢＬＫ０〜ＢＬＫｎに含まれるワード線ＷＬ０〜１５、ＷＬ１６〜３１、…ＷＬ（１６ｎ）〜（１６ｎ＋１５）に対応付けられている。つまり、ワード線選択部３１は、各ブロックＢＬＫに含まれるワード線ＷＬを選択状態または非選択状態とする。そしてワード線選択部３１は、データの書き込み動作時、読み出し動作時、及び消去時において、ホスト機器から与えられたワード線ＷＬを指定するアドレス（これをワード線アドレスＷＡと呼ぶ）をデコードする。そしてそのデコード結果をワード線ドライバ４０に出力する。すなわち、ワード線選択部３１は、ワード線アドレスＷＡのデコード結果に応じて、信号Ｓ０〜Ｓ１５を生成し、その信号Ｓ０〜Ｓ１５をワード線ドライバ４０に出力する。この信号Ｓ０〜Ｓ１５によりワード線選択部３１は、各ブロックＢＬＫにつき１本のワード線ＷＬを選択状態とし、残りのワード線ＷＬを非選択状態とする。なお、信号Ｓ０はワード線ＷＬ０、ＷＬ１６、ＷＬ３２、…ＷＬ（１６ｎ＋１）に対応し、信号Ｓ１はワード線ＷＬ１、ＷＬ１７、ＷＬ３３、…ＷＬ（１６ｎ＋２）に対応し、信号Ｓｎはワード線ＷＬ１５、ＷＬ３１、ＷＬ４７、…ＷＬ（１６ｎ＋１５）に対応する。そして信号Ｓ０〜Ｓ１５のいずれかが“Ｈ”レベルとされることで、対応するワード線ＷＬが選択状態となる。

＜ワード線ドライバ４０の詳細について＞
次にワード線ドライバ４０について説明する。ワード線ドライバ４０は、（ｎ＋１）個の第１ドライバ４１−０〜４１−ｎ及び第２ドライバ４３を備える。なお、第１ドライバ４１−０〜４１−ｎを区別しない場合には、単にドライバ４１と呼ぶ。

まず第１ドライバ４１から説明する。第１ドライバ４１−０〜４１−ｎは、ブロック駆動部４２−０〜４２−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）を備える。そして、第１ドライバ４１−０〜４１−ｎはそれぞれがブロックＢＬＫ０〜ＢＬＫｎに対応付けられている。つまり、ブロック駆動部４２−０〜４２−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）は、それぞれワード線ＷＬ０〜１５乃至ワード線ＷＬ１６ｎ〜ＷＬ（１６ｎ＋１５）に対応する。そして第１ドライバ４１−ｉは、ブロック選択部３２−ｉから与えられる信号ＭＷＬ、ＭＷＬ＿ｂに基づいて、非活性状態または活性状態とされる。つまり、第１ドライバ４１−ｉが非活性化状態とされることで、対応付けられたブロックＢＬＫｉが非選択とされる。つまり、非選択ブロックＢＬＫｉのワード線ＷＬ１６ｉ〜（１６ｉ＋１５）が非選択状態とされる。

そして、第１ドライバ４１−ｉが活性化状態とされることで、対応付けられたブロックＢＬＫｉが選択とされる。そして、選択ブロックＢＬＫｉに含まれるワード線ＷＬ１６ｉ〜（１６ｉ＋１５）に転送される電圧は、第２ドライバ４３により与えられる。

以下、一例として第１ドライバ４１−０を例に挙げて説明する。図５に示すように、ドライバ４１−０は、ブロック駆動部４２−０〜４２−１５を備えている。そしてブロック駆動部４２−０〜４２−１５はそれぞれ、ブロック選択部３２から与えられる信号ＭＷＬ０、ＭＷＬ＿ｂ０に基づいて、ワード線ＷＬ０〜ＷＬ１５に適切な電圧を印加する。そして特に、第１ドライバ４１−０が活性化状態である場合、該第１ドライバ４１−０におけるワード線駆動部４２−０〜４２−１５は、ワード線選択部３１がワード線ＷＬ駆動部４４−０〜４４−１５に転送する信号Ｓ０〜Ｓ１５に基づいて、ワード線ＷＬ０〜ＷＬ１５に適切な電圧を印加する。以上一例として第１ドライバ４１−０について説明したが、第２ドライバ４１−１〜４１−ｎにおいても同様であるため説明を省略する。 次に第２ドライバ４３について説明する。第２ドライバ４３はワード線駆動部４４−０〜４４−１５を備える。なお、ワード線駆動部４４−０〜４４−１５を区別しない場合には、単にワード線駆動部４４と呼ぶ。各々のワード線駆動部４４−０〜４４−１５はワード線ＷＬ０〜ＷＬ１５、ワード線ＷＬ１６〜ＷＬ３１、…、ワード線ＷＬ１６ｉ〜ＷＬ（１６ｉ＋１５）に対応付けられている。つまりワード線駆動部４４−ｔは、ワード線（１６ｉ＋ｔ）に対応付けられている（ｔは０〜１５の値）。そして、各ワード線駆動部４４−０〜４４−１５は、ワード線選択部３１から与えられる信号Ｓ０〜Ｓ１５に基づいて、非活性状態または活性状態のいずれかの状態とされる。そして、ワード線選択部３１から与えられる信号Ｓに基づいて、ワード線駆動部４４が活性状態とされると、該ワード線駆動部４４に対応するワード線ＷＬを選択する。そして、ワード線選択部３１から与えられる信号Ｓに基づいて、ワード線駆動部４４−が非活性状態とされると、そのワード線駆動部４４に対応するワード線ＷＬを非選択とする。

次に、図６を用いて上記ブロック駆動部４２−０〜４２−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）とワード線駆動部４４−０〜４４−１５との回路について説明する。なお、ブロック駆動部４２−０〜４２−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）を区別しない場合には、単にそれぞれブロック駆動部４２と呼ぶ。

まず、ブロック駆動部４２から説明する。図示するようにブロック駆動部４２−ｉは、ｐチャネル型のＭＯＳトランジスタ５０、５１及びｎチャネル型のＭＯＳトランジスタ５３を備える。ＭＯＳトランジスタ５０の電流経路の一端には電圧ＶＲＯＷが与えられ、電流経路の他端は対応するワード線ＷＬに接続され、ゲートには対応する信号ＭＷＬｉが与えられる。ＭＯＳトランジスタ５１、５３の電流経路の一端は対応するワード線ＷＬに接続され、電流経路の他端はノードＮ１に接続され、ゲートには対応する信号ＭＷＬ＿ｂｉ、ＭＷＬｉがそれぞれ供給される。

次にワード線駆動部４４について説明する。図示するようにワード線駆動部４４−ｔは、ｐチャネル型のＭＯＳトランジスタ５２及びｎチャネル型のＭＯＳトランジスタ５４を備える。ＭＯＳトランジスタ５２の電流経路の一端には電圧ＶＲＯＷが与えられ、電流経路の他端はノードＮ１に接続され、ゲートには信号Ｓｔが供給される。ＭＯＳトランジスタ５４の電流経路の一端はノードＮ１に接続され、他端には電圧ＶＲＯＷＳＲＣが印加され、ゲートには信号Ｓｔが供給される。そして、ワード線駆動部４４−０〜４４−１５における各ノードＮ１は対応付けられたブロック駆動部４２−０〜４４−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）の各ノードＮ１と接続される。つまり、ワード線駆動部４４−ｔのノードＮ１は、ブロック駆動部４２−ｔ、ブロック駆動部４２−（１６＋ｔ）、ブロック駆動部４２−（３２＋ｔ）、…、ブロック駆動部４２−（１６ｎ＋ｔ）におけるノードＮ１と接続される。

上記構成のロウデコーダ１１の動作につき、ワード線ＷＬ１が選択される場合を例に挙げて、以下簡単に説明する。

ワード線ＷＬ１はブロックＢＬＫ０に属しているので、ブロック選択部３２−０は信号ＭＷＬ０＝“Ｈ”、ＭＷＬ＿ｂ０を“Ｌ”レベルとする。その他のブロック選択部３２−１〜３２−ｎはＭＷＬ１〜ＭＷＬｎ＝“Ｌ”、ＭＷＬ＿ｂ１〜ＭＷＬ＿ｂｎ＝“Ｈ”レベルとする。またワード線選択部３１は、ワード線ＷＬ１に対応する信号Ｓ１を“Ｈ”レベルとし、その他の信号Ｓ０、Ｓ２〜Ｓ１５を“Ｌ”レベルとする。

その結果、第２ドライバ４３においては、ワード線駆動部４４−１ではＭＯＳトランジスタ５４がオン状態となり、ＭＯＳトランジスタ５２がオフ状態となる。よって、ブロック駆動部４２−１、４２−１７、４２−３３、４２−（１６ｎ＋１）のノードＮ１には、ＭＯＳトランジスタ５４の電流経路によって電圧ＶＲＯＷＳＲＣが転送される。他方、その他のワード線駆動部４４−０、４４−２〜４４−１５では、ＭＯＳトランジスタ５２がオン状態、ＭＯＳトランジスタ５４がオフ状態となる。よって、その他のブロック駆動部４２のノードＮ１には、ＭＯＳトランジスタ５２の電流経路によって電圧ＶＲＯＷが転送される。

また、第１ドライバ４１−０では、信号ＭＷＬが“Ｈ”レベルとされることにより、ブロック駆動部４２−０〜４２−１５の全てにおいて、ＭＯＳトランジスタ５１、５３がオン状態となり、ＭＯＳトランジスタ５０がオフ状態となる。そのため、ブロック駆動部４２−０〜４２−１５は、ノードＮ１を介して第２ドライバ４３から転送された電圧を、ワード線ＷＬ０〜ＷＬ１５に転送する。より具体的には、ブロック駆動部４２−１においては、ノードＮ１を介してワード線駆動部４４−１から電圧ＶＲＯＷＳＲＣが転送されるため、ワード線ＷＬ１には電圧ＶＲＯＷＳＲＣが印加される。その他のブロック駆動部４２−０、４２−２〜４２−１５は、ワード線駆動部４４−０、４４−２〜４４−１５から転送される電圧ＶＲＯＷを、ワード線ＷＬ０、ＷＬ１〜ＷＬ１５にそれぞれ印加する。

他方、その他の第１ドライバ４１−１〜４１−ｎでは、信号ＭＷＬが“Ｌ”レベルとされているので、ブロック駆動部４２の全てにおいて、ＭＯＳトランジスタ５０がオン状態、ＭＯＳトランジスタ５１、５３がオフ状態とされる。従って、ノードＮ１の電圧に依存することなく、ＭＯＳトランジスタ５０の電流経路を介して電圧ＶＲＯＷがワード線ＷＬ１６〜ＷＬ（１６ｎ＋１５）に印加される。

上記のようにして、選択ワード線ＷＬ１には電圧ＶＲＯＷＳＲＣが印加され、残りの非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ（１６ｎ＋１５）には電圧ＶＲＯＷが印加される。

＜信号配線の平面及び断面構成について＞
次に、上記説明した信号配線の幾つかについての平面パターンと断面構成を説明する。

＜ビット線の平面及び断面構成について＞
まず、図２の領域Ａ２におけるビット線ＢＬ及びダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬの平面パターン及び断面構造について、図７及び図８を用いて説明する。図７は、領域Ａ２におけるビット線ＢＬ及びダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬの平面図である。ここでは、以下着目するダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬを、ビット線ＢＬよりも強調（太線により）して示す。また図８は、図７における８−８線に沿った断面図である。

図示するように、メモリセルアレイ１０中には、第１方向に沿った複数のビット線ＢＬが平行に設けられている。また、最も外側のビット線ＢＬに隣接して、第１方向に沿った複数のダミービット線ＢＬｄが、ビット線ＢＬと平行に設けられている。更に、最も外側のダミービット線ＢＬｄに隣接して、第１方向に沿ったＦＡＴ＿ＤＭＹ＿ＢＬが、ダミービット線ＢＬｄと平行に設けられている。前述の通り、ビット線ＢＬ及びダミービット線ＢＬｄの線幅は幅Ｗ０であり、ＦＡＴ＿ＤＭＹ＿ＢＬの線幅はＷ１（＞Ｗ０）とされている。

そしてダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬは、第２方向に沿って設けられた金属配線層６０によって共通に接続され、コンタクトプラグＣＰ１０を介して第１の非選択電位Ｖ１に接続されている。第１の非選択電位とは、例えば電圧ＶＵＢＳＲＣである。これらのビット線ＢＬ、ダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬ、及び金属配線層６０は、例えば半導体基板から第３層目の金属配線によって形成される。

ビット線ＢＬの各々は、コンタクトプラグＣＰziaを介して、第３層目の金属配線より下層の第２層目の金属配線層６１に接続されている。更に金属配線層６１はそれぞれ、コンタクトプラグＣＰviaを介して、第２層目の金属配線より下層の第１層目の金属配線層６２に接続されている。第１層目の金属配線層６２は、半導体基板６３上に形成された金属配線のうち、最も下層の金属配線である。半導体基板６３と第１層目の金属配線との間、第１層目の金属配線と第２層目の金属配線との間、及び第２層目の金属配線と第３層目の金属配線との間には、層間絶縁膜が形成される。

半導体基板６３の表面内には、素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、活性領域ＡＡとなる。活性領域ＡＡ上には、ＭＯＳトランジスタＣＳＷが形成される（図７及び図８ではＭＯＳトランジスタＣＳＷ０のみ示す）。ＭＯＳトランジスタＣＳＷは、活性領域ＡＡの表面内に形成された不純物拡散層６４と、隣接する不純物拡散層６４間の活性領域ＡＡ上に図示せぬゲート絶縁膜を介在して形成されたゲート電極６５とを備えている。

そして不純物拡散層６４の一方は、コンタクトプラグＣＰ１１を介して金属配線層６２に接続されている。不純物拡散層６４の他方は、図示せぬコンタクトプラグや金属配線により、センスアンプ１２に接続される。

＜ワード線駆動部４２の平面及び断面構成について＞
次に、図６の領域Ａ３とその周囲における配線の平面パターン及び断面構造について、図９及び図１０を用いて説明する。図９は、領域Ａ３とその周囲における配線等の平面図である。そして図９において、以下着目するダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬを、ワード線ＷＬよりも強調して示す。そして、領域Ａ３は、図６における第１ドライバ４１−ｉを構成するＭＯＳトランジスタ５０、５１、及び５３を含む領域である。また図１０は図９における１１−１１に沿った断面図である。

図示するように、メモリセルアレイ１０中には、第２方向に沿った複数のワード線ＷＬが平行に設けられている。また、最も外側のワード線ＷＬに隣接して、第２方向に沿った複数のダミーワード線ＷＬｄが、ワード線ＷＬと平行に設けられている。更に、最も外側のダミーワード線ＷＬｄに隣接して、第２方向に沿ったＦＡＴ＿ＤＭＹ＿ＷＬが、ダミーワード線ＷＬｄと平行に設けられている。前述の通り、ワード線ＷＬ及びダミーワード線ＷＬｄの線幅は幅Ｗ３であり、ＦＡＴ＿ＤＭＹ＿ＷＬの線幅はＷ２（＞Ｗ３）とされている。

そしてダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬは、第１方向に沿って設けられた金属配線層７０によって共通に接続され、コンタクトプラグＣＰ１２を介して第２の非選択電位Ｖ２に接続されている。第２の非選択電位Ｖ２とは、例えば電圧ＶＲＯＷである。これらのワード線ＷＬ、ダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬ、及び金属配線層７０は、例えば半導体基板から第３層目の金属配線によって形成される。

また、半導体基板７３（図示せぬ）中には、長手方向が第１方向に沿って形成された活性領域ＡＡ−１が、第２方向に沿って複数形成されている。そして、この隣接する活性領域ＡＡ−１間には素子分離領域ＳＴＩが形成され、活性領域ＡＡ−１が電気的に分離されている。この活性領域ＡＡ−１の第１方向に沿った長さＬは、第１方向に沿ったブロックＢＬＫの長さに相当する。つまり、微細化が進み、第１方向における１ブロックＢＬＫ当たりの長さが小さくなる中、その１ブロックＢＬＫに形成される、例えば１６本のワード線ＷＬに接続可能な構成をとるには、上記構成のように第２方向に向かって、活性領域ＡＡ−１を複数形成すればよい。またポリシリコン層７５−１は、第２方向に沿って２本形成される。そしてこのポリシリコン層７５−１は、複数形成された活性領域ＡＡ−１を跨ぐように第１方向に向かって形成される。つまり、活性領域ＡＡ−１上に形成されたゲート絶縁膜（図示せぬ）と、該ゲート絶縁膜上に形成されたポリシリコン層７５−１及び不純物拡散層７４−１により、ＭＯＳトランジスタ５０及び５１がそれぞれ形成される。また、ポリシリコン層７５−１はゲートとして機能する。以下、ポリシリコン層７５−１をゲート電極７５−１と呼ぶ。

そしてＭＯＳトランジスタ５０、５１の不純物拡散層７４−１の一方は互いに共通接続されている。この共通接続された不純物拡散層７４−１には、コンタクトプラグＣＰ１３−１が接続される。そして、このコンタクトプラグＣＰ１３−１、金属配線層７１−１、及び７２−２を介して、この共通接続された不純物拡散層７４−１がワード線ＷＬに接続される。そして、ＭＯＳトランジスタ５０の一方の不純物拡散層７４−１に接するコンタクトプラグＣＰ１３ｂ−１が形成されており、ＭＯＳトランジスタ５１の一方の不純物拡散層７４−１に接するコンタクトプラグＣＰ１３ａが形成されている。

また、第２方向に向かって金属配線層７６が形成される。そして、この金属配線層７６は、第１層目の金属配線によって形成される。この金属配線層７６には、例えば電圧発生回路１３から電圧ＶＲＯＷが供給される。そして、この金属配線層７６に接続され、第１方向に向かって複数形成された金属配線層７７が活性領域ＡＡ−１毎、第２方向に沿って形成される。つまりこの金属配線層７７は、金属配線層７６に供給された電圧ＶＲＯＷを供給可能な構成とされる。そして、活性領域ＡＡ−１は１６個形成されていることから、１６本のこの金属配線層７７がそれぞれ金属配線層７６に接続される。この金属配線層７７は引き出し部分を備える（図中Ａ４）。この引き出し部分は、不純物拡散層７４−１の他方（図示せぬ）と接続されたコンタクトプラグＣＰ１３ｂ−１と接続される。つまり、この引き出し部分を介して不純物拡散層７４−１に電圧ＶＲＯＷが転送される。

また、第１方向に向かって形成された複数の金属配線層７８−１が第２方向に沿って形成される。この金属配線層７８−１は、隣接する金属配線層７７間に形成され、ＭＯＳトランジスタ５１の不純物拡散層７４−１の他方（図示せぬ）に接続されるコンタクトプラグＣＰ１３ａ−１に接続される。この金属配線層７８は信号ＷＬＤＶとされる電圧ＶＲＯＷまたは電圧ＶＲＯＷＳＲＣのいずれかが供給される。つまり、金属配線層７８に供給された電圧ＶＲＯＷまたは電圧ＶＲＯＷＳＲＣのいずれかはコンタクトプラグＣＰ１３ａ−１を介してＭＯＳトランジスタ５１における他方の不純物拡散層７４に供給される。

また、ＭＯＳトランジスタ５０、５１と第２方向に隣接するようにＭＯＳトランジスタ５３が形成される。以下、このＭＯＳトランジスタ５３について説明する。

第１方向に向かって形成された活性領域ＡＡ−２が、活性領域ＡＡ−１と第２方向に隣接しつつ、複数形成されている。そして、互いに隣接する活性領域ＡＡ−２間には図示せぬ素子分離領域ＳＴＩが形成され、活性領域ＡＡ−２が電気的に分離されている。またポリシリコン層７５−２は、複数形成された活性領域ＡＡ−２を跨ぐようにコの字状に形成される。そして、活性領域ＡＡ−２上に形成されたゲート絶縁膜（図示せぬ）と、該ゲート絶縁膜上に形成されたポリシリコン層７５−２及び不純物拡散層７４−２（図示せぬ）により、ＭＯＳトランジスタ５３が形成される。また、ポリシリコン層７５−２はゲートとして機能する。以下、ポリシリコン層７５−２をゲート電極７５−２と呼ぶ。

そしてＭＯＳトランジスタ５３において共通接続される不純物拡散層７４−２には、コンタクトプラグＣＰ１３−２が形成され、それ以外の不純物拡散層７４−２には、この不純物拡散層７４−２に接するコンタクトプラグＣＰ１３ｂ−２及びコンタクトプラグＣＰ１３ａ−２がそれぞれ形成されている。そして、共通接続される不純物拡散層７４−２はコンタクトプラグＣＰ１３−２、金属配線層７１−２、７２−２を介してワード線ＷＬに接続される。

また、第１方向に向かって形成された複数の金属配線層７８−２が第２方向に沿って形成される。この金属配線層７８−２は、引き出し部を備える（図中、Ａ５）。そして、金属配線層７８−２は隣接する活性領域７３−２間にそれぞれ形成される。そして、この引き出し部がＭＯＳトランジスタ５３の不純物拡散層７４−２に接続されるコンタクトプラグＣＰ１３ａ−２及びＣＰ１３ｂ−２にそれぞれ接続される。そしえ金属配線層７８は信号ＷＬＤＶとされる電圧ＶＲＯＷまたは電圧ＶＲＯＷＳＲＣのいずれかが供給される。つまり、金属配線層７８に供給された電圧ＶＲＯＷまたは電圧ＶＲＯＷＳＲＣのいずれかは引き出し部からコンタクトプラグＣＰ１３ａ−２、ＣＰ１３ｂ−２を介してＭＯＳトランジスタ５１における他方の不純物拡散層７４に供給される。

図１０に示すようにワード線ＷＬの各々は、コンタクトプラグＣＰziaを介して、第２層目の金属配線層７１−１に接続されている。更に金属配線層７１−１はそれぞれ、コンタクトプラグＣＰviaを介して、第１層目の金属配線層７２−１に接続されている。第１層目の金属配線層７２−１は、半導体基板７３上に形成された金属配線のうち、最も下層の金属配線である。半導体基板７３と第１層目の金属配線との間、第１層目の金属配線と第２層目の金属配線との間、及び第２層目の金属配線と第３層目の金属配線との間には、層間絶縁膜が形成される。

半導体基板７３の表面内には、素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、活性領域ＡＡ−１となる。活性領域ＡＡ−１上には、ＭＯＳトランジスタ５０及び５１が形成される。ＭＯＳトランジスタ５０、５１は活性領域ＡＡ−１の表面内に形成され、それぞれ互いの一方が共通接続された不純物拡散層７４−１と、隣接する不純物拡散層７４−１間の活性領域ＡＡ−１上に図示せぬゲート絶縁膜を介在して形成されたゲート電極７５−１とを備えている。

そして共通接続される不純物拡散層７４−１は、コンタクトプラグＣＰ１３−１を介して金属配線層７２−１に接続されている。上述したようにＭＯＳトランジスタ５０の不純物拡散層７４−１の他方には、図示せぬコンタクトプラグや金属配線により、電圧ＶＲＯＷが供給される。そして、ＭＯＳトランジスタ５１の不純物拡散層７４の他方は、図示せぬコンタクトプラグや金属配線を介してノードＮ１に接続され、信号ＷＬＤＶが供給される。

本実施形態に係る半導体記憶装置であると、周囲の不要なセルから受ける影響を低減出来る。この点につき、以下説明する。

背景技術で述べたように、ビット線とワード線とが交差する位置に自己整合的にメモリセルを形成する製造方法であると、メモリセルアレイの縁部に不要なメモリセル（これをダミーセルと呼ぶ）が形成される場合がある。そしてこのダミーセルは、実際にデータを記憶するメモリセルに対して悪影響を及ぼす場合がある。

しかし、本実施形態に係る構成では、ダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬ及びダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬに、それぞれ第１、第２の非選択電位を与えている。そしてこれによりダミーセルの整流素子ＤＤには、常時逆バイアスを印加している。つまり、ダミーセルは常時オフ状態で固定され、オン状態にはならず、またオン状態でもなくオフ状態でもないような不安定な状態にもならない。つまりダミーセルにおけるバイアスは常時一定に安定させることが出来る。そのため、ダミーセルが、その他のメモリセルに対して影響を与えることを抑制出来る。

また、本実施形態に係る半導体記憶装置であると、更に上記メモリセルアレイ１０における不良セルの検知をすることが出来る。この点について説明する。上記説明したように本実施形態ではダミーセルの整流素子ＤＤには、常時逆バイアスが印加されるよう、ダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬ及びダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬに、それぞれ第１、第２の非選択電位が与えられている。このダミーセルのいずれかに、例えば整流動作を行わず、ショートしている不良セルがあったとする。この場合、ダミーワード線ＷＬｄの電位がダミービット線ＢＬｄと等電位、すなわちショートしてしまう。つまり、金属配線層６０に供給した非選択電位が、ダミーワード線ＷＬｄに供給される。すなわち、ダミーセルに逆バイアスを印加したのにも関わらず、ダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬからＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬに向かって電流が流れる。従って、この電流を検出することで、少なくとも不良とされるメモリセルＭＣがあるということは確認できる。つまり、本実施形態に係る半導体記憶装置を製品として出荷する前の品質チェックにおいて、その製品に不良のメモリセルＭＣが存在するかの確認をすることが出来る。

上記不良セルのチェック方法は、ダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬに流れる電流値や電圧値を確認すればよい。つまり、ダミービット線ＢＬにおける電流値や電圧値をセンスアンプ１２や、外部の電流計や電圧計を用いて確認することで、ダイオードＤＤが整流動作をしない場合や、そのダイオードＤＤや可変抵抗素子ＶＲが導通している場合など、ダミーセルになんらかの不良が生じているといった不良セルを検知することができる。

[第２の実施形態]
次に、本発明の第２の実施形態に係る半導体記憶装置ついて説明する。本実施形態に係る半導体記憶装置は、上記第１の実施形態において、ダミービット線ＢＬｄ及びダミーワード線ＷＬｄの電位を制御可能としたものである。その他の構成は第１の実施形態と同一の構成であるので、以下では第１の実施形態と異なる点についてのみ説明する。

＜メモリセルアレイ１０の構成について＞
図１１は、本実施形態に係るＲｅＲＡＭのメモリセルアレイ１０の回路図である。図示するように本実施形態に係るメモリセルアレイ１０は、第１の実施形態において図３を用いて説明した構成において、ダミービット線ＢＬｄ及びダミーワード線ＷＬｄを、それぞれロウデコーダ１１及びセンスアンプ１２によって選択可能とした構成を有している。ダミービット線ＢＬｄ０〜ＢＬｄ２はそれぞれ、ＭＯＳトランジスタＣＳＷＤ０〜ＣＳＷＤ２によってセンスアンプ１２に接続される。ＭＯＳトランジスタＣＳＷＤ０〜ＣＳＷＤ２のゲートは、ＭＯＳトランジスタＣＳＷのゲートと共通に接続されている。

＜信号配線の平面及び断面構成について＞
次に、上記説明した信号配線の幾つかについての平面パターンと断面構成を説明する。なお、上記第１の実施形態と同一の構成については説明を省略する。

＜ビット線の平面及び断面構成について＞
図１１におけるビット線ＢＬ、ダミービット線ＢＬｄ、及びＦＡＴ＿ＤＭＹ＿ＢＬの平面パターン及び断面構造について、図１２及び図１３を用いて説明する。図１２は、図１１において特にビット線ＢＬ、ダミービット線ＢＬｄ、及びＦＡＴ＿ＤＭＹ＿ＢＬに着目した平面図である。そして、以下着目するダミービット線ＢＬｄの線幅を、ビット線ＢＬの線幅よりも強調（太線により）して示す。また図１３は、図１２における１３−１３線に沿った断面図である。

図１２、図１３に示すように、ダミービット線ＢＬｄの各々は、コンタクトプラグＣＰziaを介して、第２層目の金属配線層８１に接続されている。更に金属配線層８１はそれぞれ、コンタクトプラグＣＰviaを介して、第１層目の金属配線層８２に接続されている。第１層目の金属配線層８２は、半導体基板８３上に形成された金属配線のうち、最も下層の金属配線である。半導体基板８３と第１層目の金属配線との間、第１層目の金属配線と第２層目の金属配線との間、及び第２層目の金属配線と第３層目の金属配線との間には、層間絶縁膜が形成される。

また図１３に示すように、半導体基板８３の表面内には、素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、活性領域ＡＡとなる。活性領域ＡＡ上には、ＭＯＳトランジスタＣＳＷＤ０が形成される（図１３ではＭＯＳトランジスタＣＳＷＤ０のみ示す）。ＭＯＳトランジスタＣＳＷＤ０は、素子領域ＡＡの表面内に形成された不純物拡散層８４と、隣接する不純物拡散層８４間の素子領域ＡＡ上に図示せぬゲート絶縁膜を介在して形成されたゲート電極８５とを備えている。

そして不純物拡散層８４の一方は、コンタクトプラグＣＰ１５を介して金属配線層８２に接続されている。不純物拡散層８４の他方は、図示せぬコンタクトプラグや金属配線により、センスアンプ１２に接続される。

＜ワード線駆動部４２の平面及び断面構成について＞
次に、本実施形態に係る構成において、図７の領域Ａ３とその周囲に対応する領域における配線の平面パターン及び断面構造について、図１４及び図１５を用いて説明する。上記第１の実施形態と同様、図１４は、領域Ａ３とその周囲における配線等の平面図である。そして、以下着目するダミーワード線ＷＬｄの線幅を、ワード線ＷＬの線幅よりも強調（太線により）して示す。また図１５は図１４における１５−１５線に沿った断面図である。なお、上記第１の実施形態と異なる構成についてのみ説明する。

図１４に示すように、ダミーワード線ＷＬｄ０乃至ＷＬｄ２を選択可能とするための該ダミーワード線ＷＬｄ０乃至ＷＬｄ２に対応する活性領域ＡＡ−１が形成される。つまり、本実施形態ではダミーワード線ＷＬｄ０乃至ＷＬｄ２を選択可能とする新たなＭＯＳトランジスタ５０、５１が、活性領域ＡＡ−１上に形成された構成をとる。本例では、このＭＯＳトランジスタ５０、５１はそれぞれ３つ形成される（便宜上、ダミーワード線ＷＬｄ０乃至ＷＬｄ２に対応付けられたＭＯＳトランジスタ５０、５１を１つずつ表示）。また、これらＭＯＳトランジスタ５０、５１を構成する各部材及びその周辺を構成する各部材について、第１の実施形態における半導体基板７３（図示せぬ）、不純物拡散層７４−１（図示せぬ）、７４−２（図示せぬ）コンタクトプラグＣＰ１３−１、ＣＰ１３ａ−１、ＣＰ１３ｂ−１、金属配線層７１−１、７２−１、をそれぞれ半導体基板（活性領域）９３（図示せぬ）、不純物拡散層９４−１（図示せぬ）、９４−２（図示せぬ）、コンタクトプラグＣＰ１６−１、ＣＰ１６ａ−１、ＣＰ１６ｂ−１、金属配線層９１−１、９２−１とする。つまり参照符号は異なるが構成は同一であることから説明を省略する。

第２方向に沿って、活性領域ＡＡ−１に隣接し、ダミーワード線ＷＬｄ０乃至ＷＬｄ２に対応する活性領域ＡＡ−２が形成される。つまり上記同様、ダミーワード線ＷＬｄ０乃至ＷＬｄ２を選択可能とする新たなＭＯＳトランジスタ５３が、活性領域ＡＡ−２上に形成された構成をとる。本例では、このＭＯＳトランジスタ５３はそれぞれ３つ形成される（便宜上、１つのＭＯＳトランジスタ５３のみ表示）。また、これらＭＯＳトランジスタ５３を構成する各部材について、第１の実施形態における不純物拡散層７４−２、コンタクトプラグＣＰ１３−２、ＣＰ１３ａ−２、ＣＰ１３ｂ−２、金属配線層７１−２、７２−２、をそれぞれ不純物拡散層９４−２、コンタクトプラグＣＰ１６−２、ＣＰ１６ａ−２、ＣＰ１６ｂ−２、金属配線層９１−２、９２−２とする。つまり参照符号は異なるが構成は同一であることから説明を省略する。これらワード線ＷＬ、ダミーワード線ＷＬｄ、及びＦＡＴ＿ＤＭＹ＿ＷＬは、例えば半導体基板から第３層目の金属配線によって形成される。

ワード線ＷＬｄの各々は、コンタクトプラグＣＰziaを介して、第２層目の金属配線層９１−１に接続されている。更に金属配線層９１−１はそれぞれ、コンタクトプラグＣＰviaを介して、第１層目の金属配線層９２−１に接続されている。第１層目の金属配線層９２−１は、半導体基板９３上に形成された金属配線のうち、最も下層の金属配線である。半導体基板９３と第１層目の金属配線との間、第１層目の金属配線と第２層目の金属配線との間、及び第２層目の金属配線と第３層目の金属配線との間には、層間絶縁膜が形成される。

半導体基板９３の表面内には、素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、活性領域ＡＡ−１となる。活性領域ＡＡ−１上には、ＭＯＳトランジスタ５０及び５１が形成される。ＭＯＳトランジスタ５０、５１は活性領域ＡＡ−１の表面内に形成され、それぞれ互いの一方が共通接続された不純物拡散層９４−１と、隣接する不純物拡散層９４−１間の活性領域ＡＡ−１上に図示せぬゲート絶縁膜を介在して形成されたゲート電極９５−１とを備えている。

そして共通接続される不純物拡散層９４−１は、コンタクトプラグＣＰ１６−１を介して金属配線層９２−１に接続されている。そして、ＭＯＳトランジスタ５０の不純物拡散層９４−１の他方には、図示せぬコンタクトプラグＣＰ１６ａ−１や金属配線により、電圧ＶＲＯＷが供給される。またＭＯＳトランジスタ５１の不純物拡散層９４の他方には、図示せぬコンタクトプラグＣＰ１６ｂ−１や金属配線を介してノードＮ１に接続される。ここでは、ダミーワード線ＷＬｄ１の断面図について説明したが、ダミーワード線ＷＬｄ１、ＷＬｄ２についても同様の構成である。

本実施形態に係る半導体記憶装置であると、上記第１の実施形態に係る効果が得られると共に、詳細な不良解析が可能となる。

本実施形態に係る半導体記憶装置であると、ロウデコーダ１１及びセンスアンプ１２によってダミービット線ＢＬｄ及びダミーワード線ＷＬｄを選択することが出来る。つまり、ダミービット線ＢＬｄ及びダミーワード線ＷＬｄの少なくともいずれか一方に接続されたダミーセルに対しても、データの書き込み及び読み出し行うことが出来る。従って、これらのダミーセルにアクセスすることで、いずれかが不良であるか否かを検出することが出来る。例えば不良となったダミーセルは、正常なダミーセルとは異なる電流を駆動する。よってこの電流（または電圧）を検知することで、どのダミーセルが不良であるかの情報や、またその不良の総数のような情報を得ることが出来る。そして不良の数によっては、当該マット２１を使用不可とすることで、歩留まりの高い半導体記憶装置を製造することができる。

また、本実施形態においてダミービット線ＢＬｄに対応付けられたＭＯＳトランジスタＣＳＷＤを更に設け、ダミービット線ＢＬｄとセンスアンプ１２とを電気的に接続可能とした。このようにＭＯＳトランジスタＣＳＷＤを新たに必要とするのは、本実施形態に係る半導体記憶装置がＲｅ−ＲＡＭ特有の構造だからである。つまり、意図としない領域にまで形成されたメモリセルＭＣ（ダミーセル）に対しても、その電気特性を測定するためには、上記説明したようにＭＯＳトランジスタＣＳＷＤが必要となる。つまり、不揮発性のＮＡＮＤ型メモリセルアレイ、ＮＯＲ型フラッシュメモリや、フラッシュメモリ以外のＤＲＡＭ等の半導体メモリにおいて、それら周囲にダミーセル（この場合はトランジスタ）が形成された場合であっても、例えば、ダミーセルのゲートの電圧を固定できれば、そのダミーセルを非選択状態とするために新たなＭＯＳトランジスタを必要とすることはない。このようにＲｅ−ＲＡＭであるために上記説明したようなＭＯＳトランジスタＣＳＷＤが必要となる。同様にダミーワード線ＷＬｄに対応付けられて新たに形成されたＭＯＳトランジスタ５０乃至５４についても同様である。

そして、本実施形態ではＭＯＳトランジスタＣＳＷＤを追加した場合について説明したが、該ＭＯＳトランジスタＣＳＷＤを設けることで回路規模が大きくなってしまうことから、例えばＭＯＳトランジスタＣＳＷ０乃至ＣＳＷ１５がビット線ＢＬ０乃至ＢＬ１５を選択可能としつつ、ダミービット線ＢＬｄを選択可能な構成としてもよい。これにより、回路規模の増加を抑制することが出来、ダミーセルに対する不良解析を行うことができる。そのためには、メモリセル及びダミーセルに対するアドレスの割付を再構築すればよい。

また、ダミービット線ＢＬｄ及びダミーワード線ＷＬｄの少なくともいずれかに接続されたダミーセルが正常に動作可能であった場合、このダミーセルを通常のメモリセルＭＣとして使用するものとして出荷することも可能である。当然ながら、通常のメモリセルＭＣとして使用しないダミーセルに対しては、ロウデコーダ１１及びセンスアンプ１２によって非選択電位Ｖ１、Ｖ２が常時与えられる。

また、上記第１の実施形態を含め、本実施形態でも、ダミービット線ＢＬｄ及びダミーワード線ＷＬｄをそれぞれ３本としたが、これらダミービット線ＢＬｄ及びダミーワード線ＷＬｄに接続されたダミーセルが正常に動作可能と判断した場合、次の製造時には、それらダミービット線ＢＬｄ及びダミーワード線ＷＬｄの本数を、減らすことも可能である。つまり、それまで、ダミービット線ＢＬｄ、ダミーワード線ＷＬｄとされたビット線ＢＬ、ワード線ＷＬを、上記説明したビット線ＢＬ０〜ＢＬ１５、ワード線ＷＬ０〜ＷＬ１５のいずれかと機能させてもよい。

[第３の実施形態]
次に本発明の第３の実施形態に係る半導体記憶装置ついて説明する。本実施形態に係る半導体記憶装置は、上記第２の実施形態において、更にダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬ及びダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬをセンスアンプ１２及びロウデコーダ１１によって選択可能としたものである。以下では、第２の実施形態と異なる点についてのみ説明する
＜メモリセルアレイ１０の構成について＞
図１６は、本実施形態に係るＲｅＲＡＭのメモリセルアレイ１０の回路図である。図示するように本実施形態に係るメモリセルアレイ１０は、第１の実施形態において図３を用いて説明した構成において、センスアンプ１２の選択対象とする信号線をそれまでのビット線ＢＬ０からダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬに切り替えたものである。つまり、ビット線ＢＬ０乃至ＢＬ１５のうちいずれか１つをＭＯＳトランジスタＣＳＷから切り離し、そのビット線ＢＬに対応するＭＯＳトランジスタＣＳＷをダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬに接続するものである。すなわち本実施形態ではダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬは、ＭＯＳトランジスタＣＳＷ０を介してセンスアンプ１２に接続される。

同様に、ロウデコーダ１１の選択対象とする信号線をそれまでのワード線ＷＬ０からダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬに切り替えたものである。すなわち、ロウデコーダ１１は、ダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬを選択可能とされる。つまり、ワード線ＷＬ０乃至ＷＬ１５のうちいずれか１つをロウデコーダ１１から切り離し、そのワード線ＷＬに対応するワード線駆動部４２をダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬに接続するものである。具体的には、ロウコーダ１１を構成するＭＯＳトランジスタ５１、ＭＯＳトランジスタ５３の電流経路の一端から出力される電圧を、それまでのワード線ＷＬ０からダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬに転送するものである。

つまりマット２１においてデータを保持する記憶部として機能するメモリセルＭＣを犠牲にすることで、ダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬ及びダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬに接続されたダミーセルの電気特性を検査可能とするものである。以下これをスワップ（swap）と呼ぶことがある。勿論、スワップ対象はビット線ＢＬ０及びワード線ＷＬ０に限らず、その他のビット線及びワード線であっても良い。

＜信号配線の平面及び断面構成について＞
次に、上記説明した信号配線の幾つかについての平面パターンと断面構成を説明する。なお、上記第１の実施形態と同一の構成については説明を省略する。

＜ビット線ＢＬの平面図及び断面図について＞
図１６におけるビット線ＢＬ、ダミービット線ＢＬｄ及びＦＡＴ＿ＤＭＹ＿ＢＬの平面パターン及び断面構造について、図１７及び図１８を用いて説明する。図１７は、図１６において特にビット線ＢＬ、ダミービット線ＢＬｄ及びＦＡＴ＿ＤＭＹ＿ＢＬに着目した平面図である。そして、以下着目するビット線ＢＬ０を、その他のビット線ＢＬよりも強調（太線により）して示す。また図１８は、図１６における１８−１８線に沿った断面図である。

図示するようにダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬには、上記第１、第２の実施形態で説明したような第１、第２の非選択電位Ｖ１、Ｖ２が供給されることはない。ＭＯＳトランジスタＣＳＷ０の不純物拡散層１０６の一方とダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬとを接続するコンタクトプラグＣＰzia及びコンタクトプラグＣＰviaが、ダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬ上に形成される。このため、金属配線層１０２がダミービット線ＢＬｄを跨ぐように形成されている。本実施形態においても図１７に示すビット線ＢＬ、ダミービット線ＢＬｄ及びＦＡＴ＿ＤＭＹ＿ＢＬは、例えば半導体基板から第３層目の金属配線によって形成される。

図１８に示すようにＦＡＴ＿ＤＭＹ＿ＢＬは、コンタクトプラグＣＰziaを介して、第２層目の金属配線層１０１に接続されている。更に金属配線層１０１は、コンタクトプラグＣＰviaを介して、第１層目の金属配線層１０２に接続されている。第１層目の金属配線層１０２は、半導体基板１０３上に形成された金属配線のうち、最も下層の金属配線である。そして、この金属配線層１０２はダミービット線ＢＬｄを跨ぐようにしてダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬからビット線ＢＬが形成される領域にまで達している。半導体基板１０３と第１層目の金属配線との間、第１層目の金属配線と第２層目の金属配線との間、及び第２層目の金属配線と第３層目の金属配線との間には、層間絶縁膜が形成される。

またビット線ＢＬ０は、コンタクトプラグＣＰziaを介して、第２層目の金属配線層１１０に接続されている。更に金属配線層１１０は、コンタクトプラグＣＰviaを介して、第１層目の金属配線層１１１に接続されている。第１層目の金属配線層１１０は、半導体基板１０３上に形成された金属配線のうち、最も下層の金属配線である。そして、この金属配線層１１１に、第３の非選択電位（Ｖ３）が供給される。第３の非選択電位とは、例えば電圧ＶＵＢＳＲＣである。

半導体基板１０３の表面内には、素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、活性領域ＡＡとなる。活性領域ＡＡ上には、ＭＯＳトランジスタＣＳＷ０が形成される。ＭＯＳトランジスタＣＳＷ０は、活性領域ＡＡの表面内に形成された不純物拡散層１０６と、隣接する不純物拡散層１０６間の活性領域ＡＡ上に図示せぬゲート絶縁膜を介在して形成されたゲート電極１０５とを備えている。

そして不純物拡散層１０６の一方は、コンタクトプラグＣＰ_ＦＡＴを介して金属配線層１０２に接続されている。不純物拡散層１０６の他方は、図示せぬコンタクトプラグや金属配線により、センスアンプ１２に接続される。

＜ワード線駆動部４２の平面及び断面構成について＞
次に、本実施形態に係る構成において、図７の領域Ａ３とその周囲対応する領域における配線の平面パターン及び断面構造について、図１９及び図２０を用いて説明する。上記第１の実施形態と同様、図１９は、領域Ａ３とその周囲における配線等の平面図であり、図２０は図１９における２０−２０線に沿った断面図である。なお、上記第１、第２の実施形態と異なる構成についてのみ説明する。また、これらＭＯＳトランジスタ５０、５１を構成する各部材及びその周辺を構成する各部材について、第１の実施形態における半導体基板（図示せぬ）７３、不純物拡散層７４−１（図示せぬ）、コンタクトプラグＣＰ１３−１、ＣＰ１３ａ−１、ＣＰ１３ｂ−１、金属配線層７１−１、７２−１、をそれぞれ半導体基板（図示せぬ）１２３、不純物拡散層１２４−１（図示せぬ）、不純物拡散層１２４−２（図示せぬ）、コンタクトプラグＣＰ１７−１、ＣＰ１７ａ−１、ＣＰ１７ｂ−１、金属配線層１３０−１、１３１−１とする。つまり参照符号は異なるが構成は同一であることから説明を省略する。

また、以下着目するダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬ及びワード線ＷＬ０について、ダミーワード線ＷＬｄよりも強調（太線により）して示す。図２０は図１９における２０−２０線に沿った断面図である。

図１９に示すように、ダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬには、コンタクトプラグＣＰzia、ＣＰvia、金属配線層１２１、及び金属配線層１２２介して電圧ＶＲＯＷまたは電圧ＶＲＯＷＳＲＣが供給される。つまり、ダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬに電圧ＶＲＯＷまたは電圧ＶＲＯＷＳＲＣが供給されるよう、金属配線層１２２−１が活性領域ＡＡ−１にまで延びるように形成される。この金属配線層１２２−１は、活性領域ＡＡ−１上における共通接続された不純物拡散層１２４−１にコンタクトプラグＣＰ_ＦＡＴ（図示せぬ）を介して接続される。

また、金属配線層７７には、コンタクトプラグＣＰ１８−１及び金属配線層１３１−１が接続される。つまり、金属配線層７７から供給された、電圧ＶＲＯＷがこのコンタクトプラグＣＰ１８及び金属配線層１３１−１を介してワード線ＷＬ０に供給される。

また、これらＭＯＳトランジスタ５３を構成する各部材及びその周辺を構成する各部材について、第１の実施形態における不純物拡散層７４−２（図示せぬ）、コンタクトプラグＣＰ１３−２、ＣＰ１３ａ−２、ＣＰ１３ｂ−２、金属配線層７１−２、７２−２、をそれぞれ、不純物拡散層９４−２、コンタクトプラグＣＰ１７−２、ＣＰ１７ａ−２、ＣＰ１７ｂ−２、金属配線層１３０−２、１３１−２とする。つまり参照符号は異なるが構成は同一であることから説明を省略する。

ワード線ＷＬ０に対応する金属配線層１３１−１には、コンタクトプラグＣＰ１８−２が形成される。そして、このコンタクトプラグＣＰ１８−２にはワード線ＷＬ０に接続される金属配線層１３１−２が接続される。つまり、金属配線層１２８−２から、コンタクトプラグＣＰ１８−２、金属配線層１３１−２、及びコンタクトプラグＣＰvia、及びＣＰziaを介して、ワード線ＷＬ０には電圧ＶＲＯＷが転送される。図１９においても、ワード線ＷＬ、ダミーワード線ＷＬｄ、及びＦＡＴ＿ＤＭＹ＿ＷＬは、例えば半導体基板から第３層目の金属配線によって形成される。

図２０に示すようにダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬは、コンタクトプラグＣＰziaを介して、第２層目の金属配線層１２１−１に接続されている。更に金属配線層１２１−１は、コンタクトプラグＣＰviaを介して、第１層目の金属配線層１２２−１に接続されている。第１層目の金属配線層１２２−１は、活性領域ＡＡ−１上に形成された金属配線のうち、最も下層の金属配線である。活性領域ＡＡ−１と第１層目の金属配線との間、第１層目の金属配線と第２層目の金属配線との間、及び第２層目の金属配線と第３層目の金属配線との間には、層間絶縁膜が形成される。

半導体基板１２３の表面内には、素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、活性領域ＡＡ−１となる。活性領域ＡＡ−１上には、ＭＯＳトランジスタ５０及び５１が形成される。ＭＯＳトランジスタ５０、５１は活性領域ＡＡ−１の表面内に形成され、それぞれ互いの一方が共通接続された不純物拡散層１２４−１と、隣接する不純物拡散層１２４−１間の活性領域ＡＡ−１上に図示せぬゲート絶縁膜を介在して形成されたゲート電極１２５−１とを備えている。

そして共通接続される不純物拡散層１２４−１は、コンタクトプラグＣＰ_ＦＡＴを介して金属配線層１２２−１に接続されている。そして、ＭＯＳトランジスタ５０の不純物拡散層１２４−１の他方には、図示せぬコンタクトプラグや金属配線により、電圧ＶＲＯＷが供給される。またＭＯＳトランジスタ５１の不純物拡散層１２４−１の他方には、図示せぬコンタクトプラグや金属配線を介してノードＮ１に接続される。

本実施形態に係る半導体記憶装置であると、上記第２の実施形態に係る効果に加え、更に詳細な品質チェックをすることが出来る。本実施形態に係る半導体記憶装置は、ビット線ＦＡＴ＿ＤＭＹ＿ＢＬをセンスアンプ１２により選択することが出来る。同様にダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬについても、ロウデコーダ１１により選択可能とされる。つまり、本来であれば、データを保持するメモリセルＭＣに接続された、例えばビット線ＢＬ０またはワード線ＷＬ０に所定の電圧を転送するＭＯＳトランジスタの出力先を上記ダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬやダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬとする。

これにより、ダミービット線ＦＡＴ＿ＤＭＹ＿ＢＬ及びダミーワード線ＦＡＴ＿ＤＭＹ＿ＷＬにそれぞれ接続されたダミーセルについても、センスアンプ１２及びロウデコーダ１１により選択可能となる。つまり、上記第２の実施形態と比べ、更にＦＡＴ＿ＤＭＹ＿ＢＬ、ＦＡＴ＿ＤＭＹ＿ＷＬに接続されたダミーセルのセル特性についても検知することが出来る。このことから、センスアンプ１２により検知可能であったマット２１の周囲に形成されたダミーセルについても、その電気特性を調べることで、メモリセルアレイ１０のどこが不良かを明確に捕らえることが出来る。

これは、上記第２の実施形態でも説明したように、製品として出荷する際に、不良メモリセルＭＣが存在するマット２１を使用不可とすることで歩留まりの高い半導体記憶装置を製造することができる。

また、メモリセルＭＣの電気特性の結果から、更にＦＡＴ＿ＤＭＹ＿ＢＬ及びＦＡＴ＿ＤＭＹ＿ＷＬに接続されたダミーセルが正常に動作可能な電気特性を有するものだったとする。この場合、これら領域Ａ１に形成されたダミーセルについても、データを記憶する保持部として機能させて出荷することも可能である。

上記第１乃至第３の実施形態では、ダミーセルが正常に動作しさえすれば、データを記憶するメモリセルとして機能させてもよいと述べたが、通常“ダミーセル”は、市場に流出した後は、データを記憶するメモリセルとして機能することはなく、つまりデータを記憶する機能を持たない。つまり、市場に流出する前段階における品質チェック時において、ダミービット線ＢＬｄ、ＦＡＴ＿ＤＭＹ＿ＢＬ、ダミーワード線ＷＬｄ、ＦＡＴ＿ＤＭＹ＿ＷＬにそれぞれ接続されたダミーセルの不良検知が行われた後は、例え、そのダミーセルがロウデコーダ１１やセンスアンプ１２により選択可能に接続されていたとしても、そのダミーセルに論理アドレスを与えられることはない。つまり、ダミーセルとは、ホスト機器からアクセス不可能なセルである。もし仮に不良検知の結果、ダミーセルが正常に動作し、そのダミーセルをデータを記憶するメモリセルとして機能させるには、そのダミーセルに論理アドレスを与えてやればよい。

なお、上記第１乃至第３の実施形態では、ＲｅＲＡＭについて説明したが、不揮発性のＮＡＮＤ型メモリセルアレイ、ＮＯＲ型フラッシュメモリや、フラッシュメモリ以外のＤＲＡＭ等の半導体メモリなどに適用することも可能である。

なお、上記第１乃至第３の実施形態において、ＦＡＴ＿ＤＭＹ＿ＢＬ、及びＦＡＴ＿ＤＭＹ＿ＷＬのどちらか片方がマット２１の周囲に形成されていてもよいし、両方形成されていてもよい。

そして、このときマット２１の周囲に形成されるＦＡＴ＿ＤＭＹ＿ＢＬ、及びＦＡＴ＿ＤＭＹ＿ＷＬの本数は、１本に限らず、２本以上であってもよい。

つまり、ＦＡＴ＿ＤＭＹ＿ＢＬ及びＦＡＴ＿ＤＭＹ＿ＷＬがそれぞれ複数本形成されていてもよいし、複数形成されるＦＡＴ＿ＤＭＹ＿ＢＬ及びＦＡＴ＿ＤＭＹ＿ＷＬの本数は同一でなくてもよい。更には、ＦＡＴ＿ＤＭＹ＿ＢＬまたはＦＡＴ＿ＤＭＹ＿ＷＬのいずれかのみが複数本形成されていてもよい。

また、上記第１乃至第３の実施形態において、ダミービット線ＢＬｄ０乃至ＢＬｄ２、ダミーワード線ＷＬｄ０乃至ＷＬ２としたが、この本数は３本以上であってもよく、数に制限はない。

また、上記第１の実施形態において、ＦＡＴ＿ＤＭＹ＿ＢＬ、及びダミービット線ＢＬｄの一端が共通接続されていたが、これらビット線ＢＬに第１の非選択電圧（Ｖ１）が与えられれば、共通接続されていなくてもよい。これはＦＡＴ＿ＤＭＹ＿ＷＬとダミーワード線ＷＬｄとについても同様である。すなわち、ＦＡＴ＿ＤＭＹ＿ＷＬ、及びダミーワード線ＷＬｄの一端が共通接続されていたが、これらワード線ＷＬに第２の非選択電圧（Ｖ２）が与えられれば、共通接続されていなくてもよい。これは上記説明したように、ＦＡＴ＿ＤＭＹ＿ＢＬ及びＦＡＴ＿ＤＭＹ＿ＷＬ、並びにダミービット線ＢＬｄ、並びにとダミーワード線ＷＬｄがそれぞれ複数本形成された場合においても同様である。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…電圧発生回路、１４…制御部、１５…カラムデコーダ、２１…マット、３０…アドレスデコード部、３１…ワード線選択部、３２…ブロック選択部、４０…ワード線ドライバ、４１…第１ドライバ、４２…ブロック駆動部、４３…第２ドライバ、４４…ワード線駆動部、６１、６２、７１−１、７２−１、８１、８２、９１−１、９２−１、１０１、１０２、１１０、１１１、１２１−１、１２２−１、１３０−１、１３１−１…金属配線層、５０〜５４…ＭＯＳトランジスタ、６４、７４−１、７４−２、８４、９４−１、９４−２、１０６、１２４−１…不純物拡散層

Claims (5)

1. 第１の方向に沿って形成された第１信号線と、
   前記第１方向と直交する第２方向に沿って形成された第２信号線と、
   前記第１信号線に隣接しつつ前記第１方向に沿って形成された第１ダミー配線と、
   前記第２信号線に隣接しつつ前記第２方向に沿って形成された第２ダミー配線と、
   前記第１信号線と前記第２信号線とが交差する第１領域に設けられ、前記第１信号線と前記第２信号線によって電圧が印加される、整流素子と可変抵抗素子とを含むメモリセルと、
   前記第１ダミー配線と前記第２ダミー配線とが交差する第２領域に設けられ、前記第１ダミー配線と前記第２ダミー配線とによって電圧が印加される、整流素子と可変抵抗素子とを含む第１ダミーセルと、
   前記第１、第２信号線に電圧印加可能なデコーダと
   を具備し、前記第１、第２ダミー配線の電位は、前記第１ダミーセルの前記整流素子に逆バイアスが生じるように固定される
   ことを特徴とする半導体記憶装置。
2. 前記第１ダミー配線及び前記第１信号線に隣接しつつ前記第１方向に沿って形成された第３ダミー配線と、
   前記第２ダミー配線及び前記第２信号線に隣接しつつ前記第２方向に沿って形成された第４ダミー配線と、
   前記第３ダミー配線と前記第４ダミー配線とが交差する第３領域に設けられ、前記第３ダミー配線と前記第４ダミー配線とによって電圧が印加される、整流素子と可変抵抗素子とを含む第２ダミーセルと
   を更に備え、前記第３、第４ダミー配線の電位は、前記第１ダミーセルの前記整流素子に逆バイアスが生じるように固定される
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１ダミー配線及び前記第１信号線に隣接しつつ前記第１方向に沿って形成された第３ダミー配線と、
   前記第２ダミー配線及び前記第２信号線に隣接しつつ前記第２方向に沿って形成された第４ダミー配線と、
   前記第３ダミー配線と前記第４ダミー配線とが交差する第３領域に設けられ、前記第３ダミー配線と前記第４ダミー配線とによって電圧が印加される、整流素子と可変抵抗素子とを含む第２ダミーセルと
   を更に備え、前記デコーダは、前記第３、第４ダミー配線に対しても電圧印加可能とされ、前記第２ダミーセルの前記整流素子に対して、順バイアス及び逆バイアスを印加可能である
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 第１の方向に沿って形成された第１信号線と、
   前記第１方向と直交する第２方向に沿って形成された第２信号線と、
   前記第１信号と前記第２信号線とが交差する第１領域に設けられ、整流素子と可変抵抗素子とを含むメモリセルを備えたメモリセルアレイと、
   前記第１信号線に隣接しつつ前記第１方向に沿って形成され、前記第１信号線よりも線幅の大きな第１ダミー配線と、
   前記第１ダミー配線と前記第２信号線とが交差する第２領域に設けられ、前記第１ダミー配線と前記第２信号線によって電圧が印加され、整流素子と可変抵抗素子とを含むダミーセルと、
   前記第１信号線と接続される第１コンタクトプラグと、
   前記第１ダミー配線と接続される第２コンタクトプラグと、
   前記第２信号線及び前記第１ダミー配線に電圧を印加可能とされ、前記ダミーセルの前記整流素子に逆バイアスまたは順バイアスのいずれかが生じるように前記２信号線と前記第１ダミー配線に対して電圧を印加するデコーダと、
   前記デコーダから転送された前記電圧を転送可能とされ、第１不純物拡散層に前記第２コンタクトプラグが接続された第１ＭＯＳトランジスタと
   を具備し、前記第１信号線の電位は、前記第１コンタクトプラグを介して前記メモリセルの前記整流素子に逆バイアスが生じるように固定される
   ことを特徴とする半導体記憶装置。
5. 前記第１ダミー配線及び前記第１信号線にそれぞれ隣接し、前記第１方向に沿って形成された第２ダミー配線と、
   前記第２ダミー配線に前記電圧を転送可能な第２ＭＯＳトランジスタと
   を更に具備することを特徴とする請求項４記載の半導体記憶装置。

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