CN103890943A - 基于异质结氧化物的忆阻元件 - Google Patents
基于异质结氧化物的忆阻元件 Download PDFInfo
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Abstract
提供了包括设置在第一电极和第二电极之间的活性区的忆阻元件。活性区包括第一金属氧化物的转换层和第二金属氧化物的导电层，其中第一金属氧化物的金属离子不同于第二氧化物的金属离子。忆阻元件基于在第一金属氧化物和第二金属氧化物之间的氧化物异质结而在低电阻状态下展示出非线性电流-电压特性。还提供了包括忆阻元件的多层结构。
Description
背景技术
不一定基于硅的存储器（包括电阻随机存取存储器）作为新兴技术显示极大的前途。存储器可基于二维电路、或包括忆阻（memristive）元件的堆叠的多层互连二维阵列（2D）的三维（3D）电路。这样的电路可提供用于增加集成电路的性能和平面密度的可能解决方案。
附图说明
附图示出本文描述的原理的各种实施例，且是说明书的一部分。所示实施例仅仅是示例，且不限制权利要求的范围。
图1A和1B示出忆阻元件的示例的横截面。
图2示出忆阻元件的示例性布置。
图3示出示例性电流-电压曲线。
图4A示出具有线性电流-电压特性的示例性设备的电流-电压曲线。
图4B示出包括具有非线性电流-电压特性的忆阻元件的示例性设备的电流-电压曲线。
图5示出包括忆阻元件的阵列的示例性多层结构。
图6A示出包括忆阻元件的阵列的另一示例性多层结构。
图6B示出图6A的示例性多层结构的透视图。
图6C示出图6A的示例性多层结构的顶视图。
图7A示出示例性忆阻元件的横截面。
图7B示出交叉阵列的原子力显微图像。
在整个附图中，相同的附图标记表示相似的但不一定相同的元件。
具体实施方式
在下面的描述中，为了解释的目的，阐述了很多特定的细节，以便提供对当前的系统和方法的彻底理解。然而对本领域技术人员将明显的是，系统和方法可在没有这些特定细节的情况下被实施。在说明书中对“实施例”、“示例”或类似语言的提及意味着结合实施例或示例来描述的特定特征、结构或特性至少包括在一个实施例或示例中，但不一定在其它实施例或示例中。在说明书中的不同地方的短语“在一个实施例中”、“在一个示例中”或类似短语的各种实例不一定都指同一实施例或示例。
如在本文中使用的，术语“包括（includes）”意指包括但不限于，术语“包括（including）”意指包括但不限于。术语“基于”意指至少部分地基于。
在本文描述的是具有在穿过相邻的忆阻元件的最少的潜行电流的情况下便于读和写操作有目标地应用于在2D或3D电路中的单独忆阻元件的电子特性的忆阻元件。本文描述的忆阻元件基于忆阻元件的氧化物异质结而在低电阻状态下展示出非线性电流-电压特性。此外描述了多层结构，其为包括忆阻元件的堆叠的多层互连2D阵列的3D电路。
在本文提供的忆阻元件拥有在穿过相邻的忆阻元件（即，半选择设备）的最少的潜行电流的情况下便于电位（即，读取电压或写电压）有目地地施加到多层结构中的单独忆阻元件的电流-电压特性。也就是说，本文提供的忆阻元件的电流-电压特性使得电位可在很小地激活多层结构中的相邻忆阻元件的情况下施加到2D或3D电路中的给定忆阻元件。
本文描述的忆阻元件和多层结构可应用于能够存储信息的任何介质。在示例中，存储在介质上的信息可由机器（包括计算机）读取。这样的介质的非限制性示例包括非易失性计算机可读存储器的形式，包括例如半导体存储设备，例如动态随机存取存储器、电阻随机存取存储器、闪存、只读存储器、以及静态随机存取存储器。
图1A示出根据本文描述的原理的示例性忆阻元件100。忆阻元件100包括设置在第一电极110和第二电极115之间的活性区105。活性区105包括转换（switching）层120和由掺杂剂源材料形成的导电层125。转换层120由能够携载掺杂剂物质并在外加电位下传输掺杂剂的转换材料形成。导电层125设置在转换层120之间并与转换层120电接触。导电层125由掺杂剂源材料形成，该掺杂剂源材料包括能够在外加电位下漂移到转换层中并因而改变忆阻元件100的导电性的掺杂剂物质。当在第一方向上将电位施加到忆阻元件100时，转换层产生过量掺杂剂。当电位的方向反转时，电压电位极性反转，且掺杂剂的漂移方向反转。转换层产生了掺杂剂的缺陷。
图1B示出根据本文描述的原理的另一示例性忆阻元件150。忆阻元件150包括设置在第一电极160和第二电极165之间的活性区155。活性区155包括两个转换层170、175和由掺杂剂源材料形成的导电层180。转换层170、175每个由能够携带掺杂剂物质并在外加电位下传输掺杂剂的转换材料形成。导电层180设置在转换层170、175之间并与转换层170、175电接触。导电层180由掺杂剂源材料形成，该掺杂剂源材料包括能够在外加电位下漂移到转换层中并因而改变忆阻元件150的导电性的掺杂剂物质。当在第一方向上（例如在正z轴方向上）将电位施加到忆阻元件150时，转换层之一产生过量掺杂剂，而另一转换层产生了掺杂剂的缺陷。当电位的方向反转时，电压电位极性反转，且掺杂剂的漂移方向反转。第一转换层产生了掺杂剂的缺陷，而另一转换层产生过量掺杂剂。
转换层和导电层每个由金属氧化物形成。任一层金属氧化物可以是Al、Si、Ga、Ge、Sr、Ba、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Y、Zr、Nb、Mo、Ru、Rh、Pd、Ag、Cd、La、Hf、Ta、W、Re、Os、Ir或Pt的氧化物、或其某种组合。转换层和导电层的金属氧化物相差至少一个金属离子。也就是说，转换层的金属氧化物的金属离子不同于导电层的金属氧化物的金属离子。作为示例，如果转换层包括金属A的氧化物，则导电层包括金属B的氧化物，其中金属A与金属B不相同。另一示例是其中转换层包括金属A和C的氧化物，且导电层包括金属C和D的氧化物，其中金属D与金属A不相同。由于在转换层和导电层之间的金属离子中的不同，而导致忆阻元件包括在转换层和导电层之间的异质结。本文的忆阻元件基于在转换层的金属氧化物和导电层的金属氧化物之间的氧化物异质结在低电阻状态下展示出非线性电流-电压特性。
在一些实施例中的转换层的厚度可为大约10nm或更小、大约6nm或更小、大约4nm或更小、大约2nm或更小或小于1nm。例如，转换层的厚度可为大约5nm或更小。导电层可大约为与转换层相同的厚度，或可以比转换层更厚。例如，导电层的厚度范围可从2nm到200nm。任一电极可由厚度在大约7nm和大约100nm之间或更厚的铂制成。在另一示例中，电极可以是铜/氮化钽/铂系统，其中铜是非常好的导体，且氮化钽充当铜和铂之间的扩散势垒。
一般而言，转换材料是电绝缘的、半导电的或弱离子导体。例如，转换材料可以是高度绝缘的定比化合物。转换材料的示例包括硅的碳酸盐（包括SiCO4）、铝的氧化物、钛的氧化物（包括TiO2）、硅的氧化物（包括SiO2）、镓的氧化物、锗的氧化物、以及过渡金属的氧化物（包括Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Y、Zr、Nb、Mo、Hf、Ta、W或Re的氧化物）。在非限制性示例中，转换材料是TiO2、TaOx，其中0<x≤2.5，或NiO。
掺杂剂源材料是用于转换材料的掺杂物质的源，并包括可由转换材料传输的相对高浓度的掺杂剂类型。然而，掺杂剂源材料与转换材料相差至少一个金属离子。也就是说，转换层和导电层的金属氧化物相差至少一个金属离子。结果是在转换层和导电层之间形成异质结。掺杂剂源材料的示例包括IrO2、MoO2、OsO2、RhO2、Ti2O3、Ti3O5、Ti4O7、TiO2-x（0<x<1）、三元系统（例如，SrTiO1-y（0<y≤0.2））、或四元系统。在非限制性示例中，掺杂剂源材料是RuO2、WOz（其中0<z≤3）、SiOx（其中0<x<2）、或HfOx（其中0<x<2）。掺杂剂的类型取决于所使用的掺杂剂源材料和转换材料的类型。例如，在掺杂剂源材料是Ti4O7的情况下，掺杂剂是氧空位。
在非限制性示例中，转换材料是钽的氧化物，包括TaOx，其中0<x≤2.5，而掺杂剂源材料是钛的氧化物，包括TinO2n-1，其中n=2,3,4,5,…,20。
在另一个非限制性示例中，转换材料是钽的氧化物，包括TaOx，其中0<x≤2.5，而掺杂剂源材料是钨的氧化物，包括WO3-y，其中0≤y≤1。
在本文描述的忆阻元件的氧化物异质结中，在转换层氧化物和导电层氧化物之间的界面提供在电流-电压关系中很大的非线性度。这个非线性度可由在肖特基型界面或一些新相处的热激活负微分效应引起，在该界面处形成有金属-绝缘体-过渡。
图2示出忆阻元件100的示例性二维布置（x-y平面）。忆阻元件可具有在图1A或1B中示出的示例的层结构。忆阻元件200可以是多层结构的一部分，例如2D电路、或具有在z方向上堆叠的2D布置的额外层的3D电路。在多层结构中的每个忆阻元件设置在两组导电线210、220的交点处。图2的示例示出每组导电线210-i、220-i（i=1,2,3,…）中的三个导电线。为了操作忆阻元件230（包括转换忆阻元件230或读取忆阻元件230的状态），电位被施加在导电线210-2和220-2两端。转换忆阻元件的足够量值的电压被称为“写”电压。例如，为了在忆阻元件230两端施加总共1.0V，0.5V被施加到导电线210-2，而-0.5V被施加到导电线220-2。因为其它忆阻元件也进行与导电线210-2或导电线220-2的电接触，因此这些相邻的忆阻元件还承受量值0.5V的电压。例如，相邻的忆阻元件240和250每个经受0.5V。这些相邻的忆阻元件被称为半选择设备。
存在半选择设备在施加到它们的电位下被转换的风险，这是不希望有的结果，因为它影响在操作中的多层结构的稳定性。如图2所示，施加在目标忆阻元件230两端的1.0V使量值Ielement的电流流经目标忆阻元件230。施加在半选择忆阻元件240两端的-0.5V使量值Isneak的电流流经忆阻元件240。半选择设备的电流Isneak被称为潜行路径电流。如在图2中示出的，总读取电流（Iread）包括Ielement和Isneak。穿过所有相邻的半选择设备的总潜行电流（总Isneak）在被一起得到时可能会高于穿过目标忆阻元件的电流（Ielement）。
由于潜行路径电流，包括忆阻元件的多层结构的尺寸可明显受限。例如，在大尺寸阵列中的潜行路径电流可能会很高，而使得不足够的电流流经选定的忆阻元件来转换它。对多层结构增加总输入电流电平的企图增加了结构的发热和功耗。此外，总输入电流电平受驱动电路中使用的任何晶体管技术限制。此外，由于大噪声电平，不希望有的潜行路径电流可使读取操作失效。多层结构的接通（或“1”）状态是相关的，因为大部分潜行路径电流流过在接通状态中的那些忆阻元件——由于它们较低的电阻。因此，具有穿过半选择设备的最小潜行路径电流将是有益的。当本文提供的忆阻元件是半选择设备时，它们展示出最小潜行路径电流。本文提供的忆阻元件作为半选择设备还展示出在施加到它们的半电位下转换的减小的趋势。
当具有线性电流-电压关系的忆阻设备是半选择的时，它们展示出高潜行路径电流。在正常情况下展示出在低电阻状态下的线性电流-电压关系的设备的示例是使用导电氧化物电极由金属掺杂氧化物转换材料形成的设备。在这样的设备中，转换出现在电子在转换氧化物材料中被俘获（断开状态）和去俘获（接通）时。防止在具有线性电流-电压关系的设备中的潜行路径电流的可行方法是使用头接头配置定位一对串联的这样的设备，其中设备对用作在交叉阵列中的每个交点处的单个设备。图3示出这样的设备对的电流-电压（I-V）曲线。这个示例性设备对在大约1.5V的写电压（VW）下转换，以对设备上的信息进行编码，并在大约0.6V的读取电压（Vr）下被读取，以探测设备的编码状态。写电压在两个不同的电阻状态之间转换忆阻元件，这两个电阻状态可以被认为是“0”（或断开）状态和“1”（或接通）状态。被施加来将目标忆阻元件转换到（即，写到）断开状态的Vw的值也可具有转换相邻的半选择设备的不希望有的效应，如果它们恰好出现在接通状态中（即，电压1/2Vw可能足够高以转换半选择设备）。此外，在读取操作中被施加来探测目标忆阻元件的状态的读取电压的值（Vr）可破坏性地写目标忆阻元件，即，可在读取期间转换设备状态。这会明显增加这种类型的设备的读取操作的复杂性。
防止在具有线性电流-电压关系的设备中的潜行路径电流的另一可行方案是使用选择性元件，例如具有这些忆阻设备的晶体管。然而，将这些选择性元件引入忆阻元件的布置内增加了制造忆阻元件的布置的复杂性和费用，并限制了任何多层结构的尺度。
根据本文的原理的忆阻元件基于在转换层和导电层之间形成的异质结而展示出非线性电流-电压（I-V）特性。根据本文的原理的忆阻元件在接通（“1”）和断开（“0”）状态中展示出足够的非线性度，使得穿过半选择设备的潜行路径电流明显减小。因此，包括忆阻元件的多层结构展示出非线性设备电流-电压（I-V）关系，包括在低电阻状态下（这是期望的性质）。
图4A示出基于Pt/TaOx/Ta结构（其中Pt和Ta是电极）的50nm×50nm纳米设备的电流-电压（I-V）特性曲线。图4B示出根据本文描述的原理的示例性设备的电流-电压（I-V）特性曲线。图4B的纳米设备是基于Pt/TaOx/Ti4O7/Pt结构（其中两个电极是Pt）的50nm×50nm纳米设备。对于图4A和4B，I-V曲线的电流轴被绘制在较大曲线图中的线性尺度上和在插入的曲线图中的对数尺度上。图4A的设备展示出线性I-V响应，具有在数十μA的半电压值（IV/2）下的潜行路径电流。比较起来，图4B的忆阻元件展示出非线性I-V响应，具有小得多的潜行路径电流（IV/2小于1μA）。因此，根据本文描述的原理的忆阻元件展示出大的非线性度，这使它对于多层结构中的实现是高度可取的。因为潜行路径电流明显减小，不需要选择性元件，例如晶体管。结果，将这些忆阻元件的布置制造成较大的、更复杂的多层结构的复杂性和费用减小了。忆阻元件是高度可扩展的和可堆叠的。因为限制了潜行路径电流，因此忆阻元件的阵列的尺寸可以很大。忆阻元件可按比例缩小到低于10nm的尺度，并可布置在2D结构中或堆叠在多层结构（包括3D结构）中。
还提供了包括忆阻元件的多层结构。图5示出多层结构（例如但不限于存储器电路）的示例，本文描述的原理可应用于该多层结构。多层结构由布置在3D架构中的互连的忆阻元件组成。多层结构被配置为基底，存储器电路502被层压在该基底上，导电线506、507从基底通到多层结构的每层。图5的示例示出具有边缘设置的导电线506和507的多层结构。忆阻元件508在每层上的每个2D阵列中位于在导电线506和507的交点处。导电线506、507提供忆阻元件与基底之间的电连接。基底包括半导体衬底501、配线区域503（例如由CMOS电路形成）、以及用于导电线的接触区域504和505。导电线506和507将互连存储器单元的每层连接到在半导体衬底501上形成的配线区域503。接触区域504和505沿着配线区域503的四个边缘设置。存储器电路502被示为具有互连忆阻元件的2D阵列的四层。然而，存储器电路可包括比2D阵列的四层更多或更少的层。配线区域503设置在存储器电路502之下的半导体衬底501中。在配线区域503中，全局总线等用于提供从具有外部源的电路502写（即，将忆阻元件置于接通或断开状态）或读取的指令。也就是说，使用导电线506和507将外部电压施加到忆阻元件。在一些示例中，配线区域503包括列控制电路（其包括列开关）和/或行控制电路（其包括行解码器）。基底可与互补金属氧化物半导体（CMOS）或其它常规计算机电路集成。CMOS电路可配置成选择性地寻址，包括施加电位到目标忆阻元件。例如，CMOS电路可用于将读和写电压施加到导电线，如上所述。这个CMOS电路可向多层结构提供额外的功能，例如输入/输出功能、缓冲、逻辑或其它功能。
图5示出通过在垂直于半导体衬底501的方向（在图5中所示的z方向）上层压多个互连存储器单元而得到的一个多层结构。然而，实际结构可包括在纵向x方向上和/或在纵向y方向上以矩阵形式来布置的多个多层结构（在图5中示出）。
在图5的示例中，可在每个层中使用外部施加的电压独立地驱动导电线506，且在所有层中的导电线507被示为被共同连接。然而，还设想可使用外部施加的电压在每个层中独立地驱动导电线507。可选地，导电线506可被共同连接，且可使用外部施加的电压独立地驱动导电线507。此外，导电线506和导电线507中的至少一个可由多层结构的上层和下层共享。CMOS电路可配置成使用导电线506、507选择性地寻址（包括将外部电压施加到）忆阻元件（目标忆阻元件）之一。
根据图5的原理的示例性多层结构包括基底和设置在该基底之上的多层电路。多层电路包括在图3A和/或图3B中示出的多个忆阻元件。导电线从基底通到多个忆阻元件。每个忆阻元件设置在导电线的交点处。在示例中，基底包括用于将电压施加到目标忆阻元件进行读取操作或写操作的CMOS电路。在外加电压下穿过目标忆阻元件的电流比穿过相邻的半选择忆阻元件的电流多两倍以上。
图6A示出多层结构的另一示例，本文描述的原理可应用于该多层结构。多层结构600包括基底601和设置在基底之上的多层电路。基底包括CMOS层602。多层电路包括互连忆阻元件的层，每层被形成为2D交叉阵列603-i（i=1,…,4）。图6B示出由近似平行的下层纳米线620组成的2D交叉阵列的一部分，该下层纳米线620被近似平行的上层纳米线625所覆盖。上层纳米线625在方位上大致垂直于下层纳米线620，虽然在层之间的方位角可改变。两层纳米线形成格子或交叉体，其中上层的每个纳米线625覆盖在下层的所有纳米线620上面。在本例中，忆阻元件630形成在这些交点处的交叉纳米线之间。因此，上层中的每个纳米线625通过忆阻元件连接到下层中的每个纳米线620，反之亦然。图6C示出交叉阵列的顶视图，其示出一组上交叉线（650）、一组下交叉线（655）和插置在上交叉线（650）和下交叉线（655）之间的交点处的多个可编程忆阻元件（660）。
不同类型的导电线形成从基底通到图6A的示例性多层结构的交叉阵列的忆阻元件的导电路径。一种类型的导电线是插置在连续的交叉阵列603-i（见图6A）之间的配线层604-i（i=1,…,3）。形成将交叉阵列连接到基底的导电路径的另一类型的导电线是两组过孔608、610（见图6A）。第一组过孔608连接到下交叉线（纳米线620），而第二组过孔610连接到上交叉线（纳米线625）。第二过孔610作为垂直列穿过所有交叉阵列603-i和配线层604-i。相反，第一过孔608的位置在每个连续的配线层604-i中偏移。图6C还示出在2D交叉阵列中的第一过孔665和第二过孔670的顶视图。纳米线620、625的在忆阻元件之间的部分也用作导电线。在2009年4月6日提交的题目为“Three-Dimensional Multilayer Circuit”的国际申请号PCT/US2009/039666中还描述了用于唯一地寻址（包括将电压施加到读数据和/或写数据（即，设定到接通或断开状态））图6A-C的多层结构中的忆阻元件的导电线（包括配线层604-i、第一过孔608、第二过孔610、下交叉线（纳米线620）和上交叉线（纳米线625））的使用，该申请通过引用被全部并入本文。CMOS电路可被配置成使用导电线（包括配线层604-i、第一过孔608、第二过孔610、下交叉线（纳米线620）和上交叉线（纳米线625））选择性地寻址（包括将外部电压施加到）忆阻元件之一。
上面描述的三维多层结构可用在各种应用中。例如，多层结构可用作代替用于计算应用的动态随机存取存储器的非常高密度的存储器；合并到代替闪存和用于蜂窝电话、相机、上网本和其它便携式应用的其它可移动存储设备的高密度便携式存储设备中；代替磁性硬盘和数字数据的其它形式的永久或半永久存储装置的非常高密度存储介质；和/或集成在计算机处理器芯片的顶部上以代替静态随机存取存储器的非常高密度高速缓存或其它存储器。例如，本文描述的忆阻元件可用在使用不同类型的存储器的应用中。存储器的非限制性示例包括半导体存储器设备，例如动态随机存取存储器、电阻随机存取存储器、闪存、只读存储器和静态随机存取存储器。读/写操作对于不同类型的存储器可以不相同，但通常例如读取涉及感测特定的忆阻元件的电荷或使电流穿过忆阻元件。
根据图6A、6B和6C的原理的示例性多层结构包括基底和设置在基底之上的多层电路。多层电路包括图3A和/或图3B的多个忆阻元件。导电线从基底通到多个忆阻元件。每个忆阻元件设置在导电线的交点处。在示例中，多层结构包括配置成覆盖在基底上面的过孔阵列和交叉阵列，其中交叉阵列形成多个交点，其中忆阻元件每个位于不同的交点处，且其中从基底通到每个忆阻元件的导电线包括至少一个过孔和交叉阵列的至少两个交叉线。在示例中，基底包括用于将电压施加到目标忆阻元件来进行读取操作或写操作的CMOS电路。在外加电压下穿过目标忆阻元件的电流比穿过相邻的半选择忆阻元件的电流大两倍以上。
来自根据本文的原理的示例性结构的示例性结果如下。TaOx显示出良好的电性能，包括高耐久性、高速度和低能量。然而，TaOx在低电阻状态下展示出线性电流-电压（I-V）关系，这在不使用选择设备（例如晶体管）的情况下限制了它在超高密度无源交叉阵列中的应用。在图7A中，示例性忆阻元件700包括形成异质结的一层Ti4O7725，其中TaOx层720在电极710、715之间。纳米设备被生产为从布置具有在交叉阵列中的在图7A中示出的层结构的忆阻元件制成的多层结构以提供50nm×50nm Pt/TaOx/Ti4O7/Pt纳米设备。通过纳米压印光刻法以50nm半间距制造纳米设备。图7B示出纳米设备的原子力显微图像。对纳米设备进行电流-电压（I-V）测量。从隔离设备堆叠中的每个界面的功能，确定出I-V特性的非线性度从TaOx/Ti4O7双层的异质结产生，且转换出现在Pt/TaOx界面处。在两个氧化层之间的界面（异质结）可能从原始结构发生化学地改变。结果，氧化物的一些新相可形成在TaOx/Ti4O7异质结处。此外，TaOx/Ti4O7界面好像展示出负微分电阻特性。具有Pt/TaOx/Ti4O7/Pt的堆叠结构的微米尺度和纳米尺度设备都显示出可取的非线性度。
前述描述只被提供来示出并描述所描述的原理的实施例和示例。该描述并不旨在是无遗漏的或将这些原理限制到所公开的任何精确形式。按照上面的教导，很多修改和变化是可能的。
Claims (22)
1.一种忆阻元件，包括：
具有纳米级宽度的第一电极；
具有纳米级宽度的第二电极；以及
设置在所述第一电极和所述第二电极之间并与所述第一电极和所述第二电极电接触的活性区，所述活性区具有第一金属氧化物的转换层和第二金属氧化物的导电层，其中所述第一金属氧化物的金属离子不同于所述第二金属氧化物的金属离子，其中所述第一金属氧化物和所述第二金属氧化物是Al、Si、Ga、Ge、Sr、Ba、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Y、Zr、Nb、Mo、Ru、Rh、Pd、Ag、Cd、La、Hf、Ta、W、Re、Os、Ir、以及Pt中的至少一种的氧化物；并且
其中所述忆阻元件基于在所述第一金属氧化物和所述第二金属氧化物之间的氧化物异质结而在低电阻状态下展示出非线性电流-电压特性。
2.如权利要求1所述的忆阻元件，其中所述转换层能够携载掺杂剂物质并在外加电位下传输所述掺杂剂，且所述导电层由掺杂剂源材料形成，所述掺杂剂源材料包括能够在所述外加电位下漂移到所述转换层中的所述掺杂剂物质。
3.如权利要求1所述的忆阻元件，其中所述第一金属氧化物是钽的氧化物，且其中所述第二金属氧化物是钛的氧化物。
4.如权利要求3所述的忆阻元件，其中所述钽的氧化物是TaOx，其中0<x≤2.5，其中所述钛的氧化物是TinO2n-1，且其中n=2,3,4,5,…,20。
5.如权利要求1所述的忆阻元件，其中所述第一金属氧化物是钽的氧化物，且其中所述第二金属氧化物是钨的氧化物。
6.如权利要求5所述的忆阻元件，其中所述钽的氧化物是TaOx，其中0<x≤2.5，且其中钨的氧化物是WO3-y，其中0≤y≤1。
7.如权利要求1所述的忆阻元件，其中所述第一金属氧化物是TiO2、TaOx、或NiO，其中0<x≤2.5。
8.如权利要求1所述的忆阻元件，其中所述第二金属氧化物是IrO2；MoO2；OsO2；RhO2；Ti2O3；Ti3O5；RuO2；Ti4O7；WOz，其中0<z≤3；SrTiO1-q，其中0<q≤0.2；HfOx，其中0<x<2；或SiOx，其中0<x<2。
9.一种多层结构，包括：
基底；
多层电路，其设置在所述基底之上，其中所述多层电路包括如权利要求1所述的忆阻元件中的至少两个忆阻元件；以及
导电线，其从所述基底通到所述多个忆阻元件，其中每个忆阻元件设置在所述导电线的交点处。
10.如权利要求9所述的多层结构，其中所述多层结构是动态随机存取存储器、电阻随机存取存储器、闪存、非易失性存储器、只读存储器、或静态随机存取存储器。
11.如权利要求9所述的多层结构，还包括：
过孔阵列，包括一组第一过孔和一组第二过孔；以及
至少两个交叉阵列，配置成覆盖在所述基底上面，其中所述至少两个交叉阵列形成至少两个交点，其中所述忆阻元件中的第一个忆阻元件和所述忆阻元件中的第二个忆阻元件位于不同的交点处，并且
其中从所述基底通到所述忆阻元件中的第一个忆阻元件和所述忆阻元件中的第二个忆阻元件的所述导电线包括至少一个第一过孔、至少一个第二过孔、以及所述至少两个交叉阵列的至少两个交叉线。
12.如权利要求11所述的多层结构，其中所述多层结构是动态随机存取存储器、电阻随机存取存储器、闪存、非易失性存储器、只读存储器、或静态随机存取存储器。
13.一种忆阻元件，包括：
具有纳米级宽度的第一电极；
具有纳米级宽度的第二电极；以及
设置在所述第一电极和所述第二电极之间并与所述第一电极和所述第二电极电接触的活性区，所述活性区具有TaOx的转换层和TinO2n-1的导电层，其中0<x≤2.5，n=2,3,4,5,…,20；
其中所述忆阻元件基于在所述TaOx和所述TinO2n-1之间的氧化物异质结而在低电阻状态下展示出非线性电流-电压特性。
14.一种多层结构，包括：
基底；
多层电路，其设置在所述基底之上，其中所述多层电路包括如权利要求13所述的忆阻元件中的至少两个忆阻元件；以及
导电线，其从所述基底通到所述多个忆阻元件，其中每个忆阻元件设置在所述导电线的交点处。
15.如权利要求14所述的多层结构，其中所述多层结构是动态随机存取存储器、电阻随机存取存储器、闪存、非易失性存储器、只读存储器、或静态随机存取存储器。
16.如权利要求14所述的多层结构，还包括：
过孔阵列，其包括一组第一过孔和一组第二过孔；以及
至少两个交叉阵列，其配置成覆盖在所述基底上面，其中所述至少两个交叉阵列形成至少两个交点，其中所述忆阻元件中的第一个忆阻元件和所述忆阻元件中的第二个忆阻元件位于不同的交点处，并且
其中从所述基底通到所述忆阻元件中的第一个忆阻元件和所述忆阻元件中的第二个忆阻元件的所述导电线包括至少一个第一过孔、至少一个第二过孔、以及所述至少两个交叉阵列的至少两个交叉线。
17.如权利要求16所述的多层结构，其中所述多层结构是动态随机存取存储器、电阻随机存取存储器、闪存、非易失性存储器、只读存储器、或静态随机存取存储器。
18.一种忆阻元件，包括：
具有纳米级宽度的第一电极；
具有纳米级宽度的第二电极；以及
设置在所述第一电极和所述第二电极之间并与所述第一电极和所述第二电极电接触的活性区，所述活性区具有TaOx的转换层和WOz的导电层，其中0<x≤2.5，0<z≤3；
其中所述忆阻元件基于在所述TaOx和所述WOz之间的氧化物异质结而在低电阻状态下展示出非线性电流-电压特性。
19.一种多层结构，包括：
基底；
多层电路，其设置在所述基底之上，其中所述多层电路包括如权利要求18所述的忆阻元件中的至少两个忆阻元件；以及
导电线，其从所述基底通到所述多个忆阻元件，其中每个忆阻元件设置在所述导电线的交点处。
20.如权利要求19所述的多层结构，其中所述多层结构是动态随机存取存储器、闪存、非易失性存储器、只读存储器、或静态随机存取存储器。
21.如权利要求19所述的多层结构，还包括：
过孔阵列，包括一组第一过孔和一组第二过孔；以及
至少两个交叉阵列，配置成覆盖在所述基底上面，其中所述至少两个交叉阵列形成至少两个交点，其中所述忆阻元件中的第一个忆阻元件和所述忆阻元件中的第二个忆阻元件位于不同的交点处，并且
其中从所述基底通到所述忆阻元件中的第一个忆阻元件和所述忆阻元件中的第二个忆阻元件的所述导电线包括至少一个第一过孔、至少一个第二过孔、以及所述至少两个交叉阵列的至少两个交叉线。
22.如权利要求21所述的多层结构，其中所述多层结构是动态随机存取存储器、电阻随机存取存储器、闪存、非易失性存储器、只读存储器、或静态随机存取存储器。
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