CN1237608C - 一种改善快闪存储器可靠性的方法 - Google Patents

Abstract

一种改善快闪存储器可靠性的方法，该方法包含有下列步骤：在一衬底上形成一堆叠层，该堆叠层包含有一第一多晶硅层以及形成于该第一多晶硅层上方的一牺牲层，并形成一覆盖于其上的HTO(高温氧化物)膜，之后在该HTO膜上沉积一介电层，湿法蚀刻该介电层以及该HTO膜，以暴露出部分该牺牲层，之后完全去除该牺牲层并进行至少一次酸液浸泡清洗工艺。该HTO膜可强化该介电层与该第一多晶硅层的界面，避免该介电层与该第一多晶硅层的界面在该酸液浸泡清洗过程中产生一酸侵蚀缝隙现象。

Description

一种改善快闪存储器可靠性的方法

                        技术领域

本发明提供一种改善快闪存储器可靠性(reliability)的制造方法，尤其涉及一种利用一HTO(高温氧化物)膜以降低制作快闪存储器时所产生的随机位故障(random bit failure)，以提高快闪存储器可靠性的方法。

                        背景技术

近年来，随着便携式(portable)电子产品的需求增加，快闪(flash)存储器的技术以及市场应用也日益成熟扩大。这些便携式电子产品包括数码相机的底片、手机、游戏机(video game apparatus)、个人数字助理(personal digitalassistant，PDA)的存储器、电话答录装置以及可编程IC等等。快闪存储器为一种非易失性存储器(non-volatile memory)，其运作原理是藉由改变晶体管或存储单元的启始电压(threshold voltage)来控制栅极沟道的开关以达到存储资料的目的，使储存在存储器中的资料不会因电源中断而消失。

一般，快闪存储器的栅极结构被设计成两种类型，一种为堆叠式栅极(stacked-gate)，另一种为分离式栅极(split-gate)。堆叠式栅极快闪存储器主要包含有一用来储存电荷的浮置栅极(floating gate)以及一用来控制资料存取的控制栅极(control gaet)堆叠于浮置栅极上，并藉由一ONO(氧化物-氮化物-氧化物)结构的介电层与浮置栅极隔离。所以存储器可以利用类似电容的原理，将感应电荷储存于堆叠式栅极中，使存储器存入信号“1”。如果需要更换存储器中的资料，只需再供给些许额外的能量，抹除储存于浮置栅极中的电子，就可再重新进行资料写入。

请参考图1至图7，图1至图7为现有制作一双位(dual bit)堆叠式栅极快闪存储器40的方法示意图。首先，如图1所示，半导体晶片10包含有一硅衬底12，由一场氧化(field oxide)层14所隔离的一有源区域(active area)设于硅衬底12上，以及两栅极结构24设于此有源区域内。栅极结构24具有一栅极氧化层16设于硅衬底12表面上，一多晶硅层或PL1层18设于栅极氧化层16上，以及一氮化硅层20设于PL1层18上。随后进行一离子注入工艺，于栅极结构24以外的硅衬底12表面掺杂离子。然后进行一高温氧化工艺，使掺杂离子被活化扩散，形成一离子扩散层，用来作为快闪存储器的掩埋漏极与源极(buried drain and source，BD/BS)22。

如图2所示，以高密度等离子体化学气相沉积(HDP CVD)方法于半导体晶片10表面沉积一由二氧化硅所构成的介电层26，使其覆盖于衬底12以及栅极结构24上方，且形成于衬底12表面的介电层26的厚度大于多晶硅层18的厚度但不超过氮化硅层20的顶端高度。

如图3所示，接着进行一湿法蚀刻工艺，利用稀氢氟酸(diluted HF，DHF)或缓冲氧硅蚀刻液(buffered oxide etcher，BOE)来当作蚀刻溶液，去除约数百埃的介电层26，以暴露出突起构造27。

如图4所示，接着于介电层26表面形成一由氮硅化合物所构成的保护层28，并使得保护层28与氮化硅层20的顶端侧缘相接触。随后如图5所示，进行一化学机械抛光(CMP)工艺，以去除氮化硅层20上方的保护层28与介电层26至一预定厚度。接着如图6所示，去除氮化硅层20上方的介电层26，再进行另一湿法蚀刻工艺，利用热磷酸来当作蚀刻溶液，以完全去除半导体晶片10表面的保护层28以及多晶硅层18上方的氮化硅层20，使得多晶硅层18的顶面与其周围相接壤的介电层26构成一孔洞30。

如图7所示，最后于半导体晶片10表面上形成一多晶硅层32并填满孔洞30，使多晶硅层32得以电连接于多晶硅层18，用来作为非易失性存储器的浮置栅极。随后形成一由ONO(氧化物-氮化物-氧化物)结构所组成的介电层34，其包含有一第一氧化层(未显示)，一氮化层(未显示)设于第一氧化层上，以及一第二氧化层(未显示)设于氮化层上。最后再于半导体晶片10表面上形成一多晶硅层36，使其覆盖住介电层34与介电层26的表面，用来作为该非易失性存储器的控制栅极。

由于现有工艺方法利用化学机械抛光(CMP)，将氮硅化合物的保护层磨穿，再依序以酸液(一般为HF或DHF)去除保护层28及氮化硅层20。然而CMP工艺仍有可能造成半导体晶片10表面的部分区域过度抛光，导致良好率下降，且成本昂贵。此外，在使用酸液进行保护层28及氮化硅层20的去除时，酸液会沿着保护层28与栅极结构24间的缝隙渗透，形成随机产生的酸侵蚀缝隙(acid-corroded seam)现象，这又称为随机位故障(random bitfailure)。

                          发明内容

因此，本发明的主要目的在于提供一种堆叠栅极非易失性存储器的制作方法，其中利用一HTO膜，防止酸液渗透现象，有效降低由于酸液侵蚀所产生的随机位故障(random bit failure)，以提高存储器的可靠性。

本发明是一种改进快闪存储器(flash memory)可靠性(reliability)的方法并包含有下列步骤：于一衬底上形成一堆叠层，该堆叠层包含有一第一多晶硅层以及一牺牲层形成于该第一多晶硅层的上方，并形成一HTO(高温氧化物(high temperature oxide))膜覆盖于其上，之后于该HTO膜上沉积一介电层，其中该衬底上方的该介电层厚度大于该第一多晶硅层的厚度，但是低于该牺牲层的顶端高度，部分去除该介电层以及该HTO膜，以暴露出部分该牺牲层，之后完全去除该牺牲层，其中该高温氧化物膜可强化该介电层与该第一多晶硅层的界面，避免该介电层与该第一多晶硅层的界面于酸液浸泡清洗工艺或湿法蚀刻过程中产生一酸侵蚀缝隙现象。

本发明方法中藉由在衬底表面及堆叠栅极结构周围所形成的HTO膜，来强化介电层与多晶硅层的界面，以避免于酸液浸泡清洗工艺或在湿法蚀刻该介电层的过程中产生的酸侵蚀缝隙(acid-corroded seam)现象，故能改善快闪式存储器中的随机位故障。此外，并可直接对氮化硅层20进行蚀刻，而不同于现有技术的需使用CMP工艺及额外使用一保护层，大幅简化工艺，并提高产品可靠性。

                       附图说明

图1至图7为现有制作一堆叠式栅极快闪存储器的方法示意图；以及

图8至图12为本发明方法优选实施例中制作一高可靠性快闪存储器单元的剖面示意图。

图中的附图标记说明如下：

10半导体晶片                    12硅衬底

14场氧化层                      16栅极氧化层

18PL1层                          20氮化硅层

22掩埋漏极与源极                 24栅极结构

26介电层                         27突起构造

28保护层                         30孔洞

32多晶硅层                       34介电层(ONO结构)

36多晶硅层                       40双位栅极快闪存储器

80半导体晶片                     82硅衬底

84浅槽                           86隧穿氧化层

88PL1层                          90牺牲层

92掩埋漏极与源极                 94栅极结构

96介电层                         96a第一部分介电层

96b第二部分介电层                97突起构造

98HTO层                          100孔洞

102多晶硅层                      104ONO结构

106多晶硅层

                   具体实施方式

请参考图8至图12，图8至图12为本发明方法优选实施例中制作一高可靠性快闪存储器单元的剖面示意图。为了方便说明本发明，图8至图12只显示与本发明方法相关的部分快闪存储器区域。本发明方法的优选实施例中以一双位快闪存储器单元110为例说明。首先，如图8所示，半导体晶片80包含有一硅衬底82，由一浅槽隔离(shallow trench isolation，STI)区域84所隔离的一有源区域(active area)设于硅衬底82上，以及两栅极结构94设于有源区域内。栅极结构94具有一栅极氧化层或称为隧穿氧化层86设于硅衬底82表面上，一多晶硅层或称为PL1层88设于隧穿氧化层86正上方，以及一牺牲层90设于PL1层88上方。接着进行一砷离子注入工艺，以于栅极结构94以外的硅衬底82表面，掺杂砷离子，以形成一掺杂区，用来作为快闪存储器的掩埋漏极与源极92(buried drain and source，BD/BS)或者称为位线。

在本发明的优选实施例中，硅衬底82为一P型掺杂具有<100>晶格排列方向的单晶硅衬底。然而本发明的硅衬底82亦可以为一绝缘体上硅(silicon-on-insulator，SOI)衬底、外延(epitaxy)硅衬底或其它具有不同晶格排列方向的硅衬底。在此优选实施例中，隧穿氧化层86的厚度约为90至120埃(angstrom，)，优选为95埃。PL1层88的厚度约1000埃。牺牲层90的厚度约为1800至1950埃，优选为1925埃。牺牲层90利用一化学气相沉积(chemical vapor deposition，CVD)工艺，利用二氯硅烷(SiH₂Cl₂)以及氨气(NH₃)为反应气体，在750℃下形成。PL1层88则利用硅烷(SiH₄)为反应气体，在620℃下沉积而成。PL1层88在蚀刻后的临界尺寸(after-etch-inspectcritical dimension，AEICD)，即浮置栅极沟道长度，约为0.34微米。砷离子注入工艺利用能量为50KeV，剂量约为1×10¹⁵cm^-2的砷离子进行离子注入。

接着，如图9所示，进行一高温氧化(high temperature oxide)工艺，以同时于氮化硅牺牲层90表面、PL1层88表面、隧穿氧化层86，以及在硅衬底82表面氧化形成一HTO膜98。HTO膜98的厚度介于80至300埃，优选则在150至250埃之间。随后，再进行一高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition，HDPCVD)工艺，以沉积一厚度约为2000至3000埃的HDP氧化层96，覆盖于HTO膜98上。其中HDP氧化层96覆盖填满沟道区域以及位线区域，而且位线区域上的HDP氧化层96厚度需大于多晶硅层88的厚度，但是低于牺牲层90的顶端高度。

其中，该高温氧化工艺于700至850℃下进行，而该反应室的压力低于1Tor。此外，HTO膜98以N₂O与SiCl₂H₂反应所形成，且总气体流速(totalgas flow-rate，TFG)约为0.3∶0.15SLM。

如图10所示，接着进行一湿法蚀刻工艺，利用一稀氢氟酸(dilute HF，DHF)或缓冲氧硅蚀刻液(buffered oxide etcher，BOE)蚀刻部分HDP氧化层96以及部分HTO层98，以暴露出部分牺牲层90。在本发明的优选实施例中，被蚀掉的HDP氧化层96厚度约为650至900埃，优选为700埃左右。此时，经过酸蚀刻之后的HDP氧化层96被分为不相连接的两个部分，其中第一个部分96a位于牺牲层90的上方，而第二个部分96b则位于栅极94侧边。由于HTO层98强化了HDP氧化层96以及PL1层88之间的界面，因此能够有效阻绝蚀刻HDP氧化层96时所使用的酸液(即DHF)的渗透，进而避免产生酸侵蚀缝隙(acid-corroded seam)现象。

然后，如图11所示，利用一加热至约160℃的热磷酸溶液完全去除PL1层88上方的牺牲层90。在去除牺牲层90的同时，位于牺牲层90的正上方的HDP氧化层第一部分96a也伴随着被去除掉。在移除牺牲层90之后，原先HDP氧化层96的第二部分96b在接近PL1层90处即形成一突起构造97。这种特殊的突起构造97可以增加栅极耦合率(GCR)约60至75％左右。

如图12所示，随后于PL1层88上形成一多晶硅层102，并填满孔洞100，使多晶硅层102得以电接触于PL1层88，以用来作为一浮置栅极。并依序在浮置栅极表面上形成一介电层104。介电层104是由一底氧化层(未显示)、一氮化层(未显示)以及一上氧化层(未显示)所构成的ONO结构。再于半导体晶片80表面上形成一多晶硅层106，用来作为一控制栅极。其中浮置栅极、ONO结构的介电层104以及控制栅极，便形成一非易失性存储器的堆叠式栅极。由于ONO介电层104以及控制栅极的制作为本领域技术人员所熟知，因此不再赘述其详细步骤。

本发明制作快闪存储器的方法，除了可以应用于非易失性存储器(non-volatile memory)的工艺中，亦可用来制作嵌入式快闪存储器(embedded flash)以及动态随机存取存储器(dynamic random access memory，DRAM)的电容元件的储存下电极(storage node)。

与现有制作快闪存储器的方法相比，需先以氮化硅层为保护层，进行化学机械抛光(CMP)，之后依序移去栅极结构顶端的介电层及牺牲层(氮化硅层)，方可形成孔洞结构。而本发明方法则做出的改进如下：(1)藉由所形成的HTO层改进工艺，直接将牺牲层去除，而不需要使用保护层及化学机械抛光(CMP)，大幅简化工艺。(2)由于HTO膜的致密性，可强化介电层与多晶硅层的界面，以避免于酸液浸泡清洗工艺或在湿法蚀刻该介电层的过程中产生的酸侵蚀缝隙(acid-corroded seam)现象，故能改善快闪式存储器中的随机位故障，对产品合格率的提高有显著的效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (20)

1.一种改善快闪存储器可靠性的方法，该方法包含有下列步骤：

于一衬底上形成一堆叠层，该堆叠层包含有一第一多晶硅层以及一牺牲层形成于该第一多晶硅层的上方；

形成一高温氧化物膜，覆盖于该堆叠层表面以及该衬底表面上；

于该高温氧化物膜上沉积一介电层，其中该衬底上方的该介电层厚度大于该第一多晶硅层厚度，但是低于该牺牲层顶端高度；

部分去除该介电层以及该高温氧化物膜，以暴露出部分该牺牲层；以及

完全去除该牺牲层；

其中该高温氧化物膜可强化该介电层与该第一多晶硅层的界面，避免该介电层与该第一多晶硅层的界面于酸液浸泡清洗工艺或湿法蚀刻过程中产生一酸侵蚀缝隙现象。

2.如权利要求1所述的方法，其中该介电层是一高密度等离子体氧化层。

3.如权利要求1所述的方法，其中该衬底表面另包含有二掺杂区分别设于该第一多晶硅层两侧衬底中，用来作为该快闪存储器的掩埋源极或掩埋漏极。

4.如权利要求1所述的方法，其中该牺牲层由氮化硅所构成。

5.如权利要求1所述的方法，其中部分去除该介电层以及该高温氧化物膜的步骤通过利用一稀氢氟酸或缓冲氧硅蚀刻液的湿法蚀刻来进行。

6.如权利要求1所述的方法，其中去除该牺牲层的方法利用一热磷酸溶液。

7.如权利要求1所述的方法，其中该酸液浸泡清洗工艺包含一稀氢氟酸溶液。

8.如权利要求1所述的方法，其中该高温氧化物膜的厚度介于80至300埃。

9.如权利要求8所述的方法，其中该高温氧化物膜的厚度为150至250埃。

10.如权利要求1所述的方法，其中该高温氧化物膜以高温氧化工艺于700至850℃下进行，反应室压力低于1乇，并通入N₂O与SiCl₂H₂作为反应气体。

11.如权利要求1所述的方法，该方法在完全去除该牺牲层之后，还包含有下列步骤：

于该第一多晶硅层上形成一第二多晶硅层，使该第一多晶硅层及第二多晶硅层共同构成一浮置栅极；以及

依次于该浮置栅极上形成一氧化物-氮化物-氧化物层及一第三多晶硅层。

12.如权利要求11所述的方法，其中该介电层是一高密度等离子体氧化层。

13.如权利要求11所述的方法，其中该衬底表面另包含有二掺杂区分别设于该第一多晶硅层两侧衬底中，用来作为该快闪存储器的掩埋源极或掩埋漏极。

14.如权利要求11所述的方法，其中该牺牲层由氮化硅所构成。

15.如权利要求11所述的方法，其中部分去除该介电层以及该高温氧化物膜的步骤通过利用一稀氢氟酸或缓冲氧硅蚀刻液的湿法蚀刻来进行。

16.如权利要求11所述的方法，其中去除该牺牲层的方法利用一热磷酸溶液。

17.如权利要求11所述的方法，其中该酸液浸泡清洗工艺包含一稀氢氟酸溶液。

18.如权利要求11所述的方法，其中该高温氧化物膜的厚度介于80至300埃。

19.如权利要求18所述的方法，其中该高温氧化物膜的厚度为150至250埃。

20.如权利要求11所述的方法，其中该高温氧化物膜以高温氧化工艺于700至850℃下进行，反应室压力低于1乇，并通入N₂O与SiCl₂H₂作为反应气体。

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