JP5661353B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、電気的にデータを書き換え可能な不揮発性半導体記憶装置に関する。

電気的にデータを書き換え可能な不揮発性半導体記憶装置が提案されている。不揮発性半導体記憶装置としては、ＮＡＮＤ型の不揮発性半導体記憶装置が知られている。不揮発性半導体記憶装置は、ビット線及びワード線が配置されたメモリセルアレイを有する。例えば、ビット線及びワード線は直交するように配置される。なお、ビット線及びワード線の交点はメモリセルを構成する。

ところで、ビット線が延びる方向（以下、ビット線方向）に沿って設けられる１対のメモリセル領域の間にセンサアンプ回路が配置された不揮発性半導体記憶装置が提案されている（例えば、特許文献１）。ここで、センサアンプ回路には、ワード線が延びる方向（以下、ワード線方向）に沿って延びるデータ線が設けられており、センサアンプ回路に設けられたデータ線は、ワード線方向においてメモリセルアレイに隣接するデータバッファに接続される。

特開２００４−３１９００７号公報

ところで、上述した技術では、１つのメモリ領域に設けられるビット線及びワード線方向に沿って延びるデータ線が１対１の関係である。すなわち、ワード線方向に沿って延びるデータ線の本数は、データ線に接続すべきビット線と同数である。従って、ワード線方向に沿って延びるデータ線を配置するためのスペースが大きく、不揮発性半導体記憶装置が大型化してしまう。

そこで、本発明は、上述した課題を解決するためになされたものであり、データの出力方向に柔軟性を持たせながら、小型化を図ることを可能とする不揮発性半導体記憶装置を提供することを目的とする。

第１の特徴に係る不揮発性半導体記憶装置は、少なくとも１つのビット線を有する複数のメモリ領域がビット線方向に沿って配列された複数のメモリプレーンを有する。不揮発性半導体記憶装置は、前記複数のメモリプレーンに跨ってワード線方向に沿って延びるワード線方向データバス線と、前記ワード線方向データバス線と前記ビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、前記ワード線方向データバス線に接続されるサブラッチ回路とを備える。前記ワード線方向データバス線、前記ビットストリング選択回路及び前記サブラッチ回路は、前記複数のメモリ領域の間において前記ワード線方向に沿って延びる帯状領域に設けられる。

第１の特徴において、前記サブラッチ回路は、前記ワード線方向データバス線と前記ビットストリング選択回路とに接続された第１サブラッチ回路を含む。前記ビットストリング選択回路は、前記ワード線方向データバス線と接続されるとともに、前記第１サブラッチ回路を介して前記ビット線と接続される。

第１の特徴において、不揮発性半導体記憶装置は、前記ワード線方向において前記複数のメモリプレーンに隣接して配置されており、前記ビット線方向に沿って延びるビット線方向データバス線を備える。前記サブラッチ回路は、前記ワード線方向データバス線及び前記ビット線方向データバス線に接続される第２サブラッチ回路を含む。

第１の特徴において、前記第２サブラッチ回路は、前記複数のメモリプレーンのうち、互いに隣接する１対のメモリプレーンによって共用される。

第１の特徴において、前記ワード線方向データバス線の本数は、前記ワード線方向データバス線に接続すべきビット線の本数よりも少ない。

第１の特徴において、前記複数のメモリプレーンのうち、互いに隣接する１対のメモリプレーンに設けられる前記ワード線方向データバス線を電気的に接続するか否かを切り替えるデータバス切り替えスイッチ回路を備える。

第２の特徴に係る不揮発性半導体記憶装置は、少なくとも１つのビット線を有する複数のメモリ領域がビット線方向に沿って配列された複数のメモリプレーンを有する。不揮発性半導体記憶装置は、前記複数のメモリプレーンに跨ってワード線方向に沿って延びるワード線方向データバス線と、前記ワード線方向データバス線と前記ビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、前記ワード線方向データバス線に接続されるサブラッチ回路と、前記ワード線方向において前記複数のメモリプレーンに隣接して配置されており、前記ビット線方向に沿って延びるビット線方向データバス線とを備える。前記ワード線方向データバス線の電位を前記サブラッチ回路に検出させる第１の制御信号は、前記ワード線方向データバス線と前記ビット線とを前記ビットストリング選択回路に接続させる第２の制御信号と同期する。

第３の特徴に係る不揮発性半導体記憶装置は、少なくとも１つのビット線を有する複数のメモリ領域がビット線方向に沿って配列された複数のメモリプレーンを有する。不揮発性半導体記憶装置は、前記複数のメモリプレーンに跨ってワード線方向に沿って延びるワード線方向データバス線と、前記ワード線方向データバス線と前記ビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、前記ワード線方向データバス線に接続されるサブラッチ回路と、前記ワード線方向において前記複数のメモリプレーンに隣接して配置されており、前記ビット線方向に沿って延びるビット線方向データバス線とを備える。前記ワード線方向データバス線の電位を前記サブラッチ回路に検出させる第１の制御信号は、前記ワード線方向データバス線と前記ビット線とを前記ビットストリング選択回路に接続させる第２の制御信号に基づいて出力され、前記ビットストリング選択回路を介して前記ワード線方向データバス線上を伝達されるデータと同期する。

第２の特徴及び第３の特徴において、前記第１の制御信号の信号線は、前記ワード線方向データバス線に沿って配置される。

本発明によれば、データの出力方向に柔軟性を持たせながら、小型化を図ることを可能とする不揮発性半導体記憶装置を提供することができる。

図１は、第１実施形態に係る不揮発性半導体記憶装置１００の概略構成を示す図である。 図２は、第１実施形態に係るメモリセルアレイ３００の構成を示す図である。 図３は、第１実施形態に係るメモリプレーン３１０の構成を示す図である。 図４は、第１実施形態に係る帯状領域を示す回路図である。 図５は、第１実施形態に係るラッチバッファ回路３７０を示す回路図である。 図６は、第１実施形態に係るデータ転送処理を示すタイミングチャートである。 図７は、変更例１に係る帯状領域を示す回路図である。 図８は、変更例１に係るラッチバッファ回路３７０Ａを示す回路図である。 図９は、変更例１に係るデータ転送処理を示すタイミングチャートである。 図１０は、変更例２に係るラッチバッファ回路３７０Ｂを示す回路図である。 図１１は、変更例３に係るメモリプレーン３１０の構成を示す図である。 図１２は、変更例３に係るデータバス切り替えスイッチ回路ＴＬＧ３８０の構成を示す図である。 図１３は、変更例３に係るデータバス切り替えスイッチ回路ＴＬＧ３８０の構成を示す図である。 図１４は、変更例３に係るデータバス切り替えスイッチ回路ＴＬＧ３８０の構成を示す図である。 図１５は、変更例３に係るデータバス切り替えスイッチ回路ＴＬＧ３８０の構成を示す図である。 図１６は、変更例４に係る信号ＣＮＴの同期を説明するための図である。 図１７は、変更例４に係る信号ＣＮＴの同期を説明するための図である。 図１８は、変更例５に係るラッチバッファ回路３７０Ｃを示す回路図である。 図１９は、変更例５に係るデータのラッチ処理を示すタイミング図である。 図２０は、変更例６に係るラッチバッファ回路３７０Ｄを示す回路図である。 図２１は、変更例６に係るデータのラッチ処理を示すタイミング図である。

以下において、本発明の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。

ただし、図面は模式的なものであり、各寸法の比率などは現実のものとは異なることに留意すべきである。従って、具体的な寸法などは以下の説明を参酌して判断すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［実施形態の概要］
実施形態に係る不揮発性半導体記憶装置は、少なくとも１つのビット線を有する複数のメモリ領域がビット線方向に沿って配列された複数のメモリプレーンを有する。不揮発性半導体記憶装置は、複数のメモリプレーンに跨ってワード線方向に沿って延びるワード線方向データバス線と、ワード線方向データバス線とビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、ワード線方向データバス線に接続されるサブラッチ回路とを備える。ワード線方向データバス線、ビットストリング選択回路及びサブラッチ回路は、複数のメモリ領域の間においてワード線方向に沿って延びる帯状領域に設けられる。

実施形態では、ワード線方向データバス線とビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路が設けられる。従って、複数のメモリ領域の間においてワード線方向に沿って延びる帯状領域において、ワード線方向データバス線の本数を削減することができる。これによって、データの出力方向に柔軟性を持たせながら、不揮発性半導体記憶装置（帯状領域）の小型化を図ることができる。

なお、実施形態において、“電気的な接続”とは、トランジスタ、ラッチ回路などを介して接続する形態も含むことに留意すべきである。

［第１実施形態］
（不揮発性半導体記憶装置の概略構成）
以下において、第１実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置１００の概略構成を示す図である。

図１に示すように、不揮発性半導体記憶装置１００は、コマンドデコーダ１１０と、メモリコントローラ１２０と、アドレスラッチ＆コマンドジェネレータ１３０と、アドレスデコーダ１４０と、センスアンプコントローラ１５０と、パンプ＆レギュレータ回路１７０と、カラムデコーダ＆読み出し判定回路１８０と、ページバッファ回路１９０と、ＳＲＡＭキャッシュ回路２００と、データラッチ回路２１０と、Ｉ／Ｏバッファ２２０とを有する。また、不揮発性半導体記憶装置１００は、メモリセルアレイ３００（メモリ領域）と、ビット線スイッチコントローラ４００と、サブラッチ回路コントローラ５００と、ＳＳＣコントローラ６００と、ＬＢＣコントローラ７００とを有する。

コマンドデコーダ１１０は、各種コマンドをデコードする。第１に、コマンドデコーダ１１０は、不揮発性半導体記憶装置１００の外部及びアドレスラッチ＆コマンドジェネレータ１３０に接続される。コマンドデコーダ１１０には、例えば、アドレスラッチイネーブル（ＡＬＥ）、読み出しイネーブル（／ＲＥ）、チップイネーブル（／ＣＥ）、書き込みイネーブル（／ＷＥ）、コマンドラッチイネーブル（／ＣＬＥ）、及びコマンド・アドレス・データ入出力（Ｉ／Ｏ）等が不揮発性半導体記憶装置１００の外部から入力される。また、コマンドデコーダ１１０には、アドレスラッチ＆コマンドジェネレータ１３０によって生成されたコマンドがアドレスラッチ＆コマンドジェネレータ１３０から入力される。

第２に、コマンドデコーダ１１０は、メモリコントローラ１２０及びアドレスデコーダ１４０に接続される。コマンドデコーダ１１０は、デコード結果をメモリコントローラ１２０及びアドレスデコーダ１４０に出力する。

メモリコントローラ１２０は、メモリセルからのデータの読み出し（Ｒｅａｄ）、メモリセルへのデータの書き込み（Ｐｒｏｇｒａｍ）、メモリセルからのデータの消去（Ｅｒａｓｅ）を制御する。第１に、メモリコントローラ１２０は、コマンドデコーダ１１０に接続される。メモリコントローラ１２０には、各種コマンドのデコード結果がコマンドデコーダ１１０から入力される。

第２に、メモリコントローラ１２０は、パンプ＆レギュレータ回路１７０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００に接続される。メモリコントローラ１２０は、各種コマンドのデコード結果に基づいて、パンプ＆レギュレータ回路１７０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００を制御する。

アドレスラッチ＆コマンドジェネレータ１３０は、アドレスラッチ及びコマンドジェネレータによって構成される。第１に、アドレスラッチ＆コマンドジェネレータ１３０は、不揮発性半導体記憶装置１００の内部に接続される。アドレスラッチ＆コマンドジェネレータ１３０には、アドレス信号（Ａ０−ｎ）が不揮発性半導体記憶装置１００の外部から入力される。アドレスラッチは、アドレス信号（Ａ０−ｎ）をラッチする。コマンドジェネレータは、アドレス信号（Ａ０−ｎ）と対応するコマンドを生成する。

第２に、アドレスラッチ＆コマンドジェネレータ１３０は、コマンドデコーダ１１０及びアドレスデコーダ１４０に接続される。アドレスラッチは、アドレス信号（Ａ０−ｎ）をアドレスデコーダ１４０に出力する。コマンドジェネレータは、アドレス信号（Ａ０−ｎ）と対応するコマンドをコマンドデコーダ１１０に出力する。

アドレスデコーダ１４０は、アドレス信号（Ａ０−ｎ）をデコードする。第１に、アドレスデコーダ１４０は、アドレスラッチ＆コマンドジェネレータ１３０に接続される。アドレスデコーダ１４０には、アドレス信号（Ａ０−ｎ）がアドレスラッチから入力される。

第２に、アドレスデコーダ１４０は、センスアンプコントローラ１５０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００に接続される。アドレスデコーダ１４０は、アドレス信号（Ａ０−ｎ）のデコード結果を、センスアンプコントローラ１５０、カラムデコーダ＆読み出し判定回路１８０、メモリセルアレイ３００、ビット線スイッチコントローラ４００及びサブラッチ回路コントローラ５００に出力する。

センスアンプコントローラ１５０は、メモリセルアレイ３００に設けられたセンスアンプ回路（不図示）を制御する。第１に、センスアンプコントローラ１５０は、アドレスデコーダ１４０に接続される。センスアンプコントローラ１５０には、アドレス信号（Ａ０−ｎ）のデコード結果がアドレスデコーダ１４０から入力される。

第２に、センスアンプコントローラ１５０は、メモリセルアレイ３００に接続される。センスアンプコントローラ１５０は、アドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられたセンスアンプ回路（不図示）を制御する。なお、アドレス信号（Ａ０−ｎ）のデコード結果と対応するメモリセルに格納されたデータは、センスアンプ回路（不図示）によって検出される。

パンプ＆レギュレータ回路１７０は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００（ビット線、ワード線或いは基板）に印加すべき電圧を生成する。具体的には、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００（ビット線、ワード線或いは基板）に電圧をチャージする。また、パンプ＆レギュレータ回路１７０は、メモリセルアレイ３００（ビット線、ワード線或いは基板）から電圧をディスチャージする。

カラムデコーダ＆読み出し判定回路１８０は、カラムデコーダ及び読み出し判定回路によって構成される。第１に、カラムデコーダ＆読み出し判定回路１８０は、メモリコントローラ１２０及びアドレスデコーダ１４０に接続される。また、カラムデコーダ＆読み出し判定回路１８０は、メモリセルアレイ３００に設けられるビット線に接続される。

カラムデコーダは、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、カラムデコーダは、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するビット線（後述するメイン線ＭＤＬに接続されたビット線ＢＬ）に印加すべき電圧を制御する。

読み出し判定回路は、読み出し判定回路は、メモリセルアレイ３００（制御対象のメモリセル）からデータを読み出すとともに、データの読み出しが完了したか否かを判定する。

第２に、カラムデコーダ＆読み出し判定回路１８０は、ＳＲＡＭキャッシュ回路２００に接続される。読み出し判定回路は、メモリセルアレイ３００から読み出されたデータをＳＲＡＭキャッシュ回路２００に出力する。

ページバッファ回路１９０は、１ページ分のデータを記憶可能に構成されたメモリである。ページバッファ回路１９０は、ＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）であってもよい。

ＳＲＡＭキャッシュ回路２００は、データを一時的に格納する回路である。第１に、ＳＲＡＭキャッシュ回路２００は、カラムデコーダ＆読み出し判定回路１８０に接続される。ＳＲＡＭキャッシュ回路２００には、カラムデコーダ＆読み出し判定回路１８０からデータが入力される。第２に、ＳＲＡＭキャッシュ回路２００は、データラッチ回路２１０に接続される。ＳＲＡＭキャッシュ回路２００は、一時的に格納されたデータをデータラッチ回路２１０に出力する。

データラッチ回路２１０は、Ｄ−フリップ・フロップ回路によって構成されており、データをラッチする回路である。第１に、データラッチ回路２１０は、ＳＲＡＭキャッシュ回路２００に接続される。データラッチ回路２１０には、ＳＲＡＭキャッシュ回路２００からデータが入力される。第２に、データラッチ回路２１０は、Ｉ／Ｏバッファ２２０に接続される。データラッチ回路２１０は、ラッチされたデータをＩ／Ｏバッファ２２０に出力する。

Ｉ／Ｏバッファ２２０は、データラッチ回路２１０から入力されるデータをバッファリングするとともに、バッファリングされたデータを不揮発性半導体記憶装置１００の外部に出力ピンを介して出力する。

メモリセルアレイ３００は、少なくともビット線及びワード線を有する。第１実施形態では、メモリセルアレイ３００は、ビット線、ワード線及びメインデータ線を有する。但し、メモリセルアレイ３００の構成は、これに限定されるものではない。なお、メモリセルアレイ３００の詳細については後述する（図２を参照）。

ビット線スイッチコントローラ４００は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００に設けられるビット線スイッチ回路（図１では不図示）を制御する。具体的には、ビット線スイッチコントローラ４００は、メモリコントローラ１２０及びアドレスデコーダ１４０に接続される。また、ビット線スイッチコントローラ４００は、メモリセルアレイ３００に設けられるビット線と対応するビット線スイッチ回路と接続される。

ビット線スイッチコントローラ４００は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、ビット線スイッチコントローラ４００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するビット線スイッチ回路を制御する。

サブラッチ回路コントローラ５００は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００に設けられるサブラッチ回路（図１では不図示）を制御する。詳細には、サブラッチ回路コントローラ５００は、メモリコントローラ１２０の制御に応じて、サブラッチ回路に接続されたサブラッチ回路スイッチ回路を制御する。具体的には、サブラッチ回路コントローラ５００は、メモリコントローラ１２０及びアドレスデコーダ１４０に接続される。また、サブラッチ回路コントローラ５００は、メモリセルアレイ３００に設けられるサブラッチ回路（サブラッチ回路スイッチ回路）と接続される。

サブラッチ回路コントローラ５００は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、サブラッチ回路コントローラ５００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するサブラッチ回路（サブラッチ回路スイッチ回路）を制御する。

ＳＳＣコントローラ６００は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００に設けられるビットストリング選択回路（図１では不図示）を制御する。具体的には、ＳＳＣコントローラ６００は、メモリコントローラ１２０及びアドレスデコーダ１４０に接続される。また、サブラッチ回路コントローラ５００は、メモリセルアレイ３００に設けられるビットストリング選択回路と接続される。

ＳＳＣコントローラ６００は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、ＳＳＣコントローラ６００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するビットストリング選択回路を制御する。

ＬＢＣコントローラ７００は、メモリコントローラ１２０の制御に応じて、メモリセルアレイ３００に設けられるラッチバッファ回路（図１では不図示）を制御する。具体的には、ＳＳＣコントローラ６００は、メモリコントローラ１２０及びアドレスデコーダ１４０に接続される。また、サブラッチ回路コントローラ５００は、メモリセルアレイ３００に設けられるラッチバッファ回路と接続される。

ＬＢＣコントローラ７００は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルアレイ３００に設けられるメモリセルを特定する。続いて、ＬＢＣコントローラ７００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するラッチバッファ回路を制御する。

（メモリセルアレイの構成）
以下において、第１実施形態に係るメモリセルアレイの構成について、図面を参照しながら説明する。図２は、第１実施形態に係るメモリセルアレイ３００の構成を示す図である。

図２に示すように、メモリセルアレイ３００は、複数のメモリプレーン３１０（メモリプレーン３１０−１、メモリプレーン３１０−２など）を有する。また、メモリセルアレイ３００に隣接して入出力パッド３６０が配置される。

ここで、各メモリプレーン３１０は、複数のメモリセルエリア３２０と、複数のロウデコーダ３３０と、複数のサブラット＆ビットストリング選択回路領域３４０（以下、ＳＵＢＬＡＴ＆ＳＳＣ領域３４０とを有する。また、メモリプレーン３１０に隣接してメインバッファ３５０が配置される。

例えば、メモリプレーン３１０−１を例に挙げると、メモリプレーン３１０−１は、メモリセルエリア３２０として、メモリセルエリア３２０−１Ａ〜メモリセルエリア３２０−１Ｄを有する。メモリプレーン３１０−１は、ロウデコーダ３３０として、ロウデコーダ３３０−１Ａ〜ロウデコーダ３３０−１Ｄを有する。メモリプレーン３１０−１は、ＳＵＢＬＡＴ＆ＳＳＣ領域３４０として、ＳＵＢＬＡＴ＆ＳＳＣ領域３４０−１Ａ〜ＳＵＢＬＡＴ＆ＳＳＣ領域３４０−１Ｃを有する。メモリプレーン３１０−１は、メインバッファ３５０として、メインバッファ３５０−１を有する。

メモリセルエリア３２０は、複数のメモリセルを有する。具体的には、メモリセルエリア３２０は、ビット線方向（以下、Ｂ方向）に沿って延びる複数本のビット線ＢＬと、ワード線方法（Ｗ方向）に沿って延びる複数本のワード線ＷＬとを有する。なお、ビット線ＢＬ及びワード線ＷＬの交点がメモリセルを構成する。

ここで、第１実施形態では、メモリプレーン３１０内において、複数のメモリセルエリア３２０はＢ方向に沿って配置される。また、メモリプレーン３１０内において、複数のメモリセルエリア３２０に跨ってＢ方向に沿って延びるメイン線ＭＤＬが配置される。メモリプレーン３１０内において、複数本のビット線ＢＬは、メイン線ＭＤＬに接続されており、メイン線ＭＤＬは、メインバッファ３５０に接続される。

例えば、メモリプレーン３１０−１を例に挙げると、メイン線ＭＤＬは、メモリセルエリア３２０−１Ａ〜メモリセルエリア３２０−１Ｄ、ＳＵＢＬＡＴ＆ＳＳＣ領域３４０−１Ａ〜ＳＵＢＬＡＴ＆ＳＳＣ領域３４０−１Ｃに跨って配置される。複数本のビット線ＢＬは、メイン線ＭＤＬに接続されており、メイン線ＭＤＬは、メインバッファ３５０−１に接続される。

ロウデコーダ３３０は、メモリセルエリア３２０毎に設けられており、メモリセルエリア３２０に設けられる複数本のワード線ＷＬに接続される。ロウデコーダ３３０は、ワード線ＷＬに印加すべき電圧を制御する。

具体的には、ロウデコーダ３３０は、メモリコントローラ１２０及びアドレスデコーダ１４０に接続される。ロウデコーダ３３０は、アドレスデコーダ１４０から入力されるアドレス信号（Ａ０−ｎ）のデコード結果に基づいて、メモリセルエリア３２０に設けられるメモリセルを特定する。続いて、ビット線スイッチコントローラ４００は、メモリコントローラ１２０の制御に応じて、特定されたメモリセルと対応するワード線ＷＬに印加すべき電圧を制御する。

ＳＵＢＬＡＴ＆ＳＳＣ領域３４０は、互いに隣接する１対のメモリセルエリア３２０の間に配置される。ＳＵＢＬＡＴ＆ＳＳＣ領域３４０には、メモリセルエリア３２０に設けられるメモリセルに格納されたデータを一時的にラッチするサブラッチ回路が設けられる。なお、ＳＵＢＬＡＴ＆ＳＳＣ領域３４０の数は、メモリセルエリア３２０の数と異なっていてもよい。

ここで、ＳＵＢＬＡＴ＆ＳＳＣ領域３４０は、メモリセルエリア３２０間においてＷ方向に延びる帯状領域に設けられる。メモリセルエリア３２０間においてＷ方向に延びる帯状領域には、複数のメモリプレーン３１０に跨ってＷ方向に延びるワード線方向データバス線ＬＤＢ（図２では不図示）が配置される。また、ＳＵＢＬＡＴ＆ＳＳＣ領域３４０は、ワード線方向データバス線ＬＤＢとビット線ＢＬとを電気的に接続するか否かを切り替えるビットストリング選択回路ＳＳＣ（図２では不図示）を有する。

メインバッファ３５０は、メモリプレーン３１０毎に設けられる。具体的には、メインバッファ３５０は、Ｂ方向におけるメモリプレーン３１０の一端（図２に示すＤ１側）に隣接して配置される。メインバッファ３５０は、メモリプレーン３１０に設けられるメモリセルに格納されたデータを一時的に格納する。

入出力パッド３６０は、メモリセルアレイ３００にデータを入力するインタフェースを構成する。或いは、入出力パッド３６０は、メモリセルアレイ３００からデータを出力するインタフェースを構成する。具体的には、入出力パッド３６０は、カラムデコーダ＆読み出し判定回路１８０に接続される。入出力パッド３６０は、メモリセルアレイ３００からの読み出しデータをカラムデコーダ＆読み出し判定回路１８０に出力する。或いは、入出力パッド３６０は、カラムデコーダ＆読み出し判定回路１８０からの書き込みデータをメモリセルアレイ３００に入力する。

ここで、メモリセルアレイ３００は、ビット線方向データ線ＧＤＢ及びラッチバッファ回路３７０を有する。

ビット線方向データ線ＧＤＢは、Ｗ方向において、メモリプレーン３１０に隣接して配置されており、Ｂ方向に沿って延びるデータ線である。

ラッチバッファ回路３７０は、ワード線方向データバス線ＬＤＢ及びビット線方向データ線ＧＤＢに接続される第２サブラッチ回路である。ラッチバッファ回路３７０は、ワード線方向データバス線ＬＤＢを介して伝達されるデータを一時的に保持し、保持されたデータをビット線方向データ線ＧＤＢを介して伝達する。

なお、第１実施形態では、ワード線方向データバス線ＬＤＢ、ビットストリング選択回路ＳＳＣ及びラッチバッファ回路３７０は、メモリセルエリア３２０間においてＷ方向に延びる帯状領域に設けられる。

（メモリプレーンの構成）
以下において、第１実施形態に係るメモリプレーンの構成について、図面を参照しながら説明する。図３は、第１実施形態に係るメモリプレーン３１０の構成を示す図である。なお、図３では、ワード線ＷＬ及びロウデコーダ３３０が省略されている。

図３に示すように、メモリプレーン３１０は、メモリセルエリア３２０（メモリセルエリア３２０Ａ、メモリセルエリア３２０Ｂなど）を有する。メモリセルエリア３２０Ａとメモリセルエリア３２０Ｂとの間にはＳＵＢＬＡＴ＆ＳＳＣ領域３４０ＡがＳＵＢＬＡＴ＆ＳＳＣ領域３４０として配置される。メモリプレーン３１０の一端に隣接してメインバッファ３５０が配置される。

各メモリプレーン３１０は、複数本のビット線ＢＬを有する。第１実施形態では、４本のビット線ＢＬ（ＢＬ０〜ＢＬ３）がメモリプレーン３１０に設けられているケースについて例示する。４本のビット線ＢＬは、メイン線ＭＤＬに接続されており、メイン線ＭＤＬは、メインバッファ３５０に接続される。

ここで、ビット線ＢＬとメイン線ＭＤＬとの間には、ビット線ＢＬとメイン線ＭＤＬとを電気的に接続するか否かを切り替えるビット線スイッチＳＳＥＬ（ＳＳＥＬ０〜ＳＳＥＬ３）が配置される。偶数番目のビット線スイッチＳＳＥＬ（例えば、SSEL０）は、Ｗ方向において、奇数番目のビット線スイッチＳＳＥＬ（例えば、SSEL１）と隣接して配置される。また、偶数番目のビット線スイッチＳＳＥＬ（例えば、SSEL０）は、Ｂ方向において、奇数番目のビット線スイッチＳＳＥＬ（例えば、SSEL１）の反対側に配置される。

なお、ビット線スイッチＳＳＥＬは、ビット線スイッチコントローラ４００によって制御されることに留意すべきである。

第１実施形態では、「スイッチ」は、浮遊ゲート及び制御ゲートのスタックゲート構造を有するトランジスタ、又は、制御ゲートのみを有する通常のトランジスタ構造を有するトランジスタを示す用語である。ビット線スイッチＳＳＥＬは、メモリセルエリア３２０に設けられるメモリセルと同様の設計ルールで形成されたトランジスタ構造を有することが好ましい。

ＳＵＢＬＡＴ＆ＳＳＣ領域３４０Ａは、２つのサブラッチ回路ＳＵＢＬＡＴ（ＳＵＢＬＡＴｅ及びＳＵＢＬＡＴｏ）と、２つのサブラッチ回路スイッチＳＬＳＥＬ（ＳＬＳＥＬｅ及びＳＬＳＥＬｏ）とを有する。

第１実施形態では、「ｅ」は、偶数番目を示す符号であり、「ｏ」は、奇数番目を示す符号である。

サブラッチ回路ＳＵＢＬＡＴは、自回路と対応するビット線ＢＬに設けられるメモリセルに格納されたデータを一時的に格納する。例えば、ＳＵＢＬＡＴｅは、奇数番目のビット線ＢＬ（例えば、ＢＬ１）に設けられるに設けられるメモリセルに格納されたデータを一時的に格納する。ＳＵＢＬＡＴｏは、偶数番目のビット線ＢＬ（例えば、ＢＬ０）に設けられるに設けられるメモリセルに格納されたデータを一時的に格納する。

第１実施形態では、サブラッチ回路ＳＵＢＬＡＴは、ワード線方向データバス線ＬＤＢとビットストリング選択回路ＳＳＣとに接続された第１サブラッチ回路を構成する。

サブラッチ回路スイッチＳＬＳＥＬは、サブラッチ回路ＳＵＢＬＡＴとメイン線ＭＤＬとの間に配置されており、サブラッチ回路ＳＵＢＬＡＴとメイン線ＭＤＬとを電気的に接続するか否かを切り替える。例えば、ＳＬＳＥＬｅは、ＳＵＢＬＡＴｅとメイン線ＭＤＬとを電気的に接続するか否かを切り替える。ＳＬＳＥＬｏは、ＳＵＢＬＡＴｏとメイン線ＭＤＬとを電気的に接続するか否かを切り替える。

サブラッチ回路スイッチＳＬＳＥＬは、メモリセルエリア３２０に設けられるメモリセルと同様の設計ルールで形成されたトランジスタ構造を有していてもよい。サブラッチ回路スイッチＳＬＳＥＬは、高耐圧系の通常のトランジスタ構造を有していてもよい。

なお、サブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬは、上述したサブラッチ回路コントローラ５００によって制御されることに留意すべきである。

（帯状領域）
以下において、第１実施形態に係る帯状領域について、図面を参照しながら説明する。図４は、第１実施形態に係る帯状領域の拡大図である。

図４に示すように、メモリセルエリア３２０間においてＷ方向に延びる帯状領域は、ワード線方向データバス線ＬＤＢ、サブラッチ回路スイッチＳＬＳＥＬと、ビットストリング選択回路ＳＳＣと、チャージトランジスタと、検出トランジスタと、ラッチトランジスタと、１対のインバータ（第１インバータ及び第２インバータ）と、出力トランジスタと、書き込み確認トランジスタと、消去確認トランジスタとを有する。

サブラッチ回路スイッチＳＬＳＥＬのゲートは、サブラッチ回路コントローラ５００に接続される。サブラッチ回路スイッチＳＬＳＥＬのソース（或いは、ドレイン）は、メイン線ＭＤＬを介してチャージトランジスタのドレインに接続される。サブラッチ回路スイッチＳＬＳＥＬのドレイン（或いは、ソース）は、メイン線ＭＤＬを介して検出トランジスタのゲートに接続される。

ビットストリング選択回路ＳＳＣのゲートは、信号線ＳＳＣを介してＳＳＣコントローラ６００に接続される。ビットストリング選択回路ＳＳＣのソース（或いは、ドレイン）は、第１インバータの出力に接続されるとともに、第２インバータの入力に接続される。ビットストリング選択回路ＳＳＣのドレイン（或いは、ソース）は、ワード線方向データバス線ＬＤＢに接続される。なお、信号線ＳＳＣは、ワード線方向データバス線ＬＤＢに沿って配置される。

チャージトランジスタのゲートは、サブラッチ回路コントローラ５００に接続される。チャージトランジスタのソースは、電源ＣＨＡＲＧＥ Ｖに接続される。チャージトランジスタのドレインは、メイン線ＭＤＬを介してサブラッチ回路スイッチＳＬＳＥＬのソース（或いは、ドレイン）に接続される。

検出トランジスタのゲートは、メイン線ＭＤＬを介してサブラッチ回路スイッチＳＬＳＥＬのドレイン（或いは、ソース）に接続される。検出トランジスタのソースは、グラウンドＧＮＤに接続される。検出トランジスタのドレインは、ラッチトランジスタのソースに接続される。

ラッチトランジスタのゲートは、信号線ＬＴを介してサブラッチ回路コントローラ５００に接続される。ラッチトランジスタのソースは、検出トランジスタのドレインに接続される。ラッチトランジスタのドレインは、第１インバータの入力に接続されるとともに、第２インバータの出力に接続される。

第１インバータ及び第２インバータは、データを一時的に格納するラッチ部を構成する。第１インバータの入力は、ラッチトランジスタのドレイン及び第２インバータの出力に接続される。第１インバータの出力は、第２インバータの入力、出力トランジスタのドレインに接続される。一方で、第２インバータの入力は、第１インバータの出力、出力トランジスタのドレインに接続される。第２インバータの出力は、第１インバータの入力及びラッチトランジスタのドレインに接続される。

出力トランジスタのゲートは、信号線ＬＴＯＵＴを介してサブラッチ回路コントローラ５００に接続される。出力トランジスタのソースは、サブラッチ回路スイッチＳＬＳＥＬのドレイン（或いは、ソース）に接続される。出力トランジスタのドレインは、第１インバータの出力に接続されるとともに、第２インバータの入力に接続される。

書き込み確認トランジスタのゲートは、第２インバータの出力に接続されるとともに、第１インバータの入力に接続される。書き込み確認トランジスタのソースは、ＰＦＬＡＧ信号線に接続される。書き込み確認トランジスタのドレインは、ＦＧ信号線に接続される。なお、第１インバータ及び第２インバータによって構成されるラッチ部にデータがラッチされると、書き込み確認トランジスタのドレインがオフとなる。なお、書き込み確認トランジスタは、書き込み処理の完了を確認するためのＰＦＬＡＧ信号線に電圧を印加するか否かを切り替えるスイッチとして機能する。

消去確認トランジスタのゲートは、第１インバータの出力に接続されるとともに、第２インバータの入力に接続される。消去確認トランジスタのソースは、ＥＦＬＡＧ信号線に接続される。書き込み確認トランジスタのドレインは、ＦＧ信号線に接続される。なお、第１インバータ及び第２インバータによって構成されるラッチ部にデータがラッチされると、消去確認トランジスタのドレインがオフとなる。なお、消去確認トランジスタは、消去処理の完了を確認するためのＥＦＬＡＧ信号線に電圧を印加するか否かを切り替えるスイッチとして機能する。

なお、検出トランジスタ、ラッチトランジスタ、１対のインバータ（第１インバータ及び第２インバータ）、出力トランジスタ、書き込み確認トランジスタ及び消去確認トランジスタは、サブラッチ回路ＳＵＢＬＡＴを構成する。

第１実施形態では、ビットストリング選択回路ＳＳＣのゲートとＳＳＣコントローラ６００とを接続する信号線は、ワード線方向データバス線ＬＤＢに沿って延びることに留意すべきである。また、ビットストリング選択回路ＳＳＣのゲートとＳＳＣコントローラ６００とを接続する信号線は、ワード線方向データバス線ＬＤＢとは異なるメタル層に形成されており、ワード線方向データバス線ＬＤＢよりも微細なプロセスで形成可能であることに留意すべきである。

また、第１実施形態では、ワード線方向データバス線ＬＤＢの本数は、ワード線方向データバス線ＬＤＢに接続すべきビット線（ここでは、メイン線ＭＤＬ）の本数よりも少ない。

（ラッチバッファ回路）
以下において、第１実施形態に係るラッチバッファ回路について、図面を参照しながら説明する。図５は、第１実施形態に係るラッチバッファ回路３７０を示す回路図である。

図５に示すように、ラッチバッファ回路３７０は、ラッチ部３７１と、インバータ３７２と、パスゲート３７３と、インバータ３７４と、トランジスタ３７５と、トランジスタ３７６と、インバータ３７７と、パスゲート３７８とを有する。

ラッチ部３７１は、ワード線方向データバス線ＬＤＢを介して伝達されるデータを一時的に格納する。なお、ラッチ部３７１の一方には、ワード線方向データバス線ＬＤＢ及びビット線ＢＬと同相の信号ＬＡＴＮが入力される。ラッチ部３７１の他方には、ワード線方向データバス線ＬＤＢ及びビット線ＢＬと異相の信号ＬＡＴＰが入力される。

インバータ３７２の入力は、信号線ＬＰを介してＬＢＣコントローラ７００に接続されており、信号線ＬＰを介して伝達される信号ＬＰを反転する。信号ＬＰは、ワード線方向データバス線ＬＤＢとラッチ部３７１とを接続するか否かを切り替えるための信号である。

パスゲート３７３は、ワード線方向データバス線ＬＤＢ上に設けられており、信号線ＬＰ及びインバータ３７２の出力に接続される。パスゲート３７３は、信号ＬＰに基づいて、ワード線方向データバス線ＬＤＢを介してデータをラッチ部３７１に格納するか否かを切り替える。

インバータ３７４の入力は、信号線ＣＮＴを介してＬＢＣコントローラ７００に接続されており、信号線ＣＮＴを介して伝達される信号ＣＮＴを反転する。信号ＣＮＴは、ラッチ部３７１にデータを格納するか否かを切り替えるための信号である。

トランジスタ３７５のゲートは、インバータ３７４の出力に接続される。トランジスタ３７５のソースは、電源Ｖｃｃに接続される。トランジスタ３７５のドレインは、ラッチ部３７１に接続される。

トランジスタ３７６のゲートは、信号線ＣＮＴを介してＬＢＣコントローラ７００に接続される。トランジスタ３７６のソースは、ラッチ部３７１に接続される。トランジスタ３７５のドレインは、グラウンドＧＮＤに接続される。

インバータ３７７の入力は、信号線ＧＰを介してＬＢＣコントローラ７００に接続される。信号線ＧＰを介して伝達される信号ＧＰは、ラッチ部３７１とビット線方向データ線ＧＤＢとを接続するか否かを切り替えるための信号である。

パスゲート３７８は、ワード線方向データバス線ＬＤＢ上に設けられており、信号線ＧＰ及びインバータ３７７の出力に接続される。パスゲート３７８は、信号ＧＰに基づいて、ラッチ部３７１に格納されたデータをビット線方向データ線ＧＤＢに伝達するか否かを切り替える。

なお、第１実施形態では、信号線ＬＰ、信号線ＣＮＴ及び信号線ＧＰは、ワード線方向データバス線ＬＤＢに沿って配置される。

（データ転送処理）
以下において、第１実施形態に係るデータ転送処理について、図面を参照しながら説明する。図６は、第１実施形態に係るデータ転送処理を示すタイミングチャートである。

図６に示すように、ステップＳ１０において、コマンドデコーダ１１０及びアドレスデコーダ１４０の制御によって、メイン線ＭＤＬに電圧が印加される。

ステップＳ２０において、コマンドデコーダ１１０及びアドレスデコーダ１４０の制御によって、ワード線ＷＬに電圧が印加される。

ステップＳ３０において、サブラッチ回路コントローラ５００の制御によって、信号線ＬＴを介して信号ＬＴがサブラッチ回路ＳＵＢＬＡＴに入力される。

ステップＳ４０−０〜ステップＳ４０−ｍにおいて、ＳＳＣコントローラ６００の制御によって、信号線ＳＳＣを介して信号ＳＳＣが各ビットストリング選択回路ＳＳＣのゲートに入力される。

ステップＳ５０−０〜ステップＳ５０−ｍにおいて、ＬＢＣコントローラ７００の制御によって、信号線ＣＮＴを介して信号ＣＮＴがラッチバッファ回路３７０に入力される。なお、図６では省略されているが、ＬＢＣコントローラ７００の制御によって、信号線ＬＰを介して信号ＬＰがラッチバッファ回路３７０に入力される。

ステップＳ６０−０〜ステップＳ６０−ｍにおいて、ＬＢＣコントローラ７００の制御によって、信号線ＧＰを介して信号ＧＰがラッチバッファ回路３７０に入力される。

ここで、信号線ＳＳＣ及び信号線ＣＮＴは、ワード線方向データバス線ＬＤＢに沿って配置されることに留意すべきである。また、信号ＳＳＣ及び信号ＣＮＴは同期することに留意すべきである。

（作用及び効果）
第１実施形態では、ワード線方向データバス線とビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路ＳＳＣが設けられる。従って、複数のメモリ領域の間においてワード線方向に沿って延びる帯状領域（ＳＵＢＬＡＴ＆ＳＳＣ領域３４０）において、ワード線方向データバス線の本数を削減することができる。これによって、データの出力方向に柔軟性を持たせながら、不揮発性半導体記憶装置（帯状領域）の小型化を図ることができる。

［変更例１］
以下において、第１実施形態の変更例１について、図面を参照しながら説明する。以下においては、第１実施形態との相違点について主として説明する。

具体的には、第１実施形態では、メモリプレーン３１０毎にサブラッチ回路ＳＵＢＬＡＴが設けられる。これに対して、変更例１では、図７に示すように、メモリプレーン３１０毎にサブラッチ回路ＳＵＢＬＡＴが設けられていない。

このようなケースにおいて、メモリセルアレイ３００は、ラッチバッファ回路３７０に代えて、ラッチバッファ回路３７０Ａを有する。

ラッチバッファ回路３７０Ａは、図８に示すように、検出トランジスタと、ラッチトランジスタと、１対のインバータ（第１インバータ及び第２インバータ）と、リセットトランジスタと、出力トランジスタと、書き込み確認トランジスタと、消去確認トランジスタと、書き込みトランジスタとを有する。

検出トランジスタのゲートは、ワード線方向データバス線ＬＤＢに接続される。検出トランジスタのソースは、グラウンドＧＮＤに接続される。検出トランジスタのドレインは、ラッチトランジスタのソースに接続される。

ラッチトランジスタのゲートは、信号線ＬＴを介してＬＢＣコントローラ７００に接続される。ラッチトランジスタのソースは、検出トランジスタのドレインに接続される。ラッチトランジスタのドレインは、第１インバータの入力に接続されるとともに、第２インバータの出力に接続される。

第１インバータ及び第２インバータは、データを一時的に格納するラッチ部を構成する。第１インバータの入力は、ラッチトランジスタのドレイン及び第２インバータの出力に接続される。第１インバータの出力は、第２インバータの入力、リセットトランジスタのドレイン、出力トランジスタのドレインに接続される。一方で、第２インバータの入力は、第１インバータの出力、リセットトランジスタのドレイン、出力トランジスタのドレインに接続される。第２インバータの出力は、第１インバータの入力及びラッチトランジスタのドレインに接続される。

なお、第１インバータの入力には、ワード線方向データバス線ＬＤＢ及びビット線ＢＬと同相の信号ＬＡＴＮが入力される。第２インバータの入力には、ワード線方向データバス線ＬＤＢ及びビット線ＢＬと異相の信号ＬＡＴＰが入力される。

リセットトランジスタのゲートは、信号線ＲＳＴを介してＬＢＣコントローラ７００に接続される。リセットトランジスタのソースは、グラウンドＧＮＤに接続される。リセットトランジスタのドレインは、第１インバータの出力に接続されるとともに、第２インバータの入力に接続される。

出力トランジスタのゲートは、信号線ＬＴＯＵＴを介してＬＢＣコントローラ７００に接続される。出力トランジスタのソースは、ビット線方向データ線ＧＤＢに接続される。出力トランジスタのドレインは、第１インバータの出力に接続されるとともに、第２インバータの入力に接続される。

書き込み確認トランジスタのゲートは、第２インバータの出力に接続されるとともに、第１インバータの入力に接続される。書き込み確認トランジスタのソースは、ＰＦＬＡＧ信号線に接続される。書き込み確認トランジスタのドレインは、ＦＧ信号線に接続される。なお、第１インバータ及び第２インバータによって構成されるラッチ部にデータがラッチされると、書き込み確認トランジスタのドレインがオフとなる。なお、書き込み確認トランジスタは、書き込み処理の完了を確認するためのＰＦＬＡＧ信号線に電圧を印加するか否かを切り替えるスイッチとして機能する。

消去確認トランジスタのゲートは、第１インバータの出力に接続されるとともに、第２インバータの入力に接続される。消去確認トランジスタのソースは、ＥＦＬＡＧ信号線に接続される。書き込み確認トランジスタのドレインは、ＦＧ信号線に接続される。なお、第１インバータ及び第２インバータによって構成されるラッチ部にデータがラッチされると、消去確認トランジスタのドレインがオフとなる。なお、消去確認トランジスタは、消去処理の完了を確認するためのＥＦＬＡＧ信号線に電圧を印加するか否かを切り替えるスイッチとして機能する。

書き込みトランジスタのゲートは、信号線ＰＧＭに接続される。書き込みトランジスタのソースは、第１インバータの出力に接続される。書き込みトランジスタのドレインは、ワード線方向データバス線ＬＤＢに接続される。信号線ＰＧＭを介して伝達される信号ＰＧＭは、第１インバータ及び第２インバータによって構成されるラッチ部に格納されたデータをワード線方向データバス線ＬＤＢを介して伝達するか否かを切り替えるための信号である。

（データ転送処理）
以下において、変更例１に係るデータ転送処理について、図面を参照しながら説明する。図９は、変更例１に係るデータ転送処理を示すタイミングチャートである。

図９に示すように、ステップＳ１１０において、ＳＳＣコントローラ６００の制御によって、ビットストリング選択回路ＳＳＣに信号ＳＳＣが入力される。

ステップＳ１２０において、コマンドデコーダ１１０及びアドレスデコーダ１４０の制御によって、ＰＲＥＣＨ信号がチャージトランジスタのゲートに入力される。

ステップＳ１３０においてコマンドデコーダ１１０及びアドレスデコーダ１４０の制御によって、メイン線ＭＤＬに電圧が印加される。

ステップＳ１４０において、コマンドデコーダ１１０及びアドレスデコーダ１４０の制御によって、ワード線ＷＬに電圧が印加される。

ステップＳ１５０において、ＬＢＣコントローラ７００の制御によって、信号ＲＳＴがラッチバッファ回路３７０Ａに入力される。

ステップＳ１６０Ａにおいて、ラッチ部３７１の一方には、ワード線方向データバス線ＬＤＢと同相の信号ＬＡＴＮが入力される。ステップＳ１６０Ｂにおいて、ラッチ部３７１の他方には、ワード線方向データバス線ＬＤＢと異相の信号ＬＡＴＰが入力される。

ステップＳ１７０において、ＬＢＣコントローラ７００の制御によって、信号ＬＴがラッチバッファ回路３７０Ａに入力される。これによって、ワード線方向データバス線ＬＤＢを介して伝達されるデータがラッチバッファ回路３７０Ａに一時的に格納される。

ステップＳ１８０Ａにおいて、ラッチ部３７１の一方には、ビット線ＢＬと同相の信号ＬＡＴＮが入力される。ステップＳ１８０Ｂにおいて、ラッチ部３７１の他方には、ビット線ＢＬと異相の信号ＬＡＴＰが入力される。

ステップＳ１９０において、ＬＢＣコントローラ７００の制御によって、信号ＬＴＯＵＴがラッチバッファ回路３７０Ａに入力される。

ステップＳ２００において、ラッチバッファ回路３７０Ａに一時的に格納されたデータがビット線方向データ線ＧＤＢに伝達される。

（変更例２）
以下において、第１実施形態の変更例２について、図面を参照しながら説明する。以下においては、第１実施形態との相違点について主として説明する。

具体的には、第１実施形態では、メモリプレーン３１０毎にラッチバッファ回路３７０が設けられる。これに対して、変更例２では、互いに隣接する１対のメモリプレーン３１０によってラッチバッファ回路３７０が共用される。

変更例２では、メモリセルアレイ３００は、ラッチバッファ回路３７０に代えて、ラッチバッファ回路３７０Ｂを有する。

図１０に示すように、ラッチバッファ回路３７０Ｂは、図５と同様に、ラッチ部３７１と、インバータ３７２（インバータ３７２ｎ及びインバータ３７２ｎ１）と、パスゲート３７３（パスゲート３７３ｎ及びパスゲート３７３ｎ１）と、インバータ３７４と、トランジスタ３７５と、トランジスタ３７６と、インバータ３７７と、パスゲート３７８とを有する。また、ラッチバッファ回路３７０Ｂは、これらの構成に加えて、ＯＲ回路３７９Ａ及びＯＲ回路３７９Ｂを有する。

なお、図１０では、“ｎ”は、１対のメモリプレーン３１０のうち、一方のメモリプレーン３１０と対応することを示す。また、“ｎ１”は、１対のメモリプレーン３１０のうち、他方のメモリプレーン３１０と対応することを示す。“ｎ”及び“ｎ１”が付されていない構成は、１対のメモリプレーン３１０によって共用される構成である。

なお、ラッチ部３７１〜パスゲート３７８は、図５に示す構成と同様であるため、その説明については省略する。

ＯＲ回路３７９Ａには、信号線ＧＰＮｎ及び信号線ＧＰＮｎ１を介して信号ＧＰＮｎ及び信号ＧＰＮｎ１が入力される。ＯＲ回路３７９Ａは、ＯＲ演算結果を出力する。

ＯＲ回路３７９Ｂには、信号線ＣＮＴｎ及び信号線ＣＮＴｎ１を介して信号ＣＮＴｎ及び信号ＣＮＴｎ１が入力される。ＯＲ回路３７９Ｂは、ＯＲ演算結果を出力する。

このような構成によれば、信号ＧＰＮｎ、信号ＧＰＮｎ１、信号ＣＮＴｎ及び信号ＣＮＴｎ１によって、１対のメモリプレーン３１０がラッチ部３７１を共用することができる。

（変更例３）
以下において、第１実施形態の変更例３について、図面を参照しながら説明する。以下においては、第１実施形態との相違点について主として説明する。

具体的には、変更例３において、メモリセルアレイ３００は、図１０に示すように、互いに隣接する１対のメモリプレーン３１０間に設けられるワード線方向データバス線ＬＤＢを電気的に接続するか否かを切り替えるデータバス切り替えスイッチ回路ＴＬＧ３８０を有する。

データバス切り替えスイッチ回路ＴＬＧ３８０は、１対のメモリプレーン３１０間にビット線方向データ線ＧＤＢが設けられていない場合に、その１対のメモリプレーン３１０間に配置される。なお、データバス切り替えスイッチ回路ＴＬＧ３８０は、ワード線方向において、ロウデコーダ３３０と並んで配置されることが好ましい。

例えば、データバス切り替えスイッチ回路ＴＬＧ３８０は、図１２に示すように、１対のメモリプレーン３１０に設けられたワード線方向データバス線ＬＤＢ間に設けられたパスゲートによって構成されてもよい。このようなケースでは、信号線ＴＬＧを介して伝達される信号ＴＬＧによってパスゲートが制御されて、１対のメモリプレーン３１０に設けられたワード線方向データバス線ＬＤＢを接続するか否かが切り替えられる。

或いは、データバス切り替えスイッチ回路ＴＬＧ３８０は、図１３及び図１４に示すように、１対のメモリプレーン３１０に設けられたワード線方向データバス線ＬＤＢ間に設けられたトランジスタによって構成されてもよい。このようなケースでは、信号線ＴＬＧを介して伝達される信号ＴＬＧによってトランジスタのゲートが制御されて、１対のメモリプレーン３１０に設けられたワード線方向データバス線ＬＤＢを接続するか否かが切り替えられる。

或いは、データバス切り替えスイッチ回路ＴＬＧ３８０は、図１２〜図１４のいずれの構成に加えて、図１５に示すＯＲ回路をさらに有していてもよい。これによって、１対のメモリプレーン３１０に設けられたワード線方向データバス線ＬＤＢ間において双方向で容易にデータを転送することができる。

（変更例４）
以下において、第１実施形態の変更例４について、図面を参照しながら説明する。以下においては、第１実施形態との相違点について主として説明する。

具体的には、変更例４では、信号ＣＮＴ（第１制御信号）は、信号ＳＳＣ（第２制御信号）に基づいて出力され、ワード線方向データバス線ＬＤＢを介して伝達されるデータと同期する。なお、変更例４では、信号ＣＮＴが信号ＳＳＣに基づいて出力されるため、ＬＢＣコントローラ７００が信号ＣＮＴを出力する必要がないことに留意すべきである。

具体的には、図１６に示すように、ＳＳＣコントローラ６００は、信号ＳＳＣを出力し、信号ＳＳＣは、ビットストリング選択回路ＳＳＣに入力される。ビットストリング選択回路ＳＳＣは、信号ＳＳＣに基づいて、ワード線方向データバス線ＬＤＢをサブラッチ回路ＳＵＢＬＡＴに接続する。同時に、ビットストリング選択回路ＳＳＣは、信号ＳＳＣに基づいて、信号ＣＮＴを出力する。

さらに詳細には、図１７に示すように、ＳＳＣコントローラ６００のＡＮＤ回路６１０は、グループ選択信号に基づいて、信号ＳＳＣを出力する。信号ＳＳＣは、ビットストリング選択回路ＳＳＣの第１トランジスタのゲートに入力される。同時に、信号ＳＳＣは、ビットストリング選択回路ＳＳＣの第２トランジスタのゲートに入力される。第１トランジスタは、信号ＳＳＣによってオンし、ワード線方向データバス線ＬＤＢをサブラッチ回路ＳＵＢＬＡＴに接続する。第２トランジスタは、信号ＳＳＣによってオンし、信号ＣＮＴを出力する。

これによって、信号ＣＮＴは、ワード線方向データバス線ＬＤＢ上を伝達されるデータと同期する。言い換えると、信号ＣＮＴは、ワード線方向データバス線ＬＤＢ上を伝達されるデータと同タイミングでラッチバッファ回路３７０に入力される。

なお、第２トランジスタのソース側には、プルアップ抵抗を介して電源Ｖｃｃが接続される。従って、信号ＳＳＣがロウレベルである場合に、信号ＣＮＴはハイレベルである。逆に、信号ＳＳＣがハイレベルである場合に、信号ＣＮＴはロウレベルである。

（変更例５）
以下において、第１実施形態の変更例５について、図面を参照しながら説明する。以下においては、第１実施形態との相違点について主として説明する。

具体的には、変更例５では、ラッチバッファ回路３７０の構成が異なっている。変更例５では、メモリセルアレイ３００は、ラッチバッファ回路３７０に代えて、ラッチバッファ回路３７０Ｃを有する。

図１８に示すように、ラッチバッファ回路３７０Ｃは、第１インバータ回路と、第１インバータと、第１パスゲートと、ラッチ部と、第２インバータ回路と、第２インバータと、第２パスゲートとを有する。

第１インバータ回路の入力は、信号線ＣＮＴを介してＬＢＣコントローラ７００に接続されており、信号線ＣＮＴを介して伝達される信号ＣＮＴを反転する。具体的には、第１インバータ回路は、ワード線方向データバス線ＬＤＢを介して伝達されるデータ（Ｂ）が第１パスゲートに到達するまで、信号線ＣＮＴを介して伝達される信号ＣＮＴを遅延する。以下において、第１インバータ回路によって遅延された信号ＣＮＴを信号ＣＮＴ（Ａ）と称する。

第１インバータの入力は、信号線ＣＮＴを介して第１インバータ回路と接続されており、第１インバータ回路から出力される信号ＣＮＴ（Ａ）を反転する。

第１パスゲートは、ワード線方向データバス線ＬＤＢ上に設けられており、第１インバータ回路の出力及び第１インバータの出力に接続される。第１パスゲートは、信号ＣＮＴ（Ａ）に基づいて、ワード線方向データバス線ＬＤＢを介してデータをラッチ部に格納するか否かを切り替える。

ラッチ部は、ワード線方向データバス線ＬＤＢを介して伝達されるデータを一時的に格納する。以下において、ラッチ部において確定されたデータをデータ（Ｘ）と称する。

第２インバータ回路の入力は、信号線ＣＮＴを介して第１インバータの出力に接続されており、第１インバータから出力される信号ＣＮＴを反転する。具体的には、第２インバータ回路は、ラッチ部に格納されたデータが確定するまで、第１インバータから出力される信号ＣＮＴを遅延する。以下において、第２インバータ回路によって遅延された信号ＣＮＴを信号ＣＮＴ（Ｃ）と称する。

詳細には、第１インバータ回路から出力される信号ＣＮＴは、第１インバータ及び第２インバータ回路によって遅延される。言い換えると、信号ＣＮＴ（Ｃ）が第２パスゲートに到達する際に、ラッチ部に格納されたデータが確定していればよい。

第２インバータの入力は、信号線ＣＮＴを介して第２インバータ回路と接続されており、第２インバータ回路から出力される信号ＣＮＴ（Ｃ）を反転する。

第２パスゲートは、ラッチ部を介してワード線方向データバス線ＬＤＢ上に設けられており、第２インバータ回路の出力及び第２インバータの出力に接続される。第２パスゲートは、信号ＣＮＴ（Ｃ）に基づいて、ワード線方向データバス線ＬＤＢを介してデータをビット線方向データ線ＧＤＢに伝達するか否かを切り替える。以下において、第２パスゲートから出力されるデータをデータ（Ｄ）と称する。

図１９に示すように、第２インバータ回路から信号ＣＮＴ（Ｃ）が出力されるタイミングは、第１インバータ回路から信号ＣＮＴ（Ａ）が出力されるタイミングから遅延する（時間ｔ２）。なお、遅延時間（時間ｔ２）は、第１インバータ及び第２インバータ回路によって信号ＣＮＴが遅延される時間である。

このような遅延時間（時間ｔ２）においてワード線方向データバス線ＬＤＢからラッチ部に伝達されるデータが確定する。ラッチ部に格納されたデータは、データ（Ｘ）として確定された後に、データ（Ｄ）として第２パスゲートを介してビット線方向データ線ＧＤＢに出力される。なお、データ（Ｘ）の確定とは、ワード線方向データバス線ＬＤＢを介して伝達される信号の電位が所定閾値以上に達することである。

また、時間ｔ３は、データをビット線方向データ線ＧＤＢに出力してから次のデータをラッチ部に格納するまでのサイクルマージンである。すなわち、時間ｔ３は、ビット線方向データ線ＧＤＢに出力されたデータが次のデータによって上書きされることを抑制するための時間である。

このように、変更例５では、ラッチ部においてデータが確定してから、ラッチ部に格納されたデータがビット線方向データ線ＧＤＢに出力される。言い換えると、ラッチバッファ回路３７０Ｃは、低消費電力で安定的にデータを出力することを可能とする回路である。なお、変更例５では、信号線ＣＮＴを介して伝達される信号ＣＮＴがワード線方向データバス線ＬＤＢを介して伝達されるデータと同期することが重要であることに留意すべきである。

（変更例６）
以下において、第１実施形態の変更例６について、図面を参照しながら説明する。以下においては、変更例５との相違点について主として説明する。

具体的には、変更例６では、メモリセルアレイ３００は、ラッチバッファ回路３７０Ｃに代えて、ラッチバッファ回路３７０Ｄを有する。

図２０に示すように、ラッチバッファ回路３７０Ｄは、ラッチ部と、第１インバータと、第１パスゲートと、第２インバータと、第２パスゲートとを有する。すなわち、図２０に示すラッチバッファ回路３７０Ｄでは、図１８に示すラッチバッファ回路３７０Ｃと比べて、第１インバータ回路及び第２インバータ回路が省略されている。

図２１に示すように、信号ＣＮＴ（Ａ）によって第１パスゲートがオン状態に遷移し、ワード線方向データバス線ＬＤＢを介して伝達されるデータがラッチ部に格納される。続いて、ラッチ部に格納されたデータが確定する前に、第１インバータによって生じる遅延時間遅れて信号ＣＮＴ（Ｃ）によって第２パスゲートがオン状態に遷移する。続いて、ラッチ部において確定されたデータ（Ｘ）がデータ（Ｄ）としてビット線方向データ線ＧＤＢに出力される。

なお、信号ＣＮＴ（Ｃ）によって第２パスゲートがオフ状態に遷移してから時間ｔ２（ＣＮＴのパルス幅に相当する時間）が経過した後に、信号ＣＮＴ（Ａ）によって第１パスゲートがオン状態に遷移する。すなわち、ワード線方向データバス線ＬＤＢを介して伝達される次のデータがラッチ部に格納される。なお、時間ｔ２は、データをビット線方向データ線ＧＤＢに出力してから次のデータをラッチ部に格納するまでのサイクルマージンである。

ここで、変更例６では、信号ＣＮＴ（Ａ）及び信号ＣＮＴ（Ｃ）は逆相であるが、第１パスゲート及び第２パスゲートのチャネル（Ｐｃｈ／Ｎｃｈ）が逆さまであるため、第１パスゲート及び第２パスゲートのオン状態はほぼ重なる。同様に、第１パスゲート及び第２パスゲートのオフ状態もほぼ重なる。

詳細には、信号ＣＮＴ（Ｃ）は、第１インバータによって生じる時間（遅延時間）、信号ＣＮＴ（Ａ）に対して遅延する。第２パスゲートのオン状態（オフ状態）は、第１インバータによって生じる時間（遅延時間）、第１パスゲートのオン状態（オフ状態）に対して遅延する。

なお、第１インバータによって生じる信号ＣＮＴの遅延時間は、ラッチ部によって生じるデータの遅延時間、すなわち、データがラッチ部に伝達されてからデータがラッチ部において確定するまでの時間と略等しいことが好ましい。

このように、信号ＣＮＴの遅延時間がデータの遅延時間と略等しいため、データがラッチ部において確定した後にデータがラッチ部に滞留することがない。従って、データの伝達が滞ることなく、ワード線方向データバス線ＬＤＢからビット線方向データ線ＧＤＢに対してデータが伝達される。言い換えると、ラッチバッファ回路３７０Ｄは、高速にデータを出力することを可能とする回路である。なお、変更例６では、信号線ＣＮＴを介して伝達される信号ＣＮＴがワード線方向データバス線ＬＤＢを介して伝達されるデータと同期することが重要であることに留意すべきである。

［その他の実施形態］
本発明は上述した実施形態によって説明したが、この開示の一部をなす論述及び図面は、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

１００…不揮発性半導体記憶装置、１１０…コマンドデコーダ、１２０…メモリコントローラ、１３０…コマンドジェネレータ、１４０…アドレスデコーダ、１５０…センスアンプコントローラ、１７０…レギュレータ回路、１８０…判定回路、１９０…ページバッファ回路、２００…ＳＲＡＭキャッシュ回路、２１０…データラッチ回路、２２０…Ｉ／Ｏバッファ、３００…メモリセルアレイ、３１０…メモリプレーン、３２０…メモリセルエリア、３３０…ロウデコーダ、３４０…サブラット領域、３５０…メインバッファ、３６０…入出力パッド、３７０…ラッチバッファ回路、３８０…データバス切り替えスイッチ回路、４００…ビット線スイッチコントローラ、５００…サブラッチ回路コントローラ、６００…ＳＳＣコントローラ、７００…ＬＢＣコントローラ

Claims (9)

1. ワード線方向に沿って配列された複数のメモリプレーンを有する不揮発性半導体記憶装置であって、各メモリプレーンは、少なくとも１つのビット線と、ビット線方向に沿って配列された複数のメモリ領域とを有し、
   前記複数のメモリプレーンに跨って前記ワード線方向に沿って延びるワード線方向データバス線と、
   前記ワード線方向データバス線と前記ビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、
   前記ワード線方向データバス線に接続されるサブラッチ回路とを備え、
   前記ワード線方向データバス線、前記ビットストリング選択回路及び前記サブラッチ回路は、前記複数のメモリ領域の間において前記ワード線方向に沿って延びる帯状領域に設けられ、
   前記ワード線方向データバス線の本数は、前記ワード線方向データバス線に接続すべきビット線の本数よりも少ないことを特徴とする不揮発性半導体記憶装置。
2. 前記サブラッチ回路は、前記ワード線方向データバス線と前記ビットストリング選択回路とに接続された第１サブラッチ回路を含み、
   前記ビットストリング選択回路は、前記ワード線方向データバス線と接続されるとともに、前記第１サブラッチ回路を介して前記ビット線と接続されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記ワード線方向において前記複数のメモリプレーンに隣接して配置されており、前記ビット線方向に沿って延びるビット線方向データバス線を備え、
   前記サブラッチ回路は、前記ワード線方向データバス線及び前記ビット線方向データバス線に接続される第２サブラッチ回路を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記第２サブラッチ回路を制御するサブラッチコントローラを備え、
   前記サブラッチコントローラは、前記複数のメモリプレーンのうち、互いに隣接する１対のメモリプレーンの一方に設けられる前記ワード線方向データバス線と前記ビット線方向データバス線とを電気的に接続する場合に、前記１対のメモリプレーンの他方に設けられる前記ワード線方向データバス線と前記ビット線方向データバス線とを電気的に切断するように、前記第２サブラッチ回路を制御することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記第２サブラッチ回路は、前記複数のメモリプレーンのうち、互いに隣接する１対のメモリプレーンによって共用されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
6. 前記複数のメモリプレーンのうち、互いに隣接する１対のメモリプレーンに設けられる前記ワード線方向データバス線を電気的に接続するか否かを切り替えるデータバス切り替えスイッチ回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
7. ワード線方向に沿って配列された複数のメモリプレーンを有する不揮発性半導体記憶装置であって、各メモリプレーンは、少なくとも１つのビット線と、ビット線方向に沿って配列された複数のメモリ領域とを有し、
   前記複数のメモリプレーンに跨って前記ワード線方向に沿って延びるワード線方向データバス線と、
   前記ワード線方向データバス線と前記ビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、
   前記ワード線方向データバス線に接続されるサブラッチ回路と、
   前記ワード線方向において前記複数のメモリプレーンに隣接して配置されており、前記ビット線方向に沿って延びるビット線方向データバス線とを備え、
   前記ワード線方向データバス線の電位を前記サブラッチ回路に検出させる第１の制御信号は、前記ワード線方向データバス線と前記ビット線とを前記ビットストリング選択回路に接続させる第２の制御信号と同期することを特徴とする不揮発性半導体記憶装置。
8. ワード線方向に沿って配列された複数のメモリプレーンを有する不揮発性半導体記憶装置であって、各メモリプレーンは、少なくとも１つのビット線と、ビット線方向に沿って配列された複数のメモリ領域とを有し、
   前記複数のメモリプレーンに跨って前記ワード線方向に沿って延びるワード線方向データバス線と、
   前記ワード線方向データバス線と前記ビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、
   前記ワード線方向データバス線に接続されるサブラッチ回路と、
   前記ワード線方向において前記複数のメモリプレーンに隣接して配置されており、前記ビット線方向に沿って延びるビット線方向データバス線とを備え、
   前記ワード線方向データバス線の電位を前記サブラッチ回路に検出させる第１の制御信号は、前記ワード線方向データバス線と前記ビット線とを前記ビットストリング選択回路に接続させる第２の制御信号に基づいて出力され、前記ビットストリング選択回路を介して前記ワード線方向データバス線上を伝達されるデータと同期することを特徴とする不揮発性半導体記憶装置。
9. 前記第１の制御信号の信号線は、前記ワード線方向データバス線に沿って配置されることを特徴とする請求項７又は請求項８に記載の不揮発性半導体記憶装置。

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