KR100518288B1 - 반도체 집적 회로 - Google Patents

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Abstract

NAND 셀형 EEPROM에서, 데이터 기입 동작 중에 병행하여 기입 데이터의 입력 동작을 가능하게 하여, 기입 시퀀스 전체의 소요 시간을 단축한다. 동작 종료 후에 그 동작의 패스/페일 결과가 반도체 칩 내에 보유되는 제1 동작 및 제2 동작을 구비하고, 제1 동작과 제2 동작을 연속하여 행했을 때에, 제1 및 제2 동작 종료 후에 제1 동작의 패스/페일 결과와 제2 동작의 패스/페일 결과 쌍방을 출력하는 동작을 갖는다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 특히 내부 동작의 패스/페일 결과를 반도체 칩 밖으로 출력하는 반도체 집적 회로에 관한 것으로, 예를 들면 NAND 셀 EEPROM, NOR 셀 EEPROM, DINOR 셀 EEPROM, AND 셀형 EEPROM 등의 불휘발성 반도체 기억 장치에 관한 것이다.
반도체 기억 장치의 하나로서, 전기적 재기입을 가능하게 한 EEPROM이 알려져 있다. 그 중에서도, 메모리 셀을 복수개 직렬 접속하여 NAND 셀 블록을 구성하는 NAND 셀형 EEPROM은, 고집적화를 할 수 있으므로 주목받고 있다.
NAND 셀형 EEPROM의 하나의 메모리 셀은, 반도체 기판 상에 절연막을 개재하여, 전하 축적층으로서 기능하는 부유 게이트와 제어 게이트가 적층된 FET-MOS 구조를 갖는다. 그리고, 복수개의 메모리 셀이 인접하는 것끼리 소스·드레인을 공용하는 형태로 직렬 접속되어 NAND 셀이 구성되며, 이것이 하나의 단위로서 비트선에 접속된다.
이러한 NAND 셀이 매트릭스 배열되어 메모리 셀 어레이가 구성된다. 메모리 셀 어레이는 p형 웰 영역, 또는 p형 기판 내에 집적된다. 메모리 셀 어레이의 열 방향으로 배열되는 NAND 셀의 일단측 드레인은, 각각 선택 게이트 트랜지스터를 통해 비트선에 공통 접속되고, 타단측 소스는 별도의 선택 게이트 트랜지스터를 통해 공통 소스선에 접속된다.
메모리 셀 트랜지스터의 제어 게이트 및 선택 게이트 트랜지스터의 게이트 전극은 메모리 셀 어레이의 행 방향으로 연장되어, 각각 공통의 제어 게이트선(워드선), 선택 게이트선이 된다.
이 NAND 셀형 EEPROM의 동작은 다음과 같다.
데이터 기입 동작은, 비트선 컨택트로부터 가장 멀리 떨어진 위치의 메모리 셀부터 순서대로 행해진다. 선택된 메모리 셀의 제어 게이트에는 고전압 Vpgm(=18V 정도)이 인가된다. 이 선택 메모리 셀보다 비트선 컨택트측에 위치하는 메모리 셀의 제어 게이트 및 선택 게이트에는 각각 중간 전위 Vmw(=10V 정도)가 인가되고, 비트선에는 데이터에 따라 0V 또는 중간 전위 Vmb(=8V 정도)가 인가된다.
비트선에 0V가 인가되었을 때, 그 전위는 선택 메모리 셀의 드레인까지 전달되어, 드레인으로부터 부유 게이트로 터널 전류에 의한 전자 주입이 발생한다. 이에 의해, 그 선택된 메모리 셀의 임계값은 플러스 방향으로 시프트된다. 이 상태를 예를 들면 "0" 기입 상태로 한다.
비트선에 Vmb가 인가되었을 때에는 전자 주입이 발생하지 않고, 따라서, 임계값은 변화되지 않고, 마이너스로 멈춘다. 이 상태를 "1" 기입 상태로 한다.
데이터 소거는, 선택된 NAND 셀 블록 내의 모든 메모리 셀에 대하여 동시에 행해진다. 즉, 선택된 NAND 셀 블록 내의 모든 제어 게이트에 0V가 인가되고, p형 웰 영역 혹은 p형 기판에는 고전압 Vera(=22V 정도)가 인가된다. 또한, 비트선, 소스선, 비선택 NAND 셀 블록 내의 제어 게이트 및 모든 선택 게이트선이 부유 상태로 된다.
이에 의해, 선택 NAND 셀 블록 내의 모든 메모리 셀에서, 터널 전류에 의해, 부유 게이트의 전자가 p형 웰 영역 혹은 p형 기판으로 방출된다. 이에 의해, 소거 후에는 임계값 전압이 마이너스 방향으로 시프트된다.
데이터 판독 동작은, 선택된 메모리 셀의 제어 게이트에 0V가 인가되고, 그 이외의 메모리 셀의 제어 게이트 및 선택 게이트에는 전원 전압 Vcc, 혹은 전원 전압보다 조금 높은 판독용 전압 VH가 인가된다. 이 전압 VH 값은 통상 Vcc의 2배 이하의 전압 레벨로, 예를 들면 5V 이하이다. 이 때, 선택 메모리 셀에서 전류가 흐르는지의 여부가 검출됨으로써 데이터가 감지된다.
도 35는 종래의 NAND 셀형 EEPROM의 메모리 셀 어레이 및 비트선 제어 회로의 구성의 일례를 도시하고 있다.
도 35에서, 메모리 셀 어레이(1)는, 예를 들면 33792개의 비트선 BL0∼BL33791과, 1024개의 블록 Block0∼Block1023을 갖고, 행 방향의 양측에 로우 디코더가 각각 배치되어 있는 예를 나타내고 있다.
비트선 제어 회로(2) 내에서는, 데이터 입출력 버퍼와 데이터의 수수를 행하는 경로인 IO, /IO선쌍과 비트선 BLi, BLi+1, …(i=0) 사이에 감지 래치 회로(22)가 설치되어 있다. 즉, IO, /IO선쌍과, 서로 인접하는 홀수 열 및 짝수 열의 2개의 비트선 사이에 각각 1개의 감지 래치 회로(31)가 접속되어 있다.
도 36은 도 35의 NAND 셀형 EEPROM에서의 데이터 기입 시퀀스의 일례의 알고리즘을 도시하고 있다.
이 알고리즘에서는, 복수 페이지의 각 페이지에 대하여 순서대로 데이터가 기입된다. 데이터 기입 동작 시에는, 감지 래치 회로(31)가 동작 중, 즉 사용 중이기 때문에, 데이터 입력 등의 다른 동작을 위해 감지 래치 회로(31)는 사용할 수 없다.
즉, 이 데이터 기입 시퀀스에서는, 1페이지에 대하여, 기입 데이터 입력 동작과 데이터 기입 동작이 행해지고, 이것이 각 페이지에 대하여 반복하여 행해지기 때문에, 데이터 기입 동작 중에 병행하여 기입 데이터 입력 동작을 행할 수 없다.
또한, 실제의 동작에서는, 데이터 기입 동작 종료 후에는, 기입된 데이터가 판독되어, 기입해야 할 데이터와 일치하는지의 여부의 기입 검증 동작이 행해져, 정상 기입이 행해졌는지의 여부의 패스/페일 상태가 확인된다.
따라서, 데이터 기입 시퀀스 중에, 기입 데이터 입력 동작과 데이터 기입 동작이 교대로 반복되게 된다. 데이터 기입 시퀀스 전체의 소요 시간은, 주로, 기입 데이터 입력 동작에 소요되는 시간과, 데이터 기입 동작에 소요되는 시간의 합으로 되어, 데이터 기입 시퀀스 전체의 소요 시간이 길어진다.
도 37은 도 35의 NAND 셀형 EEPROM에서의 데이터 판독 시퀀스의 일례의 알고리즘을 도시하고 있다.
이 알고리즘은, 복수 페이지의 각 페이지에 대하여 연속하여 데이터 판독을 행하는 경우의 시퀀스를 나타내고 있다. 데이터 판독 동작 시에는, 감지 래치 회로(22)가 동작 중, 즉 사용 중이기 때문에, 데이터 출력 등의 다른 동작을 위해 감지 래치 회로(22)는 사용할 수 없다.
도 37의 알고리즘에서는, 셀 데이터 판독 동작과 판독 데이터 출력 동작 쌍방의 소요 시간의 합에 의해 데이터 판독 시퀀스 전체의 소요 시간이 결정되어, 데이터 판독 시퀀스 전체의 소요 시간이 길어진다.
또한, 캐쉬 기능이나 다치 논리 동작을 실현할 수 있도록, 기입 데이터나 판독 데이터를 일시적으로 보유하는 데이터 재기입/판독 회로를 구비한 기억 회로에 대해서는, 예를 들면 특허 문헌1(일본 특개2001-325796호 공보)에 기재되어 있다.
상기한 바와 같이 종래의 NAND 셀형 등의 불휘발성 반도체 기억 장치에서는, 데이터 기입 동작 중에 병행하여 기입 데이터 입력 동작을 행할 수 없어, 데이터 기입 시퀀스 전체의 소요 시간이 길어진다고 하는 문제가 있었다.
또한, 데이터 판독 동작 중에 병행하여 판독 데이터 출력 동작을 행할 수 없어, 데이터 판독 시퀀스 전체의 소요 시간이 길어진다고 하는 문제가 있었다.
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 그 제1 목적은, 동작 종료 후에 그 동작의 패스/페일 결과가 칩 내에 보유되는 제1 동작 및 제2 동작을 연속하여 행했을 때에, 쌍방의 패스/페일 결과를 외부로 출력하는 것이 가능하게 되어, 칩 밖에서의 제어상의 편리성을 높이는 것이 가능한 반도체 집적 회로를 제공하는 것이다.
또한, 본 발명의 제2 목적은, 데이터 기입 동작 중에 병행하여 기입 데이터 입력을 행할 수 있어, 데이터 기입 시퀀스 전체의 소요 시간을 단축할 수 있는, 고속 데이터 기입 기능을 갖는 반도체 기억 회로를 실현할 수 있는 반도체 집적 회로를 제공하는 것이다.
또한, 본 발명의 제3 목적은, 데이터 판독 동작 중에 병행하여 판독 데이터 출력을 행할 수 있어, 데이터 판독 시퀀스 전체의 소요 시간을 단축할 수 있는, 고속 데이터 판독 기능을 갖는 반도체 기억 회로를 실현할 수 있는 반도체 집적 회로를 제공하는 것이다.
제1 발명의 반도체 집적 회로는, 제1 동작과 제2 동작을 연속하여 행하며, 상기 제1 동작 종료 후에 그 동작의 패스/페일 결과를 내부에 보유하고, 상기 제2 동작 종료 후에 그 동작의 패스/페일 결과를 내부에 보유하며, 상기 제1 및 상기 제2 동작 종료 후에 상기 제1 동작의 패스/페일 결과와 상기 제2 동작의 패스/페일 결과 쌍방을 외부로 출력하는 것을 특징으로 한다.
제2 발명의 반도체 집적 회로는, 제1 동작과 제2 동작을 병렬로 실행할 수 있으며, 상기 제1 동작이 실행 중인지의 여부를 나타내는 제1 정보 및 상기 제1 동작 중에 상기 제2 동작을 실행할 수 있는지의 여부를 나타내는 제2 정보 쌍방을 외부로 출력하는 것을 특징으로 한다.
제3 발명의 반도체 집적 회로는, 제1 동작과 제2 동작을 병렬로 실행할 수 있는 내부 회로와, 상기 제1 동작이 실행 중인지의 여부를 나타내는 정보 및 상기 제1 동작 중에 상기 제2 동작을 실행할 수 있는지의 여부를 나타내는 정보 쌍방을 외부로 출력하는 출력 회로를 포함하는 것을 특징으로 한다.
제4 발명의 반도체 집적 회로는, 내부 회로에서의 직전의 동작의 결과를 판정하여, 패스/페일 신호를 출력하는 패스/페일 판정 회로와, 상기 패스/페일 신호가 입력되며, 상기 내부 회로에서 연속하여 행해지는 제1 동작 및 제2 동작의 각각의 패스/페일 결과를 각각 보유하는 패스/페일 보유 회로와, 상기 제1 동작 및 제2 동작이 연속하여 행해졌을 때에 상기 패스/페일 보유 회로에 보유된 상기 제1 동작 및 제2 동작 각각의 패스/페일 결과를 출력하는 출력 회로를 포함하는 것을 특징으로 한다.
제5 발명의 반도체 집적 회로는, 데이터 입출력선에 접속되며, 데이터를 일시적으로 보유하는 데이터 캐쉬 회로와, 상기 데이터 캐쉬 회로에 접속되며, 메모리 셀로부터 판독된 데이터를 감지하고 래치함과 함께 메모리 셀에 기입해야 할 데이터를 래치하는 감지 래치 회로를 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.
<제1 실시 형태>
도 1은 본 발명의 제1 실시 형태에 따른 NAND 셀형 EEPROM 전체의 개략적인 구성을 도시하는 블록도이다.
메모리 셀 어레이(1) 내에는, 후술하지만, 각각 제어 게이트 및 선택 게이트를 갖는 복수의 메모리 셀이 설치되어 있다. 이들 각 메모리 셀에는 비트선과 워드선이 각각 접속되어 있다. 또한, 상기 복수의 메모리 셀은 복수의 블록으로 분할되고, 동작 시에는 어느 하나의 블록이 선택된다.
메모리 셀 어레이(1)에는 비트선 제어 회로(2)가 접속되어 있다. 이 비트선 제어 회로(2)는, 메모리 셀 어레이(1) 내의 복수의 메모리 셀로부터의 데이터 판독, 각 메모리 셀에 대한 데이터 기입을 행한다.
이를 위해, 상기 비트선 제어 회로(2)는, 메모리 셀 어레이(1) 내의 비트선의 전위를 감지 증폭하기 위한 감지 증폭기와 기입을 행하기 위한 데이터를 래치하기 위한 데이터 래치 회로 쌍방의 역할을 갖는 감지 래치 회로(감지 증폭기/데이터 래치 회로)를 포함한다. 그리고, 비트선 제어 회로(2)와 데이터 입출력 제어 회로(3) 사이에서 기입 데이터/판독 데이터 등의 데이터의 전송이 행해진다.
상기 데이터 입출력 제어 회로(3)는, 후술하는 바와 같이, 기입 데이터/판독 데이터 등을 보유하는 데이터 캐쉬 회로를 포함하며, 기입 데이터나 판독 데이터 등 내부 데이터 혹은 외부 데이터의 입출력 제어를 행한다. 이 데이터 입출력 제어 회로(3)에는 데이터 입출력 버퍼(I/O 버퍼)(4)가 접속되어 있다.
또한, 상기 데이터 입출력 제어 회로(3)는, 어드레스 입력을 받는 어드레스 버퍼(어드레스 래치)(5)로부터 어드레스 신호를 받는 컬럼 디코더(6)의 출력에 의해 제어된다.
메모리 셀의 제어 게이트 및 선택 게이트를 제어하기 위한 로우 디코더(7)가 메모리 셀 어레이(1)에 접속되어 있다. 또한, 메모리 셀 어레이(1)가 형성되어 있는 p형 웰 영역 또는 p형 기판의 전위를 제어하기 위한 웰 전위 제어 회로(8)가 메모리 셀 어레이(1)에 접속되어 있다. 또한, 메모리 셀 어레이(1) 내의 소스선 전압을 제어하기 위한 소스선 제어 회로(9)가 메모리 셀 어레이(1)에 접속되어 있다.
또한, 선택 블록 내의 워드선, 즉 제어 게이트선의 전위를 제어하기 위한 워드선 제어 회로(10) 및 로우 디코더 회로(7)의 전원 전위를 제어하기 위한 로우 디코더 전원 제어 회로(11)가 설치된다. 이 워드선 제어 회로(10) 및 로우 디코더 전원 제어 회로(11)는 모두 로우 디코더 회로(7)에 접속되어 있다.
또한, 기입용 고전압·중간 전압이나 소거용 고전압, 판독용 고전압 등을 발생하여, 소거 동작 중에 상기 p형 웰 영역 또는 p형 기판에 공급하고, 기입 동작 중에는 메모리 셀 어레이(1) 내의 워드선 및 비트선, 로우 디코더 회로(7) 등에 공급하는 고전압·중간 전압 발생 회로(12)가 설치되어 있다. 이 고전압·중간 전압 발생 회로(12)는, 상기 메모리 셀 어레이(1), 비트선 제어 회로(2), 워드선 제어 회로(10) 및 로우 디코더 전원 제어 회로(11)에 접속되어 있다.
상기 데이터 입출력 버퍼(4)는 외부와의 사이에서 각종 데이터의 수수를 행한다. 이 데이터 입출력 버퍼(4)에는 예를 들면 I/O-1∼I/O-8로 이루어지는 8개의 I/O 패드가 접속되어 있다. 그리고, 이들 8개의 I/O 패드 I/O-1∼I/O-8을 통해 외부로부터 기입 데이터나 어드레스, 커맨드 등이 공급되고, 내부로부터는 판독 데이터나 각종 신호가 이들 8개의 I/O 패드 I/O-1∼I/O-8을 통해 외부로 출력된다.
상기 데이터 입출력 버퍼(4)는, 또한 상기 어드레스 버퍼(5) 및 커맨드 디코더(13)에 접속되어 있다.
커맨드 디코더(13)는, I/O 패드 I/O-1∼I/O-8로부터 커맨드가 입력되었을 때에, 데이터 입출력 버퍼(4)를 통해 그 커맨드를 받아 래치하고, 래치한 커맨드에 따라 데이터의 판독 동작, 기입 동작, 소거 동작 등의 각종 동작을 제어하기 위한 제어 신호를 출력한다.
또한, 패스(Pass)/페일(Fail) 판정 회로(Pass/Fail 판정 회로)(14) 및 패스(Pass)/페일(Fail) 보유 회로(Pass/Fail 보유 회로)(15)가 설치된다. 상기 Pass/Fail 판정 회로(14)는 상기 비트선 제어 회로(2)에 접속되고, 상기 Pass/Fail 보유 회로(15)는 상기 Pass/Fail 판정 회로(14)에 접속되어 있다. 상기 Pass/Fail 보유 회로(15)는 예를 들면 시프트 레지스터로 구성되어 있다.
상기 Pass/Fail 판정 회로(14)는, 정상적으로 기입 또는 소거가 행해졌는지의 여부를 판정한다. 그리고, 정상적으로 기입 또는 소거가 행해졌으면 패스(Pass) 상태로 판정하고, 그렇지 않으면 페일(Fail) 상태로 판정한다.
상기 Pass/Fail 판정 회로(14)에서의 Pass/Fail 판정은, 기입 또는 소거 동작의 종료 후에, Pass/Fail 보유 회로(15)로 보내어져, 보유된다. 또한, Pass/Fail 상태를 조사하기 위한 커맨드가 I/O 패드 I/O-1∼I/O-8을 통해 외부로부터 공급되면, 이 커맨드가 데이터 입출력 버퍼(4)를 통해 커맨드 디코더(13)에 입력됨으로써, 커맨드 디코더(13)로부터 제어 신호가 출력되고, 이 제어 신호에 기초하여 Pass/Fail 보유 회로(15)에서 보유된 Pass/Fail 판정 결과가 데이터 입출력 버퍼(4)에 입력되며, 그 후, I/O 패드 I/O-1∼I/O-8 중 어느 하나로부터 선택적으로 출력된다.
또한, 레디(Ready)/비지(Busy) 제어 회로(R/B 제어 회로)(16)가 설치된다. 이 R/B 제어 회로(16)는, 상기 데이터 입출력 제어 회로(3) 및 데이터 입출력 버퍼(4)에 접속되어 있다. R/B 제어 회로(16)는, 데이터 입출력 제어 회로(3)의 동작에 기초하여, 칩의 동작 상태를 나타내는 레디(Ready)/비지(Busy)(Ready/Busy) 신호를 생성한다. 이 Ready/Busy 신호는 데이터 입출력 버퍼(4)에 입력되고, 그 후, I/O 패드 I/O-1∼I/O-8 중 어느 하나로부터 선택적으로 출력된다.
도 2의 (a), (b)는, 도 1에서의 메모리 셀 어레이(1) 내의 하나의 NAND 셀 부분을 추출하여 도시하는 평면도 및 등가 회로도이고, 도 3의 (a), (b)는 각각 도 2의 (a)에서의 3A-3A선을 따라 취한 단면도 및 3B-3B선을 따라 취한 단면도이다.
소자 분리 산화막(21)으로 둘러싸인 p형 실리콘 기판(또는 p형 웰 영역)(22)에 복수의 NAND 셀로 이루어지는 메모리 셀 어레이가 형성되어 있다. 하나의 NAND 셀은, 직렬 접속되어 있는 복수의 메모리 셀(본 예에서는, 8개의 메모리 셀 M1∼M8)이, 인접하는 것끼리 각각의 소스, 드레인 영역인 n형 확산층23(230, 231, …, 2310)을 공용하고 있다.
또한, NAND 셀의 드레인측 및 소스측에는, 각각 메모리 셀의 부유 게이트, 제어 게이트와 동시에 형성된 선택 게이트 트랜지스터(249, 259, 2410, 2510)가 형성되어 있다.
각 메모리 셀 M1∼M8은, 반도체 기판(22) 상에 게이트 절연막(26)을 개재하여 부유 게이트(24)(241, 242, …, 248)가 형성되고, 또한 그 위에 게이트 절연막(27)을 개재하여 제어 게이트(25)(251,252, …, 258)가 적층된 MOSFET 구조를 갖는다.
이와 같이 소자가 형성된 기판 상은 CVD 산화막(28)에 의해 피복되고, 그 위에 비트선(29)이 배치되어 있다. 비트선(29)은, NAND 셀의 일단의 드레인측의 확산층(230)에 컨택트하고 있다.
상기한 바와 같은 NAND 셀이 매트릭스 배열되어, NAND 셀의 드레인측의 선택 게이트 트랜지스터는 비트선에 공통 접속되고, 소스측의 선택 게이트 트랜지스터는 공통 소스선(소스선 전압 Cell-Source)에 접속되어 있다.
메모리 셀 M1∼M8의 제어 게이트(24)는 제어 게이트선(워드선) CG1, CG2, …, CG8로서 메모리 셀 어레이의 행 방향으로 공통으로 배치되어 있다.
선택 게이트 트랜지스터(249, 259, 2410, 2510)의 게이트도 각각 선택 게이트선 SG1, SG2로서 메모리 셀 어레이의 행 방향으로 배치되어 있다.
도 4는 도 2의 (a), (b)에 도시한 바와 같은 NAND 셀이 매트릭스 배열된 도 1에서의 메모리 셀 어레이(1)의 등가 회로의 일부를 도시하고 있다.
동일한 워드선이나 선택 게이트선을 공유하는 NAND 셀군을 블록이라고 하고, 예를 들면 도면에서, 파선으로 둘러싸인 영역이 1개의 블록으로 된다. 판독/기입 등의 동작은, 복수의 블록 중 선택된 1개의 선택 블록에 대하여 행해진다.
도 5는 도 1에서의 메모리 셀 어레이(1), 비트선 제어 회로(2) 및 데이터 입출력 제어 회로(3)의 구성의 일례를 도시한다.
도 5에 도시한 바와 같이, 데이터 입출력 버퍼(4)와의 데이터 수수를 행하는 경로인 IO, /IO선쌍은, 데이터 입출력 제어 회로(3) 내에 설치된 복수의 각 데이터 캐쉬 회로(31)를 통해, 비트선 제어 회로(2) 내에 설치된 복수의 각 감지 래치 회로(32)에 접속되어 있다. 상기 각 데이터 캐쉬 회로(31) 및 각 감지 래치 회로(32)는 모두, 입출력 노드가 교차 접속된 각각 2개의 인버터 회로를 포함하여 구성되어 있다. 더욱 상세하게 설명하면, 각 데이터 캐쉬 회로(31)는, 2개의 인버터 회로로 이루어지는 래치 회로(33)와, 이 래치 회로(33)의 한쪽 데이터 기억 노드 N1과 IO선 사이에 접속된 스위치용 트랜지스터(34)와, 상기 래치 회로(33)의 다른쪽 데이터 기억 노드 N2와 /IO선 사이에 접속된 스위치용 트랜지스터(35)와, 상기 데이터 기억 노드 N2와 감지 래치 회로(32) 사이에 접속된 스위치용 트랜지스터(36)로 구성되어 있다.
또한, 각 감지 래치 회로(32)는, 2개의 인버터 회로로 이루어지는 래치 회로(37)와, 이 래치 회로(37)의 데이터 기억 노드 N3에 일단이 접속된 스위치용 트랜지스터(38)로 구성되어 있다. 그리고, 비트선 제어 회로(2) 내에는 각 감지 래치 회로(32)마다 각각 2개의 스위치용 트랜지스터(39, 40)가 설치되어 있다. 상기 한쪽 트랜지스터(39)는 상기 트랜지스터(38)의 타단과 메모리 셀 어레이(1) 내의 짝수 열 중 어느 1개의 비트선 사이에 접속되고, 다른쪽 트랜지스터(40)는 상기 트랜지스터(38)의 타단과 메모리 셀 어레이(1) 내의 홀수 열 중 어느 1개의 비트선 사이에 접속되어 있다. 상기 트랜지스터(39, 40)는 비트선 선택 신호 BTL0 또는 BTL1로 게이트 제어된다.
즉, IO, /IO선쌍에는 데이터 캐쉬 회로(31)만이 직접 접속되어 있으며, 이 데이터 캐쉬 회로(31)에 감지 래치 회로(32)가 접속되어 있다.
또한, 도 5에서의 메모리 셀 어레이(1)는, 33792개의 비트선 BL0∼BL33791과, 1024개의 블록 Block0∼Block1023을 갖고, 행 방향의 양측에 로우 디코더가 각각 배치되어 있는 예를 나타내고 있다.
도 5의 회로에서는, 홀수 열, 짝수 열의 비트선 2개와 IO, /IO선쌍 사이에, 2종류의 래치 회로, 즉 1개의 감지 래치 회로(32)와 1개의 데이터 캐쉬 회로(31)가 존재하고 있다. 따라서, 데이터 기입 동작이나 데이터 판독 동작 시에는, 감지 래치 회로(32)에 접속된 2개의 비트선 중 1개만을 선택하고, 선택된 비트선에 접속된 메모리 셀에 대해서만 데이터 기입/판독을 실행하는 것이 가능하다.
데이터 기입 동작에서 사용되는 것은 감지 래치 회로(32)만이기 때문에, 데이터 캐쉬 회로(31)는 데이터 기입 동작과는 독립된 동작에 사용할 수 있다. 예를 들면, 다음에 행하는 데이터 기입에 이용하는 기입 데이터, 즉, 다음 페이지에의 기입 데이터의 입력 동작에 사용할 수 있다.
도 6은 도 5의 회로를 이용한 데이터 기입 시퀀스의 일례에서의 알고리즘을 도시한다.
이 알고리즘은, 복수 페이지의 각 페이지에 대하여 순서대로 데이터 기입을 행하는 데이터 기입 시퀀스에서, 데이터 기입 동작과 다음 페이지에의 기입 데이터 입력 동작을 병행하여 행하는 상태를 나타내고 있다. 최초 단계에서는 데이터 캐쉬 회로(31)에 대한 기입 데이터 입력 동작이 행해지고(to Data Cache), 다음 단계에서는 데이터 캐쉬 회로(31)로부터 감지 래치 회로(32)로 기입 데이터가 전송되는 동작이 행해진다(Data Cache→Sense Latch). 또한 다음 단계에서는 감지 래치 회로(32)에 의해 래치된 데이터가 메모리 셀에 기입되는 동작이 행해진다(Sense Latch 사용). 또한, 이 데이터 기입 동작에 병행하여, 데이터 캐쉬 회로(31)에 대하여 다음 기입 데이터의 입력 동작이 행해진다(to Data Cache).
이하, 마찬가지로 하여, 데이터 캐쉬 회로(31)로부터 감지 래치 회로(32)로 기입 데이터가 전송되어, 데이터 기입 동작이 행해진다.
도 6의 알고리즘에서는, 데이터 캐쉬 회로(31)로부터 감지 래치 회로(32)로의 데이터 전송 동작이 필요하게 된다. 그러나, 통상, 데이터 전송 동작에 필요한 시간은 데이터 기입 동작(통상, 200㎲ 정도)이나 기입 데이터 입력 동작(통상, 수십∼수백㎲ 정도)보다 매우 짧아, 통상은 2∼3㎲ 정도이기 때문에, 시퀀스 전체의 소요 시간에는 거의 영향을 미치지 않는다.
여기서, 도 6의 알고리즘이, 종래예에서 설명한 도 36의 알고리즘에 대하여 유리한 점을, 1페이지당의 데이터 기입 동작 소요 시간의 비교에 의해 설명한다.
도 6의 알고리즘에 의한 1페이지당 데이터 기입 동작 소요 시간은, 데이터 기입 동작과 이것에 병행하여 행해지는 기입 데이터 입력 동작 중 어느 하나의 긴 쪽의 동작에 필요한 시간과, 기입 데이터 전송 동작에 필요한 시간과의 합으로 된다. 이에 대하여, 종래예에서 설명한 도 36의 알고리즘에 의한 1페이지당 데이터 기입 동작 소요 시간은, 데이터 기입 동작과 기입 데이터 입력 동작의 소요 시간의 합으로 된다.
통상, 데이터 기입 동작에 필요한 시간은 기껏해야 200㎲ 정도이고, 기입 데이터 입력 동작에 필요한 시간은 수십∼수백㎲라는 것을 고려하면, 데이터 기입 동작과 기입 데이터 입력 동작은 같은 오더 정도의 소요 시간으로 되기 때문에, 도 6의 알고리즘을 사용할 경우, 1페이지당 데이터 기입 동작 소요 시간은 수백㎲ 정도로 된다.
이에 대하여, 도 36의 알고리즘에 의한 1페이지당 데이터 기입 동작 소요 시간은 수백㎲+수백㎲로 되어, 도 6의 알고리즘을 사용하는 쪽이 시퀀스 전체의 소요 시간을 대폭 짧게 할 수 있다.
도 7의 (a)∼(f)는, 도 6의 알고리즘을 이용한 경우의 도 5의 회로의 동작을 모식적으로 도시하고 있다.
도 7에서는, 기입 데이터 입력 동작과 병렬로 행해지는 데이터 기입 동작은 「Background」로 표기되고, 데이터 기입 동작의 단독 동작은 「Foreground」로 표기되어 있다. 또한, 데이터 기입 동작은 「Data Prog.」로 표기되며, 메모리 셀로의 데이터 기입용 전압 인가 동작 「programming」과 기입 검증 동작 「verification」의 반복에 의해 실행된다.
데이터 기입 시퀀스에서의 최종 페이지로의 데이터 기입 동작에서는, 다음 페이지의 기입 데이터의 입력이 필요없기 때문에, 도 6, 도 7 모두 데이터 기입 동작의 단독 동작으로 된다. 따라서, 최종 페이지로의 데이터 기입 동작에서는, Background 동작은 불필요하다. 즉 다른 동작과 병행하여 동작을 실행하는 것이 불필요하기 때문에, Foreground 동작을 사용할 수 있다.
도 8은 도 1의 NAND 셀형 EEPROM이 형성된 반도체 칩의 데이터 기입 시퀀스의 제어 방법의 일례를 도시한다. 또한, 도 8에서의 Ta 내지 Tf의 각 기간의 동작은, 도 7에서의 (a) 내지 (f)의 동작과 대응하고 있다.
기입 동작을 실현하기 위한 제어 방법으로서는, 어드레스/데이터 입력용 커맨드(COM1)의 입력, 데이터 기입을 행하는 어드레스의 입력, 기입 데이터의 입력, 데이터 기입 동작 개시 커맨드의 입력, 데이터 기입 동작 개시라는 시퀀스가 일반적이고, 데이터 기입 동작 개시 커맨드로서는 Background용, 즉 기입 데이터 입력 동작과 병행하여 실행할 수 있는 데이터 기입 동작용 커맨드 COM2와, Foreground용, 즉 다른 동작과 병행하여 실행할 수 없는 데이터 기입 동작용 커맨드 COM3의 2종류가 있다.
한쪽 데이터 기입 동작용 커맨드 COM3의 입력 시에는, 칩의 동작 상태를 나타내는 Ready/Busy 상태의 Busy 기간이 길어져, 커맨드 COM3 입력에 대응하는 데이터 기입 동작이 완료될 때까지 Busy 상태가 계속된다. 이 Ready/Busy 상태는, 도 1에서의 데이터 입출력 제어 회로(3)의 동작에 기초하여 R/B 제어 회로(17)에 의해 검출되며, 이 검출 상태에 따라 Ready 신호/Busy 신호가 생성된다.
다른쪽 데이터 기입 동작용 커맨드 COM2 입력 시에는, 칩의 동작 상태를 나타내는 Ready/Busy 상태의 Busy 상태의 기간이 짧아져, 커맨드 COM2 입력 직전에 입력된 기입 데이터가 데이터 캐쉬 회로(31)로부터 감지 래치 회로(32)로 전송된 직후에 Busy 상태로부터 Ready 상태로 되돌아간다.
통상은, 데이터 기입 동작 개시 커맨드로서는, 데이터 기입 시퀀스 중의 최종 페이지 이외에는 커맨드 COM2를 사용함으로써, 데이터 기입 동작과 기입 데이터 입력을 병행하여 실현하여 소요 시간의 단축을 도모하고, 최종 페이지에 대해서는 커맨드 COM3을 사용함으로써 시퀀스의 완료를 검지하기 쉬워진다. 즉 Ready/Busy 상태를 조사함으로써 검지 가능하게 하는 방법을 이용하는 것이 특히 유효하다.
또한, 도 8에 도시한 각 소요 시간은, 입력 데이터량으로서 1페이지당 2112바이트, 데이터 입력 사이클을 50㎱, 데이터 캐쉬 회로(31)로부터 감지 래치 회로(32)로의 데이터 전송 소요 시간을 3㎲, 데이터 기입 동작 소요 시간을 200㎲로 한 경우의 수를 기재하고 있으며, 데이터 기입은 페이지1부터 페이지N의 순서로 행하는 경우를 나타내고 있다.
또한, 도 8에 도시한 방법에서는, Tc 및 Td의 기간과 같이, Background의 기입 동작의 실행 중에는 Ready 상태가 의사적으로 출력된다. 이 의사 Ready 상태일 때는, COM1, COM2, COM3과 같은 기입 동작에 관련되는 커맨드 이외의 커맨드, 특히 다른 동작, 예를 들면 데이터 판독 동작이나 데이터 소거 동작 등에 관련되는 커맨드의 입력은 금지된다. 통상, 이 금지 커맨드의 입력에 관해서는 칩의 사양서에 기재된다.
또한, 상기한 금지 커맨드가 입력된 경우에는, 이 금지 커맨드를 무시하고 Background 동작을 계속하도록 칩을 설계하는 것이 유효하며, 이것은 오동작을 방지할 수 있다.
구체적으로 유효 커맨드, 금지 커맨드 혹은 무시되는 커맨드의 예를 들면 이하와 같다. 유효 커맨드는, COM1, COM2, COM3 등의 기입계 커맨드, 리세트 커맨드, Ready/Busy 상태나 Pass/Fail 상태를 나타내는 신호를 출력하는 커맨드이다. 금지 커맨드 혹은 무시되는 커맨드는, 상기 유효 커맨드 이외의 커맨드, 예를 들면, 판독계 커맨드, 소거계 커맨드이다.
칩 ID 출력용 커맨드 등과 같이 상기 유효 커맨드, 금지 커맨드 중 어디에 속해도 문제는 없지만, 이들은 일반적으로는 금지 커맨드쪽에 포함시키는 것이 간이한 회로로 되는 이점이 있다.
또한, 상기한 제1 실시 형태에서는, 도 5의 회로 구성을 예로 들어 설명하였지만, 본 발명은 본 예에 한정되는 것이 아니라, 다양하게 변경 가능하다.
도 9는 제1 실시 형태의 메모리 셀 어레이(1), 비트선 제어 회로(2) 및 데이터 입출력 제어 회로(3)의 제1 변형예에 따른 구성을 도시하는 회로도이다.
도 9에 도시한 바와 같이, 메모리 셀 어레이(1)를 워드선의 연장 방향에서 절반으로 분할하여 2개의 메모리 셀 어레이(1-1, 1-2)로 하고, 하나의 블록을 2개의 메모리 셀 어레이(1-1, 1-2) 내에 절반씩 배치한 경우에도 본 발명이 유효한 것은 물론이다.
도 9의 구성에서, 1페이지분의 메모리 셀을 2개의 메모리 셀 어레이(1-1, 1-2) 내에 절반씩 배치하고, 좌우의 메모리 셀 어레이에 배치된 1페이지분의 메모리 셀에 대하여 상기한 바와 같이 동작을 실행하는 경우에도 본 발명은 유효하다.
또한, 도 9의 구성에서, 1페이지분의 메모리 셀을 한쪽 메모리 셀 어레이 내에만 배치하고, 좌우의 메모리 셀 어레이 내에서 각각 다른 1페이지를 동시에 선택하고, 합계 2페이지분을 선택하여 상기한 바와 같은 동작을 실행하는 경우에도 본 발명은 유효하다.
도 10은 제1 실시 형태의 메모리 셀 어레이(1), 비트선 제어 회로(2) 및 데이터 입출력 제어 회로(3)의 제2 변형예에 따른 구성을 도시하는 회로도이다.
도 10에 도시한 바와 같이, 메모리 셀 어레이(1)를 워드선의 연장 방향에서 절반으로 분할하여 2개의 메모리 셀 어레이(1-1, 1-2)로 하고, 또한, 하나의 블록을 한쪽 메모리 셀 어레이(1-1 또는 1-2)에만 배치시킨 경우에도 본 발명이 유효한 것은 물론이다.
도 10의 경우에는, 좌우의 메모리 셀 어레이 내에서 각각 다른 1페이지를 선택하고, 합계 2페이지분을 선택하여 상기한 바와 같은 동작을 실행하는 경우에도 본 발명은 유효하다. 이 경우에는 다른 블록 내의 2페이지분의 메모리 셀에 대하여 동시에 데이터 기입을 행할 수 있다.
또한, 메모리 셀 어레이가 2개가 아니라, 3개 이상으로 분할되어 있는 경우에도 상기와 마찬가지의 동작을 실현할 수 있어, 본 발명이 유효하게 되는 것은 물론이다.
다음으로, 본 발명에 따른 데이터 기입에 대한 제어 방식과 종래의 데이터 기입에 대한 제어 방식을 비교한다.
도 11의 (a)는 종래의 데이터 기입에 대한 제어 방식의 개략을 도시하고, 도 11의 (b)는 도 8에 도시한 데이터 기입에 대한 제어 방식의 개략을 도시한다.
도 11의 (a)에 도시한 종래 방식에서는, 모든 페이지에 대하여 데이터 기입 동작이 Foreground 동작으로 행해지지만, 도 11의 (b)에 도시한 본 예의 방식에서는, 최종 페이지 이외의 페이지가 Background 동작으로 행해진다.
도 12는 본 발명에 따른 데이터 기입에 대한 제어 방식의 다른 예의 개략을 도시하고 있다.
이것은, 모든 페이지에 대하여 데이터 기입 동작이 Background 동작으로 행해지는 제어 방식으로, 이 경우에도 본 발명은 유효하다.
도 13의 (a) 내지 도 13의 (d) 및 도 14의 (a), (b)는, 도 11의 (b)의 제어 방식을 사용한 경우의 데이터 기입 동작 시의 비지(Busy) 신호의 출력예를 도시한다. 도면에서의 커맨드 입력의 기술 부분에서, 어드레스/데이터 입력의 표시는 생략되어 있지만, 실제로 이들이 입력되는 것은 물론이다.
도 13의 (a) 내지 도 13의 (d) 및 도 14의 (a), (b)에서의 신호 Cache-R/B는 상기한 레디(Ready)/비지(Busy) 상태, 예를 들면 도 8에서의 레디/비지 상태에 상당하고, 통상, 도 1에서의 I/O 패드 I/O-1 내지 I/O-8 중 어느 하나로부터 출력되는 칩의 레디/비지 상태에 일치한다. 한편, 신호 True-R/B는 Background 동작도 포함한 칩 내의 동작 상태를 나타내며, Background 동작 중에는 항상 비지 상태로 되는 신호이다.
도 13의 (a)는, 종래의 데이터 기입 동작을 단독으로 실행한 경우로, Foreground 동작에 상당한다. 이 경우에는 데이터 기입 동작 기간 tPROG에서 2종류의 신호 Cache-R/B와 True-R/B의 상태는 일치한다.
도 13의 (b), (d)는, 데이터 기입 동작을 2회 연속하여 행할 때에, 1회째의 동작 종료 후에 2회째의 동작 개시 커맨드가 입력되는 경우의 기입 동작 기간 tPROG 및 비지 신호의 상태를 도시하고 있다.
또한, 도 13의 (c), 도 14의 (a)는, 데이터 기입 동작을 2회 연속하여 행할 때에, 1회째의 동작 중에 2회째의 동작 개시 커맨드가 입력되는 경우의 기입 동작 기간 tPROG 및 비지 신호의 상태를 도시하고 있다.
또한, 도 14의 (b)는, 기입 동작 이외의 동작에 의한 비지 신호의 출력 동작 종료 후에 데이터 기입 동작 개시 커맨드를 입력하는 경우의 동작 기간 tPROG 및 비지 신호의 상태를 도시하고 있다.
도 13의 (b) 내지 도 13의 (d) 및 도 14의 (a), (b)에 도시한 바와 같이, Background 동작이 관계되는 경우, 동작 개시 커맨드의 입력 타이밍에 의해 레디/비지 상태는 다양하게 변화되는 것을 알 수 있다.
통상, 임의의 동작 종료 후에 패스/페일 상태를 조사하기 위해서는, 칩 스테이터스 출력 커맨드 COMS를 I/O 패드 I/O-1∼I/O-8에 입력함으로써 행해진다. I/O 패드 I/O-1∼I/O-8로부터 입력된 칩 스테이터스 출력 커맨드 COMS는, 도 1에서의 데이터 입출력 버퍼(4)를 통해 커맨드 디코더(13)로 보내어지고, 여기서 Pass/F ai1 상태를 출력하기 위해 사용되는 제어 신호가 생성된다.
한편, 상술한 바와 같이, 데이터 기입 동작 종료 후에는, 정상 기입이 행해졌는지의 여부의 패스/페일 상태가 Pass/Fail 보유 회로(15)에 보유된다. 이 패스/페일 상태를 조사하기 위해서는, I/O 패드 I/O-1∼I/O-8에 칩 스테이터스 커맨드 COMS가 입력된다. 이에 의해, Pass/Fail 보유 회로(15)에서 보유된 데이터가, 데이터 입출력 버퍼(4)를 통해 I/O 패드 I/O-1∼I/O-8로부터 출력된다.
일반적으로, 칩 스테이터스 커맨드 COMS의 입력 후에 패스/페일 상태를 포함하는 칩 스테이터스 상태를 출력하는 동작은, 스테이터스 리드(Status-Read)로 불린다.
도 15의 (a) 내지 도 15의 (c) 및 도 16의 (a) 내지 도 16의 (c)는, 기입 동작이 연속되는 경우의 스테이터스 리드 시의 패스/페일 출력 결과의 타이밍 의존성의 일례를 도시하고 있다.
도 17의 (a) 내지 도 17의 (c) 및 도 18의 (a), (b)는, 기입 동작 이외의 동작과 기입 동작이 연속되는 경우의 스테이터스 리드 시의 패스/페일 출력 결과의 타이밍 의존성의 일례를 도시하고 있다.
도 15 내지 도 18에서, 「A1-Status」 표기는, A1 기간의 동작(A1 동작)에 대한 패스/페일 상태(패스/페일 스테이터스)를 나타내고 있다. 마찬가지로, 「A2-Status」, 「B1-Status」, 「B2-Status」, … 등도, 대응하여 A2 동작, B1 동작, B2 동작, …에 대한 패스/페일 상태를 나타내고 있다.
도 15의 (a) 내지 도 15의 (c) 및 도 16의 (a) 내지 도 16의 (c)에 도시한 바와 같이, Background 동작을 포함하는 경우의 패스/페일 출력을 고려한 경우, 스테이터스 리드로 출력되는 패스/페일이 어떤 데이터 기입 동작, 즉, 어떤 페이지에 대한 기입 동작에 대응하는 것인지를 명확하게 하는 것은 매우 중요하다. 이것을 명확하게 할 수 있으면, 만약 기입 불량이 발생한 경우에 불량 데이터를 포함하는 페이지를 특정할 수 있게 된다.
이러한 패스/페일과 페이지와의 대응을 명확하게 하기 위해, 도 15의 (a) 내지 도 15의 (c) 및 도 16의 (a) 내지 도 16의 (c)에 상세히 도시한 바와 같이, 기입 동작이 연속하는 경우에는, 과거 2회분의 기입 동작에 대한 패스/페일이 동시 혹은 순차적으로 출력된다. 즉, 도시한 바와 같이 칩 스테이터스 커맨드 COMS를 입력한 후에, 2개의 I/O 패드 I/O-1, I/O-2로부터 패스/페일 상태에 따른 신호가 출력된다. 또한, 「invalid」는 패스/페일 상태를 반영하지 않는 의미없는 데이터이다.
도 19의 (a)는, 제1 실시 형태에서의 스테이터스 리드 시에, 8개의 I/O 패드 I/O-1∼I/O-8로부터 출력되는 데이터 출력 내용의 일례를 도시한다.
I/O 패드 I/O-1로부터는, 직전 동작에 대한 칩 스테이터스(Chip Status-Ⅰ)가 출력된다. I/O 패드 I/O-2로부터는, 기입 동작이 연속되는 경우에는 직전보다 하나 전의 기입 기동 커맨드에 대응하는 칩 스테이터스(Chip Status-Ⅱ)가 출력된다. 각각의 칩 스테이터스는 패스(Pass)인 경우에는 "0", 페일(Fail)인 경우에는 "1"로 된다.
또한, 도 15의 (a) 내지 도 15의 (c) 및 도 16의 (a) 내지 도 16의 (c)의 방식을 이용하는 경우에는, Cache-R/B나 True-R/B와 스테이터스 리드의 타이밍에 따라 패스/페일의 스테이터스 내용이 변화되기 때문에, 스테이터스 리드의 출력 데이터 내에 Cache-R/B, True-R/B도 포함되는 것이 바람직하다. 이 경우에는, 도 19의 (b)와 같은 출력으로 된다. 상기한 스테이터스 리드에서는, 커맨드 COMS를 입력한 후에 패스/페일 상태나 레디/비지 상태가 출력된다.
도 20의 (a) 내지 도 20의 (c) 및 도 21의 (a) 내지 도 21의 (f)는, 제1 실시 형태에서의 스테이터스 리드 시에, 연속되는 2회의 기입 동작의 패스/페일 상태를 누적한 결과인 패스/페일의 스테이터스를 출력하는 경우의 실시예를 도시한다.
도 20의 (a)에서의 「(A1+A2)-Status」란, A1과 A2 동작의 패스/페일의 스테이터스의 누적 결과, 즉 A1, A2 중 어느 하나의 동작에서 페일이 발생하면, 페일 상태가 그대로 보유되는 상태를 나타내고 있다.
실제의 동작에서는, 수페이지부터 수십페이지를 연속하여 데이터 기입하는 경우가 많고, 이 경우에는 수페이지부터 수십페이지분의 기입 동작의 패스/페일의 스테이터스를 누적한 누적 스테이터스가 출력된다.
이 누적 스테이터스에 대해서는, 통상의 리세트 커맨드로 리세트 가능한 방식도 있고, 누적 스테이터스 전용 리세트 커맨드에 의해서만 리세트 가능한 방식도 있다.
누적 스테이터스로서는, 리세트된 직후의 동작부터 최후의 동작까지의 패스/페일의 스테이터스를 누적하는 방식도 있고, 특정한 동작 혹은 커맨드, 예를 들면 기입 동작이나 기입계 커맨드에 대해서만 패스/페일의 스테이터스를 누적하는 방식도 있다.
도 19의 (c)는, 상기한 바와 같은 누적 스테이터스의 출력을 포함한 스테이터스 리드 시의 데이터 출력의 일례를 도시한다. 이 경우에는, I/O 패드 I/O-3으로부터 누적 스테이터스(누적 Chip Status)에 따른 데이터 신호가 출력된다.
도 19의 (d)는 패스/페일의 스테이터스를 포함하지 않는 스테이터스 리드 시의 데이터 출력예를 도시한다.
즉, 상기한 제1 실시 형태의 NAND 셀형 EEPROM에서는, 동작 종료 후에 동작의 패스/페일 결과가 칩 내에 보유되는 제1 동작 및 제2 동작을 연속하여 행했을 때에, 쌍방의 패스/페일 결과를 반도체 칩 밖으로 출력하는 것이 가능하게 되어, 칩 밖에서의 제어상의 편리성을 높일 수 있다.
또한, 상기한 NAND 셀형 EEPROM은, 제1 동작, 예를 들면 데이터 기입 동작과, 제2 동작, 예를 들면 기입 데이터 입력 동작을 병렬로 실행할 수 있으며, 제1 동작이 실행 중인지의 여부를 나타내는 데이터, 예를 들면 True-R/B와, 제1 동작 중에 제2 동작을 실행할 수 있는지의 여부를 나타내는 데이터, 예를 들면 Cache-R/B 쌍방을 반도체 칩 밖으로 출력하는 동작을 갖는다.
따라서, 데이터 기입 동작 중에 병행하여 기입 데이터 입력 동작을 행할 수 있게 된다. 이에 의해, 데이터 기입 시퀀스 전체의 소요 시간이, 기입 데이터 입력 동작의 소요 시간과 데이터 기입 동작의 소요 시간 중 어느 긴 한쪽에 의해 결정되므로, 짧은 쪽의 소요 시간은 시퀀스 소요 시간에 대하여 영향을 미치지 않게 된다. 따라서, 데이터 기입 시퀀스 전체의 소요 시간을 단축할 수 있어, 고속 데이터 기입 기능을 실현할 수 있다.
또한, 상기한 바와 같이, 동작 종료 후에 동작의 패스/페일 결과가 칩 내에 보유되는 제1 동작 및 제2 동작을 구비하고, 제1 동작과 제2 동작을 연속하여 행했을 때에, 제1 및 제2 동작 종료 후에 제1 동작의 패스/페일 결과와 제2 동작의 패스/페일 결과 쌍방을 반도체 칩 밖으로 출력하는 동작을 반도체 집적 회로에서 실현하기 위해서는, 기본적으로 다음의 구성 요건을 구비하면 된다.
즉, 집적 회로 내부 회로에서의 직전의 동작의 결과를 판정하여, 패스/페일 신호를 생성하는 패스/페일 판정 회로(Pass/Fail 판정 회로(14))와, 이 패스/페일 신호를 입력으로 하여, 집적 회로 내부 회로에서의 연속하는 제1 동작 및 제2 동작 각각의 패스/페일 결과를 각각 보유하는 패스/페일 보유 회로(Pass/Fail 보유 회로(15))와, 제1 동작 및 제2 동작을 연속하여 행한 경우에 패스/페일 보유 회로에 보유된 2개의 동작 각각의 패스/페일 결과를 반도체 칩 밖으로 출력하는 출력 회로(데이터 입출력 버퍼(4))를 구비하면 된다.
또한, 상기 연속되는 제1 동작 및 제2 동작 각각의 패스/페일 결과를 누적하여 보유하는 누적 결과 보유 회로를 설치함으로써, 이 누적 결과 보유 회로에 보유된 상기 2개 동작의 누적 결과 및/또는 상기 패스/페일 보유 회로에 보유된 2개 동작 각각의 패스/페일 결과를 상기 출력 회로에 의해 반도체 칩 밖으로 출력 할 수 있다.
도 22는 상기한 누적 결과 보유 회로를 구비한 본 발명의 제2 실시 형태에 따른 NAND 셀형 EEPROM 전체의 개략적인 구성을 도시하는 블록도이다.
이 EEPROM에서는, 도 1의 EEPROM에 대하여 새롭게 누적 결과 보유 회로(17)가 추가되어 있다. 이 누적 결과 보유 회로(17)는 Pass/Fail 판정 회로(14)와 데이터 입출력 버퍼(4)에 접속되어 있다. 누적 결과 보유 회로(17)는, Pass/Fail 판정 회로(14)에서 생성되는 복수 동작의 패스/페일 결과를 받아, 이들 복수의 패스/페일 결과를 누적한다. 이 누적 결과는 데이터 입출력 버퍼(4)로 보내어져, 도 19의 (c)에 도시한 바와 같이, 그 후, I/O 패드 I/O-3으로부터 칩의 외부로 출력된다.
또한, 상기 누적 결과 보유 회로(17)로부터 출력되는 복수의 누적 패스/페일 결과를 각각 보유하는 누적 데이터 보유 회로를 설치하면, 이 누적 데이터 보유 회로에 보유된 누적 데이터 및/또는 상기 패스/페일 보유 회로에 보유된 2개 동작 각각의 패스/페일 결과를 출력 회로에 의해 반도체 칩 밖으로 출력할 수 있다.
도 23은 상기한 누적 데이터 보유 회로를 구비한 본 발명의 제3 실시 형태에 따른 NAND 셀형 EEPROM 전체의 개략적인 구성을 도시하는 블록도이다.
이 EEPROM에서는, 도 2의 EEPROM에 대하여 새롭게 누적 데이터 보유 회로(18)가 추가되어 있다. 이 누적 데이터 보유 회로(18)는 누적 결과 보유 회로(17)와 데이터 입출력 버퍼(4)에 접속되어 있다. 누적 데이터 보유 회로(18)는, 누적 결과 보유 회로(17)로부터 출력되는 복수의 누적 패스/페일 결과를 각각 보유한다. 이 누적 데이터 보유 회로(18)에서 보유된 누적 패스/페일 결과는 데이터 입출력 버퍼(4)로 보내어지고, 그 후, I/O 패드 I/O-1∼I/O-8 중 어느 하나로부터 칩의 외부로 출력된다.
상기 각 실시예에서는, 데이터 기입 동작에서, Background 동작을 이용한 경우를 예로 들어 설명하였지만, 다른 경우, 예를 들면 Background 동작을 데이터 판독 동작에 이용한 경우에도 본 발명은 유효하다.
도 24는 도 5의 회로에서의 데이터 판독 동작에 본 발명을 적용한 경우의 데이터 판독 시퀀스의 알고리즘을 도시한다.
여기서는, 복수의 페이지에 대하여 연속하여 데이터 판독을 행하는 경우, 셀 데이터 판독 동작과 판독 데이터 출력 동작을 병행하여 실행하고 있다.
이와 같이 2페이지째 이후의 셀 데이터 판독 동작과 데이터 출력 동작이 병행하여 행해지기 때문에, 시퀀스 전체의 소요 시간은 셀 데이터 판독 동작과 데이터 출력 동작 중, 소요 시간이 긴 쪽의 동작 소요 시간에 의해서만 결정되고, 소요 시간이 짧은 쪽의 동작 소요 시간은 영향을 미치지 않는다.
즉, 도 24에서의 각 동작 중, 판독 데이터 전송의 소요 시간은 2∼3㎲ 정도, 셀 데이터 판독 동작의 소요 시간은 25∼50㎲ 정도, 판독 데이터 출력 동작의 소요 시간은 25∼100㎲ 정도로, 판독 데이터 전송의 소요 시간은 다른 것에 비해 매우 짧다. 따라서, 데이터 판독 시퀀스의 소요 시간은 셀 데이터 판독 동작과 판독 데이터 출력 동작에 의해 지배된다.
이에 대하여, 도 37에 도시한 상술한 종래예의 알고리즘에서는, 셀 데이터 판독 동작과 판독 데이터 출력 동작 쌍방의 소요 시간의 합에 의해 시퀀스 전체의 소요 시간이 결정된다. 따라서, 도 24의 알고리즘이 도 37에 도시한 종래예의 알고리즘보다 고속의 데이터 판독 시퀀스를 실현할 수 있다.
도 25의 (a) 내지 도 25의 (f)는, 도 24의 알고리즘을 이용한 경우의 도 5의 회로의 데이터 판독 동작을 모식적으로 도시한다.
도 26의 (a)는, 종래의 데이터 판독 동작에 대한 제어 방식의 개략을 도시하고 있으며, 모든 페이지에 대하여 데이터 판독 동작이 Foreground로 행해진다.
도 26의 (b)는, 도 25에 도시한 데이터 판독 동작에 대한 제어 방식의 개략을 도시한다. 도 26의 (b)에서의 ①∼⑥ 기간의 동작은, 도 25의 (a) 내지 도 25의 (f)의 동작에 대응하고 있다.
도 25 및 도 26의 (b)로부터 알 수 있는 바와 같이, 1페이지째의 데이터 판독 동작(도면에서의 ① 기간)은, 종래의 데이터 판독 동작과 마찬가지의 제어 방식, 즉 동일한 커맨드 COM4, COM5가 사용되고, 그 동작은 Foreground 동작이다.
도 26의 (b)에서의 커맨드 COM6 입력 이후의 동작(도면에서 ②∼⑥ 기간)에서는, 셀 데이터 판독 동작이 Background 동작으로, 판독 데이터 출력 동작과 병행하여 실행된다.
Background 판독 동작의 개시 커맨드는 COM6이고, 이 커맨드 입력 후, 우선, 판독 데이터 전송(Sense Latch→Data Cache)을 비지 상태를 출력하여 행한 후, 다음 페이지의 셀 데이터 판독 동작 개시와 함께 레디 상태를 출력한다.
판독 데이터 출력은 컬럼 0번지로부터 순서대로 행해지며, 특정한 컬럼 어드레스를 지정하고자 할 경우에는, 도 26의 (c)에 도시한 바와 같이 커맨드 COM8과 COM9 사이에 컬럼 어드레스를 입력함으로써, 판독 데이터 출력 동작 중에 특정한 컬럼 어드레스를 지정할 수 있다.
데이터 판독 시퀀스에서의 최종 페이지에 대해서는, 최종 페이지 데이터 출력 시에 다음 페이지의 셀 데이터를 판독할 필요가 없기 때문에, 셀 데이터 판독 동작을 수반하지 않는 판독 데이터 전송 전용 커맨드 COM7을 이용하는 것이 유효하다. 이 커맨드 COM7을 이용함으로써 여분의 셀 데이터 판독 동작을 없애기 때문에, 동작 소요 시간, 즉 비지 상태 시간을 단축할 수 있다.
도 27의 (a) 내지 도 27의 (d) 및 도 28의 (a), (b)는, 도 26의 (b)의 제어 방식을 사용한 경우의 데이터 판독 동작의 레디/비지 상태의 상세를 도시한다. 또한, 도면에서의 커맨드 입력의 표기 부분에서, 어드레스/데이터 입력의 기재는 생략되어 있지만, 실제로 이들이 입력되는 것은 물론이다.
도 27의 (a) 내지 도 27의 (d) 및 도 28의 (a), (b)에서의 신호 Cache-R/B는 상기한 레디/비지 상태, 예를 들면 도 26의 (b)에서의 레디/비지 상태에 상당하며, 통상, 도 1에서의 I/O 패드 I/O-1 내지 I/O-8 중 어느 하나로부터 출력되는 칩의 레디/비지 상태에 일치한다. 한편, 신호 True-R/B는 Background 동작도 포함한 칩 내의 동작 상태를 나타내며, Background 동작 중에는 항상 비지 상태로 되는 신호이다.
데이터 판독 동작에 대해서는, 통상, 패스/페일의 스테이터스는 출력되지 않기 때문에, 이 경우의 스테이터스 리드 시의 데이터 출력은, 도 19의 (d)에 도시한 바와 같이 된다.
도 27의 (a)에서의 L1 기간은, 데이터 판독 동작을 단독으로 실행한 경우로, Foreground 동작에 상당하며, 이 경우에는 신호 Cache-R/B와 신호 True-R/B의 상태가 일치한다.
도 27의 (b), (d) 및 도 28의 (a)는, 데이터 판독 동작을 연속하여 2회 행할 때에, 1회째의 동작 종료 후에 2회째의 동작 개시 커맨드가 입력되는 경우의 판독 동작 기간 및 비지 신호의 상태를 도시하고 있다.
또한, 도 27의 (c) 및 도 28의 (b)는, 데이터 판독 동작을 연속하여 2회 행할 때에, 1회째의 동작 중에 2회째의 동작 개시 커맨드가 입력되는 경우의 판독 동작 기간 및 비지 신호의 상태를 도시하고 있다.
도 27의 (a) 내지 도 27의 (d) 및 도 28의 (a), (b)에 도시한 바와 같이, Background 동작이 관계되는 경우, 동작 개시 커맨드의 입력 타이밍에 의해 비지/레디 상태는 다양하게 변화되는 것을 알 수 있다.
데이터 판독 시의 Background 동작 중(Cache-R/B가 레디 상태, True-R/B가 비지 상태)일 때의 유효 커맨드 및 금지 커맨드, 혹은 무시되는 커맨드는 이하와 같다. 즉, 유효 커맨드는 COM6, COM7, COM8, COM9 등의 판독계 커맨드, 리세트 커맨드, 레디/비지 상태나 패스/페일 상태를 출력하는 스테이터스 리드 커맨드이다. 또한, 금지 커맨드, 혹은 무시되는 커맨드는, 상기한 유효 커맨드 이외의 커맨드로, 예를 들면, 기입계 커맨드, 소거계 커맨드 등이 있다.
칩 ID 출력용 커맨드는, 유효 커맨드, 금지 커맨드 중 어디에 속해도 문제는 없지만, 이들을 일반적으로는 금지 커맨드에 포함시킨 것이 간이한 회로로 되는 이점이 있다.
도 29의 (a), (b)는, 상술한 NAND 셀형 EEPROM에서의 Background 동작 중의 유효 커맨드 및 금지 커맨드를 통합하여 도시한 것이다.
도 29의 (a)에 도시한 바와 같이 데이터 기입 동작 시에서는, 신호 Cache-R/B가 비지 상태로부터 레디 상태로 전환된 후부터 신호 True-R/B가 비지 상태로부터 레디 상태로 전환되기까지의 기간 T에 유효한 커맨드는 COM1, COM2, COM3 등의 기입계 커맨드, 스테이터스 리드 커맨드 COMS, 리세트 커맨드 등이고, 이 외의 커맨드는 금지 또는 무시된다.
도 29의 (b)에 도시한 바와 같이 데이터 판독 시에서는, 신호 Cache-R/B가 비지 상태로부터 레디 상태로 전환된 후부터 신호 True-R/B가 비지 상태로부터 레디 상태로 전환되기까지의 기간 T에 유효한 커맨드는 COM6, COM7, COM8, COM9 등의 판독계 커맨드, 스테이터스 리드 커맨드 COMS, 리세트 커맨드 등이고, 이 외의 커맨드는 금지 또는 무시된다.
도 29의 (b)의 동작에서, 최종 페이지의 데이터를 판독하는 경우에는, 다음 페이지가 존재하지 않기 때문에, 판독계 커맨드 COM6을 연속 입력해도, 데이터 판독 동작은 최종 페이지에 대해서는 1회로 충분하다.
따라서, 최종 페이지에 대하여 판독계 커맨드 COM6이 연속 입력되는 경우에 대하여, 2회째 이후의 커맨드 COM6 입력에 대해서는, 데이터 판독 동작을 생략하고, 비지 상태를 단시간, 예를 들면 2∼3㎲ 정도 출력하거나, 혹은 판독 데이터 전송 동작만을 행하는 방식을 이용할 수 있다. 이 경우에는, 데이터 판독 동작을 생략할 수 있기 때문에, 동작 시간 즉 비지 기간의 단축을 실현할 수 있다.
또한, 본 발명은 상기한 각 실시 형태에 한정되는 것이 아니라, 다양하게 변경 가능하다.
예를 들면, 상기 각 실시 형태에서는, NAND 셀 내에서 직렬 접속되는 메모리 셀의 수가 8개인 경우를 예로 들어 설명하였지만, 다른 경우, 예를 들면 NAND 셀 내의 메모리 셀 수가 1, 2, 4, 16, 32, 64개인 경우 등에도 본 발명이 유효한 것은 물론이다.
또한, 상기 실시 형태에서는, NAND 셀형 EEPROM을 예로 들어 본 발명을 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 다른 디바이스, 예를 들면 NOR 셀형 EEPROM, DINOR 셀형 EEPROM, AND 셀형 EEPROM, 선택 트랜지스터를 갖는 NOR 셀형 EEPROM 등에도 실시 가능하다.
예를 들면, NOR 셀형 EEPROM에서의 메모리 셀 어레이의 등가 회로도는 도 30에 도시하고, DlNOR 셀형 EEPROM에서의 메모리 셀 어레이의 등가 회로도는 도 31에 도시하며, AND 셀형 EEPROM에서의 메모리 셀 어레이의 등가 회로도는 도 32에 도시하고, 선택 트랜지스터를 갖는 NOR 셀형 EEPROM에서의 메모리 셀 어레이의 등가 회로도는 도 33 및 도 34에 도시하고 있다.
또한, DINOR 셀형 EEPROM의 상세에 관해서는 「H. Onoda et al., IEDM Tech. Digest, 1992, pp.599-602」에, AND 셀형 EEPROM의 상세에 관해서는 「H. Kume et al., IEDM Tech. Digest, 1992, pp.991-993」에 각각 개시되어 있는 것이 알려져 있다.
또한, 상기 실시 형태에서는 전기적으로 재기입이 가능한 불휘발성 메모리 셀의 어레이를 갖는 반도체 기억 장치를 예로 들어 본 발명을 설명하였지만, 본 발명은 다른 반도체 기억 장치, 또한, 다른 반도체 집적 회로에도 적용 가능하다.
이상, 실시 형태에 따라 본 발명을 설명하였지만, 본 발명은 그 밖에, 그 요지를 일탈하지 않는 범위 내에서 다양하게 변경 가능하다.
상술한 바와 같이 본 발명의 반도체 집적 회로에 따르면, 동작 종료 후에 동작의 패스/페일 결과가 칩 내에 보유되는 제1 동작 및 제2 동작을 연속하여 행했을 때에, 쌍방의 패스/페일 결과를 출력하는 것이 가능하게 되어, 반도체 집적 회로 밖에서의 제어상의 편리성을 높일 수 있다.
또한, 데이터 기입 동작 중에 병행하여 기입 데이터 입력 동작을 행할 수 있어, 데이터 기입 시퀀스 전체의 소요 시간을 단축할 수 있으므로, 고속 데이터 기입 기능을 갖는 반도체 기억 장치를 실현할 수 있다.
또한, 데이터 판독 동작 중에 병행하여 판독 데이터 출력 동작을 행할 수 있어, 데이터 판독 시퀀스 전체의 소요 시간을 단축할 수 있으므로, 고속 데이터 판독 기능을 갖는 반도체 기억 장치를 실현할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 NAND 셀형 EEPROM의 전체의 개략적인 구성을 도시하는 블록도.
도 2는 도 1에서의 메모리 셀 어레이 중의 하나인 NAND 셀 부분을 추출하여 도시하는 평면도 및 등가 회로도.
도 3은 도 2의 (a)에서의 다른 단면의 단면도.
도 4는 도 1에서의 메모리 셀 어레이의 일부를 도시하는 등가 회로도.
도 5는 도 1에서의 메모리 셀 어레이, 비트선 제어 회로, 데이터 입출력 제어 회로의 구성의 일례를 도시하는 회로도.
도 6은 도 5의 회로를 이용한 경우의 데이터 기입 시퀀스의 일례의 알고리즘을 도시하는 도면.
도 7은 도 6의 알고리즘을 이용한 경우의 도 5의 회로의 동작을 모식적으로 도시하는 도면.
도 8은 도 1의 NAND 셀형 EEPROM이 형성된 반도체 칩의 데이터 기입 시퀀스의 제어 방법의 일례를 도시하는 도면.
도 9는 제1 실시 형태의 메모리 셀 어레이의 변형예 1을 나타내는 회로도.
도 10은 제1 실시 형태의 메모리 셀 어레이의 변형예 2를 도시하는 회로도.
도 11은 종래예와 본 발명에서의 데이터 기입 시퀀스의 다양한 제어 방법을 도시하는 도면.
도 12는 본 발명에서의 데이터 기입 시퀀스의 제어 방법을 도시하는 도면.
도 13은 도 12의 제어 방식을 사용한 경우의 데이터 기입 동작 시의 비지 상태의 출력 방법을 도시하는 도면.
도 14는 도 12의 제어 방식을 사용한 경우의 데이터 기입 동작 시의 비지 상태의 출력 방법을 도시하는 도면.
도 15는 기입 동작이 연속하는 경우의 스테이터스 리드 시의 패스/페일 출력 결과의 타이밍 의존성의 일례를 도시하는 도면.
도 16은 기입 동작이 연속하는 경우의 스테이터스 리드 시의 패스/페일 출력 결과의 타이밍 의존성의 일례를 도시하는 도면.
도 17은 기입 동작 이외의 동작과 기입 동작이 연속하는 경우의 스테이터스 리드 시의 패스/페일 출력 결과의 타이밍 의존성의 일례를 도시하는 도면.
도 18은 기입 동작 이외의 동작과 기입 동작이 연속하는 경우의 스테이터스 리드 시의 패스/페일 출력 결과의 타이밍 의존성의 일례를 도시하는 도면.
도 19는 제1 실시 형태에서의 스테이터스 리드 시의 데이터 출력 내용의 일례를 도시하는 도면.
도 20은 제1 실시 형태에서의 스테이터스 리드 시에, 2회의 기입 동작의 누적 패스/페일의 스테이터스를 출력하는 경우의 동작예를 도시하는 도면.
도 21은 제1 실시 형태에서의 스테이터스 리드 시에, 2회의 기입 동작의 누적 패스/페일의 스테이터스를 출력하는 경우의 동작예를 도시하는 도면.
도 22는 본 발명의 제2 실시 형태에 따른 NAND 셀형 EEPROM의 전체의 개략적인 구성을 도시하는 블록도.
도 23은 본 발명의 제3 실시 형태에 따른 NAND 셀형 EEPROM의 전체의 개략적인 구성을 도시하는 블록도.
도 24는 도 5의 회로에서의 데이터 판독 동작에 본 발명을 적용한 경우의 데이터 판독 시퀀스의 실시예의 알고리즘을 도시하는 도면.
도 25는 도 24의 알고리즘을 이용한 경우의 도 5의 회로의 데이터 판독 동작을 모식적으로 도시하는 도면.
도 26은 종래예와 본 발명에서의 데이터 판독 시퀀스의 다양한 제어 방법을 도시하는 도면.
도 27은 도 26의 (b)의 제어 방식을 사용한 경우의 데이터 판독 동작의 레디/비지 상태의 상세를 도시하는 도면.
도 28은 도 26의 (b)의 제어 방식을 사용한 경우의 데이터 판독 동작의 레디/비지 상태의 상세를 도시하는 도면.
도 29는 본 발명에 따른 NAND 셀형 EEPROM에서의 Background 동작 중의 유효 커맨드/금지 커맨드를 통합하여 도시하는 도면.
도 30은 NOR 셀형 EEPROM의 메모리 셀 어레이를 도시하는 등가 회로도.
도 31은 DINOR 셀형 EEPROM에서의 메모리 셀 어레이를 도시하는 등가 회로도.
도 32는 AND 셀형 EEPROM에서의 메모리 셀 어레이를 도시하는 등가 회로도.
도 33은 선택 트랜지스터를 갖는 NOR 셀형 EEPROM의 일례에서의 메모리 셀 어레이를 도시하는 등가 회로도.
도 34는 선택 트랜지스터를 갖는 NOR 셀형 EEPROM의 다른 예에서의 메모리 셀 어레이를 도시하는 등가 회로도.
도 35는 종래의 NAND 셀형 EEPROM에서의 메모리 셀 어레이, 비트선 제어 회로, 데이터 입출력 제어 회로의 구성의 일례를 도시하는 회로도.
도 36은 도 35의 회로를 이용한 데이터 기입 시퀀스의 일례에서의 알고리즘을 도시하는 도면.
도 37은 도 35의 회로를 이용한 데이터 판독 시퀀스의 일례에서의 알고리즘을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 비트선 제어 회로
3 : 데이터 입출력 제어 회로
4 : 데이터 입출력 버퍼
5 : 어드레스 버퍼
6 : 컬럼 디코더
7 : 로우 디코더
8 : 웰 전위 제어 회로
9 : 소스선 제어 회로
10 : 워드선 제어 회로
11 : 로우 디코더 전원 제어 회로
12 : 고전압·중간 전압 발생 회로
13 : 커맨드 디코더
14 : Pass/Fail 판정 회로
15 : Pass/Fail 보유 회로
16 : R/B 제어 회로
17 : 누적 결과 보유 회로
18 : 누적 데이터 보유 회로
31 : 데이터 캐쉬 회로
32 : 감지 래치 회로

Claims (28)

  1. 반도체 집적 회로로서,
    제1 동작과 제2 동작을 병렬로 실행하도록 구성된 내부 회로와,
    상기 내부 회로에 접속되고, 상기 제1 동작이 실행 중인지의 여부를 나타내는 정보 및 상기 제2 동작을 실행할 수 있는지의 여부를 나타내는 정보를 상기 반도체 집적 회로의 외부로 출력하도록 구성된 출력 회로
    를 포함하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 내부 회로는 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이를 갖는 불휘발성 반도체 기억 회로이며,
    상기 제1 동작은 상기 불휘발성 반도체 기억 회로 내에 국한된 동작이고, 상기 제2 동작은 상기 불휘발성 반도체 기억 회로 외부와의 사이에서 데이터를 전송하는 동작인 반도체 집적 회로.
  3. 제1항에 있어서, 상기 제1 동작은 데이터 기입 동작이고, 상기 제2 동작은 데이터 입력 동작인 반도체 집적 회로.
  4. 제2항에 있어서,
    상기 불휘발성 반도체 기억 회로는 감지 래치 회로와 데이터 캐쉬 회로를 포함하며,
    상기 감지 래치 회로는 상기 제1 동작으로 동작하고, 상기 제2 동작은 상기 데이터 캐쉬 회로와 상기 불휘발성 반도체 기억 회로 사이에서 데이터를 전송하는 동작인 반도체 집적 회로.
  5. 제2항에 있어서, 상기 제1 동작은 데이터 기입 동작이고, 상기 제2 동작은 데이터 입력 동작인 반도체 집적 회로.
  6. 제 2항에 있어서, 상기 메모리 셀 어레이는 행렬 형상으로 배열된 복수의 NAND형 셀을 포함하는 반도체 집적 회로.
  7. 직전의 동작의 결과를 판정하고 패스/페일(PASS/FAIL) 신호를 출력하도록 구성된 패스/페일 판정 회로와,
    상기 패스/페일 신호를 수신하도록 접속되어, 연속하여 행해지는 제1 동작 및 제2 동작 각각의 패스/페일 결과를 별개로 보유하는 패스/페일 보유 회로와,
    상기 제1 동작 및 제2 동작이 연속하여 행해졌을 때에 상기 패스/페일 보유 회로에 보유된 상기 제1 동작 및 제2 동작 각각의 패스/페일 결과를 출력하도록 구성된 출력 회로
    를 포함하는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 제1 동작 및 제2 동작 각각의 상기 패스/페일 결과를 누적하도록 구성된 누적 패스/페일 결과 보유 회로를 더 포함하며,
    상기 출력 회로는 상기 누적 패스/페일 결과 보유 회로에 보유된 상기 누적 패스/페일 결과를 출력하는 반도체 집적 회로.
  9. 제 7항에 있어서,
    상기 누적 패스/페일 결과 보유 회로로부터 출력되는 누적 패스/페일 결과들을 별개로 보유하도룩 구성된 누적 데이터 보유 회로를 더 포함하며,
    상기 출력 회로는 상기 누적 데이터 보유 회로에 보유된 누적 데이터를 출력하는 반도체 집적 회로.
  10. 데이터 입출력선에 접속되며, 데이터를 일시적으로 보유하도록 구성된 복수의 데이터 캐쉬 회로와,
    상기 복수의 데이터 캐쉬 회로에 접속되며, 메모리 셀로부터 판독된 데이터를 감지하고 래치하도록 구성되며 메모리 셀에 기입해야 할 데이터를 래치하는 복수의 감지 래치 회로
    를 포함하는 반도체 집적 회로.
  11. 제10항에 있어서, 상기 데이터 캐쉬 회로는 상기 감지 래치 회로와 동일한 수로 제공되는 반도체 집적 회로.
  12. 제11항에 있어서, 상기 캐쉬 회로 및 감지 래치 회로는 상기 데이터 입출력선의 수의 절반의 수로 제공되는 반도체 집적 회로.
  13. 반도체 집적 회로의 작동 방법으로서,
    제1 동작과 제2 동작을 연속하여 행하는 단계와,
    상기 제1 동작 종료 후에 그 동작의 패스/페일 결과를 내부에 보유하는 단계와,
    상기 제2 동작 종료 후에 그 동작의 패스/페일 결과를 내부에 보유하는 단계와,
    상기 제1 및 상기 제2 동작 종료 후에 상기 제1 동작의 패스/페일 결과와 상기 제2 동작의 패스/페일 결과 쌍방을 상기 반도체 집적 회로의 외부로 출력하는 단계
    를 포함하는 반도체 집적 회로의 작동 방법.
  14. 제13항에 있어서, 상기 제1 동작의 패스/페일 결과와 상기 제2 동작의 패스/페일 결과는 시계열적으로 출력되는 반도체 집적 회로의 작동 방법.
  15. 제13항에 있어서, 상기 제1 및 제2 동작의 각각은 데이터 기입 동작인 반도체 집적 회로의 작동 방법.
  16. 제13항에 있어서, 상기 제1 동작의 패스/페일 결과와 상기 제2 동작의 패스/페일 결과 외에, 추가로 상기 제1 및 제2 동작의 패스/페일 결과의 누적 결과가 출력되는 반도체 집적 회로의 작동 방법.
  17. 제 13항에 있어서, 상기 제1 및 제2 동작은 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이를 갖는 불휘발성 반도체 기억 회로에서 행해지는 반도체 집적 회로의 작동 방법.
  18. 제17항에 있어서,
    상기 메모리 셀 어레이는 행렬 형상으로 배열된 복수의 NAND형 셀을 포함하는 반도체 집적 회로의 작동 방법.
  19. 제1 동작과 제2 동작을 병렬로 실행할 수 있는 반도체 집적 회로의 작동 방법으로서,
    상기 제1 동작이 실행 중인지의 여부를 나타내는 제1 정보 및 상기 제2 동작을 실행할 수 있는지의 여부를 나타내는 제2 정보를 상기 반도체 집적 회로의 외부로 출력하는 단계
    를 포함하는 반도체 집적 회로의 작동 방법.
  20. 제19항에 있어서, 상기 제1 동작은 상기 반도체 집적 회로 내에 국한된 동작이고, 상기 제2 동작은 상기 반도체 집적 회로 외부와의 사이에서 데이터를 전송하는 동작인 반도체 집적 회로의 작동 방법.
  21. 제19항에 있어서, 상기 제1 동작은 데이터 기입 동작이고, 상기 제2 동작은 데이터 입력 동작인 반도체 집적 회로의 작동 방법.
  22. 제19항에 있어서, 감지 래치 회로가 상기 제1 동작으로 동작하고, 상기 제2 동작은 상기 반도체 집적 회로 내부의 데이터 캐쉬 회로와 상기 반도체 집적 회로 외부와의 사이에서 데이터를 전송하는 동작인 반도체 집적 회로의 작동 방법.
  23. 제19항에 있어서, 상기 제1 및 제2 동작은 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이를 갖는 불휘발성 반도체 기억 회로에서 행해지는 반도체 집적 회로의 작동 방법.
  24. 제23항에 있어서, 상기 메모리 셀 어레이는 행렬 형상으로 배열된 복수의 NAND형 셀을 포함하는 반도체 집적 회로의 작동 방법.
  25. 제23항에 있어서, 상기 제1 및 제2 동작은 상기 메모리 셀 어레이의 페이지들의 각각에 대하여 순서대로 데이터 기입을 행하는 데이터 기입 시퀀스에 포함되고, 상기 제1 및 제2 동작의 한쪽은 기입 데이터의 입력 동작이고, 상기 제1 및 제2 동작의 다른쪽은 상기 기입 데이터의 입력 동작과 병렬로 행해지는 데이터 기입 동작인 반도체 집적 회로의 작동 방법.
  26. 제25항에 있어서,
    상기 데이터 기입 시퀀스에서의 최종 페이지에 대한 데이터 기입 동작 시에는, 상기 데이터 기입 동작만이 행해지는 반도체 집적 회로의 작동 방법.
  27. 제25항에 있어서, 상기 데이터 기입 동작은, 메모리 셀들에 대하여 데이터 기입용 전압을 인가하는 동작과, 기입이 행해진 메모리 셀들로부터 데이터를 판독하여 데이터 기입이 정확히 행해진 것을 검증하는 동작을 포함하는 반도체 집적 회로의 작동 방법.
  28. 제25항에 있어서,
    상기 데이터 기입 시퀀스에서의 상기 데이터 기입 동작은, 어드레스/데이터 입력용 커맨드를 입력하고, 데이터가 기입될 메모리 셀의 어드레스를 입력하고, 기입 데이터를 입력하고, 데이터 기입 동작 개시용 커맨드를 입력함으로써 개시되고,
    상기 데이터 기입 동작 개시용 커맨드는 기입 데이터 입력 동작과 병렬로 행해지는 데이터 기입 동작을 지정하는 커맨드인 반도체 집적 회로의 작동 방법.
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