KR20090007119A - 비휘발성 메모리 소자의 동작 방법 - Google Patents

비휘발성 메모리 소자의 동작 방법 Download PDF

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Abstract

프로그램 동작의 신뢰성을 높이고 빠른 동작 속도를 갖는 비휘발성 메모리 소자의 동작 방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판 상의 공통 소오스 라인 및 복수의 비트 라인들 사이에 낸드 구조로 배치된 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들 가운데 선택된 메모리 셀에 데이터를 기록한다. 상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀에 인접하게 연결된 하나 이상의 메모리 셀의 채널을 통하여 상기 선택된 메모리 셀의 채널에 부스팅 전압을 유도하여 상기 기록된 데이터를 안정화시킨다. 그리고, 상기 데이터를 검증한다.
비휘발성 메모리, 낸드 구조, 채널 부스팅

Description

비휘발성 메모리 소자의 동작 방법{Method of operating a non-volatile memory device}
본 발명은 반도체 소자에 관한 것으로서, 특히 비휘발성 메모리 소자의 동작 방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 이이피롬(EEPROM) 또는 플래시 메모리는 전원이 꺼지더라도 데이터를 보관할 수 있고, 나아가 데이터를 새로 프로그램 할 수 있다. 이러한 비휘발성 메모리 소자는 반도체 제품, 예컨대 모바일 기기의 저장 매체 또는 휴대용 메모리 스틱 등에 이용될 수 있다.
도 1은 비휘발성 메모리 소자의 프로그램 동작 시 문턱 전압의 산포를 보여주는 그래프이다.
도 1을 참조하면, 데이터를 기록한 후, 문턱 전압(Vth)이 일정해지기까지 상당한 시간이 소요되는 것을 알 수 있다. 데이터를 기록한 후 문턱 전압(Vth)은 크게 감소한 후 점차 포화된다. 약 40 마이크로 초(㎲)가 지났을 때 문턱 전압(Vth)은 포화될 때보다 약 0.1 V 정도 낮고, 약 500 ㎲에서는 포화될 때보다 약 0.01 V 정도 낮은 것을 알 수 있다. 이에 따라, 데이터를 기록한 후 데이터를 검증하기까지의 시간에 따라서, 문턱 전압(Vth)이 달라질 수 있다.
ISPP(incremental step pulse program) 방식의 프로그램에서, 이러한 문턱 전압(Vth)의 분포는 데이터 검증의 신뢰성을 떨어뜨려, 프로그램 완료 여부를 잘못 판독하게 할 수 있다. 그 결과 프로그램 신뢰성이 크게 떨어질 수 있다.
따라서, 비휘발성 메모리 소자의 동작 신뢰성을 높이기 위해서는, 데이터 기록 후 문턱 전압의 산포를 줄일 필요가 있다. 특히, 비휘발성 메모리 소자의 빠른 동작을 위해서는, 기록 동작 후 문턱 전압을 빠르게 포화시킬 필요가 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는, 프로그램 동작의 신뢰성을 높이고 빠른 동작 속도를 갖는 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 동작 방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판 상의 공통 소오스 라인 및 복수의 비트 라인들 사이에 낸드(NAND) 구조로 배치된 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들 가운데 선택된 메모리 셀에 데이터를 기록한다. 상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀에 인접하게 연결된 하나 이상의 메모리 셀의 채널을 통하여 상기 선택된 메모리 셀의 채널에 부스팅 전압(boosting voltage)을 유도하여 상기 기록된 데이터를 안정화시킨다. 그리고, 상기 데이터를 검증한다.
상기 비휘발성 메모리 소자의 동작 방법의 일 예에 따르면, 상기 부스팅 전압을 유도하는 단계는 상기 선택된 메모리 셀에 인접하게 연결된 상기 하나 이상의 메모리 셀에 커플링 된 하나 이상의 워드 라인에 패스 전압을 인가하는 것을 포함 하고, 상기 부스팅 전압은 상기 패스 전압으로부터 용량적으로(capacitively) 유도될 수 있다.
상기 비휘발성 메모리 소자의 동작 방법의 다른 예에 따르면, 상기 부스팅 전압을 유도하는 단계는, 상기 복수의 비트 라인들에 제 1 전압을 인가하고, 상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀 및 상기 복수의 비트 라인들 사이에 배치된 메모리 셀들을 턴-온(turn-on) 시킬 수 있다.
상기 비휘발성 메모리 소자의 동작 방법의 또 다른 예에 따르면, 상기 부스팅 전압을 유도하는 단계는, 상기 공통 소오스 라인에 제 2 전압을 인가하고, 상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀 및 상기 공통 소오스 라인 사이에 배치된 메모리 셀들을 턴-온(turn-on) 시킬 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자의 동작 방법이 제공된다. 상기 복수의 메모리 셀들 가운데 선택된 메모리 셀에 데이터를 기록한다. 상기 선택된 메모리 셀을 턴-오프(turn-off) 시킨 상태에서, 상기 복수의 비트 라인들 또는 상기 공통 소오스 라인으로부터 상기 선택된 메모리 셀의 채널에 부스팅 전압을 유도하여 상기 기록된 데이터를 안정화시킨다. 그리고, 상기 데이터를 검증한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 형태에 따른 비휘발성 메모리 소자의 동작 방법이 제공된다. 상기 복수의 메모리 셀들 가운데 선택된 메모리 셀에 데이터를 기록한다. 상기 선택된 메모리 셀을 턴-오프 시킨 상태에서, 상기 복수의 비트 라인들 및 상기 공통 소오스 라인을 이용하지 않고, 상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀에 인접하게 연결된 하나 이상의 메모리 셀로부터 상기 선택된 메모리 셀의 채널에 부스팅 전압을 용량적으로 유도하여 상기 기록된 데이터를 안정화시킨다. 그리고, 상기 데이터를 검증한다.
본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 따르면, 메모리 셀에 기록된 데이터를 메모리 셀의 채널에 부스팅 전압을 유도하여 빠르게 안정화시킬 수 있다. 따라서, 메모리 셀의 문턱 전압이 일정하게 포화되기 때문에, 데이터의 검증 신뢰성이 높아질 수 있다. 따라서, 메모리 셀에 대한 데이터 프로그램의 신뢰성이 높아질 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 따르면, 부스팅 전압은 수 내지 수백 마이크로 초(㎲) 내에 빠르게 유도될 수 있다. 따라서, 본 발명에 따른 비휘발성 메모리 소자의 동작 방법은 고속도의 동작을 요하는 비휘발성 메모리 소자의 동작에 적합할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 비휘발성 메모리 소자는 전하 저장을 이용해서 데이터 기록이 가능한 소자, 예컨대 이이피롬(EEPROM) 또는 플래시 메모리 소자를 포함할 수 있다. 본 발명의 실시예들에서, 비휘발성 메모리 소자는 반도체 기판 및 제어 게이트 전극 사이에 전하 저장층이 개재된 적층 구조를 가질 수 있고, 여기에서 전하 저장층은 플로팅 게이트 또는 전하 트랩층으로 이용될 수 있다.
본 발명의 실시예들에서, 비휘발성 메모리 소자의 동작 조건은 예시적으로 제시된다. 또한, 비휘발성 메모리 소자의 동작 조건에서 0V를 인가하는 것은 접지시키는 것과 동일한 의미로 이해될 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법을 보여주는 순서도이다. 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법에서 시간에 따른 전압의 변화를 보여주는 그래프이다.
도 2를 참조하면, 복수의 메모리 셀들 가운데 선택된 메모리 셀에 프로그램 전압을 인가하여 데이터를 기록할 수 있다(S110). 예를 들어, 이러한 데이터 기록은 도 3 에 도시된 바와 같이 제어 게이트 전극에 프로그램 전압(Vpgm)을 t1에서 t2 시간 동안 인가하여 수행할 수 있다. 이에 따라, Fouler-Nordheim (FN) 터널링을 이용하여, 반도체 기판으로부터 전하 저장층에 전자를 주입할 수 있다.
이어서, 기록된 데이터를 안정화시킬 수 있다(S120). 예를 들어, 도 3에 도시된 바와 같이, 선택된 메모리 셀의 채널에 부스팅 전압(Vchannel)을 t3에서 t4 시간 동안(단, t3 ≥ t2) 인가할 수 있다. 이에 따라, 부스팅 전압(Vchannel)에 의해서 선 택된 메모리 셀의 문턱 전압이 빠르게 포화될 수 있다. 즉, 부스팅 전압(Vchannel)은 데이터 기록 조건과 반대 극성을 가지므로, 기록 동작에 의해 선택된 메모리 셀에 유도된 변화를 빠르게 제거할 수 있다.
예를 들어, 부스팅 전압(Vchannel)은 제어 게이트 전극 및 반도체 기판 사이의 터널링 절연층 또는 블로킹 절연층 내의 다이폴 모멘트(dipole moment)를 빠르게 제거하는 데 기여할 수 있다. 또한, 부스팅 전압(Vchannel)은 전하 저장층에 주입된 전하를 빠르게 재분포시켜서 안정화시킬 수 있다. 이에 따라, 선택된 메모리 셀의 문턱 전압이 빠르게 포화될 수 있다.
이어서, 안정화된 데이터를 검증할 수 있다(S130). 예를 들어, 도 3에 도시된 바와 같이, 선택된 메모리 셀의 제어 게이트 전극에 검증 전압(Vverify)을 t5에서 t6 시간 동안(단, t5 ≥ t4) 인가할 수 있다. 이에 따라, 선택된 메모리 셀에 흐르는 전류를 측정하여, 전자의 주입 정도를 판단하여 데이터 기록 정도를 검증할 수 있다. 전술한 안정화 단계(S120)에서 문턱 전압이 일정하게 포화되어 있기 때문에, 데이터의 검증 신뢰성이 높아질 수 있다. 따라서, 데이터 프로그램 동작의 신뢰성이 높아질 수 있다.
이어서, 프로그램 완료 여부를 판정할 수 있다(S140). 프로그램 완료 여부는 전술한 데이터 검증 단계(S130)의 결과로부터 알 수 있다. 이어서, 프로그램이 완료된 경우에는 프로그램 동작이 종료될 수 있다.
프로그램이 완료되지 않은 경우에는, 프로그램 전압을 증가시킬 수 있 다(S150). 이어서, 전술한 단계들(S110 ~ S140))이 반복될 수 있다. 이와 같이, 프로그램 전압을 증가시켜가면서 프로그램을 진행하는 방법은 ISPP(incremental step pulse program) 방법으로 불릴 수 있다.
이하에서는 낸드 구조의 비휘발성 메모리 소자를 참조하여, 전술한 동작 방법을 보다 구체적으로 설명한다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법에서 데이터 기록 단계를 보여주는 회로도이다.
도 4를 참조하면, 비트 라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL) 사이에 낸드 구조의 메모리 셀들(MC)들이 연결될 수 있다. 워드 라인들(WL00, WL01, WL02, WL03, WL04, WL05)은 행으로 배치되고, 메모리 셀들(MC)에 커플링 되도록 메모리 셀들(MC)의 제어 게이트 전극에 연결될 수 있다. 메모리 셀들(MC)의 수, 비트 라인들(BLO, BL1, BL2)의 수 및 워드 라인들(WL00, WL01, WL02, WL03, WL04, WL05)의 수는 적절하게 선택될 수 있고, 본 발명의 범위를 제한하지 않는다.
스트링 선택 트랜지스터들(TSS)은 비트 라인들(BL0, BL1, BL2) 및 메모리 셀들(MC)의 일단 사이, 예컨대 비트 라인들(BL0, BL1, BL2) 및 워드 라인(WL05) 사이에 연결될 수 있다. 스트링 선택 라인(SSL)은 행으로 배치되고, 스트링 선택 트랜지스터들(TSS)에 커플링 될 수 있다. 접지 선택 트랜지스터들(TGS)은 공통 소오스 라인(CSL) 및 메모리 셀들(MC)의 타단 사이에, 예컨대 공통 소오스 라인(CSL) 및 워드 라인(WL00) 사이에 연결될 수 있다. 접지 선택 라인(GSL)은 행으로 배치되고, 접지 선택 트랜지스터들(TGS)에 커플링 될 수 있다.
점선으로 표시된 선택된 메모리 셀(MC1)에 데이터를 기록하기 위해서, 선택된 비트 라인(BL1)에 0V를 인가하고, 선택되지 않은 비트 라인들(BL0, BL2)에 동작 전압(Vcc)을 인가할 수 있다. 스트링 선택 라인(SSL)에는 스트링 선택 트랜지스터(TSS)를 턴-온 시키기 위해서 동작 전압(Vcc)을 인가할 수 있다. 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)에는 0V를 인가할 수 있다. 선택된 워드 라인(WL02)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 워드 라인들(WL0, WL1, WL03, WL04, WL05)에는 패스 전압(Vpass)을 인가할 수 있다.
이에 따라, 선택된 메모리 셀(MC1)의 채널 및 제어 게이트 전극 사이에 프로그램 전압(Vpgm)이 유도되고, 채널에서 전하 저장층으로 전하의 터널링이 일어날 수 있다. 따라서, 선택된 메모리 셀(MC1)에 데이터가 기록될 수 있다. 패스 전압(Vpass)은 메모리 셀들(MC)을 턴-온 시키면서, 채널에서 전하 저장층으로 터널링은 일어나지 않도록 선택될 수 있다. 따라서, 패스 전압(Vpass)은 프로그램 전압(Vpgm) 보다 작을 수 있다. 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 메모리 셀들(MC)에 따라서 적절하게 선택될 수 있다.
한편, 선택되지 않은 비트 라인들(BL0, BL2)에 연결된 메모리 셀들(MC)의 채널에는 동작 전압(Vcc)에 의해서 부스팅 전압이 유도될 수 있다. 따라서, 선택된 워드 라인(WL02)에 커플링 된 메모리 셀들(MC)의 프로그램이 방지될 수 있다.
전술한 데이터 기록 단계는 예로 제시되었고, 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서 다양하게 변형될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법에서 데이터 안정화 단계를 보여주는 회로도이다.
도 5를 참조하면, 스트링 선택 트랜지스터(TSS)를 턴-오프 시키도록 스트링 선택 라인(SSL)에 0V를 인가하고, 접지 선택 트랜지스터(TGS)를 턴-오프 시키도록 접지 선택 라인(GSL)에 0V를 인가할 수 있다. 이에 따라, 메모리 셀들(MC)은 비트 라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)에서 플로팅 될 수 있다.
선택된 메모리 셀(MC1)을 턴-오프 시키도록 선택된 워드 라인(WL02)에는 0V를 인가할 수 있다. 선택된 워드 라인(WL02)에 인접하고 양쪽에 배치된 두 쌍의 워드 라인들(WL00, WL01, WL03, WL04)에는 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 패스 전압(Vpass)과 용량적으로 결합된 메모리 셀들(MC)의 채널의 전압이 상승되고, 이 메모리 셀들(MC) 사이에 배치된 선택된 메모리 셀(MC1)의 채널에 부스팅 전압이 유도될 수 있다. 도 2에서 설명한 바와 같이, 부스팅 전압은 선택된 메모리 셀(MC1)의 문턱 전압을 빠르게 포화시켜, 데이터를 빠르게 안정화시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 데이터 안정화 단계에 대한 시뮬레이션에 의한 사시도이다. 도 7은 도 6의 비휘발성 메모리 소자의 채널 위치에 따른 채널 전압을 보여주는 그래프이다.
도 6을 참조하면, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 0V를 인 가하였다. 선택된 워드 라인(WL2)에는 0V를 인가하고, 선택되지 않은 워드 라인들(WL0, WL1, WL3, WL4)에는 패스 전압으로 8V를 인가하였다. 메모리 셀들이 그 위에 형성되는 반도체 기판은 접지하였다(Vsub = 0V).
도 7을 참조하면, 선택되지 않은 워드 라인들(WL0, WL1, WL3, WL4)에 커플링된 메모리 셀들의 채널에는 약 3.5V의 전압이 용량적으로 유도된 것을 알 수 있다. 또한, 선택된 워드 라인(WL2)에 커플링 된 메모리 셀의 채널에는 약 1.8 내지 약 2.2 V 범위의 부스팅 전압이 유도된 것을 알 수 있다. 이와 같은 부스팅 전압의 유도는 로컬 셀프 부스팅(local self boosting; LSB)으로 불릴 수도 있다.
이와 같은 부스팅 전압의 유도는 채널 사이에서 일어나기 때문에 반도체 기판을 통해서 부스팅 전압을 공급받는 경우에 비해서 매우 빠른 시간 안에 일어날 수 있다. 예를 들어, 부스팅 전압은 수 내지 수백 마이크로 초(㎲) 내에 빠르게 유도될 수 있다. 따라서, 이러한 부스팅 전압의 유도는 고속도의 동작을 요하는 비휘발성 메모리 소자의 동작에 적합할 수 있다.
도 8 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 데이터 안정화 단계의 변형된 예들을 보여주는 회로도들이다.
도 8을 참조하면, 선택된 워드 라인(WL02)에 바로 인접하게 양쪽에 배치된 한 쌍의 워드 라인들(WL01, WL03)에만 패스 전압(Vpass)을 인가할 수도 있다. 이에 따라, 패스 전압(Vpass)과 용량적으로 결합된 메모리 셀들(MC)의 채널의 전압이 상승 되고, 이 메모리 셀들(MC) 사이에 배치된 선택된 메모리 셀(MC1)의 채널에 부스팅 전압이 유도될 수 있다.
패스 전압(Vpass)은 한 쌍의 워드 라인들(WL01, WL03)을 포함하여, 다른 워드 라인들(WL00, WL04, WL05)에도 더 인가될 수도 있다. 예를 들어, 패스 전압(Vpass)은 선택되지 않은 워드 라인들(WL00, WL01, WL03, WL04, WL05) 가운데 선택된 워드 라인(WL02)의 양쪽에 인접한 적어도 한 쌍 이상에 제공될 수 있다.
도 9를 참조하면, 공통 소오스 라인(CSL)에 동작 전압(Vcc)(제 2 전압이라 부를 수도 있음)을 인가할 수 있다. 스트링 선택 트랜지스터(TSS)를 턴-오프 시키도록 스트링 선택 라인(SSL)에 0V를 인가하고, 접지 선택 트랜지스터(TGS)를 턴-온 시키도록 접지 선택 라인(GSL)에 동작 전압(Vcc)을 인가할 수 있다. 이에 따라, 동작 전압(Vcc)은 접지 선택 트랜지스터(TGS)를 거쳐서 메모리 셀들(MC)에 전달될 수 있다.
선택된 메모리 셀(MC1)을 턴-오프 시키도록 선택된 워드 라인(WL02)에는 0V를 인가할 수 있다. 선택되지 않은 워드 라인들(WL00, WL01, WL03, WL04, WL05)에는 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 워드 라인들(WL00, WL01)에 커플링 된 메모리 셀들(MC)의 채널의 전압이 순간적으로 상승될 수 있고, 이 메모리 셀들(MC)과 인접한 선택된 메모리 셀(MC1)의 채널에 부스팅 전압이 유도될 수 있다. 도 2에서 설명한 바와 같이, 부스팅 전압은 선택된 메모리 셀(MC1)의 문턱 전압을 빠르게 포화시켜, 데이터를 빠르게 안정화시킬 수 있다.
이 실시예에서, 부스팅 전압은 공통 소오스 라인(CSL)에 인가된 동작 전압(Vcc)으로부터 유도된다는 점에서, 도 5의 로컬 셀프 부스팅과는 구별될 수 있다. 한편 이 실시예의 다른 변형된 예에서, 선택된 워드 라인(WL02) 위에 있는 워드 라인들(WL03, WL04, WL05)에는 패스 전압(Vpass)이 인가되지 않을 수도 있다. 왜냐하면, 비트 라인들(BL0, BL1, BL2)로부터 부스팅 전압이 제공되지 않기 때문이다.
도 10을 참조하면, 비트 라인들(BL0, BL1, BL2)에 동작 전압(Vcc)(제 1 전압이라 부를 수도 있음)을 인가할 수 있다. 스트링 선택 트랜지스터(TSS)를 턴-온 시키도록 스트링 선택 라인(SSL)에 동작 전압(Vcc)을 인가하고, 접지 선택 트랜지스터(TGS)를 턴-오프 시키도록 접지 선택 라인(GSL)에 0V를 인가할 수 있다. 이에 따라, 동작 전압(Vcc)은 스트링 선택 트랜지스터(TSS)를 거쳐서 메모리 셀들(MC)에 전달될 수 있다.
선택된 메모리 셀(MC1)을 턴-오프 시키도록 선택된 워드 라인(WL02)에는 0V를 인가할 수 있다. 선택되지 않은 워드 라인들(WL00, WL01, WL03, WL04, WL05)에는 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 워드 라인들(WL03, WL04, WL05)에 커플링 된 메모리 셀들(MC)의 채널의 전압이 순간적으로 상승될 수 있고, 이 메모리 셀들(MC)과 인접한 선택된 메모리 셀(MC1)의 채널에 부스팅 전압이 유도될 수 있다. 도 2에서 설명한 바와 같이, 부스팅 전압은 선택된 메모리 셀(MC1)의 문턱 전압을 빠르게 포화시켜, 데이터를 빠르게 안정화시킬 수 있다.
이 실시예는 부스팅 전압이 비트 라인들(BL0, BL1, BL2)에 인가된 동작 전압(Vcc)으로부터 유도된다는 점에서, 도 9의 실시예와 구별될 수 있다. 이 실시예의 다른 변형된 예에서, 선택된 워드 라인(WL02) 아래에 있는 워드 라인들(WL00, WL01)에는 패스 전압(Vpass)이 인가되지 않을 수도 있다. 왜냐하면, 공통 소오스 라인(CSL)으로부터 부스팅 전압이 제공되지 않기 때문이다.
도 11을 참조하면, 비트 라인들(BL0, BL1, BL2)에 제 1 전압(Vbl)을 인가할 수 있다. 스트링 선택 트랜지스터(TSS)를 턴-온 시키도록 스트링 선택 라인(SSL)에 제 3 전압(Vssl)을 인가하고, 접지 선택 트랜지스터(TGS)를 턴-오프 시키도록 접지 선택 라인(GSL)에 0V를 인가할 수 있다. 제 3 전압(Vssl)은 제 1 전압(Vbl)보다 크거나 같을 수 있다. 이에 따라, 제 1 전압(Vbl)은 스트링 선택 트랜지스터(TSS)를 거쳐서 메모리 셀들(MC)에 전달될 수 있다.
선택된 메모리 셀(MC1)을 턴-오프 시키도록 선택된 워드 라인(WL02)에는 0V를 인가할 수 있다. 스트링 선택 라인(SSL) 및 선택된 워드 라인(WL02) 사이의 선택되지 않은 워드 라인들(WL03, WL04, WL05)에는 패스 전압(Vpass)이 인가될 수 있다. 선택된 워드 라인(WL02) 아래의 다른 선택되지 않은 워드 라인들(WL00, WL01)에는 0V가 인가될 수 있다. 이에 따라, 워드 라인들(WL03, WL04, WL05)에 커플링 된 메모리 셀들(MC)의 채널의 전압이 상승될 수 있고, 이 메모리 셀들(MC)과 인접한 선택된 메모리 셀(MC1)의 채널에 부스팅 전압이 유도될 수 있다. 도 2에서 설명한 바와 같이, 부스팅 전압은 선택된 메모리 셀(MC1)의 문턱 전압을 빠르게 포화시켜, 데이터를 빠르게 안정화시킬 수 있다.
이 실시예는 부스팅 전압이 비트 라인들(BL0, BL1, BL2)로부터 유도된다는 점에서, 도 9의 실시예와 유사하다. 다만, 이 실시예는 제 1 전압(Vbl)과 제 3 전압(Vssl)을 다르게 할 수 있다는 점에서, 도 9의 실시예와 다를 수 있다.
도 12를 참조하면, 공통 소오스 라인(CSL)에 제 2 전압(Vcsl)을 인가할 수 있다. 스트링 선택 트랜지스터(TSS)를 턴-오프 시키도록 스트링 선택 라인(SSL)에 OV를 인가하고, 접지 선택 트랜지스터(TGS)를 턴-온 시키도록 접지 선택 라인(GSL)에 제 4 전압(Vgsl)을 인가할 수 있다. 제 4 전압(Vgsl)은 제 2 전압(Vcsl)보다 크거나 같을 수 있다. 이에 따라, 제 2 전압(Vcsl)은 접지 선택 트랜지스터(TGS)를 거쳐서 메모리 셀들(MC)에 전달될 수 있다.
선택된 메모리 셀(MC1)을 턴-오프 시키도록 선택된 워드 라인(WL02)에는 0V를 인가할 수 있다. 접지 선택 라인(GSL) 및 선택된 워드 라인(WL02) 사이의 선택되지 않은 워드 라인들(WL00, WL01)에는 패스 전압(Vpass)이 인가될 수 있다. 선택된 워드 라인(WL02) 위의 다른 선택되지 않은 워드 라인들(WL03, WL04, WL05)에는 0V가 인가될 수 있다. 이에 따라, 워드 라인들(WL00, WL01)에 커플링 된 메모리 셀 들(MC)의 채널의 전압이 상승될 수 있고, 이 메모리 셀들(MC)과 인접한 선택된 메모리 셀(MC1)의 채널에 부스팅 전압이 유도될 수 있다. 도 2에서 설명한 바와 같이, 부스팅 전압은 선택된 메모리 셀(MC1)의 문턱 전압을 빠르게 포화시켜, 데이터를 빠르게 안정화시킬 수 있다.
이 실시예는 부스팅 전압이 공통 소오스 라인(CSL)으로부터 유도된다는 점에서, 도 10의 실시예와 유사하다. 다만, 이 실시예는 제 2 전압(Vcsl)과 제 4 전압(Vgsl)을 다르게 할 수 있다는 점에서, 도 10의 실시예와 다를 수 있다.
도 13을 참조하면, 비트 라인들(BL0, BL1, BL2)에 제 1 전압(Vbl)을 인가하고, 공통 소오스 라인(CSL)에 제 2 전압(Vcsl)을 인가할 수 있다. 스트링 선택 트랜지스터(TSS)를 턴-온 시키도록 스트링 선택 라인(SSL)에 제 3 전압(Vssl)을 인가하고, 접지 선택 트랜지스터(TGS)를 턴-온 시키도록 접지 선택 라인(GSL)에 제 4 전압(Vgsl)을 인가할 수 있다. 이에 따라, 제 1 전압(Vbl)은 스트링 선택 트랜지스터(TSS)를 거쳐서 메모리 셀들(MC)에 전달되고, 제 2 전압(Vcsl)은 접지 선택 트랜지스터(TGS)를 거쳐서 메모리 셀들(MC)에 전달될 수 있다.
선택된 메모리 셀(MC1)을 턴-오프 시키도록 선택된 워드 라인(WL02)에는 0V를 인가할 수 있다. 선택되지 않은 워드 라인들(WL00, WL01, WL03, WL04, WL05)에는 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 워드 라인들(WL00, WL01, WL03, WL04, WL05)에 커플링 된 메모리 셀들(MC)의 채널의 전압이 상승될 수 있고, 이 메모리 셀들(MC)과 인접한 선택된 메모리 셀(MC1)의 채널에 부스팅 전압이 유도될 수 있다. 도 2에서 설명한 바와 같이, 부스팅 전압은 선택된 메모리 셀(MC1)의 문턱 전압을 빠르게 포화시켜, 데이터를 빠르게 안정화시킬 수 있다.
도 14는 도 4 내지 도 13의 비휘발성 메모리 소자의 변형된 예를 보여주는 회로도이다.
도 14를 참조하면, 제 1 더미 라인(DL1)이 접지 선택 라인(GSL) 및 워드 라인(WL00) 사이에 개재되고, 제 2 더미 라인(DL2)이 스트링 선택 라인(SSL) 및 워드 라인(WL05) 사이에 개재될 수 있다. 제 1 및 제 2 더미 라인들(DL1, DL2)은 더미 트랜지스터들(TD)에 커플링 될 수 있다. 더미 트랜지스터들(TD)은 메모리 셀들(MC)과 동일하거나 유사한 구조를 가질 수 있지만, 데이터 기록에는 이용되지 않을 수 있다.
예를 들어, 더미 트랜지스터들(TD)은 워드 라인들(WL00, WL03)과 커플링 된 가장자리에 있는 메모리 셀(MC)들을 선택하여 데이터 안정화를 수행할 때 이용될 수 있다. 제 1 및/또는 제 2 더미 라인들(DL1, DL2)에 패스 전압(Vpass)을 제공함으로써, 가장자리에 있는 메모리 셀들(MC)에 부스팅 전압을 효과적으로 제공할 수 있다. 도 12의 비휘발성 메모리 소자의 동작은 전술한 도 5 내지 도 13의 비휘발성 메모리 소자의 동작을 참조할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 비휘발성 메모리 소자의 프로그램 동작 시 문턱 전압의 산포를 보여주는 그래프이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법을 보여주는 순서도이고;
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법에서 시간에 따른 전압의 변화를 보여주는 그래프이고;
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법에서 데이터 기록 단계를 보여주는 회로도이고;
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법에서 데이터 안정화 단계를 보여주는 회로도이고;
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 데이터 안정화 단계에 대한 시뮬레이션에 의한 사시도이고;
도 7은 도 6의 비휘발성 메모리 소자의 채널 위치에 따른 채널 전압을 보여주는 그래프이고;
도 8 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 데이터 안정화 단계의 변형된 예들을 보여주는 회로도이고; 그리고
도 14는 도 4, 도 5 및 도 8 내지 도 13의 비휘발성 메모리 소자의 변형된 예를 보여주는 회로도이다.

Claims (25)

  1. 반도체 기판 상의 공통 소오스 라인 및 복수의 비트 라인들 사이에 낸드 구조로 배치된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 소자의 동작 방법에 있어서,
    상기 복수의 메모리 셀들 가운데 선택된 메모리 셀에 데이터를 기록하는 단계;
    상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀에 인접하게 연결된 하나 이상의 메모리 셀의 채널을 통하여 상기 선택된 메모리 셀의 채널에 부스팅 전압을 유도하여 상기 기록된 데이터를 안정화시키는 단계; 및
    상기 데이터를 검증하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  2. 제 1 항에 있어서, 상기 기록된 데이터를 안정화시키는 단계는 상기 선택된 메모리 셀의 전하 저장층에 주입된 전하를 빠르게 재분포시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  3. 제 1 항에 있어서, 상기 기록된 데이터를 안정화시키는 단계에서, 상기 선택된 메모리 셀을 턴-오프 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  4. 제 3 항에 있어서, 상기 선택된 메모리 셀을 턴-오프 시키는 것은, 상기 선택된 메모리 셀에 커플링 된 워드 라인에 0V를 인가하여 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  5. 제 1 항에 있어서, 상기 기록된 데이터를 안정화시키는 단계는 수 내지 수백 마이크로 초(㎲) 내에 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  6. 제 1 항에 있어서, 상기 기록된 데이터를 안정화시키는 단계에서, 상기 반도체 기판을 접지시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  7. 제 1 항에 있어서, 상기 부스팅 전압을 유도하는 단계는 상기 선택된 메모리 셀에 인접하게 연결된 상기 하나 이상의 메모리 셀에 커플링 된 하나 이상의 워드 라인에 패스 전압을 인가하는 것을 포함하고, 상기 부스팅 전압은 상기 패스 전압으로부터 용량적으로 유도되는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  8. 제 7 항에 있어서, 상기 하나 이상의 메모리 셀은 상기 선택된 메모리 셀의 양측에 연결된 한 쌍 이상의 메모리 셀들을 포함하고, 상기 하나 이상의 워드 라인 은 상기 한 쌍 이상의 메모리 셀들에 커플링 된 한 쌍 이상의 워드 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  9. 제 7 항에 있어서, 상기 부스팅 전압을 유도하는 단계는, 상기 복수의 비트 라인들 및 상기 복수의 메모리 셀들의 일단 사이에 연결된 스트링 선택 트랜지스터, 및 상기 공통 소오스 라인 및 상기 복수의 메모리 셀들의 타단 사이에 연결된 접지 선택 트랜지스터를 턴-오프 시키는 것을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  10. 제 9 항에 있어서, 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 턴-오프 시키는 것은, 상기 스트링 선택 트랜지스터에 커플링된 스트링 선택 라인 및 상기 접지 선택 트랜지스터에 커플링 된 접지 선택 라인에 0V를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  11. 제 1 항에 있어서, 상기 부스팅 전압을 유도하는 단계는, 상기 복수의 비트 라인들에 제 1 전압을 인가하고, 상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀 및 상기 복수의 비트 라인들 사이에 배치된 메모리 셀들을 턴-온 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  12. 제 11 항에 있어서, 상기 메모리 셀들을 턴-온 시키는 것은 상기 메모리 셀 들에 커플링 된 워드 라인들에 패스 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  13. 제 11 항에 있어서, 상기 부스팅 전압을 유도하는 단계에서 상기 복수의 비트 라인들 각각 및 상기 복수의 메모리 셀들의 일단 사이의 스트링 선택 트랜지스터를 더 턴-온 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  14. 제 13 항에 있어서, 상기 스트링 선택 트랜지스터를 턴-온 시키는 것은 상기 스트링 선택 트랜지스터에 커플링 된 스트링 선택 라인에 상기 제 1 전압보다 크거나 같은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  15. 제 1 항에 있어서, 상기 부스팅 전압을 유도하는 단계는, 상기 공통 소오스 라인에 제 2 전압을 인가하고, 상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀 및 상기 공통 소오스 라인 사이에 배치된 메모리 셀들을 턴-온 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  16. 제 15 항에 있어서, 상기 메모리 셀들을 턴-온 시키는 것은 상기 메모리 셀들에 커플링 된 워드 라인들에 패스 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  17. 제 15 항에 있어서, 상기 부스팅 전압을 유도하는 단계에서 상기 공통 소오스 라인 및 상기 복수의 메모리 셀들의 타단 사이의 접지 선택 트랜지스터를 더 턴-온 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  18. 제 17 항에 있어서, 상기 접지 선택 트랜지스터를 턴-온 시키는 것은 상기 접지 선택 트랜지스터에 커플링 된 접지 선택 라인에 상기 제 2 전압보다 크거나 같은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  19. 제 1 항에 있어서, 상기 부스팅 전압을 유도하는 단계는, 상기 복수의 비트 라인들에 제 1 전압을 인가하고, 상기 공통 소오스 라인에 제 2 전압을 인가하고, 상기 복수의 메모리 셀들 가운데 상기 선택 메모리 셀을 제외한 나머지 메모리 셀들을 턴-온 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  20. 제 19 항에 있어서, 상기 부스팅 전압을 유도하는 단계에서, 상기 복수의 비트 라인들 및 상기 복수의 메모리 셀들의 일단 사이의 스트링 선택 트랜지스터를 더 턴-온 시키고, 상기 공통 소오스 라인 및 상기 복수의 메모리 셀들의 타단 사이의 접지 선택 트랜지스터를 더 턴-온 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  21. 제 20 항에 있어서, 상기 스트링 선택 트랜지스터를 턴-온 시키는 것은 상기 스트링 선택 트랜지스터에 커플링 된 스트링 선택 라인에 상기 제 1 전압보다 크거나 같은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  22. 제 20 항에 있어서, 상기 접지 선택 트랜지스터를 턴-온 시키는 것은 상기 접지 선택 트랜지스터에 커플링 된 접지 선택 라인에 상기 제 2 전압보다 크거나 같은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  23. 제 1 항에 있어서, 상기 비휘발성 메모리 소자는 상기 공통 소오스 라인 및 상기 복수의 메모리 셀들의 사이 또는 상기 복수의 비트 라인들 및 상기 복수의 메모리 셀들의 사이에 연결된 더미 선택 트랜지스터를 더 포함하고,
    상기 데이터 안정화 단계에서 상기 더미 트랜지스터를 턴-온 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  24. 반도체 기판 상의 공통 소오스 라인 및 복수의 비트 라인들 사이에 낸드 구조로 배치된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 소자에 있어서,
    상기 복수의 메모리 셀들 가운데 선택된 메모리 셀에 데이터를 기록하는 단계;
    상기 선택된 메모리 셀을 턴-오프 시킨 상태에서, 상기 복수의 비트 라인들 또는 상기 공통 소오스 라인으로부터 상기 선택된 메모리 셀의 채널에 부스팅 전압을 유도하여 상기 기록된 데이터를 안정화시키는 단계; 및
    상기 데이터를 검증하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  25. 반도체 기판 상의 공통 소오스 라인 및 복수의 비트 라인들 사이에 낸드 구조로 배치된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 소자에 있어서,
    상기 복수의 메모리 셀들 가운데 선택된 메모리 셀에 데이터를 기록하는 단계;
    상기 선택된 메모리 셀을 턴-오프 시킨 상태에서, 상기 복수의 비트 라인들 및 상기 공통 소오스 라인을 이용하지 않고, 상기 복수의 메모리 셀들 가운데 상기 선택된 메모리 셀에 인접하게 연결된 하나 이상의 메모리 셀로부터 상기 선택된 메모리 셀의 채널에 부스팅 전압을 용량적으로 유도하여 상기 기록된 데이터를 안정화시키는 단계; 및
    상기 데이터를 검증하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
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