TWI298535B - Non-volatile memory cell and integrated circuit - Google Patents

Description

1298535 l 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，特別是有關於一 種記憶單元，更有關於一種非揮發性記憶單元之架構與 製造方法。 • 【先前技術】 ' 非揮發性記憶單元（non-volatile memory cell)即使在 • 電力關閉的情況下仍舊可保留儲存於記憶單元中的資 訊。製造非揮發性記憶單元係以一般標準CMOS邏輯製 程（logic process)為基礎，並透過額外的製程步驟搭配邏 輯製程流程來製造非揮發性記憶單元。額外製程步驟包 括例如第二多晶梦沈積、接面摻植最佳化(junction dopant optimization)等。將「非揮發性記憶體」之特定製程步驟 整合至標準CMOS邏輯製程中，通常會產生困難。因此， 嵌入式非揮發性記憶體技術落後先進邏輯製程好幾個世 馨代。由於晶片系統（system on-cliip，SoC)必須使用嵌入式 非揮發性記憶體，設計團隊只能接受落後現行先進標準 邏輯製程二至三個世代的邏輯製程流程，如同附加至上 述邏輯製程流程的七至八個額外的微影光罩。先前的方 法不僅增加晶圓成本，更缺乏大部分先進標準邏輯製程 可達到的顛峰效能（peak performance)。 再者，由於二氧化矽（Si02)之週期導致 (cycling-induced) Si〇2的退化，先前技術係使所有非揮發 性記憶單元之元件受到較高的編程以及抹除電壓，如此 0503-A31640TWF;maggielin 5 1298535 一氺^、Α β +僉造成非揮發性記憶單元 來會加速Si02的退化，因此’ ^ 的效能與可靠度退化。 因此必須S法找出解決上述t題的*構與製程方 法。美國專利第6788574號中係揭格種非揮發性5己fe 單元400。第！圖係顯示非揮發性記憶單元40〇的上視 圖。非揮發性記憶單元400包括穿隧電容（tunnel capacitor) 4〇6、耦合電容402以及讀取電晶體404。上述三個元件 係共用單一浮動閘4〇8。透過分別連接M0S裝置之源極/ 汲極區而形成相對設置於浮動閘408的耦合電容4〇2與 穿隨電容406之極板。電晶體404係使用浮動閘408當 作閘電極。耦合電容402係耦接至穿隧電容406以形成 充電裝置，充電裝置係用以幫助對儲存於非揮發性記憶 單元400中的資訊執行編程以及抹除操作。因此，編程/ 抹除操作係於電力關閉後致能資訊的保留，而讀取操作 係允許於提供記憶體備份後，存取先前儲存的資訊。在 讀取操作期間係透過讀取電晶體4〇4偵測資訊。 根據本發明一實施例，非揮發性記憶單元4〇〇之編 私與抹除操作係透過將電子經過穿隧電容4〇6打入或射 出洋動閘408以改變記憶單元的充電狀態而完成。例如， 為了對非揮發性記憶單元4〇〇執行編程操作，係於節點 410處施加正電壓，並將節點412接地。由於耦合電容 4〇2與穿隧電容406之電容耦合，所以會產生橫跨於穿隧 電容406之大壓降，並且引起介於穿隧電容4〇6之兩個 極板之間的大電場。當電場太到足以引起 0503-A31640TWF ;maggielin 6 1298535 - Fowler-Nordheim(FN)穿隧電流時，來自主動區414的電 子會穿越介於浮動閘408與設置於浮動閘408下方的主 ， 動區414之間的絕緣材料，並且注入浮動閘408。 、 相反的，透過對節點412施加正電壓並且將節點410 接地，將會使得位於浮動閘408中的電子會射出浮動閘 408，因此降低浮動閘408中的負電荷。 然而，第1圖之非揮發性記憶單元400亦存在一些 ^ 缺點。在同一個記憶陣列中的記憶單元之間並不是彼此 ® 隔離的，因此設置於同一個記憶陣列中的記憶單元會互 相影響。當記憶單元之電晶體404為導通的狀態，且同 一記憶陣列中的其他記憶單元為執行讀取操作期間時， 電流仍舊會流經電晶體404。對於記憶陣列而言，流經電 晶體4 0 4的電流為不期望電流’並且被視為漏電流。由 於一個記憶陣列中具有許多記憶單元，因此漏電流會對 記憶陣列中之記憶單元造成顯著的影響。為了降低漏電 流，每一個記憶單元較佳為包括可控制記憶單元之操作 的邏輯電路。因此，記憶單元與邏輯電路所佔的晶片總 面積會增加。一般來說，總面積大約為500平方微米 (μιη2) 〇再者，在編程與抹除操作期間，所有的電子皆會 經過同一個穿隧電容406。如此一來不僅影響記憶單元的 可靠度，更增加了發生過編程（over-programming)以及/ 或過抹除（over-erase)的可能性。 因此，需要改良非揮發性記憶單元，使其具有降低 的漏電流並且佔有較少的晶片面積。 0503-A31640TWF;maggielin 7 1298535 【發明内容】 有鑑於此，本發明提供一種非揮發性記億單元，包 括半導體基板、浮動閘、第一電容、第二電容、第三電 容以及電晶體。浮動閘係設置於半導體基板上方。第一 電容包括第-極板、浮動間以及設置於第—極板與浮動 閘之^的介電層。第二電容括第二極板、浮動閘：及設 置於第二極板與浮動閘之間的介電層。第三電容包括第 三極板三浮動閑以及設置於第三才虽板與浮動閘之間的介 電層。第一電容之第一極板包括設置於半導體基板中之 第一掺雜區以及第二摻雜區。電晶體，包括設置於半導 ，基板上方之閘電極，以及大體與閘電極之側邊對齊的 第一與第二源/汲極區，其中第二源/汲極區係電性連接至 第一電容之第一摻雜區。 再者，本發明提供一種積體電路包括非揮發性記憶 單元。非揮發性記憶單元，包括第一、第二與第三主動 區、第一、第二、第三與第四介電層、第一與第二導體， 以及第一與苐二源/沒極區。第一介電層係設置於第一主 動區上方；第二介電層係設置於第二主動區上方；第三 介電層係設置於第三主動區上方；第一導體係橫跨第 一、第二以及第三主動區，其中第一導體係分別透過第 一、第二以及第三介電層與第一、第二以及策三主動區 分離。第一、第二以及第三主動區各自包括設置於第一 導體之相反面的第一與第二摻雜區，其中設置於第二主 0503-A31640TWF;maggielin 1298535 二摻雜區!以内連線的方式電性連 連線的方々忠弟一主動區中之第一與第二摻雜區係以内 區。：十導體係設置於第四介電層上方。第—與第二： 於ί導體基板中’且大體與第二導體之侧 笔-第二源/汲極區係電性輕接至設置於 弟一主動區之第一摻雜區。 【實施方式】 為使本發明之上述目的、特徵和優點能更明顯易 詞=特舉—較佳實施例，並配合所附圖式，作詳細 實施例： 抑一本發明係提供一種新的邏輯非揮發性記憶（lnvm) _ 單兀與製造方法，並且討論本發明較佳實施例之操作。 縱觀本發明不同的實施例，參考標號係用以使圖式的定 義更更明顯易懂。 第2圖係顯示非揮發性記憶單元1〇〇的立體圖，包 括，晶體102、第一電容（又叫做抹除穿隧電容）104、第 二，容（又叫做耦合電容）1〇6、第三電容（又叫做編程穿隧 電谷）108。第一電容104、第二電容1〇6以及第三電容 1〇8係共用一普通的浮動閘FG。非揮發性記憶單元1〇〇 包括二個區域’區域A包括電晶體1〇2與第一電容1〇4， 0503-A31640TWF ;maggielin 〇 1298535 區域B包括第二電容106，區域c包括第三電容108。區 域120大體較佳為與浮動閘fg具有重疊的部分，以形成 電容104 〇 摻雜區 個极 弟3圖係顯示記憶單元100的剖面圖，其中區域A、 B與C係分別為沿著第2圖之虛線d-D，、Η-E，以及F_F， 之垂直面的剖面圖。為了簡單起見，在綜觀整篇說明書 的敘述中，區域A、B與C的剖面圖彷彿位於同一平面， 雖然區域A、B與c可能為不同的平面。必須注意的是 浮動閘FG係板跨區域A、B與C，以形成第一電容1〇4 第二電容106與第三電容1〇8的其中一個極板 118與源線（source line，SL)係形成電容104的另 板。摻雜區122與124係以内連線的方式電性連接，、 形成電容106的另一個極板，並且電性連接至抹除間 (erase gate)。摻雜區126與128係以内連線的方式電性連 接，以形成電容108的另一個極板，並且電性連接至 係電 程閘PG (program gate)。電晶體102之閘電極132 性連接至記憶陣列的字元線WL (word line)，用以控制b 否選擇記憶單元100。位元線BL (bit line)係用以侦別 LNVM記憶單元1 〇〇的儲存狀態。 W' 第4圖係顯示記憶單元100之部分等效電路，包括 電容104、106與108。在記憶單元1〇〇的操作期間，> 對節點SL、EG與PG施加不同的電壓，因此可計曾出、、$ 動閘FG的電壓位準。假設浮動閘FG儲存淨電荷 吁 再假設浮動閘FG與電容104、106與108之其他極板之 0503-A31640TWF;maggielin 10 1298535 .間形成有效的耦合，則會產生以下關係··

Ql04 + Ql06+Ql08：=Qnet [方程式 1] 其中Ql04、Ql06與Ql08係分別為儲存於電容1〇4、 106與108中的電荷。位於節點FG、SL、EG與PG的電 壓係分別標記為Vfg、Vsl、Veg與Vpg ’且電容104、106 與108的電容值係分別標記為Ci〇4、Ci〇6與Cl08。因此’ 方程式1可以寫為： (VFG-VSl)C i〇4 + (VFG-VEg)C 106 + ( VFG-VpG)Ci〇8:=Qnet _ [方程式2] 因此，

VfG = ( Qnet +( Vsl Gi〇4 + Veg Gi〇6 + Vpg

Cl〇8 ))/( Ci〇4 + Ci〇6 + Ci〇8 ) ° [方程式 3] 因此，浮動閘FG之電壓VFG可根據方程式3而推 導出來，也因此可決定記憶單元100的操作。 根據本發明較佳實施例，抹除與編程操作係透過 Fowler Nordheim(FN)隧穿來執行，一般對編程操作的定 ) 義係為將電子從浮動閘FG中移除。相反的，抹除操作係 為將電子引入浮動閘FG。熟悉此技藝之人士皆暸解編程 以及抹除係為技術上的用語，編程以及抹除亦可以有不 同的定義。 電子係根據施加於節點SLv EG與PG的電壓來決 定電子應注入浮動閘FG或從浮動閘FG中射出。第1表 係顯示對於不同的操作設定電壓的範例，其中施加至字 元線WL之較佳電壓係為VWL，施加至位元線BL之較佳 0503-A31640TWF;maggielin 11 1298535 =:(二施二r憶單元_置於上 第1表 1 - 電壓（伏特) 丨讀取 --------- & L〇/〇^ 編程 9/2| 0/4 抹除 9 ~ 9 ------- 丁- 1 Vsl VR [0.8/0 ---——, μ ο/p 0 L〇^l 0/0 ---—----- 3 0 0 〇 1 0 第1表中的每個單元皆具有一種或兩種電。 ;具有兩f電Μ準時’第-電㈣施加至選擇的記憶 伟於力擇的#憶早70執行某些操作，而第二電厪 係施加至其他沒有被選擇的記鮮元。 壓位準時，係將相同的電魏加至所有的記憶ΐ元Ϊ 此不論是否為選擇的記憶單元皆會受助_電壓。 第一 ^了 fA到更好的效能’第二電容1G6較佳為具有比 弟w 104與第三電容1〇8更大的電容。為了方便 ，’整篇說明書係假設電容值CiQ4# Ci()6皆為—單位電 谷值C且係將電各值c⑽假設為八倍的單位電容值c 因此，方程式3可簡化為： 。

Vfg = Qnet / l〇c + ( (U VsL + 〇 8 Veg + 〇」 [方程式4] 從第1表中可以發現在編程操作期間，¥扣為9伏 特、VEG為，0伏特且VsL為3伏特，因此， 0503-A31640TWF ;maggielin 12 1298535 ， VFG = Qnet / IOC + ( 0.1 * 3 + 0.8 * 0 + 0.1 * 9 ) =Qnet / IOC +1.2 伏特。 [方程式 5] • 假設Qnet在執行編程操作之前為0伏特，則VFG係 * 約為丄2伏特。由於VPG為9伏特，節點PG的電壓VPG 係比VFG多了 7·8伏特，節點PG的電壓VPG係大到足以 觸發Fowler Nordheim隧穿。因此，電子係從浮動閘FG 通過電容108而移動至節點PG。 由於失去了一些電子，浮動閘FG係包括更多的正 ® 電荷，使得Qnet增加。從方程式5可以發現當電壓VFG 上升時，可縮減節點PG與FG之間的電壓差。當電壓差 (VPG_VFG)縮減至小於Fowler Nordheim隧穿所需要的電 壓位準時，則FN隧穿會停止。 另一方面，施加至第一電容104的電壓差（VFG-VSL) 係約為-1.8伏特，並不足以造成任何一個方向的Fowler Nordheim隧穿。在執行編程操作期間，VFG會上升，且 $ 最後會變為正電壓。然而，電壓差|VFG-VSL|係小於Fowler Nordheim隧穿所需要的電壓。因此，淨效應（net effect) 係為浮動閘FG在執行編程操作期間具有越來越多的正 電荷。 抹除操作亦可解析為將第1表中的電壓施加至方程 式3。從第1表中可以發現在執行抹除操作斯間，VPG* 9伏特、VEG為9伏特且VSL為0伏特，因此， VFG = Qnet / l〇C + ( o.l * ο + 0.8 * 9 + 0.1 * 9 ) =Qnet / 10C+8.1 伏特。 [方程式 6] 0503-Α31640TWF;maggielin 13 1298535 由於Qnet / l〇C為正數’（VpG-VsL)約大於8·1伏特， 已故足以造成Fowler Nordheim隧穿，因此電子係經過電 容丨〇4而進入浮動閘fg。由於將電子引入浮動閘FG而 使得電壓VFG下降，直到浮動閘FG中的淨電荷Qnet變為 負數’且電壓（Vpg-Vsl)小於造成Fowler Nordheim隧穿所 藏要的電壓時，Fowler Nordheim隧穿即會停止。

另一方面，由於電壓VPG為高電壓位準，所以電壓 差（VpG_VFG)係小於造成Fowler Nordheim隨穿所需要的 私屋。因此，沒有電子會經過電容108。當VEG與VPG 為相同時，亦沒有電子會經過電容106。

必須注意的是，雖然先前的解析已對較佳實施例可 此的刼作提供簡潔的敘述，然而實際操作可能更加的困 難。因此，先前的討論並非用以限定本發明的範圍。透 過類似的技術，沒有被選擇之記憶單元的操作亦可以為 類似的解析。可以發現的是，將第i表中的第二電壓施 加至沒有被選擇的記憶單元並不會造成隧穿效應。 〜根據本發明較佳實施例，挑選電壓Vi， =件經過電容1()4與1Q8的電子在編程或抹除操作結束 绝一段時間後停止。根據本發明_選擇性的實施例，在 ^程以及/或抹除操作期間，隨穿效應並不會隨著時間而 然而，可以達到動態平衡，且注入浮動間fg的電 =數量係相同於射出浮動閘FG的電子數量，使得淨電荷 Qnet維持不變。 第5圖係顯μ⑽㈣取操作的等效電路圖，包 0503-Α31640TWF;maggielin 14 1298535 vPG4 〇伏特、Veg為G伏特且^為Q伏特 口 式3㈣： u此方私 VFG = Qnet/l〇C。 [方程式 7] 這表示浮動閘FG的電壓Vfg係取決於儲存於浮動 閘FG中的電荷。根據先前的討論可以得

操作時，浮動閘FG包含電洞，因此&為正數；而當執 行編程操作時，浮動閘FG包含電子，因此VpG為負數。 翏照第4圖’當VWL為1·2伏特時，電晶體1〇2可被導 通。當浮動閘FG具有正電荷時，可用以調整介於節點 118與120之間（參照第2圖）的通道區之傳導性，因此介 於節點118與120之間係存在一導電通道區。由於 為〇·8伏特且VSL為0伏特，較佳為十分之一個微安培級 (tens of micro-amp)的電流1此係從節點31；流至節點儿。 相反的，當浮動閘FG具有負電荷且vFG為負數時，節點 118與120之間並不存在導電通道區，且電流IBL係為兆 分之一安培級（in the order of pico-amps·)。透過偵測電流 IBL以及浮動閘FG的狀態可以得知記憶單元100的狀態。 根據上述之本發明較佳實施例，透過Fowler Nordheim隧穿作為執行編程與抹除操作的機制。在本發 明選擇性的實施例中，可將熱電子注入（hot-carrier injection，HCI)作為執行編程操作的機制，且可將Fowler Nordheim隧穿作為執行抹除操作的機制。然而，不同於 先前定義的編程與抹除操作，編程搡作係透過HCL機 0503-A31640TWF;maggielin 15 1298535 - 制，HCI —般定義為將電子經過電容104注入浮動閘 FG，且抹除操作一般定義為使電子經過電容108而從浮 動閘FG中移除。第2表係顯示透過HCI機制執行編程 操作，以及透過Fowler Nordheim隧穿執行抹除操作時， 設定電壓的範例。 第2表 節點電壓（伏特） VPG VEG VWL Vbl VSL VB 讀取 0/0 0/0 1.2/0 0.8/0 0/0 0 編程 0/0 6/0 2.5/0 0/3.3 6.0/6.0 0 抹除 9 0 0 0 0 0

根據本發明較佳實施例，電晶體1〇2(參照第2圖） 係用以將記憶單元與同一個記憶陣列中沒有被選擇的其 他記憶單元隔離。透過使電晶體102為不導通，當記憶 φ 單元沒有被選擇時並不會產生來自記憶體之漏電流。因 此，記憶體並不需要控制電路。如此一來將有效的縮減 每一個記憶單元所佔的晶片面積。例如，可以達到每單 元晶片佔用30平方微米。再者，透過電容104與108分 別執行抹除與編程操作，可提升記憶單元的可靠度。 第6圖至第9圖係顯示根據本發明較佳實施例所述 之製程的中間步驟之剖面圖。再者，為了圖示上的方便 係將區域A、B與C之剖面圖顯示於同一平面，事實上 區域A、B與C之剖面圖係分別為虛線D-D’、E-E’與F-F’ 0503-A31640TWF;maggielin 16 1298535 • 的k切面。請根據辨別圖示碼參照第2圖中對應之辨別 圖示碼的幾何分佈。 第6圖係顯示提供基板U1。基板lu較佳為包括 例如矽之半導體材料，然而基板111亦可包括其他半導 體材料基板111較佳為P型基板。基板111可選擇性 的包括N型基板，且可於基板U1上選擇性的形成^^型 埋藏層（未圖示）。 ^第7圖係顯示透過顯影技術將光阻113圖案化。接 著執行N型雜質之佈植，以分別於區域B與C中產生N 井區114與116〇Ν井區…與11ό較佳為包括錄她職y) =及/或砷（arsenic)，用以中和p型基板ln中之p型雜 貝>，並且將佈植區轉換為N型。由於光阻113所形成之 光f，被光阻113所遮蔽之區域A係形成p井區ιΐ2。 接著移除光阻113。在本發明較佳實施例中，p井區ιΐ2 係設置於區域A中’以接著形成N型電晶體。在本發明 選擇性的實施例中，區域A係為未遮蔽的區域，且較佳 為形成N井區’以接著形成p型電晶體。 第8圖係顯示形成閘極介電層134與136、間電極 U2、浮動閘FG以及閘極間隙壁119。由於熟習此項技 藝者皆瞭解間極介電層134與136、間電極132、浮動 %以及閘極間隙壁119之形成步驟，因此此處不再加以 資述。必須注意的是’閘極介電層以的材料與厚度係 部分決定隨穿所需要的電麗位準。任何熟習此項技藝者 透過重複的貫驗將可找出屬極介電層136適合的材料與 0503-A31640TWF;maggielin 17 1298535

厚度。在本發明較佳實施例中，閘極介電層136包括氧 化物，並且其厚度約介於20至200埃之間。閘極介電^ 136可具有混合架構，例如氧化物_氮化物_氧化物堆疊架 構(oxide-nitdde-oxide，ΟΝΟ)。浮動閘FG較佳為证抽、总 及區域A、Β與〇(參照第2圖），即使區域1、3與〇 = 的浮動閘FG係為分開形成的，且透過導線而彼此連接。 區域A、B與C中浮動閘FG的面積係分別決定隨後形成 之電容104、106與108的電容值。區域B中之浮動閘 FG的面積較佳為介於約〇〇1至1〇〇〇倍區域A中之浮動 閘FG的面積，以及介於約〇 〇1至1〇〇〇倍區域c中之浮 動閘FG的面積。必須注意的是，不同的電容比會導致不 同的操作機制，例如FN隨穿與⑽隨穿機制。 第9圖係顯不形成摻雜區117、118、12〇、η〕、、 及128。在本發明較佳實施例中，其中區域112係 為P井區，且摻雜區117鱼】！。"

共118係為N型摻雜區。否則， 摻雜區117與118係為！>型 199 10yI 笙摻雜區。然而，摻雜區120、 122、124、126 以及 128 可 區之任意組合。區域12()較3?型掺㈣與Ν型摻雜 下方，因此區爲12G與浮動;^大體設置於浮動閘犯的 疊係透過例如斜向佈植之^PG具有部分重疊。部分重 瞭解，P型摻編N型捭雜「形成。熟習此項技藝者皆 的遮蔽來進行佈植而形成雜區#、分別透過綱未圖示) 摻雜區122鱼124技货 電壓源EG。摻雜巴二接考以内連線的方式電性連接至 I 122 ' 124以及通道區之間係形成耦 0503.A31640TWF;maggielm 18 1298535 . 合電容106之兩個極板之其中一者。摻雜區126與128 係以内連線的方式電性連接至電壓源PG。摻雜區126、 128以及通道區之間係形成耦合電容108之兩個極板之其 中一者。源線（source line) SL係電性連接至摻雜區120， 且字元線BL係電性連接至摻雜區117。閘極介電層132 係電性連接至記憶陣列(未圖示)之字元線。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明的範園，任何熟習此項技藝者，在不脫離本發 > 明之精神和範圍内，當可做些許的更動與潤飾，因此本 發明之保護範圍當視後附之申請專利範圍所界定者為 準。 【圖式簡單說明】 第1圖係顯示傳統非揮發性記憶單元。 第2圖係顯示根據本發明較佳實施例所述之非揮發 性記憶單元的立體圖。 第3圖係顯示第2圖之非揮發性記憶單元的剖面圖。 第4圖以及第5圖係顯示第2圖之實施例的等效電 路圖。 第6圖至第9圖係顯示非揮發性記憶單元之製程的 中間步驟之剖面圖。 【主要元件符號說明】 100、400〜記憶單元； 104、106、108、402、406〜電容； 0503-A31640TWF;maggielin 19 1298535 . 102、404〜電晶體； 112〜P井區； 114、116〜N井區； 117 、 118 、 120 、 122 119〜閘極間隙壁； 134、136〜閘極介電層 408、FG〜浮動閘； 414〜主動區； 1 BL〜位元線; EG、PG〜電壓源； SL〜源線； 111〜基板； 113〜光阻； 124、126、128〜摻雜區； 13 2〜閘電極； 410、412〜節點； A、B、C〜區域； D-D’、E-E’、F-F’〜虛線； Ibl〜電流； WL〜字元線。 0503-A31640TWF;maggielin 20

Claims (1)

1. 2 18 年肩·日修(更)正替换頁 發此 d 期：—97.2.18 1298535 第95H2359號申請專利範圍修正本 十、申請專利範圍： 1·一種非揮發性記憶單元，包括： 一半導體基板，· 一，動閘’設置赴述半導體基板上方； 一第一電容，包括一笫一梳此 L ^ ^ ^ L ^ 弟極板、上述浮動閘以及設 置；上述弟一極板與浮動閘之間的一介電層； 、第;電合，包括一第二極板、上述浮動閘以及設 置於上述第二極板與浮動閘之間的上述介電層； 第一電谷，包括一第三極板、上述浮動閘以及設 置於上述第二極板與浮動閉之間的上述介電層； 上述第一電容之第一極板包括設置於上述半導體基 板中之一第一摻雜區以及一第二摻雜區；以及 一電晶體，包括； 一閘電極，設置於上述半導體基板上方；以及 一第一與一第二源/汲極區，大體與上述閘電極之側 邊對齊，其中上述第二源/汲極區係電性連接至上述第一 電容之第一摻雜區。 2·如申請專利範圍第1項所述之非揮發性記憶單 元’其中上述電晶體係為一 NMOS電晶體，且其中上述 弟與第一源及極區係形成於上述半導體基板中之一 p 井區。 3·如申請專利範圍第丨項所述之非揮發性記憶單 兀’其中上述電晶體係為一 PMOS電晶體，且其中上述 弟與第一源/>及極區係形成於上述半導體基板中之一 n 0503-A31640TWF 1/hsinying 21 1298535 一修:rr斯了虹爪 第95112359號申請專利範圍修正本 井區。 4·如申請專利範圍第ϊ項所述之非揮發性記憶單 元，其中上述第二電容之電容値約為上述第一電容之電 容値的0.01至1〇〇〇倍。 5 ·如申睛專利範圍第ϊ項所述之非揮發性記憶單 元，上述第二電容之電容値約為上述第三電容之電容値 的〇·〇1至1000倍。 6·如申請專利範圍第丨項所述之非揮發性記憶單 元，其中上述第二以及第三電容各自包括： 上述浮動閘，設置於上述半導體基板的上方；以及 一第一摻雜區以及一第二摻雜區，設置於上述半導 體基板中，且位於上述浮動閘的對面，其中上述第一摻 雜區係電性連接至第二摻雜區。 乂 7·如申请專利第6項所述之非揮發性記憶單 元’其中上述第一摻雜區以及第二摻雜區各自包括從且 有必要的Ρ型材料與Ν型材料群中挑選出來的材料。-8·如申請專利範圍》i項所述 :?中上述電晶體之間電極係電性連接至一記憶 之一子元線。 9·如申請專利範圍第 元，其中上述電晶體之第一 憶陣列之一位元線。 ϊ項所述之非揮發性記憶單 源/汲極區係電性連接至一記 ι〇·一種積體電路，包括： 一非揮發性記憶單元，包括： 〇503-A31640TWFl/hsinying 22 1298535 .孝Λ f 1修(Ο正替换頁 第95112359號申請專利範圍修正本 修 — 一第一、一第二以及一第三主動區； 一第一介電層，設置於上述第一主動區上方； 一第二介電層，設置於上述第二主動區上方； 一弟二介電層’設置於上述第三主動區上方； 一第一導體，橫跨上述第一、第二以及第三主動區， . 其中上述第一導體係分別透過上述第一、第二以及第三 介電層與上述第一、第二以及第三主動區分離； 上述第一、第二以及第三主動區各自包括設置於上 述第一導體之相反面的一第一以及一第二摻雜區，其中 設置於上述第二主動區中之上述第一以及第二摻雜區係 以内連線的方式電性連接，且設置於上述第三主動區中 之上述第一以及弟二摻雜區係以内連線的方式電性連 接； 一第四介電層，設置於上述第一主動區； 一苐一導體，設置於上述第四介電層上方； 一半導體基板； 一第一以及第二源/汲極區，設置於半導體基板中， 且大體與上述第二導體之側邊的對面對齊，其中上述第 二源/汲極區係電性耦接至設置於上述第一主動區之第一 11.如申請專利範圍第10項所述之積體電路， Ύ n 好— rp1 J|；/V 7 Μ 述第二與第三主動區之上述第—摻雜區與第二 品自包括從具有必要的ρ型材料與]sr型; 挑選出來的材料。 型材枓群中 〇503-A31640TWFl/hsinying 1298535 第95112359號申請專利範圍修正本 曰修(更)正替海f 〜修龙甘常，货 12.如申請專利範圍第1〇項所述之積體電路，其中 上述第一以及第二源/汲極區係為P型。 二3·如申請專利範圍第10項所述之積體電路，其中 上述第一以及第二源/汲極區係為N型。 14·如申請專利範圍第10項所述之積體電路，其中 上述第二主動區之上述第一以及第二摻雜區係形成於一 N井區中。 15·如申請專利範圍第1〇項所述之積體電路，其中 上述第三主動區之上述第一以及第二摻雜區形成於一 n 井區中。 16·如申請專利範圍第1〇項所述之積體電路，其中 上述電晶體之第二源/汲極區，以及設置於上述第一主動 區之第一摻雜區係形成連續的區域。 17·如申請專利範圍第1〇項所述之積體電路，其中 上述第一、第二以及第三介電層係形成連續的介電層。 18·如申請專利範圍第1〇項所述之積體電路，其中 上述第一、第二以及第三介電層具有一氧化物_氮化物_ 氧化物堆疊架構。 19.如申請專利範圍第1〇項所述之積體電路，其中 设置於上述第一主動區之第二摻雜區大體與上述第一導 體具有部分重疊。 0503-A31640TWFl/hsinying 24