KR20190011605A - 수직형 메모리 장치 - Google Patents

수직형 메모리 장치 Download PDF

Info

Publication number
KR20190011605A
KR20190011605A KR1020170094344A KR20170094344A KR20190011605A KR 20190011605 A KR20190011605 A KR 20190011605A KR 1020170094344 A KR1020170094344 A KR 1020170094344A KR 20170094344 A KR20170094344 A KR 20170094344A KR 20190011605 A KR20190011605 A KR 20190011605A
Authority
KR
South Korea
Prior art keywords
substrate
gate electrode
channel
gate
pattern
Prior art date
Application number
KR1020170094344A
Other languages
English (en)
Other versions
KR102399462B1 (ko
Inventor
이병일
구지모
박현목
이탁
차준호
홍상준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170094344A priority Critical patent/KR102399462B1/ko
Priority to US15/941,917 priority patent/US11011536B2/en
Priority to CN201810825306.9A priority patent/CN109300901B/zh
Publication of KR20190011605A publication Critical patent/KR20190011605A/ko
Application granted granted Critical
Publication of KR102399462B1 publication Critical patent/KR102399462B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11556—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H01L27/11524—
    • H01L27/1157—
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장된 절연 패턴들을 포함하는 절연 패턴 구조물, 및 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 절연 패턴 구조물 각각의 적어도 일부를 관통하는 채널 구조물을 포함할 수 있다. 상기 게이트 전극 구조물은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 및 복수의 제2 게이트 전극들을 포함할 수 있고, 상기 절연 패턴들 중에서 상기 제1 게이트 전극과 상기 제2 게이트 전극들 중 최하층의 것 사이에 형성된 제1 절연 패턴에서, 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로의 각 양단들은 상기 기판 상면에 대해 각각 위로 휘어진 저면 및 상면을 가지며, 상기 각 양단들의 상기 저면 및 상면을 서로 연결하는 측벽은 상기 기판 상면에 대해 경사질 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치에서 최하층에 형성되는 GSL의 경우, 이를 형성하기 위한 갭 내부로 소스 가스의 공급이 원활하지 않아서 잘 형성되지 못하는 문제가 발생할 수 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장된 절연 패턴들을 포함하는 절연 패턴 구조물, 및 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 절연 패턴 구조물 각각의 적어도 일부를 관통하는 채널 구조물을 포함할 수 있다. 상기 게이트 전극 구조물은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 및 복수의 제2 게이트 전극들을 포함할 수 있고, 상기 절연 패턴들 중에서 상기 제1 게이트 전극과 상기 제2 게이트 전극들 중 최하층의 것 사이에 형성된 제1 절연 패턴에서, 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로의 각 양단들은 상기 기판 상면에 대해 각각 위로 휘어진 저면 및 상면을 가지며, 상기 각 양단들의 상기 저면 및 상면을 서로 연결하는 측벽은 상기 기판 상면에 대해 경사질 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장된 절연 패턴들을 포함하는 절연 패턴 구조물, 및 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 절연 패턴 구조물 각각의 적어도 일부를 관통하는 채널 구조물을 포함할 수 있다. 상기 게이트 전극 구조물은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 및 복수의 제2 게이트 전극들을 포함할 수 있고, 상기 각 제2 게이트 전극들은 상기 제3 방향으로의 각 양단들의 상기 제1 방향으로의 두께가 상기 제3 방향으로의 가운데 부분의 상기 제1 방향으로의 두께와 실질적으로 동일할 수 있으며, 상기 제1 게이트 전극은 상기 제3 방향으로의 각 양단들의 상기 제1 방향으로의 두께가 상기 제3 방향으로의 가운데 부분의 상기 제1 방향으로의 두께보다 클 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되며 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들, 상기 게이트 전극들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장된 절연 패턴들, 및 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극들 및 상기 절연 패턴들의 적어도 일부를 관통하는 채널을 포함할 수 있다. 상기 절연 패턴들 중에서 하층에 형성된 각 제1 절연 패턴들에서, 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로의 각 양단들은 상기 기판 상면에 대해 각각 위로 휘어진 저면 및 상면을 가질 수 있으며, 상기 절연 패턴들 중에서 상층에 형성된 각 제2 절연 패턴들의 상기 제3 방향으로의 각 양단들은 상기 기판 상면에 실질적으로 평행한 저면 및 상면을 가질 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, GSL이 최하층에 형성됨에도 불구하고 소스 가스의 원활한 공급을 통해 우수한 품질을 갖도록 형성될 수 있다.
도 1, 2a, 2b 및 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 21 및 도 22는 도 20에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 23a 및 23b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 24 및 도 25는 도 23a 및 23b에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1, 2a, 2b 및 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 평면도이고, 도 2a, 2b 및 도 3는 단면도들이다. 이때, 도 2a 및 2b는 도 1의 A-A'선을 따라 절단한 단면도들이고, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다. 한편, 도 2b는 도 2a의 X 영역의 확대 단면도이다.
이하에서는 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1, 2a, 2b 및 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 게이트 전극 구조물, 상기 게이트 전극 구조물을 관통하는 제1 구조물, 및 절연 패턴 구조물을 포함할 수 있다. 상기 수직형 메모리 장치는 캐핑 패턴(220), 분리막(230), 제1 및 제2 게이트 절연 패턴들(270, 275), 제2 블로킹 막(280), 제2 스페이서(340), 공통 소스 라인(CSL)(350), 콘택 플러그(370), 비트 라인(390), 및 제1 내지 제4 층간 절연막들(130, 240, 360, 380)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 게이트 전극 구조물은 기판(100) 상에 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들을 포함할 수 있다. 또한, 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 동일한 층에서 상기 제2 방향으로 각각 연장되는 상기 게이트 전극 구조물들은 상기 제2 방향으로 연장되는 제2 개구(250)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(250) 내부에는 상기 제2 방향으로 연장되는 CSL(350)이 형성될 수 있으며, CSL(350)의 상기 제3 방향으로의 양 측벽에는 제2 스페이서(340)가 형성될 수 있다. CSL(350)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제2 스페이서(340)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 각 게이트 전극 구조물들은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(332), 복수의 제2 게이트 전극들(334), 및 하나 이상의 제3 게이트 전극(336)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(332)은 그라운드 선택 라인(GSL) 기능을 수행할 수 있고, 각 제2 게이트 전극들(334)은 워드 라인기능을 수행할 수 있으며, 제3 게이트 전극(336)은 스트링 선택 라인(SSL) 기능을 수행할 수 있다. 도면 상에서는 1개의 층에 형성된 1 게이트 전극(332), 4개의 층들에 각각 형성된 제2 게이트 전극들(334), 및 2개의 층들에 각각 형성된 제3 게이트 전극(336)이 도시되어 있으나 이는 예시적인 것이며 본 발명의 개념은 이에 한정되지 않는다. 즉, 각 제1 내지 제3 게이트 전극들(332, 334, 336)은 하나 혹은 복수의 층들에 형성될 수 있다.
제1 게이트 전극(332)은 상기 제2 방향으로 연장되는 제1 게이트 도전 패턴(322), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제1 게이트 배리어 패턴(312)을 포함할 수 있고, 제2 게이트 전극(334)은 상기 제2 방향으로 연장되는 제2 게이트 도전 패턴(324), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제2 게이트 배리어 패턴(314)을 포함할 수 있으며, 제3 게이트 전극(336)은 상기 제2 방향으로 연장되는 제3 게이트 도전 패턴(326), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제3 게이트 배리어 패턴(316)을 포함할 수 있다.
제1 내지 제3 게이트 도전 패턴들(322, 324, 326)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 제1 내지 제3 게이트 배리어 패턴들(312, 314, 316)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(332)은 각 제2 및 제3 게이트 전극들(334, 336)보다 상기 제1 방향으로의 두께가 더 클 수 있다. 또한, 제1 게이트 전극(332)은 상기 제3 방향으로의 각 양단들, 즉 제2 개구(250)에 인접한 제1 게이트 전극(332)의 각 부분들이 상기 제3 방향으로의 가운데 부분에 비해 상기 제1 방향으로의 두께가 더 클 수 있다. 이때, 제1 게이트 전극(332)의 상기 각 양단들의 상면은 기판(100) 상면으로부터 멀어지는 상부 방향으로 휘어질 수 있다. 즉, 제1 게이트 전극(332)은 제2 개구(250)에 가까워질수록 점차 증가하는 두께를 가질 수 있다. 이와는 달리, 제1 게이트 전극(332)의 상기 제3 방향으로의 각 양단들이 가운데 부분과 실질적으로 동일한 두께를 가질 수도 있다.
상기 제1 구조물은 기판(100) 상에 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물을 관통할 수 있다. 구체적으로, 상기 제1 구조물은 기판(100) 상에서 상기 제1 방향으로 돌출된 하부 채널(150), 이의 상면 중앙부로부터 상기 제1 방향으로 연장된 상부 채널(200), 이의 외측벽을 감싸며 하부 채널(150) 상에 형성된 전하 저장 구조물(195), 및 상부 채널(200)이 형성하는 내부 공간을 채우는 충전 패턴(210)을 포함할 수 있다.
하부 채널(150)은 필라(pillar) 형상을 가질 수 있으며, 제1 게이트 전극(332)에 대향하는 측벽 부분에는 리세스가 형성될 수 있다. 상기 리세스는 제1 게이트 절연 패턴(270)에 의해 채워질 수 있으며, 제1 게이트 절연 패턴(270)은 나아가 하부 채널(150)로부터 수평 방향으로 돌출하여 고리(ring) 형상을 가질 수 있다. 제1 게이트 절연 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 하부 채널(150)은 기판(100) 상부를 부분적으로 관통할 수도 있다. 하부 채널(150)은 n형 혹은 p형 불순물이 도핑된 결정질 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 채널(200)은 하부 채널(150) 상에 컵(cup) 형상으로 형성될 수 있으며, 충전 패턴(210)은 상부 채널(200)이 형성하는 내부 공간을 채울 수 있다. 즉, 필라 형상의 충전 패턴(210)의 저면 및 측벽은 상부 채널(200)에 의해 감싸질 수 있다.
상부 채널(200)은 예를 들어, 결정질 실리콘을 포함할 수 있으며, 충전 패턴(210)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 채널(200)의 외측벽을 감싸는 전하 저장 구조물(195)은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있다. 전하 저장 구조물(195)은 상부 채널(200)의 외측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(185), 전하 저장 패턴(175) 및 제1 블로킹 패턴(165)을 포함할 수 있다.
터널 절연 패턴(185) 및 제1 블로킹 패턴(165)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 전하 저장 패턴(175)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
하부 채널(150), 상부 채널(200), 전하 저장 구조물(195), 및 충전 패턴(210)을 포함하는 상기 제1 구조물은 전체적으로 기판(100) 상면으로부터 상기 제1 방향으로 연장되는 필라 형상을 가질 수 있다. 상기 제1 구조물은 상기 제1 방향을 따라 실질적으로 동일한 반경을 가질 수도 있고, 상기 제1 방향을 따라 상부 방향으로 점차 증가하는 반경을 가질 수도 있다.
한편, 상기 제1 구조물의 상면에는 캐핑 패턴(220)이 형성될 수 있고, 캐핑 패턴(220)의 상면에는 콘택 플러그(370)가 형성될 수 있으며, 콘택 플러그(370)의 상면에는 비트 라인(390)이 형성될 수 있다. 캐핑 패턴(220)은 제1 층간 절연막(130) 및 후술하는 제5 절연 패턴(119)의 일부를 관통하여 상기 제1 구조물 상면에 접촉할 수 있고, 콘택 플러그(370)는 제2 및 제3 층간 절연막들(240, 360)을 관통하여 캐핑 패턴(220) 상면에 접촉할 수 있으며, 비트 라인(390)은 제4 층간 절연막(380)을 관통하여 콘택 플러그(370) 상면에 접촉할 수 있다.
캐핑 패턴(220)은 불순물이 도핑된 결정질 실리콘을 포함할 수 있고, 콘택 플러그(370) 및 비트 라인(390)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있으며, 제1 내지 제4 층간 절연막들(130, 240, 360, 380)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 및 상부 채널들(150, 200)을 포함하는 상기 제1 구조물은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 제1 구조물 어레이(array)가 정의될 수 있다.
한편, 상부 채널(200)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(200a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널들을 포함하면서 상기 제3 방향으로 제1 채널 열(200a)과 일정한 간격으로 이격된 제2 채널 열(200b)을 포함할 수 있다. 이때, 상기 제2 채널들은 상기 제1 채널들로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다.
한편, 상기 제1 및 제2 채널 열들(200a, 200b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 도 1에서는, 상기 제3 방향을 따라 5개의 제1 채널 열들(200a) 및 4개의 제2 채널 열들(200b)이 서로 교대로 배치되어 이들이 하나의 채널 그룹을 형성하는 것이 도시되어 있는데, 본 발명의 개념은 이에 한정되지는 않는다.
이하에서는, 상기 채널 홀 그룹 내에 배열된 4개의 채널 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(200a, 200b, 200c, 200d)로 지칭하고, 가운데에 배치된 채널 열은 제5 채널 열(200e)로 지칭하며, 나머지 4개의 채널 열들을 다시 제1, 제2, 제3 및 제4 채널 열들(200a, 200b, 200c, 200d)로 지칭하기로 한다. 이때, 상기 제3 방향을 따라 순서대로 배치된 제1, 제2, 제3 및 제4 채널 열들(200a, 200b, 200c, 200d)은 하나의 채널 블록을 정의할 수 있다. 도 1에는 하나의 채널 그룹 및 이와 상기 제3 방향을 따라 이격된 다른 하나의 채널 그룹의 일부를 포함하는 채널 어레이가 도시되어 있으며, 상기 각 채널 그룹들은 상기 제3 방향을 따라 배치된 2개의 채널 블록들을 포함하고 있다.
한편, GSL 기능을 수행하는 제1 게이트 전극(332)의 측벽은 하부 채널(150)의 측벽에 형성된 제1 게이트 절연 패턴(270)에 대향할 수 있으며, 워드 라인 및 SSL 기능을 각각 수행하는 제2 및 제3 게이트 전극들(334, 336)은 상부 채널(200)의 외측벽에 형성된 전하 저장 구조물(195)의 측벽에 대향할 수 있다.
상기 절연 패턴 구조물은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)을 포함할 수 있다. 제1 절연 패턴(262)은 기판(100) 상면과 제1 게이트 전극(332) 사이에 형성될 수 있고, 제2 절연 패턴(264)은 제1 게이트 전극(332)과 제2 게이트 전극(334) 사이에 형성될 수 있으며, 제3 절연 패턴(266)은 제2 게이트 전극들(334) 사이에 형성될 수 있고, 제4 절연 패턴(268)은 제2 게이트 전극(334)과 제3 게이트 전극(336) 사이에 형성될 수 있으며, 제5 절연 패턴(269)은 제3 게이트 전극들(336) 사이 혹은 그 상부에 형성될 수 있다.
도 2a 및 3에는 예시적으로, 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)이 각각 1개, 1개, 3개, 1개, 및 2개 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 즉, 각 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)은 하나 혹은 임의의 복수의 층들에 형성될 수 있다.
예시적인 실시예들에 있어서, 복수의 층들에 각각 형성된 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성되어 제2 개구(250)에 의해 서로 이격될 수 있다. 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패턴(262)은 제2 내지 제5 절연 패턴들(264, 266, 268, 269)보다 상기 제1 방향으로의 두께가 더 작을 수 있으며, 제2 및 제4 절연 패턴들(264, 268)은 제3 절연 패턴(266) 혹은 제5 절연 패턴(269)보다 상기 제1 방향으로의 두께가 더 클 수 있다. 특히, 제2 절연 패턴(264)은 제4 절연 패턴(268)보다 더 큰 두께를 가질 수 있으며, 제3 절연 패턴(266)의 두께보다 대략 5 내지 10배의 두께를 가질 수 있다.
다만, 기판(100) 상면과 제1 게이트 전극(332)의 상기 제3 방향으로의 각 양단들, 즉 제2 개구(250)에 인접한 제1 게이트 전극(332) 부분 사이에는 제2 게이트 절연 패턴(275)이 더 형성될 수 있다. 이때, 제2 게이트 절연 패턴(275)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 이에 따라 제1 절연 패턴(262)과 병합될 수 있다. 하지만, 제2 게이트 절연 패턴(275)은 제1 게이트 전극(332)의 가운데 부분과 기판(100) 상면 사이에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 제2 절연 패턴(264)에서 상기 제3 방향으로의 각 양단들 즉, 제2 개구(250)에 인접하는 제2 절연 패턴(264)의 각 부분들은 상면과 저면이 기판(100)으로부터 멀어지는 상부 방향으로 각각 휘어질 수 있다. 즉, 기판(100) 상면에 평행한 방향으로 연장되는 제2 절연 패턴(264)의 나머지 부분, 예를 들어 상기 제3 방향으로의 가운데 부분의 저면에서 연장된 평면으로부터, 제2 절연 패턴(264)의 각 양단들의 저면은 제1 거리(D1)만큼 이격될 수 있으며, 상기 제3 방향으로의 가운데 부분의 상면에서 연장된 평면으로부터, 제2 절연 패턴(264)의 각 양단들의 상면은 제2 거리(D2)만큼 이격될 수 있다.
예시적인 실시예들에 있어서, 제2 거리(D2)는 제1 거리(D1)보다 클 수 있으며, 이에 따라 제2 절연 패턴(264)의 각 양단들에서 상면보다 저면에서 상부 방향으로 휘는 정도가 클 수 있다. 예시적인 실시예들에 있어서, 제2 절연 패턴(264)의 각 양단들에서 저면의 제1 길이(L1)는 상면의 제2 길이(L2)보다 클 수 있다. 이에 따라, 상기 저면과 상기 상면을 서로 연결하는 측벽은 기판(100) 상면에 대해 수직하지 않고 경사질 수 있다.
예시적인 실시예들에 있어서, 제2 개구(250)는 상기 제1 방향을 따라 하부에서 상부로 갈수록 점차 커지는 폭을 가질 수 있으며, 이에 따라 이에 인접하며 상기 제1 방향을 따라 상부로 순차적으로 적층된 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)의 각 양단들의 측벽이 기판(100) 상면과 이루는 각도는 점차 커질 수 있다. 이와는 달리, 제2 개구(250)는 상기 제1 방향을 따라 하부에서 상부로 갈수록 일정한 폭을 가질 수도 있으며, 이에 따라 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)의 각 양단들의 측벽이 기판(100) 상면과 이루는 각도는 90도를 유지할 수도 있다.
어느 경우에 있어서도, 제2 절연 패턴(264)의 각 양단들의 측벽은 기판(100) 상면에 대해 90도보다 작은 완만한 각도로 경사질 수 있으며, 이는 상부의 제3 내지 제5 절연 패턴들(266, 268, 269)의 각 양단들의 측벽이 기판(100) 상면에 대해 갖는 각도보다 작을 수 있다.
제2 절연 패턴(264)의 각 양단들의 저면이 상부 방향으로 휘어짐에 따라서, 제2 절연 패턴(264) 하부에 형성되며 GSL 역할을 수행하는 제1 게이트 전극(332)의 경우, 이를 형성하는 공정에서 제1 갭(252, 도 16 및 17 참조)으로의 소스 가스의 유입이 원활하게 진행될 수 있으며, 이에 따라 제1 게이트 전극(332)이 우수한 품질로 형성될 수 있다.
이후 수행되는 습식 식각 공정에서의 식각 정도에 따라, 제1 게이트 전극(332)은 상기 제3 방향으로의 각 양단들은 상기 제3 방향을 따라 제2 개구(250)에 가까워질수록 상기 제1 방향으로의 두께가 두꺼워질 수 있다.
한편, 분리막(230)은 제1 층간 절연막(130), 제3 게이트 전극들(336), 및 제5 절연 패턴들(269)를 관통할 수 있으며, 제4 절연 패턴(268)의 상부도 관통할 수 있다. 이에 따라, 분리막(230)에 의해서 각 층에 형성된 제3 게이트 전극들(336)이 상기 제3 방향을 따라 서로 분리될 수 있다.
예시적인 실시예들에 있어서, 분리막(230)은 1개의 채널 그룹 내에 배치된 2개의 채널 블록들 사이에서 상기 제2 방향으로 연장될 수 있으며, 제5 채널 열(200e)에 포함된 채널들(200)의 상부를 관통할 수 있다.
또한, 제2 블로킹 막(280)은 각 게이트 전극들(332, 334, 336)의 상면, 저면 및 일부 측벽과, 각 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)의 측벽 상에 형성될 수 있다. 제2 블로킹 막(280)은 전하 저장 구조물(195)의 측벽 및 제1 게이트 절연 패턴(270)의 측벽과도 접촉할 수 있다.
도 4 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 5, 9, 12 및 14는 평면도들이고, 도 4, 6-8, 10-11, 13 및 15-19는 단면도들이다. 이때, 도 4, 6-8, 10-11 및 15-19는 각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 13은 도 12의 B-B'선을 따라 절단한 단면도이다.
도 4를 참조하면, 기판(100) 상에 절연막 및 희생막을 교대로 반복적으로 적층한다. 이에 따라, 복수의 절연막들 및 복수의 희생막들이 상기 제1 방향을 따라 교대로 적층될 수 있다.
상기 복수의 절연막들은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제5 절연막들(112, 114, 116, 118, 119)을 포함할 수 있으며, 상기 복수의 희생막들은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 희생막들(122, 124, 126)을 포함할 수 있다. 제1 절연막(112)은 기판(100) 상면과 제1 희생막(122) 사이에 형성될 수 있고, 제2 절연막(114)은 제1 희생막(122)과 제2 희생막(124) 사이에 형성될 수 있으며, 제3 절연막(116)은 제2 희생막들(124) 사이에 형성될 수 있고, 제4 절연막(118)은 제2 희생막(124)과 제3 희생막(126) 사이에 형성될 수 있으며, 제5 절연막(119)은 제3 희생막들(126) 사이 혹은 제3 희생막(126) 상에 형성될 수 있다.
도 4에는 예시적으로, 제1 내지 제5 절연막들(112, 114, 116, 118, 119)이 각각 1개, 1개, 3개, 1개, 및 2개 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 또한, 도 4에는 예시적으로, 제1 내지 제3 희생막들(122, 124, 126)이 각각 1개, 4개, 및 2개 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
예시적인 실시예들에 있어서, 제1 절연막(112)은 제2 내지 제5 절연막들(114, 116, 118, 119)보다 상기 제1 방향으로의 두께가 더 작을 수 있으며, 제2 및 제4 절연막들(114, 118)은 제3 절연막(116) 혹은 제5 절연막(119)보다 상기 제1 방향으로의 두께가 더 클 수 있다. 특히, 제2 절연막(114)은 제4 절연막(118)보다 두께가 더 클 수 있으며, 예를 들어 제3 절연막(114)의 두께보다 대략 5 내지 10배의 두께를 가질 수 있다.
제1 희생막(122)은 제2 및 제3 희생막들(124, 126)보다 상기 제1 방향으로의 두께가 더 클 수 있다.
상기 절연막 및 상기 희생막은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다. 다만, 기판(100) 상면에 형성되는 제1 절연막(112)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
도 5 및 도 6을 참조하면, 최상층의 제5 절연막(119) 상에 제1 층간 절연막(130)을 형성한 후, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 수행함으로써, 제1 층간 절연막(130), 제1 내지 제5 절연막들(112, 114, 116, 118, 119), 및 제1 내지 제3 희생막들(122, 124, 126)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 채널 홀들(140)을 형성할 수 있다. 이때, 기판(100) 상부도 부분적으로 식각될 수 있다.
예시적인 실시예들에 있어서, 각 채널 홀들(140)은 일반적인 식각 공정의 특성 상 깊이가 깊어짐에 따라 그 반경이 점차 작아질 수 있다. 즉, 각 채널 홀들(140)의 측벽은 기판(100) 상면에 대해 수직하지 않고 경사질 수 있다. 다만, 식각 공정에 따라, 각 채널 홀들(140)의 측벽이 기판(100) 상면에 대해 실질적으로 수직하게 형성될 수도 있다.
채널 홀(140)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널 홀들을 포함하는 제1 채널 홀 열(140a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널 홀들을 포함하면서 상기 제3 방향으로 제1 채널 홀 열(140a)과 일정한 간격으로 이격된 제2 채널 홀 열(140b)을 포함할 수 있다. 이때, 상기 제2 채널 홀들은 상기 제1 채널 홀들로부터 상기 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있다.
한편, 상기 제1 및 제2 채널 홀 열들(140a, 140b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 도 5에서는, 상기 제3 방향을 따라 5개의 제1 채널 홀 열들(140a) 및 4개의 제2 채널 홀 열들(140b)이 서로 교대로 배치되어 이들이 하나의 채널 홀 그룹을 형성하는 것이 도시되어 있는데, 본 발명의 개념은 이에 한정되지는 않는다.
이하에서는, 상기 채널 홀 그룹 내에 배열된 4개의 채널 홀 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 홀 열들(140a, 140b, 140c, 140d)로 지칭하고, 가운데에 배치된 채널 홀 열은 제5 채널 홀 열(140e)로 지칭하며, 나머지 4개의 채널 홀 열들을 다시 제1, 제2, 제3 및 제4 채널 홀 열들(140a, 140b, 140c, 140d)로 지칭하기로 한다. 이때, 상기 제3 방향을 따라 순서대로 배치된 제1, 제2, 제3 및 제4 채널 홀 열들(140a, 140b, 140c, 140d)은 하나의 채널 홀 블록을 정의할 수 있다.
도 7을 참조하면, 각 채널 홀들(140)을 부분적으로 채우는 하부 채널(150)을 형성할 수 있다.
구체적으로, 채널 홀들(140)에 의해 노출된 기판(100) 상면을 씨드(seed)로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 채널 홀들(140)의 하부를 채우는 하부 채널(150)을 형성할 수 있다. 이에 따라, 하부 채널(150)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 n형 혹은 p형 불순물이 도핑될 수도 있다.
예시적인 실시예들에 있어서, 하부 채널(150)은 그 상면이 제2 절연막(114)의 상면과 저면 사이에 위치하도록 형성될 수 있다. 제2 절연막(114)이 다른 절연막들(112, 116, 118, 119)에 비해 큰 두께를 가지므로, 하부 채널(150)의 상면이 용이하게 제2 절연막(114)의 상면과 저면 사이에 형성될 수 있다.
도 8을 참조하면, 채널 홀들(140)의 측벽, 하부 채널(150)의 상면, 및 제1 층간 절연막(130)의 상면에 제1 블로킹 막(160), 전하 저장막(170), 및 터널 절연막(180)을 순차적으로 형성할 수 있다.
예를 들어, 제1 블로킹 막(160), 전하 저장막(170), 및 터널 절연막(180)은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함하도록 형성될 수 있다.
도 9 및 도 10을 참조하면, 터널 절연막(180) 상에 제1 스페이서 막(도시하지 않음)을 형성한 후, 이를 이방성 식각하여 채널 홀들(140)의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한다. 이후, 상기 제1 스페이서를 식각 마스크로 사용하여 터널 절연막(180), 전하 저장막(170) 및 제1 블로킹 막(160)을 순차적으로 식각함으로써, 채널 홀들(140)의 측벽 및 하부 채널(150) 상에 각각 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연 패턴(185), 전하 저장 패턴(175) 및 제1 블로킹 패턴(165)을 형성할 수 있다. 이에 따라, 터널 절연 패턴(185), 전하 저장 패턴(175) 및 제1 블로킹 패턴(165)을 포함하는 전하 저장 구조물(195)이 형성될 수 있다. 이때, 하부 채널(150)의 상부도 부분적으로 제거될 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 하부 채널(150), 터널 절연 패턴(185), 및 제1 층간 절연막(130) 상에 상부 채널막을 형성하고, 채널 홀들(140)의 나머지 부분을 충분히 채우는 충전막을 상기 상부 채널막 상에 형성한다.
상기 상부 채널막은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 상기 상부 채널막이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다.
이후, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 충전막 및 상기 상부 채널막을 평탄화함으로써, 각 채널 홀들(140)의 나머지 부분을 채우는 충전 패턴(210)을 형성할 수 있으며, 상기 상부 채널막은 상부 채널(200)로 변환될 수 있다.
이에 따라, 각 채널 홀들(140) 내의 하부 채널(150) 상에는 전하 저장 구조물(195), 상부 채널(200) 및 충전 패턴(210)이 순차적으로 적층될 수 있다.
상부 채널(200)이 형성되는 채널 홀들(140)이 제1 내지 제5 채널 홀 열들(140a, 140b, 140c, 140d, 140e), 상기 채널 홀 블록, 상기 채널 홀 그룹, 및 상기 채널 홀 어레이를 정의함에 따라, 상부 채널(200) 역시 이에 대응하여 제1 내지 제5 채널 열들(200a, 200b, 200c, 200d, 200e), 채널 블록, 채널 그룹, 및 채널 어레이를 정의할 수 있다.
한편, 기판(100) 상면에 순차적으로 적층된 하부 및 상부 채널들(150, 200)은 채널 구조물을 형성할 수 있으며, 상기 채널 구조물, 상부 채널(200)의 외측벽을 감싸는 전하 저장 구조물(195), 및 상부 채널(200)에 의해 형성되는 내부 공간을 채우는 충전 패턴(210)은 전체적으로 필라 형상의 제1 구조물을 형성할 수 있다.
도 11을 참조하면, 상기 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(220)을 형성한다.
예시적인 실시예들에 있어서, 캐핑 패턴(220)은 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 비정질 실리콘을 포함하도록 형성되는 경우에는, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
도 12 및 도 13을 참조하면, 제1 층간 절연막(130), 제3 희생막들(126), 및 제5 절연막들(119)을 관통하는 분리막(230)을 형성할 수 있다.
분리막(230)은 제1 층간 절연막(130) 상에 식각 마스크(도시되지 않음)를 형성하고, 이를 사용하여 하부의 제1 층간 절연막(130), 제3 희생막들(126), 및 제5 절연막들(119)을 식각함으로써 이들을 관통하는 제1 개구(도시하지 않음)를 형성한 후, 이를 채우도록 형성될 수 있다. 상기 제1 개구는 제4 절연막(118)의 상부도 관통할 수 있다. 분리막(230)에 의해서 각 층에 형성된 제3 희생막들(126)이 서로 분리될 수 있다.
예시적인 실시예들에 있어서, 분리막(230)은 하나의 채널 그룹 내에 배치된 2개의 채널 블록들 사이에서 상기 제2 방향으로 연장될 수 있으며, 제5 채널 열(200e)에 포함된 채널들(200)의 상부를 관통할 수 있다.
도 14 및 도 15를 참조하면, 제1 층간 절연막(130), 캐핑 패턴(220), 및 분리막(230) 상에 제2 층간 절연막(240)을 형성한 후, 제1 및 제2 층간 절연막들(130, 240), 절연막들(112, 114, 116, 118, 119) 및 희생막들(122, 124, 126)을 관통하는 제2 개구(250)를 형성하여 기판(100) 상면을 노출시킬 수 있다. 이때, 기판(100) 상부도 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(250)는 상기 채널 그룹들 사이에 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제3 방향으로 인접하는 제2 개구들(250) 사이에는 1개의 채널 그룹이 배치될 수 있으며, 상기 채널 그룹은 제5 채널 열(200e)의 상기 제3 방향으로의 양측에 각각 형성되어 4개의 채널 열들을 포함하는 2개의 채널 블록들을 포함할 수 있다.
제2 개구(250)가 형성됨에 따라서, 제1 내지 제5 절연막들(112, 114, 116, 118, 119)는 상기 제2 방향으로 각각 연장되는 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)로 변환될 수 있으며, 이들은 절연 패턴 구조물을 형성할 수 있다. 또한, 제1 내지 제3 희생막들(122, 124, 126)은 상기 제2 방향으로 각각 연장되는 제1 내지 제3 희생 패턴들(도시되지 않음)로 변환될 수 있다.
예시적인 실시예들에 있어서, 일반적인 공정의 특성 상, 제2 개구(250)는 기판(100) 상면에 수직하지 않고 경사진 측벽을 갖도록 형성될 수 있다. 이때, 기판(100) 상면에 대한 제2 개구(250)의 측벽의 경사는 상부에서 하부로 갈수로 점차 완만해질 수 있다. 즉, 제2 개구(250)의 상부 측벽은 기판(100) 상면에 대해 90도에 가까운 경사를 갖지만, 제2 개구(250)의 하부 측벽은 기판(100) 상면에 대해 이보다 작은 경사를 가질 수 있다.
이후, 제2 개구(250)에 의해 노출된 상기 제1 내지 제3 희생 패턴들을 제거하여, 각 층에 형성된 절연 패턴들(262, 264, 266, 268, 269) 사이에 제1 내지 제3 갭들(252, 254, 256)을 각각 형성할 수 있다.
예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(250)에 의해 노출된 상기 제1 내지 제3 희생 패턴들을 제거할 수 있다.
제1 갭(252)에 의해서 하부 채널(150)의 측벽 일부가 노출될 수 있으며, 각 제2 및 제3 갭들(254, 256)에 의해서 제1 블로킹 패턴(165)의 외측벽 일부가 노출될 수 있다.
도 16을 참조하면, 노출된 하부 채널(150)의 측벽을 산화시켜 제1 게이트 절연 패턴(270)을 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100) 상에 수증기를 공급하여 습식 산화 공정을 수행함으로써, 반도체 물질을 포함하며 제1 갭(252)에 의해 노출된 하부 채널(150)의 측벽 부분이 산화되어 제1 게이트 절연 패턴(270)이 형성될 수 있다. 이와는 달리, 기판(100) 상에 산소 가스를 공급하여 건식 산화 공정을 수행할 수도 있다. 하부 채널(150)은 예를 들어, 실리콘을 포함할 수 있으므로, 상기 산화 공정에 의해 하부 채널(150)의 측벽이 부분적으로 실리콘 산화막으로 변환될 수 있다.
이에 따라, 필라 형상의 하부 채널(150)의 측벽에는 상기 수평 방향으로 상기 측벽을 둘러싸는 리세스가 형성될 수 있으며, 제1 게이트 절연 패턴(270)이 상기 리세스를 채울 수 있다. 제1 게이트 절연 패턴(270)은 하부 채널(150)의 측벽으로부터 상기 수평 방향으로 돌출될 수 있으며, 고리형상을 가질 수 있다.
상기 산화 공정에 의해서, 제2 개구(250)에 의해 노출된 기판(100) 상부도 함께 산화되어 제2 게이트 절연 패턴(275)이 형성될 수 있다. 기판(100)은 예를 들어, 실리콘을 포함할 수 있으므로, 상기 산화 공정에 의해 기판(100) 상부가 부분적으로 실리콘 산화막으로 변환될 수 있으며, 이는 제1 절연 패턴(262)과 병합될 수 있다.
다만, 기판(100) 상면에 형성된 제1 절연 패턴(262)의 모든 부분이 제2 게이트 절연 패턴(275)과 병합되지는 않을 수 있다. 즉, 제2 개구(250)로부터 멀리 떨어진 기판(100) 상면 부분에는 상기 산화 공정에서 사용되는 수증기 및/또는 산소 가스가 원활하게 공급되지 못할 수 있으며, 이에 따라 제1 절연 패턴(262)은 원래의 크기를 그대로 유지할 수 있다.
이하에서는, 기판(100) 상면에 형성된 제1 절연 패턴(262) 및 이에 병합된 제2 게이트 절연 패턴(275)을 함께 제2 게이트 절연 패턴(275)으로 지칭하기로 한다.
도 17을 참조하면, 노출된 제1 블로킹 패턴(165)의 외측벽, 제1 게이트 절연 패턴(270)의 측벽, 제1 내지 제3 갭들(252, 254, 256)의 내벽, 제1 내지 제5 절연 패턴들(262, 264, 266, 268, 269)의 표면, 제2 게이트 절연 패턴(275)의 상면, 및 제2 층간 절연막(240)의 상면에 제2 블로킹 막(280)을 형성하고, 제2 블로킹 막(280) 상에 게이트 배리어막(290)을 형성한 후, 제1 내지 제3 갭들(252, 254, 256)의 나머지 부분을 충분히 채우는 게이트 도전막(300)을 게이트 배리어막(290) 상에 형성한다.
예시적인 실시예들에 있어서, 제2 블로킹 막(280)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하도록 형성할 수 있고, 게이트 배리어 막(290)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성할 수 있으며, 게이트 도전막(300)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 전기 저항이 낮은 금속을 포함하도록 형성할 수 있다. 이와 같이, 제2 블로킹 막(280), 게이트 배리어 막(290), 및 게이트 도전막(300)은 서로 다른 물질을 포함하도록 형성되므로, 각각 별개의 증착 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 블로킹 막(280)에 대한 증착 공정을 수행하게 되면, 제2 절연 패턴(264)의 상기 제3 방향으로의 각 양단 부분 즉, 제2 개구(250)에 인접하는 제2 절연 패턴(264) 부분이 기판(100) 상면으로부터 멀어지는 상부 방향으로 다소간 휘어질 수 있다.
이는 제2 개구(250)가 상부에 비해 하부에서 상대적으로 완만한 경사를 갖는데, 제2 개구(250)의 하부에 인접하는 제2 절연 패턴(264)의 경우 상기 제1 방향으로 두꺼운 두께를 가지므로, 제2 절연 패턴(264)의 저면과 상면의 상기 제3 방향으로의 길이 차이가 상대적으로 클 수 있으며, 이에 따라 제2 블로킹 막(280)이 제2 절연 패턴(264)의 표면에 증착되는 공정에서 이들에 동일하지 않는 크기의 스트레스를 인가하기 때문으로 추측된다.
특히, 제2 절연 패턴(264)의 상부는 전하 저장 구조물(195)에 접촉하는데 비해, 제2 절연 패턴(264)의 하부는 제2 절연 패턴(264)이 포함하는 물질과 실질적으로 동일한 실리콘 산화물을 포함하는 제1 게이트 절연 패턴(270)에 접촉하여 연결되므로, 상기 상면과 저면의 길이 차이가 배가되어 이들에 각각 인가되는 스트레스의 차이는 더 커질 수 있다.
이에 따라, 제2 블로킹 막(280)의 증착 후, 제2 절연 패턴(264)의 저면과 상면에서의 길이 차이가 더욱 커질 수 있으며, 제2 개구(250)에 인접한 제2 절연 패턴(264)의 측벽의 경사는 더욱 완만해질 수 있다.
한편, 제2 블로킹 막(280) 증착 공정뿐만 아니라, 이후 별도로 수행되는 게이트 배리어막(290) 증착 공정에서도 위와 같은 현상이 반복되어 그 효과가 배가될 수 있다.
결국, 이후 수행되는 게이트 도전막(300) 증착 공정 시, 이미 제2 절연 패턴(264)의 저면이 상부 방향으로 휘어져 있으므로, 제2 절연 패턴(264)과 기판(100) 상면 사이에 형성되는 제1 갭(252)은 제2 개구(250)에 인접한 입구 부분이 그 내부에 비해 큰 폭을 가질 수 있다. 이에 따라, 제1 갭(252)이 비록 제2 및 제3 갭들(254, 256)에 비해 하부에 형성되어 있다 하더라도, 게이트 도전막(300) 증착 공정 시 제1 갭(262) 내부로 소스 가스 공급이 원활하게 수행될 수 있으며, 제1 갭(252) 내부에 게이트 도전막(300)이 잘 채워질 수 있다.
도 18을 참조하면, 게이트 도전막(300) 및 게이트 배리어막(290)을 부분적으로 제거함으로써, 각 제1 내지 제3 갭들(252, 254, 256) 내부에 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막(300) 및 게이트 배리어막(290)은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 형성되는 상기 게이트 전극은 각 제1 내지 제3 갭들(252, 254, 256)의 일부만을 채우도록 형성될 수 있다.
즉, 상기 게이트 전극은 각 제1 내지 제3 갭들(252, 254, 256)의 입구 부분을 제외한 나머지 부분을 채우도록 형성될 수 있다. 이에 따라, 제1 내지 제3 갭들(252, 254, 256)을 채우는 상기 게이트 전극의 상기 제3 방향으로의 길이에 따라, 제1 갭(252)을 채우는 상기 게이트 전극의 상기 제1 방향으로의 두께가 달라질 수 있다.
제1 갭(252)은 입구 부분이 내부에 비해 큰 폭을 갖도록 확장되어 있으므로, 이를 채우는 게이트 도전막(300) 및 게이트 배리어막(290)을 조금만 제거하여 상기 게이트 전극을 형성하는 경우라면, 상기 제3 방향으로의 각 양단들이 갖는 두께가 가운데 부분의 두께보다 더 클 수 있다. 하지만, 제1 갭(252)을 채우는 게이트 도전막(300) 및 게이트 배리어막(290)을 많이 제거하여 상기 게이트 전극을 형성하는 경우라면, 상기 제3 방향으로의 각 양단들이 갖는 두께가 가운데 부분의 두께와 실질적으로 동일할 수도 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 게이트 전극들은 개구(250)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(332), 복수의 제2 게이트 전극들(334), 및 하나 이상의 제3 게이트 전극(336)을 포함할 수 있다. 각 제1 내지 제3 게이트 전극들(332, 334, 336)이 형성되는 층수는 전술한 제1 내지 제3 희생막들(122, 124, 126)의 층수에 의해 변동될 수 있다.
한편, 그라운드 선택 라인(GSL) 기능을 수행하는 제1 게이트 전극(332)은 하부 채널(150)의 측벽에 형성된 제1 게이트 절연 패턴(270)에 대향할 수 있으며, 워드 라인 및 스트링 선택 라인(SSL) 기능을 각각 수행하는 제2 및 제3 게이트 전극들(334, 336)은 상부 채널(200)의 외측벽에 형성된 전하 저장막 구조물(195)의 측벽에 대향할 수 있다.
이에 따라, 하부 채널(150)의 측벽으로부터 상기 수평 방향으로는 제1 게이트 절연 패턴(270), 제2 블로킹 막(280), 및 제1 게이트 전극(332)이 순차적으로 적층될 수 있으며, 상부 채널(200)의 외측벽으로부터 상기 수평 방향으로는 터널 절연 패턴(185), 전하 저장 패턴(175), 제1 블로킹 패턴(165), 제2 블로킹 막(280), 및 제2 게이트 전극(334) 혹은 제3 게이트 전극(336)이 순차적으로 적층될 수 있다.
도 19를 참조하면, 게이트 도전막(300) 및 게이트 배리어막(290)이 부분적으로 제거됨에 따라 노출되는 제2 블로킹 막(280) 및 그 하부의 제2 게이트 절연 패턴(275) 부분을 통해 기판(100) 상부에 불순물을 주입함으로써 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 제2 블로킹 막(280) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제2 개구(250)의 측벽 상에 제2 스페이서(340)를 형성할 수 있으며, 이에 따라 불순물 영역(105) 상부의 제2 블로킹 막(280) 부분이 노출될 수 있다.
이후, 제2 스페이서(340)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹 막(280) 부분 및 제2 게이트 절연 패턴(275) 부분을 식각할 수 있으며, 이때 제2 층간 절연막(240) 상면의 제2 블로킹 막(280) 부분도 함께 제거될 수 있다. 이에 따라, 제2 게이트 절연 패턴(275)은 상기 제3 방향으로 서로 이격되도록 복수 개로 분리될 수 있으며, 각 제2 게이트 절연 패턴(275)은 상기 제2 방향으로 연장될 수 있다. 또한, 기판(100) 상부의 불순물 영역(105)도 부분적으로 제거될 수 있다.
이후, 불순물 영역(105) 상면, 제2 스페이서(340) 및 제2 층간 절연막(240) 상에 제2 개구(250)의 나머지 부분을 충분히 채우는 도전막을 형성한 후, 제2 층간 절연막(240)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, CSL(350)을 형성할 수 있다.
예시적인 실시예들에 있어서, CSL(350)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다. 한편, 350의 하부는 제2 게이트 절연 패턴(275)에 접촉할 수 있으며, 그 저면은 불순물 영역(105)에 의해 감싸질 수 있다.
다시 도 1, 2a, 2b 및 3을 참조하면, 제2 층간 절연막(240), 공통 소스 라인(CSL)(350), 제2 스페이서(340), 및 제2 블로킹 막(280) 상에 제3 층간 절연막(360)을 형성한 후, 제2 및 제3 층간 절연막들(240, 360)을 관통하여 캐핑 패턴(220)의 상면에 접촉하는 콘택 플러그(370)를 형성할 수 있다. 이후, 제3 층간 절연막(360) 및 콘택 플러그(370) 상에 제4 층간 절연막(380)을 형성한 후, 제4 층간 절연막(380)을 관통하여 콘택 플러그(370) 상면에 접촉하는 비트 라인(390)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(390)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
전술한 바와 같이, 제2 절연 패턴(264)의 상기 제3 방향으로의 각 양단들의 저면 및 상면이 상부 방향으로 휘어짐으로써, GSL이 형성되는 제1 갭(252)의 입구 부분이 확장될 수 있다. 이에 따라, 제1 갭(252)이 제2 및 제3 갭들(254, 256)에 비해 낮게 형성되어 소스 가스의 공급에 불리하더라도, 상기 소스 가스가 원활하게 공급되어 상기 GSL이 잘 형성될 수 있다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 20은 도 1의 A-A'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 제1 구조물 및 제1 및 제2 게이트 절연 패턴들을 제외하고는 도 1, 2a, 2b 및 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 20을 참조하면, 상기 수직형 메모리 장치는 하부 채널(150)을 포함하지 않을 수 있으며, 이에 따라 제1 및 제2 게이트 절연 패턴들(270, 275)도 형성되지 않을 수 있다.
하부 채널(150)이 형성되지 않음에 따라, 상부 채널(200)이 기판(100) 상면에 직접 접촉할 수 있으며, 이의 외측벽을 둘러싸는 전하 저장 구조물(195) 및 상부 채널(200)이 형성하는 내부 공간을 채우는 충전 패턴(210) 역시 기판(100) 상면까지 연장될 수 있다.
도 21 및 22는 도 20에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 21을 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하고, 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 도 7을 참조로 설명한 공정들을 수행하지 않음으로 인해서, 기판(100) 상면에 별도의 하부 채널(150)이 형성되지 않을 수 있다.
도 22를 참조하면, 도 9 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
제2 절연 패턴(264)의 각 양단들의 저면이 상부로 휘어짐에 따라서 제1 갭(252)의 입구 부분이 확장될 수 있으며, 제1 갭(252) 내부로 게이트 도전막을 형성하기 위한 소스 가스가 원활하게 공급될 수 있다.
다시 도 20을 참조하면, 도 18 내지 도 19, 및 도 1, 2a, 2b 및 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 23a 및 23b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 23a 및 23b는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 23b는 도 23a의 Y 영역에 대한 확대 단면도이다.
상기 수직형 메모리 장치는 제1 구조물, 제1 및 제2 게이트 절연 패턴들, 및 제2 절연 패턴의 두께를 제외하고는 도 1, 2a, 2b 및 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 23a 및 23b를 참조하면, 상기 수직형 메모리 장치는 도 20을 참조로 설명한 수직형 메모리 장치와 유사하게, 하부 채널(150), 및 제1 및 제2 게이트 절연 패턴들(270, 275)을 포함하지 않을 수 있다.
한편, 제2 절연 패턴(264)은 제3 및 제5 절연 패턴들(266, 269)과 상기 제1 방향으로의 두께가 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 제2 절연 패턴(264)은 도 1, 2a, 2b 및 3을 참조로 설명한 수직형 메모리 장치에서와 유사하게, 상기 제3 방향으로의 각 양단들 즉, 제2 개구(250)에 인접하는 제2 절연 패턴(264)의 각 부분들의 상면과 저면이 상부 방향으로 각각 휘어질 수 있다. 즉, 기판(100) 상면에 평행한 방향으로 연장되는 제2 절연 패턴(264)의 나머지 부분, 예를 들어 상기 제3 방향으로의 가운데 부분의 저면에서 연장된 평면으로부터, 제2 절연 패턴(264)의 각 양단들의 저면은 제1 거리(D1)만큼 이격될 수 있으며, 상기 제3 방향으로의 가운데 부분의 상면에서 연장된 평면으로부터, 제2 절연 패턴(264)의 각 양단들의 상면은 제2 거리(D2)만큼 이격될 수 있다. 이때, 제1 거리(D1)는 제2 거리(D2)보다 클 수 있다.
다만, 제2 절연 패턴(264)의 두께가 도 1, 2a, 2b 및 3을 참조로 설명한 수직형 메모리 장치가 포함하는 제2 절연 패턴(264)의 두께보다 작으므로, 제1 및 제2 거리들(D1, D2) 사이의 차이가 크지 않을 수 있다. 마찬가지로, 제2 절연 패턴(264)의 각 양단들에서 저면의 제1 길이(L1)는 상면의 제2 길이(L2)보다 클 수 있으나, 이들의 차이는 크지 않을 수 있다. 한편, 제2 절연 패턴(264)의 각 양단들의 상기 저면과 상기 상면을 연결하는 측벽은 기판(100) 상면에 대해 수직하지 않고 경사질 수 있다.
제2 절연 패턴(264)의 각 양단들의 저면이 상부 방향으로 휘어짐에 따라서, 제2 절연 패턴(264) 하부에 형성되며 GSL 역할을 수행하는 제1 게이트 전극(332)의 경우, 이를 형성하는 공정에서 제1 갭(252, 도 24 및 25 참조)으로의 소스 가스의 유입이 원활하게 진행될 수 있으며, 이에 따라 제1 게이트 전극(332)은 우수한 품질로 형성될 수 있다.
한편, 제2 절연 패턴(264)의 상기 제1 방향으로의 두께가 제3 절연 패턴들(266)과 실질적으로 동일함에 따라서, 제2 개구(250) 형성 시 공정의 특성 상 하부로 갈수록 점차 완만한 측벽을 갖는 효과에 의해서, 제2 절연 패턴(264)뿐만 아니라 제3 절연 패턴들(266) 중 하층에 형성된 일부도 위와 같이 각 양단들의 저면 및 상면이 상부로 휘는 현상이 발생할 수 있다.
이에 따라, 제3 절연 패턴들(266) 중에서 예를 들어, 하부 2개의 층들에 각각 형성된 것들 역시 양단의 휨 현상을 가질 수 있다. 즉, 최하층에 형성된 제3 절연 패턴(266)의 각 양단들은 저면 및 상면이 각 기준면으로부터 제3 및 제4 거리들(D3, D4)만큼 이격될 수 있으며, 상기 제3 방향을 따라 각각 제3 및 제4 길이들(L3, L4)을 가질 수 있다. 이때, 제3 거리(D3)는 제4 거리(D4)보다 클 수 있으며, 제3 길이(L3)는 제4 길이(L4)보다 클 수 있다. 이에 따라, 상기 각 양단들의 저면과 상면을 연결하는 측벽은 90도다 낮은 완만한 경사를 가질 수 있다.
마찬가지로, 하부로부터 두 번째 층에 형성된 제3 절연 패턴(266)의 각 양단들은 저면 및 상면이 각 기준면으로부터 제5 및 제6 거리들(D5, D6)만큼 이격될 수 있으며, 상기 제3 방향을 따라 각각 제5 및 제6 길이들(L5, L6)을 가질 수 있다. 이때, 제5 거리(D5)는 제6 거리(D6)보다 클 수 있으며, 제5 길이(L5)는 제6 길이(L6)보다 클 수 있다. 이에 따라, 상기 각 양단들의 저면과 상면을 연결하는 측벽은 90도다 낮은 완만한 경사를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 개구(250) 측벽의 경사 변화에 따라서, 상기 휨 현상은 하층에서 상층으로 갈수록 점차 약화될 수 있다. 즉, 제2 절연 패턴(264)에서의 휨 현상이 가장 클 수 있고, 하부로부터 두 번째 층에 형성된 제3 절연 패턴(266)에서 상기 휨 현상이 가장 약할 수 있다. 이에 따라, 각 양단들의 측벽의 경사는 제2 절연 패턴(264)에서 가장 완만할 수 있다. 다만, 제2 절연 패턴(264)에서의 휨 현상은 이보다 더 두꺼운 두께를 갖는 도 1, 2a, 2b 및 3의 제2 절연 패턴(264)에서의 휨 현상보다는 약할 수 있다.
도 24 및 25는 도 23a 및 23b에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 24를 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하고, 도 8 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 기판(100) 상면에 별도의 하부 채널(150)이 형성되지 않으며, 상부 채널(200), 전하 저장 구조물(195), 및 충전 패턴(210)이 기판(100) 상면에 접촉하도록 연장될 수 있다.
다만, 제2 절연막(114)의 두께가 제3 절연막(116) 혹은 제5 절연막(119)의 두께와 실질적으로 동일할 수 있다.
한편, 제2 개구(250)의 측벽의 경사가 상부에서 하부로 갈수록 점차 완만해질 수 있으며, 이에 따라 예를 들어, 제1 및 제2 절연 패턴들(262, 264), 및 하부 2개의 층들에 형성된 제3 절연 패턴들(266)의 각 양단들의 측벽 경사는 이보다 상층에 형성된 제3 절연 패턴들(266) 및 제4 및 제5 절연 패턴들(268, 269)의 각 양단들의 측벽 경사보다 완만할 수 있다.
도 25를 참조하면, 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 절연 패턴(264) 및 하부 2개 층들에 형성된 제3 절연 패턴들(266)의 각 양단들의 저면 및 상면이 상부로 휘어질 수 있으며, 적어도 최하층에 형성되는 제1 갭(252)의 입구 부분이 확장될 수 있다. 이에 따라 제1 갭(252) 내부로 게이트 도전막을 형성하기 위한 소스 가스가 원활하게 공급될 수 있다.
다시 도 23a 및 23b을 참조하면, 도 18 내지 도 19, 및 도 1, 2a, 2b 및 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
112, 114, 116, 118, 119: 제1 내지 제5 절연막
122, 124, 126: 제1 내지 제3 희생막
130, 240, 360, 380: 제1 내지 제4 층간 절연막
140: 채널 홀 150, 200: 하부, 상부 채널
160, 280: 제1, 제2 블로킹 막 165: 제1 블로킹 패턴
170: 전하 저장막 175: 전하 저장 패턴
180: 터널 절연막 185: 터널 절연 패턴
195: 전하 저장 구조물 210: 충전 패턴
220: 캐핑 패턴 230: 분리막
250: 제2 개구
262, 264, 266, 268, 269: 제1 내지 제5 절연 패턴
270, 275: 제1, 제2 게이트 절연 패턴
290: 게이트 배리어막 300: 게이트 도전막
312, 314, 316: 제1 내지 제3 게이트 배리어 패턴
322, 324, 326: 제1 내지 제3 게이트 도전 패턴
332, 334, 336: 제1 내지 제3 게이트 전극
340: 제2 스페이서 350: CSL
370: 콘택 플러그 390: 비트 라인

Claims (10)

  1. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장된 절연 패턴들을 포함하는 절연 패턴 구조물; 및
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 절연 패턴 구조물 각각의 적어도 일부를 관통하는 채널 구조물을 포함하며,
    상기 게이트 전극 구조물은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 및 복수의 제2 게이트 전극들을 포함하고,
    상기 절연 패턴들 중에서 상기 제1 게이트 전극과 상기 제2 게이트 전극들 중 최하층의 것 사이에 형성된 제1 절연 패턴에서, 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로의 각 양단들은 상기 기판 상면에 대해 각각 위로 휘어진 저면 및 상면을 가지며, 상기 각 양단들의 상기 저면 및 상면을 서로 연결하는 측벽은 상기 기판 상면에 대해 경사진 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 절연 패턴 구조물은 상기 제2 게이트 전극들 사이에 각각 형성된 제2 절연 패턴들을 더 포함하며,
    상기 기판 상면에 대한 상기 각 제2 절연 패턴들의 상기 제3 방향으로의 각 양단들의 측벽의 경사는 상기 기판 상면에 대한 상기 제1 절연 패턴의 상기 제3 방향으로의 각 양단들의 측벽의 경사보다 급한 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 제1 절연 패턴의 상기 제1 방향으로의 두께는 상기 각 제2 절연 패턴들의 상기 제1 방향으로의 두께보다 큰 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 제1 게이트 전극은 상기 제3 방향으로의 각 양단들의 상기 제1 방향으로의 두께가 상기 제3 방향으로의 가운데 부분의 상기 제1 방향으로의 두께보다 큰 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 제2 게이트 전극들 중 최하층의 것은 상기 제3 방향으로의 각 양단들의 상기 제1 방향으로의 두께가 상기 제3 방향으로의 가운데 부분의 상기 제1 방향으로의 두께보다 작은 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 채널 구조물은 상기 기판 상면으로부터 상기 제1 방향으로 돌출된 하부 채널; 및
    상기 하부 채널 상에 형성되어 상기 제1 방향으로 연장된 상부 채널을 포함하며,
    상기 하부 채널은 상기 제1 게이트 전극을 관통하고, 상기 상부 채널은 상기 제2 게이트 전극들을 관통하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 제1 게이트 전극과 상기 하부 채널 사이에 형성되어 실리콘 산화물을 포함하는 제1 게이트 절연 패턴을 더 포함하는 수직형 메모리 장치.
  8. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장된 절연 패턴들을 포함하는 절연 패턴 구조물; 및
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 절연 패턴 구조물 각각의 적어도 일부를 관통하는 채널 구조물을 포함하며,
    상기 게이트 전극 구조물은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 및 복수의 제2 게이트 전극들을 포함하고,
    상기 각 제2 게이트 전극들은 상기 제3 방향으로의 각 양단들의 상기 제1 방향으로의 두께가 상기 제3 방향으로의 가운데 부분의 상기 제1 방향으로의 두께와 실질적으로 동일하며,
    상기 제1 게이트 전극은 상기 제3 방향으로의 각 양단들의 상기 제1 방향으로의 두께가 상기 제3 방향으로의 가운데 부분의 상기 제1 방향으로의 두께보다 큰 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 절연 패턴들 중에서 상기 제1 게이트 전극과 상기 제2 게이트 전극들 중 최하층의 것 사이에 형성된 제1 절연 패턴의 상기 제3 방향으로의 각 양단들은 상기 기판 상면에 대해 각각 위로 휘어진 저면 및 상면을 가지며, 상기 각 양단들의 상기 저면 및 상면을 서로 연결하는 측벽은 상기 기판 상면에 대해 경사진 수직형 메모리 장치.
  10. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되며 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들;
    상기 게이트 전극들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장된 절연 패턴들; 및
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극들 및 상기 절연 패턴들의 적어도 일부를 관통하는 채널을 포함하며,
    상기 절연 패턴들 중에서 하층에 형성된 각 제1 절연 패턴들에서, 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로의 각 양단들은 상기 기판 상면에 대해 각각 위로 휘어진 저면 및 상면을 가지며,
    상기 절연 패턴들 중에서 상층에 형성된 각 제2 절연 패턴들의 상기 제3 방향으로의 각 양단들은 상기 기판 상면에 실질적으로 평행한 저면 및 상면을 갖는 수직형 메모리 장치.
KR1020170094344A 2017-07-25 2017-07-25 수직형 메모리 장치 KR102399462B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170094344A KR102399462B1 (ko) 2017-07-25 2017-07-25 수직형 메모리 장치
US15/941,917 US11011536B2 (en) 2017-07-25 2018-03-30 Vertical memory device
CN201810825306.9A CN109300901B (zh) 2017-07-25 2018-07-25 垂直存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170094344A KR102399462B1 (ko) 2017-07-25 2017-07-25 수직형 메모리 장치

Publications (2)

Publication Number Publication Date
KR20190011605A true KR20190011605A (ko) 2019-02-07
KR102399462B1 KR102399462B1 (ko) 2022-05-18

Family

ID=65039044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170094344A KR102399462B1 (ko) 2017-07-25 2017-07-25 수직형 메모리 장치

Country Status (3)

Country Link
US (1) US11011536B2 (ko)
KR (1) KR102399462B1 (ko)
CN (1) CN109300901B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112310100A (zh) * 2019-07-31 2021-02-02 三星电子株式会社 垂直存储器装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102624625B1 (ko) * 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
US10777576B1 (en) * 2019-04-03 2020-09-15 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
WO2021163831A1 (en) * 2020-02-17 2021-08-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
CN112071857B (zh) * 2020-08-11 2023-09-12 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157734A (ja) * 2008-12-31 2010-07-15 Samsung Electronics Co Ltd 半導体記憶素子及びその形成方法
US20120267701A1 (en) * 2011-04-19 2012-10-25 Soodoo Chae Three dimensional semiconductor memory devices and methods of manufacturing the same
JP2014033201A (ja) * 2012-07-31 2014-02-20 Samsung Electronics Co Ltd 半導体メモリ素子、および、その製造方法
KR20150024687A (ko) * 2013-08-27 2015-03-09 삼성전자주식회사 수직 채널을 갖는 반도체 소자를 제조하는 방법
KR20160044143A (ko) * 2014-10-14 2016-04-25 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20170054651A (ko) * 2015-11-10 2017-05-18 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100107661A (ko) 2009-03-26 2010-10-06 삼성전자주식회사 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법
KR20110136273A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR20120007838A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2013098470A (ja) 2011-11-04 2013-05-20 Toshiba Corp 半導体記憶装置及びその製造方法
KR102031182B1 (ko) 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR101900892B1 (ko) 2012-02-06 2018-09-21 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조 방법
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR102101841B1 (ko) * 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자
KR101622036B1 (ko) 2014-01-28 2016-05-19 한양대학교 산학협력단 서로 다른 특성을 갖는 전극층 및/또는 층간 절연층을 이용하는 3차원 플래시 메모리
KR102248419B1 (ko) * 2014-09-29 2021-05-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9553105B2 (en) * 2015-03-10 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor devices including gate insulation layers on channel materials
KR102357992B1 (ko) * 2015-05-26 2022-02-04 삼성전자주식회사 반도체 장치
US9576966B1 (en) 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
KR102483985B1 (ko) * 2015-11-02 2023-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157734A (ja) * 2008-12-31 2010-07-15 Samsung Electronics Co Ltd 半導体記憶素子及びその形成方法
US20120267701A1 (en) * 2011-04-19 2012-10-25 Soodoo Chae Three dimensional semiconductor memory devices and methods of manufacturing the same
JP2014033201A (ja) * 2012-07-31 2014-02-20 Samsung Electronics Co Ltd 半導体メモリ素子、および、その製造方法
KR20150024687A (ko) * 2013-08-27 2015-03-09 삼성전자주식회사 수직 채널을 갖는 반도체 소자를 제조하는 방법
KR20160044143A (ko) * 2014-10-14 2016-04-25 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20170054651A (ko) * 2015-11-10 2017-05-18 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112310100A (zh) * 2019-07-31 2021-02-02 三星电子株式会社 垂直存储器装置

Also Published As

Publication number Publication date
CN109300901B (zh) 2023-11-07
CN109300901A (zh) 2019-02-01
US11011536B2 (en) 2021-05-18
KR102399462B1 (ko) 2022-05-18
US20190035805A1 (en) 2019-01-31

Similar Documents

Publication Publication Date Title
US10453859B2 (en) Methods of manufacturing vertical memory devices
USRE50137E1 (en) Vertical memory devices and methods of manufacturing the same
US9786681B1 (en) Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
JP7114327B2 (ja) 半導体装置及び半導体装置の製造方法
KR20180073161A (ko) 수직형 메모리 장치
KR102399462B1 (ko) 수직형 메모리 장치
KR102653939B1 (ko) 수직형 메모리 장치의 제조 방법
KR20200048233A (ko) 수직형 메모리 장치의 제조 방법
KR20140092015A (ko) 수직형 메모리 장치 및 그 제조 방법
KR20140105954A (ko) 수직형 메모리 장치 및 그 제조 방법
KR102465936B1 (ko) 수직형 메모리 장치
CN110797345A (zh) 垂直存储器件
KR20200070610A (ko) 수직형 메모리 장치
US11411024B2 (en) Vertical type semiconductor devices and methods of manufacturing the same
KR20200065688A (ko) 수직형 메모리 장치
KR20180124207A (ko) 3차원 반도체 장치의 제조 방법
US11393841B2 (en) Vertical memory devices with reduced gate electrode coupling and methods of manufacturing the same
US11404433B2 (en) Vertical memory devices
KR102708563B1 (ko) 수직형 메모리 장치
KR20160109985A (ko) 수직형 메모리 장치 및 그 제조 방법
CN110610944A (zh) 垂直存储器装置及其制造方法
KR102695703B1 (ko) 수직형 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right