KR20150024687A - 수직 채널을 갖는 반도체 소자를 제조하는 방법 - Google Patents

수직 채널을 갖는 반도체 소자를 제조하는 방법 Download PDF

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KR20150024687A
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Abstract

수직 채널을 갖는 반도체 소자의 제조 방법은 기판상에 제1 절연층, 제1 다결정 실리콘 층, 교번하는 제2 절연층들 및 제2 다결정 실리콘 층들, 제3 다결정 실리콘 층 및 제3 절연층을 적층하고, 상기 제1 절연층, 상기 제1 다결정 실리콘 층, 상기 제2 절연층들, 상기 제2 다결정 실리콘 층들, 상기 제3 다결정 실리콘 층 및 상기 제3 절연층을 수직으로 관통하여 상기 기판과 접촉하는 수직 채널을 형성하고, 상기 제2 절연층들, 상기 제2 다결정 실리콘 층들, 상기 제3 다결정 실리콘 층 및 상기 제3 절연층을 수직으로 관통하고, 상기 제1 다결정 실리콘 층을 부분적으로 리세스하여 바닥에 상기 제1 다결정 실리콘 층이 노출되는 트렌치를 형성하고, 상기 트렌치 내에 노출된 상기 제1 다결정 실리콘 층, 상기 제2 다결정 실리콘 층들 및 상기 제3 다결정 실리콘을 부분적으로 제거하여 상기 제1 절연층이 노출되도록 상기 트렌치를 확장하는 것을 포함하고 및 상기 제1 다결정 실리콘 증이 수평으로 리세스된 깊이가 상기 제2 다결정 실리콘 층들이 수평으로 리세스된 깊이들 보다 크게 형성하는 것을 포함한다.

Description

수직 채널을 갖는 반도체 소자를 제조하는 방법{Method of Fabricating a Semiconductor Device Having a Vertical Channel}
본 발명은 수직 채널을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 소자들이 제안되어 왔다,
본 발명이 해결하고자 하는 과제는 전기적 특성이 우수한 수직 채널을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 수직 채널을 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 수직 채널을 갖는 반도체 소자의 제조 방법은 기판 상에 제1 절연층, 제1 다결정 실리콘 층, 교변하는 제2 절연층들 및 제2 다결정 실리콘 층들, 제3 다결정 실리콘 층 및 제3 절연층을 적층하고; 상기 제1 절연층, 상기 제1 다결정 실리콘 층, 상기 제2 절연층들, 상기 제2 다결정 실리콘 층들, 상기 제3 다결정 실리콘 층 및 상기 제3 절연층을 수직으로 관통하여 상기 기판과 접촉하는 수직채널을 형성하고; 상기 제2 절연층들, 상기 제2 다결정 실리콘 층들, 상기 제3 다결정 실리콘 층 및 제3 절연층을 수직으로 관통하고, 및 상기 제1 다결정 실리콘 층을 부분적으로 리세스하여 바닥에 상기 제1 다결정 실리콘 층이 노출되는 트렌치를 형성하고; 상기 트렌치 내에 노출된 상기 제1 다결정 실리콘층, 상기 제2 다결정 실리콘 층들 및 상기 제3 다결정 실리콘을 부분적으로 제거하여 상기 제1 절연층이 노출되도록 상기 트렌치를 확장하는 것을 포함하고; 및 상기 제1 다결정 실리콘 층이 수평으로 리세스된 깊이가 상기 제2 다결정 실리콘 층들이 수평으로 리세스된 깊이들보다 크게 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 수직 채널을 갖는 반도체 소자의 제조 방법은 기판 상에 하부 절연층을 형성하고; 상기 하부 절연층 상에 제1 불순물 농도를 가진 제1 다결정 실리콘 층을 형성하고; 상기 제1 다결정 실리콘 층 상에 교번하는 복수의 중간 절연층들 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가진 복수의 제2 다결정 실리콘 층을 형성하고; 상기 제2 다결정 실리콘 층들 상에 상부 절연층을 형성하고; 상기 상부 절연층 상에 상기 제2 불순물 농도보다 높은 제3 불순물 농도를 가진 제3 다결정 실리콘 층을 형성하고; 상기 제3 다결정 실리콘 층 상에 캡핑 절연층을 형성하고; 상기 캡핑 절연층, 상기 제3 다결정 실리콘 층, 상기 상부 절연층 및 상기 중간 절연층들 및 상기 제2 다결정 실리콘 층들을 수직으로 관통하고, 상기 제1 다결정 실리콘 층을 부분적으로 리세스하는 트렌치를 형성하고; 및 상기 트렌치 내에 노출된 상기 제1 다결정 실리콘 층, 상기 제2 다결정 실리콘 층들 및 상기 제3 다결정 실리콘 층을 부분적으로 제거하여 상기 하부 절연층을 노출하는 확장된 트렌치를 형성하는 것을 포함할 수 있다.
기타 본 발명의 구체적인 사항들은 본문 내에서 보다 상세하게 설명될 것이다.
본 발명의 기술적 사상에 의한 수직 채널을 갖는 반도체 소자는 복수의 게이트 전극들의 물질 조성비를 실질적으로 균일하게 형성할 수 있다. 따라서 수직 채널을 갖는 반도체 소자의 게이트 전극들의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 메모리 셀 어레이의 등가 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 3a 내지 도 3j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 2의 사시도를 X 방향을 따라 수직으로 절단한 종단면도들이다.
도 4는 도 2의 A 부분의 확대 단면도이다.
도 5는 불순물이 도핑되지 않은 다결정 실리콘(un-doped poly-crystalline silicon) 및 불순물이 도핑된 다결정 실리콘(doped poly-crystalline silicon)의 식각량의 차이를 나타내는 그래프이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 6b 및 6c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)" 은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수 도 있다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어 들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 메모리 셀 어레이(10)의 등가 회로도이다.
도 1를 참조하면, 메모리 셀 어레이(10)는 수직 방향으로 연장하는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 각각의 셀 스트링(CS11, CS12, CS21, CS22)은 직렬로 연결된 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MC6) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 1에는 각 셀 스트링들(CS11, CS12, CS21, CS22)이 한 개의 그라운드 선택 트랜지스터(GST) 및 한 개의 스트링 선택 트랜지스터(SST)를 갖는 것이 도시되었지만, 각 셀 스트링(CS11, CS12, CS21, CS22)은 직렬로 연결된 2개 이상의 그라운드 선택 트랜지스터들(GST) 및/또는 2개 이상의 스트링 선택 트랜지스터들(SST)을 포함할 수도 있다. 또한, 각 셀 스트링들(CS11, CS12, CS21, CS22)이 6개의 메모리 셀 트랜지스터들(MC1, MC2, …, MC6)을 갖는 것으로 도시되었으나, , 각 셀 스트링들(CS11, CS12, CS21, CS22)은 적어도 8개 이상의 메모리 셀 트랜지스터들(MCx)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 및 열 단위로 연결될 수 있다. 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인들(BL1, BL2)과 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다. 또한, 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인들(SSL1, SSL2)과 연결될 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 공통으로 연결된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 제2 스트링 선택 라인(SSL2)에 공통으로 연결된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다.
각각의 셀 스트링(CS11, CS12, CS21, CS22)의 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 그라운드 선택 트랜지스터(GST)과 연결될 수 있다.
동일한 높이에 위치한 메모리 셀 트랜지스터들(MC1, MC2, …, MC6)은 동일한 워드 라인들(WL1, WL2, …, WL6)에 각각 연결될 수 있다. 예를 들어, 그라운드 선택 트랜지스터(GST)와 연결되어 있는 제1 메모리 셀 트랜지스터(MC1)는 인접한 열의 제1 메모리 셀 트랜지스터(MC1)와 제1 워드 라인(WL1)을 통해 연결될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1000)를 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1000)는 기판(100) 상에 교대로 적층된 하부 절연층(110), 중간 절연층들(112), 상부 절연층(114), 그라운드 선택 게이트 전극(320), 셀 게이트 전극(322), 및 스트링 선택 게이트 전극(324), 및 수직 채널(150)을 포함할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(silicon-on-insulator: SOI) 기판 등을 포함할 수 있다.
기판(100) 내에 X 방향을 따라 연장하며, 상기 X 방향에 수직한 Y 방향을 따라 이격된 복수의 불순물 영역들(102)이 제공될 수 있다. 인접한 불순물 영역들(102) 사이의 기판(100) 상에, 상기 X 방향 및 상기 Y 방향에 수직한 Z 방향을 따라 연장하는 실린더 형상의 수직 채널들(150)이 형성될 수 있다. 수직 채널(150)의 바닥은 기판(100)의 표면과 접촉할 수 있다. 수직 채널(150)은 실리콘을 포함할 수 있다.
수직 채널(150)의 내부에 충진 절연막(152)이 형성될 수 있다. 충진 절연막(152)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연물질을 포함할 수 있다.
수직 채널(150) 내부의 충진 절연막(152) 상에 채널 패드(154)가 형성될 수 있다. 채널 패드(154)는 도 1에 도시된 셀 스트링(도 1의 CS11, CS12, CS21, CS22) 각각을 위한 드레인 영역(drain region)으로 기능할 수 있다. 채널 패드(154)는 보론(B) 같은 불순물이 도핑된 실리콘을 포함할 수 있다. 수직 채널(150)의 외측벽 상에 전하 저장층(140)이 형성될 수 있다. 전하 저장층(140)은 도 4를 참조하여 상세히 설명될 것이다.
인접한 불순물 영역들(102) 사이의 기판(100)의 영역 상부에, 상기 X 방향을 따라 연장하는 그라운드 선택 게이트 전극(320)이 형성될 수 있다. 그라운드 선택 게이트 전극(320)은 수직 채널(150) 및 전하 저장층(140)의 외측벽을 둘러쌀 수 있다. 그라운드 선택 게이트 전극(320)은 금속 실리사이드 등의 도전 물질을 포함할 수 있다. 예를 들어, 그라운드 선택 게이트 전극(320)은 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 그라운드 선택 게이트 전극(320)은 도 1의 그라운드 선택 라인(도 1의 GSL)으로 작용할 수 있다.
복수의 셀 게이트 전극들(322)은 그라운드 선택 게이트 전극(320) 상부에서 수직 채널(150) 및 전하 저장층(140)의 외측벽을 따라 Z 방향으로 이격되어 형성될 수 있다. 복수의 셀 게이트 전극들(322)은 금속 실리사이드 물질을 포함할 수 있다. 예를 들어, 셀 게이트 전극들(322)은 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 복수의 셀 게이트 전극들(322)은 도 1의 워드라인들(도 1의 WL1, WL2, …, WL6)로 작용할 수 있다.
스트링 선택 게이트 전극(324)은 복수의 셀 게이트 전극들(322) 상부에서 수직 채널(150) 및 전하 저장층(140)의 외측벽을 따라 Z 방향으로 이격되어 형성될 수 있다. 스트링 선택 게이트 전극(324)은 금속 실리사이드 물질을 포함할 수 있다. 예를 들어, 스트링 선택 게이트 전극(324)은 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 스트링 선택 게이트 전극(324)은 도 1의 스트링 선택 라인(도 1의 SSL, SSL2)로 작용할 수 있다.
그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)의 두께는 동일하지 않을 수 있다. 예를 들면, 그라운드 선택 게이트 전극(320)은 셀 게이트 전극들(322) 및 스트링 선택 게이트 전극(324)보다 두꺼울 수 있다.
하부, 중간, 및 상부 절연층들(110, 112, 114)은 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)보다 수평으로 돌출할 수 있다. 따라서, 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)은 하부, 중간, 및 상부 절연층들(110, 112, 114)보다 수평으로 리세스될 수 있다. 리세스된 수평 깊이는 동일하지 않을 수 있다. 예를 들어, 기판(100)과 가깝게 아래에 위치할수록 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)의 리세스된 수평 깊이들이 커지고, 기판(100)과 멀게 위에 위치할수록 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)의 리세스된 수평 깊이들이 작아질 수 있다.
그라운드 선택 게이트 전극(320) 및 기판(100) 사이에 하부 절연층(110)이 개재될 수 있고, 그라운드 선택 게이트 전극(320) 및 복수의 셀 게이트 전극들(322) 사이에 복수의 중간 절연층들(112)이 개재될 수 있다. 스트링 선택 게이트 전극(324)의 상부에 상부 절연층(114)이 형성될 수 있다. 하부, 중간, 및 상부 절연층들(110, 112, 114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
공통 소스 라인(402)은 각각의 불순물 영역(102) 상에서 상기 X 방향을 따라 연장하도록 형성될 수 있다. 공통 소스 라인(402)의 양 측벽 상에 절연 스페이서(400)가 형성되어 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)과 공통 소스 라인(402) 사이를 전기적으로 절연시킬 수 있다.
수직 채널(150) 및 채널 패드(154) 상에 비트 라인 콘택 플러그들(420)이 형성되며, 비트 라인 콘택 플러그들(420) 상에 Y 방향으로 연장하는 비트 라인(430)이 형성된다.
도 1 및 도 2를 다시 참조하면, 수직 채널(150)이 인접한 전하 저장층(140) 부분과 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324) 부분과 함께 셀 스트링(CS11, CS12, CS21, C22)을 형성할 수 있다. 예를 들어, 수직 채널(150)과 그라운드 선택 게이트 전극(320) 및 그 사이에 개재된 전하 저장층(140)이 그라운드 선택 트랜지스터(GST)로 동작할 수 있다. 수직 채널(150)과 복수의 셀 게이트 전극들(322) 및 그 사이에 개재된 전하 저장층(140)이 메모리 셀 트랜지스터(MC1, MC2, …, MC6,)로 동작할 수 있다. 수직 채널(150)과 스트링 선택 게이트 전극(324) 및 그 사이에 개재된 전하 저장층(140)이 스트링 선택 트랜지스터(SST)로 동작할 수 있다.
도 1 및 도 2에 도시된 메모리 셀 어레이(10)는 예시적인 것으로, 예시적으로 설명된 워드 라인들(WLx)의 수, 스트링 선택 라인들(SSLx)의 수, 그라운드 선택 라인들(GSLx)의 수는 여기에 한정되지 않는다. 예를 들어, 스트링 선택 라인(SSLx)이 Y 방향을 따라 순차적으로 2개 이상 형성되거나, 그라운드 선택 라인(GSLx)이 Y 방향을 따라 순차적으로 2개 이상 형성될 수 있다. 또한, 워드 라인들(WLx)의 수 역시 8개, 16개, 32개등 다양하게 형성될 수 있다. 비트 라인(BL)에 연결되는 셀 스트링들(CSxy)의 수 역시 도 1 및 도 2에 도시된 셀 스트링들(CSxy)의 수에 한정되지 않고, 메모리 셀 어레이(10)의 설계에 따라 다양한 수로 형성될 수 있다.
도 3a 내지 도 3j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 2의 사시도를 X 방향을 따라 수직으로 절단한 종단면도들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판(100) 상에 하부 절연층(110)을 형성하고, 하부 절연층(110) 상에 예비 그라운드 게이트 전극(120)을 형성하고, 및 예비 그라운드 게이트 전극(120) 상에 복수의 중간 절연층들(112) 및 복수의 예비 셀 게이트 전극들(122)을 교대로 적층하는 것을 포함할 수 있다. 예비 셀 게이트 전극들(122)의 수는 형성될 메모리 셀 트랜지스터의 수에 따라 달라질 수 있다. 또한, 상기 방법은 최상부의 중간 절연층(112) 상에 예비 스트링 선택 게이트 전극(124)을 형성하고, 예비 스트링 선택 게이트 전극(124) 상에 상부 절연층(114)을 형성하는 것을 포함할 수 있다.
하부, 중간, 및 상부 절연층들(110, 112, 114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물등의 절연 물질을 포함할 수 있다. 하부, 중간, 및 상부 절연층들(110, 112, 114)의 두께는 서로 상이하게 형성될 수 있다.
예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)은 불순물이 도핑된 다결정 실리콘을 포함할 수 있다. 다결정 실리콘 내에 도핑된 불순물의 농도는 최하부의 예비 그라운드 선택 게이트 전극(120)에서 최상부의 예비 스트링 선택 게이트 전극(124)까지 Z 방향으로 점차적으로(gradually) 증가할 수 있다. 예를 들어, 상대적으로 상위에 위치한 예비 셀 게이트 전극들(122) 및 예비 스트링 선택 게이트 전극(124)은 상대적으로 하위에 위치한 예비 그라운드 선택 게이트 전극(120) 및 예비 셀 게이트 전극들(122)보다 높은 불순물 도핑 농도를 가질 수 있다. 다른 실시예에서, 예비 그라운드 선택 게이트 전극(120)은 불순물이 도핑되지 않은 언도프트 다결정 실리콘을 포함할 수 있다. 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)의 두께는 동일하지 않을 수 있다. 예를 들어, 예비 그라운드 선택 게이트 전극(120)은 예비 셀 게이트 전극들(122) 및 예비 스트링 선택 게이트 전극(124)보다 두꺼울 수 있다. 도 3a에는 예비 그라운드 선택 게이트 전극(120) 및 예비 스트링 선택 게이트 전극(124)이 각각 한 층으로 형성된 것이 예시적으로 도시되었으나, 이와는 달리, 예비 그라운드 선택 게이트 전극(120) 및 예비 스트링 선택 게이트 전극(124)은 각각 두 층 이상 적층될 수도 있다.
도 3b를 참조하면, 상기 방법은 하부, 중간 및 상부 절연층들(110, 112, 114) 및 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)을 관통하여 기판(100)을 노출하는 채널 홀(130)을 형성하는 것을 포함할 수 있다. 예를 들어, 채널 홀(130)은 형성하는 것은 상부 절연층(114) 상에 마스크 패턴(MP)을 형성하고, 상기 마스크 패턴(MP)을 식각 마스크로 사용하여 기판(100)의 상면이 노출될 때까지 상부 절연층(114), 예비 스트링 선택 게이트 전극(124), 중간 절연층들(112), 예비 셀 게이트 전극들(122), 예비 그라운드 선택 게이트 전극(120) 및 하부 절연층(110)을 순차적으로 이방성 식각하는 것을 포함할 수 있다. 채널홀(130)은 홀 형태로 형성될 수 있다. 마스크 패턴(MP)은 포토레지스트를 포함할 수 있다. 이후, 마스크 패턴(MP)은 제거될 수 있다.
도 3c를 참조하면, 상기 방법은 채널 홀(130)의 측벽 상에 전하 저장층(140)을 형성하는 것을 포함할 수 있다. 전하 저장층(140)을 형성하는 것은 상부 절연층(114), 채널 홀(130)의 측벽, 및 채널 홀(130)의 바닥에 노출된 기판(100) 상에 전하를 저장하기 위한 절연물을 컨포멀하게 형성하고, 및 상부 절연층(114) 및 기판(100) 상에 형성된 절연물을 이방성 식각 방법 등을 이용하여 제거하는 것을 포함할 수 있다. 채널 홀(130)내의 기판(100)의 표면은 리세스될 수 있다.
도 3d를 참조하면, 상기 방법은 전하 저장층(140) 및 채널 홀(130) 내에 노출된 기판(100) 상에 수직 채널(150)을 형성하는 것을 포함할 수 있다. 채널 홀(130)의 측벽 상에 전하 저장층(140) 및 수직 채널(150)이 순차적으로 적층된 구조가 형성될 수 있다. 수직 채널(150)은 도핑되지 않은 진성(intrinsic) 다결정 실리콘을 포함할 수 있다. 또한, 상기 방법은 채널 홀(130) 내의 수직 채널(150) 상에 충진 절연막(152)을 형성하는 것을 포함할 수 있다. 충진 절연막(152)의 상면은 상부 절연층(114)의 상면보다 낮은 레벨 상에 위치하여 채널 홀(130)의 상부(upper portion) 일부가 채워지지 않을 수 있다. 충진 절연막(152)의 상면은 예비 스트링 선택 게이트 전극(124)의 상면보다 높은 레벨에 위치할 수 있다.
도 3e를 참조하면, 상기 방법은 수직 채널(150)의 측벽 및 충진 절연막(152) 상에 채널 홀(130)의 상부를 채우는 채널 패드(154)를 형성하고, 및 상부 절연층(114), 전하 저장층(140), 수직 채널(150) 및 채널 패드(154) 상에 하부 캡핑 절연층(160)을 형성하는 것을 포함할 수 있다. 예를 들어, 채널 패드(154)를 형성하는 것은 수직 채널(150)의 측벽, 충진 절연막(152) 및 상부 절연층(114) 상에 전면적으로 도전 물질을 형성한 후, 상부 절연층(114)의 상면이 노출되도록 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 채널 패드(154)는 불순물이 도핑된 다결정 실리콘 등의 도전 물질을 포함할 수 있다.
도 3f를 참조하면, 상기 방법은 인접한 수직 채널들(150) 사이의 중간 절연층들(112), 상부 절연층(114), 및 하부 캡핑 절연층(160), 예비 셀 게이트 전극(122) 및 예비 스트링 선택 게이트 전극(124) 및 예비 그라운드 게이트 전극(120)의 일부를 이방성 식각하여 트렌치(200)를 형성하는 것을 포함할 수 있다. 상기 트렌치(200)는 중간 절연층들(112), 상부 절연층(114), 및 하부 캡핑 절연층(160), 예비 셀 게이트 전극(122) 및 예비 스트링 선택 게이트 전극(124)을 수직으로 관통하고, 및 예비 그라운드 게이트 전극(120)을 부분적으로 리세스할 수 있다. 트렌치(200)의 바닥에 부분적으로 식각된 예비 그라운드 게이트 전극(120)의 일부가 남아 있을 수 있다. 트렌치(200)는 X 방향을 따라 연장하도록 형성될 수 있다. 중간 절연층들(112), 상부 절연층(114), 하부 캡핑 절연층(116),, 예비 셀 게이트 전극들(122) 및 예비 스트링 선택 게이트 전극(124)의 측면 및 예비 그라운드 선택 게이트 전극(120)의 일부 측면이 트렌치(200) 내에 노출될 수 있다. 이방성 식각의 특성 상, 트렌치(200)의 상부 폭이 하부 폭보다 크게 형성될 수 있다. 예를 들어, 트렌치(200)의 측벽들은 경사질(tapered) 수 있다. 이에 따라, 트렌치(200)의 측벽에 노출된 예비 스트링 선택 게이트 전극(124), 예비 셀 게이트 전극들(122) 및 예비 그라운드 선택 게이트(120)의 측면들이 수직으로 정렬(align)되지 않을 수 있다.
도 3g를 참조하면, 상기 방법은 트렌치(200)의 내벽 상에 노출된 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124) 및 트렌치(200)의 바닥 상에 남아있는 예비 그라운드 게이트 전극(120)을 부분적으로 수평적으로 식각하여 확장된 트렌치(210)를 형성하는 것을 포함할 수 있다. 예를 들어, 암모니아수(aqueous ammonia)을 함유한 식각액을 이용한 습식 식각 공정을 수행하여 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)을 부분적으로 식각하는 것을 포함할 수 있다. 이에 따라, 확장된 트렌치(210)는 부분 식각 공정에 의해 측벽에 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124) 상에 수평으로 리세스될 수 있으며, 하부, 중간, 및 상부 절연층들(110, 112, 114)은 부분 식각된 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)에 비하여 수평으로 돌출할 수 있다.
다결정 실리콘은 불순물 도핑농도에 따라 암모니아수를 함유한 식각액에 대하여 식각율이 변할 수 있다. 예를 들어, 불순물 도핑농도가 높을수록 식각율이 감소할 수 있다. 이에 따라, 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)의 리세스된 수평 깊이들은 동일하지 않을 수 있다. 예를 들어, 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)의 리세스된 깊이들은 확장된 트렌치(210)의 하부에서 상부로 갈수록 감소할 수 있다. 이에 따라, 확장된 트렌치(210)의 내벽에 노출된 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122) 및 예비 스트링 선택 게이트 전극(124)의 측면들이 실질적으로 수직으로 정렬(align)될 수 있다. 따라서 예비 게이트 전극들(120, 122, 124)을 구성하는 다결정 실리콘의 양이 실질적으로 일정하게 형성될 수 있다. 또한, 돌출 영역(214)들의 수평 폭들은 확장된 트렌치(210)의 하부에서 상부로 갈수록 감소할 수 있다.
도 3h를 참조하면, 상기 방법은 상기 확장된 트렌치(210)의 내벽 상에 노출된 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124) 및 하부, 중간, 상부 및 하부 캡핑 절연층들(110, 112, 114, 160) 상에 금속층(300)을 컨포멀하게 형성하는 것을 포함할 수 있다. 금속층(300)은 티타늄, 탄탈륨, 텅스텐, 코발트, 니켈, 등을 포함할 수 있다.
도 3i를 참조하면, 상기 방법은 실리사이드화 공정을 수행하여 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)을 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)로 변환시키는 것을 포함할 수 있다. 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)은 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 실리사이드화 공정을 수행할 때, 금속 대 다결정 실리콘의 비율을 실질적으로(substantially) 일정하게 형성함으로써, 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)은 물질의 조성비가 균일한 금속 실리사이드 막이 형성될 수 있다. 또한, 실리사이드 막의 부피가 팽창하므로 리세스된 깊이가 감소할 수 있다. 하부 절연층(110), 중간 절연층들(112), 상부 절연층(114) 및 캡핑 절연층(116) 상에 반응하지 않은 금속층(300)은 습식 식각액을 사용하여 제거될 수 있다. 이후, 상기 방법은 이온 주입 공정을 수행하여 확장된 트렌치(210)의 바닥의 기판(100) 내에 불순물 영역(102)을 형성하는 것을 포함할 수 있다. 예를 들어, 인(P) 또는 비소(As)등과 같은 n형 불순물을 확장된 트렌치(210)에 의해 노출된 기판(100) 내에 이온 주입하는 것을 포함할 수 있다.
도 3j를 참조하면, 상기 방법은 확장된 트렌치(210)의 내벽 상에 절연 스페이서(400)를 형성하는 것을 포함할 수 있다. 예를 들어, 확장된 트렌치(210)의 측벽, 확장된 트렌치(210)의 하부에 노출된 하부 절연층(110)의 표면, 및 하부 캡핑 절연층(160)의 상면 상에 절연 물질을 형성하고, 확장된 트렌치(210) 바닥의 기판(100)의 상면이 노출되도록 이방성 식각 공정을 수행하여 절연 물질 및 하부 절연층(110)을 제거하는 것을 포함할 수 있다.
이후, 상기 방법은 절연 스페이서(400) 상에 확장된 트렌치(210)를 채우는 공통 소스 라인(402)을 형성하는 것을 포함할 수 있다. 공통 소스 라인(402)은 기판(100)의 불순물 영역(102)과 전기적으로 연결되며, X 방향으로 연장할 수 있다. 공통 소스 라인(402)은 금속, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들면, 공통 소스 라인(402)은 텅스텐, 알루미늄, 구리, , 금속 실리사이드 등을 포함할 수 있다.
이후, 상기 방법은 하부 캡핑 절연층(160), 절연 스페이서(400) 및 공통 소스 라인(402) 상에 상부 캡핑 절연층(410)을 형성하고, 상부 캡핑 절연층(410)을 관통하여 채널 패드(154)와 전기적으로 연결되는 비트 라인 콘택 플러그(420)를 형성하는 것을 포함할 수 있다.
이후, 상기 방법은 비트 라인 콘택 플러그들(420)을 연결하는 비트 라인(430)을 상부 캡핑 절연층(410) 상에 형성하는 것을 포함할 수 있다. 비트 라인(430)은 Y 방향으로 연장하는 라인 형태를 가질 수 있다.
상기 반도체 소자의 제조 방법에 따르면, 다결정 실리콘 등 도전 물질을 포함하는 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)이 형성된 후 실리사이드화 공정을 수행하여 예비 그라운드 선택 게이트 전극(120), 예비 셀 게이트 전극들(122), 및 예비 스트링 선택 게이트 전극(124)이 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322), 및 스트링 선택 게이트 전극(324)로 변환될 수 있다. 실리사이드화 공정을 수행할 때, 금속 대 다결정 실리콘의 비율이 일정하게 형성함으로써 물질의 조성비가 균일한 금속 실리사이드가 형성될 수 있다. 이에 따라, 그라운드 선택 게이트 전극(320), 셀 게이트 전극들(322) 및 스트링 선택 게이트 전극(324)의 저항을 일정하게 형성함으로써 반도체 소자의 전기적 특성이 향상될 수 있다.
도 4는 도 2의 A 부분의 확대 단면도이다.
도 4를 참조하면, 수직 채널(150)은 Z 방향으로 연장하는 실린더 형상을 가질 수 있다. 중간 절연층들(112)과 셀 게이트 전극들(322)은 Z 방향을 따라 교대로 적층된 구조를 가질 수 있다.
전하 저장층(140)은 수직 채널(150)과 중간 절연층들(112) 및 복수의 셀 게이트 전극들(322)의 사이에 개재될 수 있다. 전하 저장층(140)은 수직 채널(150)의 외측 벽을 둘러쌀 수 있다.
전하 저장층(140)은 수직 채널(150)로부터 셀 게이트 전극들(322) 쪽으로 순차적으로 적층된 터널 절연막(142), 전하 트랩막(144), 내부 블로킹 절연막(146) 및 외부 블로킹 절연막(148)을 가질 수 있다. 전하 저장층(140)의 최외측에 형성된 외부 블로킹 절연막(148)은 셀 게이트 전극들(322)의 측벽들과 접촉할 수 있다.
터널 절연막(142)은 실리콘 산화물을 포함할 수 있다. 전하 트랩막(144)은 실리콘 질화물 같은 전하 트랩층을 포함할 수 있다. 전하 트랩막(144)은 양자점들(quantum dots) 또는 나노 결정질(nano-crystalline materials)을 포함하는 절연층을 포함할 수 있다. 내부 및 외부 블로킹 절연막들(146, 148)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
도 5는 언도프트 다결정 실리콘(un-doped poly-crystalline silicon) 및 도프트 다결정 실리콘(doped poly-crystalline silicon)의 식각량의 차이를 나타내는 그래프이다.
도 5를 참조하면, 불순물이 도핑된 다결정 실리콘이 도핑되지 않은 다결정 실리콘이 비해 식각량이 낮은 것이 보여진다. 불순물이 도핑된 다결정 실리콘에 사용된 불순물은 인(P) 이고 도핑 농도는 1E21 atoms/cm3 이다. 그래프에서 보여지는 식각량은 도핑된 다결정 실리콘 및 도핑되지 않은 다결정 실리콘을 각각 암모니아수(aqueous ammonia)를 포함한 식각액에 1분간 담그어 습식 식각 공정을 수행한 후 측정되었다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 프로세서(2220) 또는 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 6b 및 6c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(2300, 2400)을 개념적으로 도시한 블록다이어그램이다. 도 6b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다.
바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다.
디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다.
파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다.
도 6c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(2414)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템(2412)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다.
이상, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110:하부 절연층
112:중간 절연층 114:상부 절연층
120: 예비 그라운드 게이트 전극
122: 예비 셀 게이트 전극
124: 예비 스트링 선택 게이트 전극
130: 채널홀 140: 전하 저장층
142: 터널 절연막 144: 전하 트랩막
146: 내부 블로킹 절연막 148: 외부 블로킹 절연막
150: 수직채널 152: 충진 절연막
154: 수직채널 패드 160: 하부 캡핑 절연층
200: 트렌치 210: 확장된 트렌치
300: 금속층
320: 그라운드 선택 게이트 전극
322: 셀 게이트 전극
324: 스트링 선택 게이트 전극
400: 절연 스페이서 402: 공통 소스 라인
410: 상부 캡핑 절연층
420: 비트라인 콘택 플러그 430: 비트라인

Claims (10)

  1. 기판 상에 제1 절연층, 제1 다결정 실리콘 층, 교번하는 제2 절연층들 및 제2 다결정 실리콘 층들, 제3 다결정 실리콘 층, 및 제3 절연층을 적층하고,
    상기 제1 절연층, 상기 제1 다결정 실리콘 층, 상기 제2 절연층들, 상기 제2 다결정 실리콘 층들, 상기 제3 다결정 실리콘 층, 및 상기 제3 절연층을 수직으로 관통하여 상기 기판과 접촉하는 수직 채널을 형성하고,
    상기 제2 절연층들, 상기 제2 다결정 실리콘 층들, 상기 제3 다결정 실리콘 층, 및 상기 제3 절연층을 수직으로 관통하고, 및 상기 제1 다결정 실리콘 층을 부분적으로 리세스하여 바닥에 상기 제1 다결정 실리콘 층이 노출되는 트렌치를 형성하고,
    상기 트렌치 내에 노출된 상기 제1 다결정 실리콘 층, 상기 제2 다결정 실리콘 층들, 및 상기 제3 다결정 실리콘을 부분적으로 제거하여 상기 제1 절연층이 노출되도록 상기 트렌치를 확장하는 것을 포함하고, 및
    상기 제1 다결정 실리콘 층이 수평으로 리세스된 깊이가 상기 제2 다결정 실리콘 층들이 수평으로 리세스된 깊이들보다 큰 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제2 다결정 실리콘 층들 및 상기 제3 다결정 실리콘 층은 불순물이 도핑된 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제2 다결정 실리콘 층들은 최하부로부터 최상부까지 점차적으로 높은 도핑 농도를 갖는 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 제1 다결정 실리콘 층은 상기 최하부의 제2 다결정 실리콘 층보다 낮은 도핑 농도를 갖는 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    상기 제1 다결정 실리콘 층은 불순물이 도핑되지 않은 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제1 다결정 실리콘, 상기 제2 다결정 실리콘 층들, 및 상기 제3 다결정 실리콘을 금속 실리사이드로 변환하는 공정을 수행하는 것을 더 포함하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 확장된 트렌치의 내벽 및 바닥 상에 절연 스페이서를 형성하고,
    상기 확장된 트렌치의 바닥에 노출된 상기 제1 절연층을 식각하여 상기 기판을 노출시키고,
    상기 노출된 기판 내에 불순물 영역을 형성하고, 및
    상기 확장된 트렌치를 채우고 상기 불순물 영역과 접촉하는 공통 소스 라인을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 공통 소스 라인, 상기 절연 스페이서, 및 상기 수직 채널 상에 제4 절연층을 형성하고,
    상기 제4 절연층을 관통하여 상기 수직 채널과 전기적으로 연결되는 비트 라인 콘택 플러그를 형성하고, 및
    상기 제4 절연층 및 상기 비트 라인 콘택 플러그 상에 비트 라인을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  9. 제1항에 있어서,
    상기 수직 채널을 형성하기 전에,
    상기 제1 절연층, 상기 제1 다결정 실리콘 층, 상기 제2 절연층들, 상기 제2 다결정 실리콘 층들, 상기 제3 다결정 실리콘 층, 및 상기 제3 절연층을 수직으로 관통하여 상기 기판을 노출하는 채널 홀을 형성하고, 및
    상기 채널 홀의 측벽 상에 전하 저장층을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  10. 기판 상에 하부 절연층을 형성하고;
    상기 하부 절연층 상에 제1 불순물 농도를 가진 제1 다결정 실리콘 층을 형성하고;
    상기 제1 다결정 실리콘 층 상에 교번하는 복수의 중간 절연층들 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가진 복수의 제2 다결정 실리콘 층을 형성하고;
    상기 제2 다결정 실리콘 층들 상에 상부 절연층을 형성하고;
    상기 상부 절연층 상에 상기 제2 불순물 농도보다 높은 제3 불순물 농도를 가진 제3 다결정 실리콘 층을 형성하고;
    상기 제3 다결정 실리콘 층 상에 캡핑 절연층을 형성하고;
    상기 캡핑 절연층, 상기 제3 다결정 실리콘 층, 상기 상부 절연층, 및 상기 중간 절연층들 및 상기 제2 다결정 실리콘 층들을 수직으로 관통하고, 상기 제1 다결정 실리콘 층을 부분적으로 리세스하는 트렌치를 형성하고; 및
    상기 트렌치 내에 노출된 상기 제1 다결정 실리콘 층, 상기 제2 다결정 실리콘 층들, 및 상기 제3 다결정 실리콘 층을 부분적으로 제거하여 상기 하부 절연층을 노출하는 확장된 트렌치를 형성하는 것을 포함하는 반도체 소자 제조 방법.
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