JP6532207B2 - ３次元抵抗メモリアレイ - Google Patents

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Description

本開示は、３次元抵抗メモリアレイとその製造方法に関する。
メモリデバイスでは、ビット密度の増加とビットコストの低減に対するニーズがずっとある。また、超高密度メモリ技術に変わる新しい技術、例えば３次元積層型抵抗ランダムアクセスメモリ（３Ｄ ＲＲＡＭ（登録商標））デバイスが提案されている。
３次元でのＲＲＡＭ（登録商標）デバイスのスケーリングを改善するために、１つのセレクタと１つのＲＲＡＭ（登録商標）セルを有するメモリアレイが水平面上に設けられたものを縦方向に複数個積層することが考えられる。しかし、これは仮想３Ｄ（ｐｓｅｕｄｏ−３Ｄ）アプローチであって、製造プロセスが非常にコスト高となる。別の可能性として、例えばＵＳ８，０６３，４３８に開示されているいわゆる３Ｄ ＲＲＡＭ（登録商標） ＢＩＣＳアプローチがある。基板の上に設けられた直線状の絶縁層パターンと、この絶縁層パターンの両側壁に設けられたピラー状の単結晶半導体パターンと、各単結晶半導体パターンの側壁に（縦方向に）設けられたトランジスタとを備えた縦型ＲＲＡＭ（登録商標）デバイスが開示されている。
レジスタとセレクタ（好ましくはセル内に１つのトランジスタ（１Ｔ１Ｒ））を備えた３Ｄ ＲＲＡＭ（登録商標）デバイスを製造するための代替の手段に対するニーズが存在する。
本開示の目的は、各セルにトランジスタセレクタを備えた（すなわち１Ｔ１Ｒセル）３次元抵抗メモリ（３Ｄ ＲＲＡＭ（登録商標））アレイを製造する改善した方法を提供することである。
更なる目的は、改善した３次元抵抗メモリアレイを提供することである。
本開示の第１の態様により、１Ｔ１Ｒ型３次元抵抗メモリアレイが提供される。
この方法は、
ａ）基板を準備するステップと、
ｂ）基板の前面の上に互いに重なり合う積層体を形成するステップ（積層体は、絶縁層、半導体層、ゲート絶縁層および導電層を含む繰り返し配列を有し、ゲート絶縁層は半導体層と導電層との間に配置される）と、
ｃ）積層体を貫通する平行な複数のトレンチを形成するステップ（平行な複数のトレンチは、第１型のトレンチと第２型のトレンチとが交互に設けられたものであると共に、基板の前面に沿ってかつ該前面に向かって延びている）と、
ｄ）積層体の各配列に凹部が形成されるように、第１型のトレンチと第２型のトレンチの内側側壁から、積層体の各配列に含まれる導電層の少なくとも一部を除去するステップと、
ｅ）第１型のトレンチ、第２型のトレンチおよび凹部を、第１型の誘電体材料で充填するステップ、
ｆ）第１型のトレンチ内に設けられた第１型の誘電体材料を除去するステップと、
ｇ）第１型のトレンチの露出した内側側壁上に金属酸化物層を形成するステップ（金属酸化物層は第１型のトレンチを部分的に充填する）と、
ｈ）第１型のトレンチの残りの部分に第１型の導電性材料を設けるステップと、
ｉ）第２型のトレンチ内に設けられた第１型の誘電体材料を除去するステップと、
ｊ）第２型のトレンチ内に第２型の導電性材料を設けるステップと、
ｋ）各第１型のトレンチ内に、積層体を貫通する複数のホールを互いに距離を隔てて形成すると共に、第１型のトレンチの内側側壁上に形成された金属酸化物層を露出させるステップと、
ｌ）各第２型のトレンチ内に、積層体を貫通する複数のホールを互いに距離を隔てて形成するステップと、
ｍ）第１型のトレンチ内と第２型のトレンチ内に形成された複数のホールを、第２型の誘電体材料で充填するステップとを含む。
本開示の方法による利点の１つは、１Ｔ１Ｒセルを有する３次元抵抗メモリアレイの製造において、費用効率の高い製造フローを利用できることである。さらに、従来から存在する加工ステップにより１Ｔ１Ｒ型３次元抵抗メモリアレイを製造でき、これにより製造関連のコストが低減する。さらに、この方法では、既製メモリセルの積層（いわゆる仮想３Ｄ）には依存せずに３次元メモリアレイが実現する。
さらに、上記方法は、
第１型のトレンチの内側側壁上に形成された、露出した金属酸化物を、半導体層が少なくとも部分的に露出するように除去するステップと、
露出した半導体層を少なくとも部分的に除去するステップとを含んでもよい。
この方法によれば、露出した半導体層を部分的に除去することにより、好ましくない寄生電流を生じる寄生伝導を低下させることができるので、より高効率の抵抗メモリアレイが得られる。さらに、この方法によれば、デバイスの性能が改善すると共に、３次元メモリアレイの高密度パッケージが容易になる。
絶縁層は酸化物または窒化物を含んでもよく、半導体層はＳｉ、ＧｅまたはＩＩＩ−Ｖ族材料を含んでもよく、ゲート絶縁層はＳｉＯ２（または誘電体材料）を含んでもよく、導電層はＴｉＮ、ＴａＮ、Ｗ、ドープポリシリコンまたはアンドープポリシリコンを含んでもよい。
従来から用いられている材料を用いることにより、例えば３次元メモリアレイの材料の堆積やエッチングに効率の高い製造プロセスやプロトコルを利用できる。
さらに、上記方法は、積層体の上に追加の酸化物層を設けるステップを含んでもよい。
追加の酸化層１１７により、３次元抵抗メモリアレイの上側で、積層体の絶縁性が向上すると共に、積層体が保護される。
第１型の誘電体材料および／または第２型の誘電体材料は、シリコン酸化物またはシリコン窒化物を含んでもよい。
これにより、抵抗メモリアレイを高い効率で製造することができる。
金属酸化物層は、遷移金属の二元酸化物を含んでもよい。
これらの材料は、抵抗スイッチング素子（すなわち、メモリデバイスの活性層またはメモリセル）としての利用に適している。したがって、メモリセルは金属酸化物層内に形成されてもよい。
第１型の導電性材料および／または第２型の導電性材料は、半導体、金属、導電性酸化物、金属窒化物および金属シリサイドからなる群から選択される材料を含んでもよい。
本開示の第２の態様により、３次元抵抗メモリアレイが提供される。
この３次元抵抗メモリアレイは、
繰り返し配列を有する細長い積層体を備え、
各配列は、該積層体の長手方向に対して垂直な方向に積層された絶縁層、半導体層、ゲート絶縁層および導電層を含み、
ゲート絶縁層は、半導体層と導電層との間に配置され、
半導体層、ゲート絶縁層および導電層は、前記積層体の長手方向に沿って配置されたセレクタトランジスタアレイを構成し、
前記積層体は、その長手方向に沿ってかつ該長手方向に向かって延びる第１側面と、該第１側面に対向する第２側面とを有し、
前記積層体の第１側面には金属酸化物層が設けられ、
金属酸化物層には、前記積層体から見て外方を向いた面上に第２型の誘電体材料と第１型の導電性材料が設けられ、
第２型の誘電体材料と第１型の導電性材料は、前記積層体の長手方向に沿って交互に設けられ、
前記積層体の第２側面には、第２型の誘電体材料と第２型の導電性材料が設けられ、
第２型の誘電体材料と第２型の導電性材料は、前記積層体の長手方向に沿って交互に設けられている。
繰り返し配列の各配列に含まれる導電層には、第１の絶縁部が前記積層体の第１側面に隣接して設けられていてもよく、かつ／または、第２の絶縁部が前記積層体の第２側面に隣接して設けられていてもよい。
これにより、第１型のトレンチ内にある金属酸化物層から、かつ／または第２型のトレンチ内にある導電性材料から導電層が電気絶縁された構造が得られるので好都合である。さらに、導電層から金属酸化物層へのリーク電流を低減させることができる。このように、改善した３次元抵抗メモリアレイを得ることができる。
金属酸化物層は、第１型の導電性材料に対応する位置に設けられ、半導体層は、第１型の導電性材料に対応する位置において第１厚さを有し、第２型の誘電体材料に対応する位置において、第１厚さより小さい第２厚さを有する。
これにより、寄生伝導経路を減らすことができ、改善した３次元抵抗メモリアレイを得ることができる。
セレクタトランジスタは、ジャンクションレス構造を有するピンチオフ型の電界効果トランジスタであってもよい。
これにより、トランジスタ内での電荷キャリアを高い効率で制御して、トランジスタを流れる電流を容易に制御できる。
上記３次元抵抗メモリアレイは、繰り返し配列を有する追加の細長い積層体であって、前記積層体の第１側面と追加の積層体の第１側面とが対向するものを備えてもよい。
本開示の更なる特徴とそれに伴って得られる効果は、添付の特許請求の範囲と以下の説明を検討すれば明らかとなる。当業者であれば、本開示の種々の特徴を結びつけ、本開示の範囲を逸脱しない範囲で、以下で説明する実施形態以外の実施形態を得られると理解するだろう。
本開示の種々の態様について、本開示の実施形態を示す添付図面を参照して、より詳細に説明する。
本開示の実施形態による３次元抵抗メモリアレイの準備段階における正面図を示す。 本開示の実施形態による３次元抵抗メモリアレイの準備段階における正面図を示す。 本開示の実施形態による３次元抵抗メモリアレイの準備段階における正面図を示す。 本開示の実施形態による３次元抵抗メモリアレイの準備段階における正面図を示す。 本開示の実施形態による３次元抵抗メモリアレイの準備段階における正面図を示す。 本開示の実施形態による３次元抵抗メモリアレイの準備段階における正面図を示す。 本開示の実施形態による３次元抵抗メモリアレイの準備段階における平面図を示す。 本開示の実施形態による３次元抵抗メモリアレイの平面図を示す。 本開示の実施形態による３次元抵抗メモリアレイの準備段階における平面図を示す。 本開示による方法のフローチャートを示す。
添付の図面を参照して本開示をより詳細に説明し、その中で本開示の好ましい実施形態について記載する。ただし、本開示は多くの形態で具現されてよく、本明細書に記載している実施形態に限定されるものと解釈すべきではない。むしろ、これらの実施形態は、完全性を目的として、また、本開示の範囲を当業者に十分に伝えるために記載している。
本開示による３次元抵抗メモリアレイを製造する方法について、図１から図９を参照して説明する。図１から図９は、複数の製造ステップを詳細に説明する図である。図１から図６は、３次元抵抗メモリアレイの準備段階における正面図を示し、図７から図９は、同じメモリアレイの平面図を示す。図８は、本開示の一実施形態による３次元メモリアレイの最終段階の平面図を示す。図１０に示すフローチャートは、本開示による３次元抵抗メモリアレイ用の複数の製造ステップを含む方法２００を示す。
図１は、本開示の実施形態による３次元抵抗メモリアレイの準備段階における正面図を示す。方法２００のステップ２０２に従って、図１に示す層構造の底部に基板１００が設けられる。本開示の実施形態で、「基板」には、利用可能な任意の下層材料であって、この（１つまたは複数の）材料の上には、本開示の実施形態によるデバイスが形成可能であるようなもの、も含まれる。特定の実施形態で、この「基板」は、シリコン基板、ガリウム砒素（ＧａＡｓ）基板、ガリウム砒素リン（ＧａＡｓＰ）基板、インジウムリン（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板またはシリコンゲルマニウム（ＳｉＧｅ）基板などの半導体基板を含んでよい。さらに、「基板」は、半導体基板部分に加えて、例えばＳｉＯ２層やＳｉ３Ｎ４層のような絶縁層を含んでよい。従って、「基板」には、シリコンオンガラス基板、シリコンオンサファイア基板も含まれる。このように、「基板」は、関心がある層（または部分）の下位にある層の要素を一般的に規定するために用いられる。その他、「基板」は、その上に層を形成可能である任意の基材であってもよく、例えばガラス層や金属層であってもよい。例として、基板は任意の好適な材料で作成されてよい。基板の材料は、アモルファス、多結晶、結晶のいずれであってもよい。
基板１００の前面の上にある２つの積層体１０２が示されている。各積層体１０２は、絶縁層(isolating layer)１０４、半導体層１０６、ゲート絶縁層１０８および導電層１１０の繰り返し配列を有する。積層体１０２は、方法２００のステップ２０４で準備される。図１からわかるように、ゲート絶縁層１０８は半導体層１０６と導電層１１０との間に配置されている。図１では、明確化のために２つの積層体１０２を示しているが、互いに重なり合う任意の数の積層体１０２を配置して３次元抵抗メモリアレイを構成できることが当業者に理解される。さらに、積層体１０２の上には、追加の酸化層１１７が配置される。
積層体１０２に含まれる層は、半導体産業において従来から用いられている材料を含んでもよい。絶縁層１０４は、ＳｉＯなどの酸化物、または、ＳｉＮなどの窒化物を含んでもよい。半導体層１０６は、Ｓｉ、ＧｅまたはＩＩＩ−Ｖ族材料などの半導体材料を含んでもよい。ゲート絶縁層１０８は、ＳｉＯ２または他の誘電体材料を含んでもよい。導電層１１０は、ドープポリシリコンもしくはアンドープ（ドープされていない）ポリシリコン、またはＴｉＮ、ＴａＮ、Ｗのような金属など、ゲート電極に適した任意の材料を含んでもよい。従来から用いられている材料を用いることにより、３次元抵抗メモリアレイを低コストで提供できる。
積層体１０２は、当業者に知られた標準堆積技術、例えば化学気相成長（ＣＶＤ）、より好ましくは低圧ＣＶＤ（ＬＰＣＶＤ）などを用いて形成されてもよい。
追加の酸化層１１７は、電気絶縁性を向上させると共に、３次元抵抗メモリアレイの頂部で積層体１０２を保護するために（任意的に）設けられていることに留意すべきである。他の実施形態によれば、追加の酸化物層１１７がない状態の３次元抵抗メモリアレイとしてもよい。
図２は、図１に開示された３次元抵抗メモリアレイの準備段階であって積層体１０２がさらに加工された後の状態を示す。この加工は、以下で説明することになる追加の加工ステップを伴う。あるステップで、平行な複数のトレンチ１１２が形成される。第１ステップは、方法２００のステップ２０６に関する。トレンチ１１２は、積層体１０２を貫通して基板１００の前面まで延びる。トレンチ１１２は、平滑性の高い垂直な内側側壁１２０を有する（明確化のため、トレンチ１１２は破線１２０で示している）。言い換えると、得られる複数のトレンチ１１２は、基板１００の前側に沿って互いに平行に延びる細長いトレンチ（またはチャネル）である。以下では、トレンチ１１２は、第１型のものに符号１１４を付して、第２型のものに符号１１６を付して説明する。明確化のために、複数個存在する各型のトレンチ１１２のうち、図２には１つだけを示している。３次元抵抗メモリアレイは、任意の数のトレンチ１１２（第１型のトレンチ１１４と第２型のトレンチ１１６とが交互に設けられている）を備えてもよいことに留意すべきである。
複数のトレンチ１１２を形成するステップ２０６は、当業者に知られた標準の加工技術を用いて実施してもよい。この標準の加工技術はリソグラフィステップを含んでいてもよく、追加の酸化物層１１７の上に例えば金属のハードマスク層が形成され、このハードマスク層の上にフォトレジスト層が形成される。次に、ハードマスク層がパターニングされる。一般的に、ハードマスク層をパターニングする際には、ハードマスクの選択部分が露出するようにフォトレジストの露光と現像が行われる。次に、ハードマスクの露出部分は、例えばエッチングにより、エッチングマスクとしてのフォトレジストを用いて除去される。次に、ハードマスク層をエッチングマスクとして用いて積層体１０２をエッチングすることにより、複数のトレンチ１１２が積層体内に形成される。次に、従来から用いられている方法を用いてハードマスクが除去される。
図２に示す３次元抵抗メモリアレイの準備段階を得るために行う他のステップについて説明する。このステップは、第１型、第２型のトレンチ１１４，１１６（１１２）の内側側壁１２０から、各積層体１０２の配列に含まれる導電層１１０の少なくとも一部を、各積層体１０２のシーケンスにおいて凹部１２２が形成されるように除去することを含む。この加工ステップは、方法２００のステップ２０８に相当する。
エッチングは、好ましくは異方性エッチングプロセスを用いて行われる。これにより、主に導電層１１０がエッチングされて凹部１２２が形成される。言い換えると、第２加工ステップでの異方性エッチングの結果、（前述の）トレンチ１１２における平滑性の高い垂直な内側側壁１２０において、凹部１２２が形成される。
図３は、図１と図２に開示された３次元抵抗メモリアレイの準備段階であって、第１型のトレンチ１１４（および凹部）と第２型のトレンチ１１６（および凹部）が第１型の誘電体材料１２４で充填された後の状態を示す。この充填ステップは、方法２００のステップ２１０に相当する。図３に示すように、凹部１２２についても第１型の誘電体材料１２４で充填される。
第１の誘電体材料１２４は、例えばシリコン酸化物またはシリコン窒化物を含んでもよい。これらは、半導体産業で用いられる標準的な材料である。これらの材料は扱いやすく、トレンチの充填は、標準的な加工技術を用いた方法に従って行われてもよい。
図４は、図１から図３に開示された３次元抵抗メモリアレイの準備段階であって、積層体１０２に対して更なる加工が行われた後の状態を示す。このプロセスは、図１０に示す方法２００におけるステップ２１２からステップ２１４に相当する。あるステップで、第１型のトレンチ１１４内にある第１型の誘電体材料１２４は、第１型のトレンチ１１４の側壁１２０が露出するように除去される。ただし、凹部内に存在する第１の誘電体材料１２４は除去されない。第１型のトレンチ１１４内にある第１の誘電体材料１２４を除去するために、好ましくは指向性を有するエッチングステップが利用される。
次のステップで、第１型のトレンチ１１４の露出した内側側壁１２０上に、金属酸化物層１２６が形成される。図４に示すように、金属酸化物層１２６は、第１型のトレンチ１１４を部分的にのみ充填する。言い換えると、第１型のトレンチ１１４の各内側側壁１２０上に形成された金属酸化物層１２６どうしの間には空隙が存在する。金属酸化物層１２６は、トレンチに沿ってコンフォーマルに堆積するのが好ましい。これは、例えば原子層堆積（ＡＬＤ）により行ってもよい。金属酸化物層１２６は、基板１００の前面の上には堆積しない。
金属酸化物層１２６は、遷移金属の二元酸化物、例えばＮｉＯ、ＨｆＯ、ＴａＯ、ＺｒＯ、ＡｌＯ、ＮｂＯ、ＴｉＯを含む。３次元抵抗メモリアレイ内の活性層またはメモリセルとして二元酸化物層を設けることにより、メモリセルの抵抗を効率的にスイッチングすることができる。言い換えると、金属酸化物層を高抵抗状態と低抵抗状態との間で切り替えることができ、これを利用して、例えばＲＲＡＭ（登録商標）を種々のメモリ状態間で交互に切り替えることができる。好ましい実施形態で、金属酸化物層１２６は、良好なスイッチング特性を示すことが知られているハフニウム酸化物を含んでもよい。良好なスイッチング特性は、不揮発性メモリにおいて金属酸化物層１２６を活性層（メモリセルとも称される）として利用する上で非常に重要である。さらに、ハフニウム酸化物を用いることは、ｈｉｇｈ−ｋ誘電体である点でも好都合である。
図５は、図１から図４に開示された３次元抵抗メモリアレイの準備段階であって、更なる加工ステップが行われた後の状態を示す。このステップは、それぞれ方法２００のステップ２１６からステップ２１８に相当する。
まず、第１型のトレンチ１１４の残りの部分（すなわち空隙部）において、第１型の導電性材料１２８が設けられる。第１型の導電性材料１２８は、半導体、金属、導電性酸化物、金属窒化物および金属シリサイドを含んでもよい。従って、半導体産業において一般に使用される標準材料を利用できる。さらに、第１型の導電性材料１２８の電気特性は、導電性材料１２８について効率的な動作と所望の伝導特性が得られるように調整可能である。第１型の導電性材料１２８は、ＲＲＡＭ（登録商標）スイッチング素子用の上部電極として機能する。
次に、第２型のトレンチ１１６の側壁１２０が露出するように、第２型のトレンチ１１６内に設けられた第１型の誘電体材料１２４が除去される。ただし、凹部内に存在する第１の誘電体材料１２４は除去されない。第２型のトレンチ１１６内にある第１の誘電体材料１２４を除去するために、好ましくは指向性を有するエッチングステップが利用される。
図６は、図１から図５に開示された３次元抵抗メモリアレイの準備段階における正面図を示す。図６に示されているように、第２型のトレンチ１１６内に第２型の導電性材料１３０が設けられる。従って、積層体１０２の導電層１０６を介して、第１型の導電性材料１２８と第２型の導電性材料１３０との間で電流が流れうる。３次元抵抗メモリアレイの機能について以下で説明する。第２型の導電性材料１３０を設けるステップは、方法２００のステップ２２０に相当する。
第２型の導電性材料１３０と第１型の導電性材料１２８とは同じ材料を含んでもよいことに留意すべきである。説明の繰り返しを避けるために、上記の説明を参照する。第１型の導電性材料１２８と第２型の導電性材料１３０は同一であってもよく、これにより３次元抵抗メモリアレイの製造が単純化される。
こうした３次元抵抗メモリアレイの機能について説明する。図６を参照すると、３次元抵抗メモリアレイの機能が、符号３００を付した回路図により概略的に示されている。
集積回路３００はトランジスタデバイス３０２を備える。トランジスタデバイス３０２は、ＭＯＳＦＥＴ、ピンチオフ型のＦＥＴ、フィンＦＥＴのいずれであってもよい。トランジスタデバイス３０２は三端子デバイスである。トランジスタデバイス３０２は、積層体１０２が設けられる基板１００の表面に対して略垂直な方向に延びるチャネル領域を含む。チャネル領域は、従来から用いられている方法で半導体層１０６内に形成されてもよい。
金属酸化物層１２６により構成される抵抗スイッチングメモリ層３１０と第１型の導電性材料１２８との間の電気経路の導電性は、トランジスタデバイス３０２により制御される。トランジスタデバイス３０２は、抵抗スイッチングメモリ層３１０へ流れる電流をスイッチオンおよび／またはスイッチオフするように構成されている。
さらに詳細に説明する。トランジスタデバイス３０２は、絶縁層１０４の上の半導体層１０６（例えばシリコン層）内に形成される。半導体層１０６の上面に、ゲート電極３０４として機能する導電層１１０が設けられる。半導体層１０６と導電層１１０との間にはゲート絶縁層１０８が挟持されており、これがゲート誘電体３０６として機能する。好適な電気信号をゲート電極３０４に印加することにより、半導体層１０６内に反転チャネル（または蓄積チャネル）３０８を形成できる。反転チャネル（または蓄積チャネル）３０８は、抵抗スイッチング活性層３１０（すなわち抵抗メモリアレイのメモリセル）と電極３１２との間を切替可能とする電極として用いることができる。こうした動作により、メモリ状態が変化するように、抵抗スイッチング活性層３１０の抵抗（すなわち蓄積した値）を変化させることができる。
再度図６を参照すると、繰り返し配列１０２の各配列に含まれる導電層１１０には、この導電層１１０に隣接して第１の絶縁部４００と第２の絶縁部４０２が設けられる。単に明確化のために、絶縁部４００，４０２にのみ符号を付しているが、３次元抵抗メモリアレイは、第１型の絶縁部４００および／または第２型の絶縁部４０２をそれぞれ複数個備えていてよい。絶縁部４００，４０２が存在することにより、第１型のトレンチ１１４内の金属酸化物層１２６および／または第２型のトレンチ１１６内の第２型の導電性材料１３０から導電層１１０を電気絶縁することができることは好都合である。
図７は、図１から図６に開示されている３次元抵抗メモリアレイの準備段階の平面図（すなわち基板１００の前面に垂直な方向から見た図）を示す。
また、図７は、後続で実施する、方法２００のステップ２２２，２２４に対応する加工ステップを示す。最初のステップでは、積層体１０２を貫通する複数のホール１３２が、互いに距離を隔てて、第１型のトレンチ１１４のそれぞれに形成される。これにより、第１型のトレンチ１１４の内側側壁１２０の上に形成された金属酸化物層１２６が露出する。第２型のトレンチ１１６のそれぞれに、互いに距離を隔てた複数のホール１３４が形成される。また、互いに距離を隔てた複数のホール１３４は、積層体１０２を貫通して延びる。この加工により３次元構造が得られる。このようにして形成される３次元構造において、ホールは積層体１０２の種々の領域を分離する。その後、第１型のトレンチ１１４と第２型のトレンチ１１６に形成される、互いに距離を隔てた複数のホール１３２，１３４を追加的に第２型の誘電体材料１３６で充填することにより、３次元抵抗アレイを形成できる。互いに距離を隔てた複数のホールを充填するステップは、方法２００のステップ２２６に相当する。
図８は、上記加工ステップから生じる３次元抵抗メモリアレイを示す。得られる３次元抵抗メモリアレイの構造について説明する。このメモリアレイは、繰り返し配列１０２を有する細長いスタックを備える。各配列は、絶縁層１０４、半導体層１０６、ゲート絶縁層１０８および導電層１１０を備える。これらの層は、細長い積層体の長手方向に対して垂直な方向に積層されている。ゲート絶縁層１０８は、半導体層１０６と導電層１１０との間に配置されている。半導体層１０６、ゲート絶縁層１０８および導電層１１０は、細長い積層体の長手方向に沿って配置されたセレクタトランジスタアレイを構成する。この細長い積層体は、その長手方向に沿ってかつ長手方向に向かって延びる第１側面と、この第１側面に対向する第２側面とを有する。細長い積層体の第１側面には金属酸化物層１２６が設けられている。金属酸化物層１２６には、細長い積層体から見て外方を向いた面上に第２型の誘電体材料１３６と第１型の導電性材料１２８が設けられる。第２型の誘電体材料１３６と第１型の導電性材料１２８は、積層体の長手方向に沿って交互に設けられている。細長い積層体の第２側面には、第２型の誘電体材料１３６と第２型の導電性材料１３０が設けられている。第２型の誘電体材料１３６と第２型の導電性材料１３０は、細長い積層体の長手方向に沿って交互に設けられている。
図９を参照して、本開示の一実施形態によれば、方法は、半導体層１０６が少なくとも部分的に露出する（符号１３８を付している）ように、第１型のトレンチ１１４の内側側壁１２０上に形成された露出した金属酸化物１２６を除去するステップを含んでもよい。また、方法は、露出した半導体層１０６，１３８を少なくとも部分的に除去するステップを含んでもよい。
その結果、金属酸化物層１２６は、第１型の導電性材料１２８に対応する位置に設けられてもよく、半導体層１０６は符号１３９で示す位置で薄くなっていてもよく、即ち、半導体層１０６は、第１型の導電性材料１２８に対応する位置において第１厚さ（ｔ１）を有し、第２型の誘電体材料１３６に対応する位置１３９において、第１厚さ（ｔ１）より小さい第２厚さ（ｔ２）を有してもよい（ｔ１＞ｔ２）。その結果、寄生伝導経路（例えば図示した寄生経路１４０）を無くすことができる。このプロセスにより、効率の高いダイレクトな電流経路１４１（抵抗メモリアレイの機能を調節する）を設けることができる。これにより、３次元抵抗メモリデバイスの性能が向上する。

分離したホール１３２，１３４は、第２型の誘電体材料１３６で充填されることが好ましいことに留意すべきである。
本開示は、上記の好ましい実施形態に限定されるものではないことが、当業者により理解される。これに対しては、特許請求の範囲の記載の範囲内で多くの変更、変形例が可能である。
例えば、３次元抵抗メモリアレイは、繰り返し配列を有する追加の細長い積層体であって、元の積層体の第１側面と追加の積層体の第１側面とが対向するものを備えていてもよい。
さらに、請求項に係る開示を実施する当業者は、図面、開示および添付の特許請求の範囲を検討することにより、開示した実施形態に対する変形例を理解し、達成することができる。特許請求の範囲において、「備える、有する、含む」（ｃｏｍｐｒｉｓｉｎｇ）は他の要素またはステップを除外しない。また、不定冠詞（ａ，ａｎ）は複数を除外しない。異なる従属請求項にそれぞれある測定値が記載されているという事実は、これらの測定値の組み合わせを有利に用いることができないことを示すのではない。また、２つ以上のステップは、同時に、または一部が同時に実施されてもよい。さらに、上記方法に含まれるステップは、開示しているものとは異なる順序で実施されてもよい。こうした変形例は、選択された加工用ハードウェアシステムおよび設計者の選択に依存する。こうした変形例はすべて本開示の範囲内にある。さらに、本開示について、その例示的な実施形態を参照して具体的に説明してきたが、多くの変更、修正などは当業者にとって自明である。

Claims (13)

  1. ３次元抵抗メモリアレイを製造する方法であって、
    ａ）基板（１００）を準備するステップ（２０２）と、
    ｂ）基板（１００）の前面の上に互いに重なり合う積層体（１０２）を形成するステップ（２０４）であって、積層体（１０２）は、絶縁層（１０４）、半導体層（１０６）、ゲート絶縁層（１０８）および導電層（１１０）を含む繰り返し配列（１０２）を有し、ゲート絶縁層（１０８）は半導体層（１０６）と導電層（１１０）との間に配置されるステップ（２０４）と、
    ｃ）積層体（１０２）を貫通する平行な複数のトレンチ（１１２）を形成するステップ（２０６）であって、平行な複数のトレンチ（１１２）は、第１型のトレンチ（１１４）と第２型のトレンチ（１１６）とが交互に設けられたものであると共に、基板（１００）の前面に沿ってかつ該前面に向かって延びているステップ（２０６）と、
    ｄ）積層体（１０２）の各配列（１０２）に凹部（１２２）が形成されるように、第１型のトレンチ（１１４）と第２型のトレンチ（１１６）の内側側壁（１２０）から、積層体（１０２）の各配列（１０２）に含まれる導電層（１１０）の少なくとも一部を除去するステップ（２０８）と、
    ｅ）第１型のトレンチ（１１４）、第２型のトレンチ（１１６）および凹部（１２２）を、第１型の誘電体材料（１２４）で充填するステップ（２１０）、
    ｆ）第１型のトレンチ（１１４）内に設けられた第１型の誘電体材料（１２４）を除去し、凹部（１２２）は充填されたままとするステップ（２１２）と、
    ｇ）第１型のトレンチ（１１４）の露出した内側側壁（１１２）上に金属酸化物層（１２６）を形成するステップ（２１４）であって、金属酸化物層（１２６）は第１型のトレンチ（１１４）を部分的に充填するステップ（２１４）と、
    ｈ）第１型のトレンチ（１１４）の残りの部分に第１型の導電性材料（１２８）を設けるステップ（２１６）と、
    ｉ）第２型のトレンチ（１１６）内に設けられた第１型の誘電体材料（１２４）を除去するステップ（２１８）と、
    ｊ）第２型のトレンチ（１１６）内に第２型の導電性材料（１３０）を設けるステップ（２２０）と、
    ｋ）各第１型のトレンチ（１１４）内に、積層体（１０２）を貫通する複数のホール（１３２）を互いに距離を隔てて形成すると共に、第１型のトレンチ（１１４）の内側側壁（１２０）上に形成された金属酸化物層（１２６）を露出させるステップ（２２２）と、
    ｌ）各第２型のトレンチ（１１６）内に、積層体（１０２）を貫通する複数のホール（１３４）を互いに距離を隔てて形成するステップ（２２４）と、
    ｍ）第１型のトレンチ（１１４）内と第２型のトレンチ（１１６）内に形成された複数のホール（１３２，１３４）を、第２型の誘電体材料（１３６）で充填するステップ（２２６）と
    を含む方法。
  2. 第１型のトレンチ（１１４）の内側側壁（１２０）上に形成された、露出した金属酸化物（１２６）を、半導体層（１０６）が少なくとも部分的に露出する（１３８）ように除去するステップと、
    露出した半導体層（１０６，１３８）を少なくとも部分的に除去するステップとを含む、
    請求項１に記載の方法。
  3. 絶縁層（１０４）は酸化物または窒化物を含み、半導体層（１０６）はＳｉ、ＧｅまたはＩＩＩ−Ｖ族材料を含み、ゲート絶縁層（１０８）はＳｉＯ２を含み、導電層（１１０）はＴｉＮ、ＴａＮ、Ｗ、ドープポリシリコンまたはアンドープポリシリコンを含む、
    請求項１または２に記載の方法。
  4. 積層体（１０２）の上に追加の酸化物層（１１７）を設けるステップを含む、
    請求項１から３のいずれか１項に記載の方法。
  5. 第１型の誘電体材料（１２４）および／または第２型の誘電体材料（１３６）は、シリコン酸化物またはシリコン窒化物を含む、
    請求項１から４のいずれか１項に記載の方法。
  6. 金属酸化物層（１２６）は、遷移金属の二元酸化物を含む、
    請求項１から５のいずれか１項に記載の方法。
  7. 金属酸化物層（１２６）は、ＮｉＯ、ＨｆＯ、ＴａＯ、ＺｒＯ、ＡｌＯ、ＮｂＯ、ＴｉＯのいずれかを含む、
    請求項６に記載の方法。
  8. 第１型の導電性材料（１２８）および／または第２型の導電性材料（１３０）は、半導体、金属、導電性酸化物、金属窒化物および金属シリサイドからなる群から選択される材料を含む、
    請求項１から７のいずれか１項に記載の方法。
  9. 繰り返し配列（１０２）を有する細長い積層体を備えた３次元抵抗メモリアレイであって、
    各配列（１０２）は、該積層体の長手方向に対して垂直な方向に積層された絶縁層（１０４）、半導体層（１０６）、ゲート絶縁層（１０８）および導電層（１１０）を含み、
    ゲート絶縁層（１０８）は、半導体層（１０６）と導電層（１１０）との間に配置され、
    半導体層（１０６）、ゲート絶縁層（１０８）および導電層（１１０）は、前記積層体の長手方向に沿って配置されたセレクタトランジスタアレイを構成し、
    前記積層体は、その長手方向に沿ってかつ該長手方向に向かって延びる第１側面と、該第１側面に対向する第２側面とを有し、
    前記積層体の第１側面には金属酸化物層（１２６）が設けられ、
    金属酸化物層（１２６）には、前記積層体から見て外方を向いた面上に第２型の誘電体材料（１３６）と第１型の導電性材料（１２８）が設けられ、
    第２型の誘電体材料（１３６）と第１型の導電性材料（１２８）は、前記積層体の長手方向に沿って交互に設けられ、
    前記積層体の第２側面には、第２型の誘電体材料（１３６）と第２型の導電性材料（１３０）が設けられ、
    第２型の誘電体材料（１３６）と第２型の導電性材料（１３０）は、前記積層体の長手方向に沿って交互に設けられている
    ３次元抵抗メモリアレイ。
  10. 繰り返し配列（１０２）の各配列に含まれる導電層（１１０）には、第１の絶縁部（４００）が前記積層体の第１側面に隣接して設けられ、かつ／または、第２の絶縁部（４０２）が前記積層体の第２側面に隣接して設けられている、
    請求項９に記載の３次元抵抗メモリアレイ。
  11. 金属酸化物層（１２６）は、第１型の導電性材料（１２８）に対応する位置に設けられ、
    半導体層（１０６）は、第１型の導電性材料（１２８）に対応する位置において第１厚さを有し、第２型の誘電体材料（１３６）に対応する位置（１３９）において、第１厚さより小さい第２厚さを有する
    請求項９または１０に記載の３次元抵抗メモリアレイ。
  12. セレクタトランジスタは、ジャンクションレス構造を有するピンチオフ型の電界効果トランジスタである、
    請求項９から１１のいずれか１項に記載の３次元抵抗メモリアレイ。
  13. 繰り返し配列を有する追加の細長い積層体であって、前記積層体の第１側面と追加の積層体の第１側面とが対向するものを備える、
    請求項９から１２のいずれか１項に記載の３次元抵抗メモリアレイ。
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