TWI323464B - Alternate sensing techniques for non-volatile memories - Google Patents

Description

1323464 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於非揮發記憶體及其操作，更明確而 言，係關於用於讀取此類記憶體的技術。 【先前技術】

本發明的原理可應用於各種類型的非揮發記憶體，包括 現有的非揮發記憶體以及預期使用正在開發之新技術的非 揮發記憶體。然而，相對於以快閃式電子可抹除及可程式 化唯讀記憶體（EEPROM)為例來說明本發明之實施方案， 其中該等儲存元件係浮動閘極。 在目别之商業產品中，快閃EEPROM陣列之每一浮動間 極儲存元件通常會以二進制模式運作來儲存單一位元資 料，其中，會定義該等浮動閘極電晶體之臨界位準之兩個 圍作為儲存位準。一浮動閘極電晶體之該等臨界位準楽 應於儲存於它們的浮動閘極上之電荷位準之範圍。除了邻 小記憶體陣列之大小外’目前之趨勢還會藉由在每一浮鸯 閘極電晶體中儲存多於一個位元之資料來進—步增加此海 記憶體陣列之資料儲存密度。此係藉由定義多於兩個之超 界位準作為每—浮動閘極電晶體之儲存狀態來實現，目刻 在商業產品中包括四個此類狀態（每—浮動閘極儲存元件: 位凡資料）。預期更多儲存狀態，例如每一儲存元件8或甚 至16個狀g。每-浮動閘極記憶體電晶體均具有-其可賓 =作的特定臨界電壓總範圍（視t)，而且將該範圍分成 為各狀態數加上該等狀態間之邊限的一範圍，以便讓它們 H7532.doc 1323464 彼此明顯不同》 單元巾料㈣態數増加時1 極儲存兀件上已程式化電 下降。因為當每-記憶趙單元==移的容限值便會 加時針對每-储存狀態所指定储存的狀態數增 ,員以已增加精確度執行該程式 化偏移::存電荷位準中的能夠被容許的任何後程式 ^ 無論實際偏移或視偏移）程度均會下降。儲存於一 =之電荷的實際偏移在讀取、程式化及抹除與該單元 某種程度電輕合之其他單元(例如相同行或列中的單 兀以及共用-線或節點的單元)時可能會受到干擾。 已健存電荷中的視偏移的發生原因為儲存元件間的場搞 :。由於記憶體單元陣列的大小縮減，且因為積體電路製 =術的改良之結果，此輕合的程度便必定會提高。該問 f顯地發生在已於不同時間處加以程式化的兩組相鄰 …Π程式化其中—組單元以於它們對應於—組資料 的浮動間極中添加一電荷位準。利用第二組資料來程式化 第二組單元之後’從第一組單元的浮動閘中所讀取的該等 電荷位準經常會不同於已程式化的電荷位準，此係由於與 第一組浮動閘極麵合的第二組浮動閉極上的電荷效應。此 係在美國專利第5,867,429與5,930，167號中加以說明，以引 方式將該等專利全文併入本文中。此等專利說明實體互 相隔離該等兩組浮動閘極，或是在讀取第一組浮動閉極上 的電4時考慮第二組浮動閘極上的電荷的效應。另外，專 117532.doc 1323464 利第5,930,167號說明僅以兩種狀態或利用已減小邊限來選 擇性程式化一多態記憶體（如快閃記憶體）之若干部分的方 法，以便縮短初始程式化該資料所需要的時間。稍後讀取 此資料且以兩個以上的狀態或以已增加邊限將其再程式化 至該記憶體中。 此效應會出現在各種類型的快閃EEPROM單元陣列中。 一項設計之NOR陣列使其記憶體單元連接在鄰近位元（行） 線之間並使控制閘極與字元（列）線連接。個別單元包含一 浮動閘極電晶體（具有或沒有與其事聯所形成的選擇電晶 體）或藉由單一選擇電晶體所分離的兩個浮動閘極電晶 體。在下面SanDisk公司之美國專利與待審申請案中提出 此類陣列及其在儲存系統中之使用之範例，將該等美國專 利與待審申請案之全部内容以引用方式併入本文：專利第 5,095,344 > 5,172,338 ' 5,602,987 ' 5,663,901 ' 5,430,859 ' 5,657,332、5,712，180、5,890，192、及 6，151，248號，以及 序號09/505,555(於2000年2月17日申請）與〇9/667,344(於 2000年9月22曰申請）。 一項設計之一 NAND陣列具有若干記憶體單元（例如8、 16或甚至32)，其係透過任一端處的選擇電晶體沿著一位 元線與一參考電位線之間所形成之每一串以串聯形式連 接。子元線係與單元之控制閘極連接且係形成於不同串聯 串上》在以下美國專利中提出此類陣列及其操作之相關範 例，將該等美國專利之全部内容以引用方式併入本文： 5,570,315、5,774,397 及 6,〇46,935。簡言之，在兩步驟中 117532.doc 將通常源自進人資料的不同邏輯頁的兩位元資料程式化成 該等個別單元之四種狀態之一：首先根據一位元資料將一 單元程式化成一種狀態，接著若該資料必要，便根據進入 資料的第二位兀將該單元重新程式化成其狀態之另一種狀 態。 除了藉由使程式化更快來改善記憶體性能之外，亦可藉 由加速感應程序來改善性能。縮短感應時間可改善讀取與 驗證操作期間之性能；若記憶體可加速驗證，則此會改善 寫入速度。此尤其對任何兩連續脈衝間皆需要一驗證步驟 的多態δ己憶體成立，且多態記憶體在每一驗證操作中需要 若干感應步驟。若可減少或消除此等缺點，則可改善非揮 發記憶體系統之性能。 【發明内容】 簡言之與一般而言，本發明提供一種用於感應記憶體單 兀之方案，其係尤其適用於改善多位準非揮發記憶體系統 中之月tl。此係藉由經由將被選定記憶體單元之通道放電 至接地而在被選定記憶體單元内設定一初始狀態；在傳統 源極（例如將一區塊中之NAND串之相同端連接在一起的共 用電極）與控制閘極上放置一電壓位準；及在信號積分週 期期間由於流經單元之電流之導電而允許單元位元線持續 某一時間地加以充電來實現。該記憶體單元之該位元線會 接著充電，直到該位元線電壓高得足以中斷任何其他單元 導電。該位元線電壓之上升將按視該單元之一資料狀離而 定的一速率並升至視該資料狀態而定的一位準，當該位元 117532.doc 線（其目前發揮NAND串之源極的作用）錢達到一足夠古 位準以致達到電流會本質上中斷的—主體效應受影響記: 體早元臨界值時，該單元會隨後關m確言之，—範 例性具體實施例將此技術用於寫入操作之驗證階段以及讀 取操作中之感應。藉由在字元線上放置一恆定資料獨立電 壓以及在沿該相同字元線之複數個單元之源極側上放置恒 定資料獨立共用電壓位準來同時感應此等單元。在源極侧 之電壓高於位元線側之電壓的意義上，源極侧目前係發揮 波極之作用。先前已放電之單元之位元線會隨後造成其個 別位元線上之一指示其個別資料内容之電壓。 在本發明之一子方面中，本發明提供一單一驗證操作循 裱以驗證正在程式化之所有單元之狀態（與單元目標狀態 無關）。而對應位元線欲升至的位準會因主體效應而取決 於單元之狀嘘。可接著將此位準與對應於個別目標值之參 考值作比較。此會優於先前技術（其需要多個充電_放電， 及每一程式化脈衝之後之若干信號積分循環，每一目標狀 態之一循環需要一驗證操作）而改善性能。 在本發明之另一子方面中，可改善讀取性能，因為可基 於單一放電-充電循環決定所有資料位準。由於給定單元 位元線上之位準接近資料内容所決定之漸近值，所以，一 旦達到此等位準，就可將位元線上之位準與一組參考位準 作比較（按順序或同時加以執行的比較階段）。 在本發明之另一子方面中且在一組具體實施例中，周邊 電路按順序將參考電壓供應至位元線比較器。供應不同值 117532.doc 10 - 1323464 之多工電路可同時使用所有參考值’或將參考值供應至比 較器之線本身可以時間多工方式接收各種參考值。儘管此 最後技術需要改變參考供應線上之電壓位準，但此之實現 要比針對每一資料位準重新充電與放電位元線快。 本發明之另-方面係藉由執行多個感應子操作來感應多 態記憶體單元之狀態’每-子操作採用-不同控制閉極電 壓，但在每一操作中藉由對該等先前已放電單元執行透過 其源極之充電感應多個狀態。藉由組合兩不同感應技術之 要素，可加速感應操作（因為在每一感應子操作中讀取多 個狀態）’而多個字元線電壓之使用可提供^以分辨所有 資料狀態之動態範圍。 此等方面之—特定具體實施例係基於具有NAND架構的 -快閃記憶體。沿著一被選定字元線之單元係沿著位元線 而連接至-共用源極線。可使用一所有位元線架構，或將 位元線分成可交替加以感應之位元線集的一架構。 下文範例性昇體實施例的說明中含有本發明的額外方 面、特徵、優點及應用，參考該說明時應該結合附圖。 【實施方式】 範例性非揮發記憶體系統 為提供特定範例，參考圖⑴，其說明一特定非揮發記 憶體系統，在該非揮發記憶體系統”施本發明之各方 面。圖1係一快閃記憶體系統之方塊圖。包括配置於—矩 陣令之複數個記憶體單元M的記憶體單元陣列！係受行控 制電路2、列控制電路3、c_源極控制電路4及c-p_井控制‘ 117532.doc 丄 路5控制。行控制電路2係連接至記憶體單元陣列丨之位元 線（BL)，用於讀取記憶體單元⑽中所儲存之資料、用於 決定一程式化操作期間該等記憶體單元⑽之狀態以及用 於控制位元線（BL)之電位位準以促進程式化或抑制程式 化。列控制電路3係連接至字元線（WL)，以選擇該等字元 線（WL)中的-字％線，進而施加讀取電壓、施加與位元線 電位位準(由行控制電路2控制)組合之程式化電壓及施加與 P”型區域（在® 3中標記為”c_p_井” i i)之電壓福合之抹除電 堡，、中在該p型區域上形成記憶體單元（M)。源極控制 電路4控制連#至記憶體單元（M)的一共用源極線（在圖” 標記為"C-源極"）。C-P-井控制電路5控制c_p_井電壓。 藉由行控制電路2讀出記憶體單元（M)中所儲存之資料且 由ι/0線與一資料輸入/輸出緩衝器6將該資料輸出至外 P =〇線。經由外部1/〇線將欲儲存於記憶體單元内之程式 資料輸入至資料輸入/輪出緩衝器6,並傳輸至行控制電路 2。外部I/O線係連接至控制器2〇。 用於控制快閃記憶體裝置之指令資料係輸入至一指令介 面、，其係連接至與控制器20連接之外部控制線。該指令資 料通知決閃5己憶體請求什麼操作。將輸入命令傳輸至狀態 機8其控制行控制電路2、列控制電路3、^源極控制電路 4、c-p-井控制電路5及資料輸入/輸出緩衝器6。狀態❹可 出决閃《己憶體的狀態資料，例如準備/忙碌或通過，失 敗》 控制器20係與或可與一主機系統(例如個人電腦、數位 H7532.doc •12- 1323464 相機或個人數位助理）連接。係主機啟動指令，例如將資 料儲存於記憶體陣列丨内或從該陣列丨讀取資料，並分別提 供或接收此類資料。控制器將此類指令轉換成指令電路7 可解釋與執行之指令信號。控制器通常亦包含緩衝器記憶 體，用於將使用者資料寫入至記憶體陣列或從該記憶體陣 列讀取使用者資料。典型記憶體系統包括一積體電路晶片 21，其包括控制器20 ;以及一或多個積體電路晶片22，每 一晶片包含一記憶體陣列與相關聯的控制、輸入/輸出及 狀態機電路。當然，趨勢係將一系統之記憶體陣列與控制 器電路一起整合在一或多個積體電路晶片上。可嵌入該記 憶體系統成為該主機系統的一部分，或是亦可使其内含在 一記憶卡t，該記憶卡可以可移除方式插入主機系統之匹 配插槽之中。此一卡可包括整個記憶體系統，或具有相關 聯周邊電路的控制器與記憶體陣列可提供在分離的卡中。 參考圖2，圖中說明記憶體單元陣列i的一範例性結構。 將以一 NAND型快閃EEPR〇M作為範例說明。在—特定範 例中，將該等記憶體單元（M)分割為M24個區塊。會同時 抹除儲存在每-區塊中之資料。因此，區塊係由可同時抹 除之數個單元的最小單位。在此範例中，各區塊中存在 8,5 12灯，其係分成偶數行與奇數行。還將位元線分成偶 數位π線（BLe)與奇數位元線（BL〇)。連接至位於每—閘極 電極處之字元線（WL0至WL3)的四個記憶體單元係串聯連 接以形成一 NAND單元單位或NAND串。該NAND單元單位 的端子係經由一第一選擇電晶體而連接至對應位元線 117532.doc

1323464 (BL) ’該第一選擇電晶體的閘極電極係耦合至一第一選擇 閘極線（SGD);而該NAND單元單位之另一端子係經由一 第一選擇電晶體而連接至c_源極，該第二選擇電晶體的閘 極電極係耦合至一第二選擇閘極線（SGS)。雖然為簡化起 見圖中顯示每一單元單位中包含四個浮動閘極電晶體然 而亦可以使用更多數目之電晶體，例如8、16、32或甚至 64個。 在此範例中，在使用者資料讀取與程式化操作期間會 同時選擇4,256個單元（Mp該等被選定之單元（M)具有^ 一字兀線（WL)，例如WL2，並具有同一種類之位元線 (BL)，例如偶數位元線BLe〇、Ble2至BLe4254。因此可 同時讀取或程式化532個位元組的資料且將此資料單位稱 為一頁。由於在此範例中每— NAND串包含4個單元且每一 感應放大器有兩位元線，故一區塊可儲存至少八頁。當每 一 s己憶體單元（M)儲存兩位元的資料（即多位準單元）時， 區塊儲存16頁。在此具體實施例中，該等記憶體單元之 每一個之儲存元件（在此情況下係該等記憶體單元之每一 個之浮動閘極）會儲存兩位元之使用者資料。 圖3顯不圖2中概略顯示之類型的NAND單元單位在位元 線（BL)方向之斷面圖。在一 p型半導體基板9的一表面上， 形成P型區域C-P-井11，並藉由一 η型區域丨〇封閉該c-p_ 井，以使該c-P-井與該p型基板電絕緣。n型區域1〇係經由 一導體（其填充第一接觸孔（CB))與一n型擴散層12而連接至 一 c-p-井線（其係由一第一金屬肘〇製成卜ρ型區域井^ 117532.doc • 14· 1323464 亦經由第一接觸孔（CB)與一 p型擴散層13而連接至該c_p井 線。該c-p-井線係連接至c-p-井控制電路5(圖1)。 每一記憶體單元具有一浮動閘極（FG)，其儲存與單元中 所儲存之資料、形成閘極電極之字元線（WL)及由n型擴散 層12製成之汲極與源極電極相對應之數量的電荷。經由一 穿隧氧化物膜（14)而在c-p-井之表面上形成浮動閘極 (FG)。該字元線（WL)係經由絕緣體膜（15μ隹疊在浮動閘 (FG)之上。源極電極係經由第二選擇電晶體（s)與第一接觸 • 孔（CB)而連接至由第一金屬（M0)製成的共用源極線…源 極）。該共用源極線係連接至c_源極控制電路（4) ^該汲極 電極係經由第一選擇電晶體（S)、第一接觸孔（CB)、一由 第一金屬（M0)製成的中間佈線板、以及一第二接觸孔（V1) 而連接至由第二金屬（Ml)製成之位元線（BL)。該位元線係 連接至行控制電路（2)。 圖4與5分別顯示記憶體單元（圖3之斷面4至句與選擇電 籲 晶體（圖3之斷面5至5)沿字元線（WL2)方向之斷面圖。每一 行均藉由一形成於該基板中且填充有隔離材料的溝槽而與 相鄰行隔離，即為熟知的淺溝槽隔離（STI卜該等浮動閘極 (FG)係藉由STI與絕緣體膜15及字元線（WL)而彼此隔離。 浮動閘極（FG)間之間隔可為約〇 1 um，且該等浮動閘極間 之電容性耦合可能會相當大。因為選擇電晶體之閘極電極 (SG)係在與浮動閘極（FG)及字元線（WL)相同的形成製程步 驟中形成，故其呈現出一堆疊式閘極結構。使用每一選擇 閘極之一接點使形成選擇閘極線（SG)之此等兩層電短路在 117532.doc Γ32Μ04 .—起因為在印具體實施例中在STI定義期間將聚]層餘 刻成隔離帶。餘刻字元線時，亦银刻聚1帶，而留下作為 •隔離導體駐留於選擇閘極通道上方之聚工間極。不過，聚_ 2層會形成—導電線，其使個別聚-1選擇間極相互連接以 便形成沿平行方向延伸至字元線的選擇間極線。 在特定範例中，圖6之表I總結所施加之用以操作記憶 體單元陣列1之電壓，每一記憶體單元之浮動閉極儲存兩 位元，具有狀態”11"、"10"、"01"、"〇〇"中的一狀態。此 # 表顯示選擇字元線"WL2"與位元線"BLe"用於讀取與程式 化之情況。藉由使心卜井升至2〇 v之抹除電壓，並使—被 選定區塊之字元線（WL)接地，可抹除該被選定區塊之資 料。由於未被選定區塊之字元線（WL) '位元線（bl)、選擇 線（SG)及〇源極全部處於浮動狀態下’所以，也會使其電 壓升至（例如）8 V之中間電壓，此係由於與c_p•井之電容性 耦合。因此，僅為該等被選定記憶體單元（M)的穿隧氧化 鲁⑯膜14(圖4與5)施加-強電場’而當一穿隧電流流過該穿 隧氧化物膜14時，會抹除該等被選定記憶體單元的資料。 在此範例中，已抹除單元係四個可能狀態中的一狀態，即 "11"。 為在程式化操作期間在浮動閘極（FG)中儲存電子，將該 被選定字元線WL2連接至一程式化脈衝Vpgm且使該等被 選定位/0線BLe接地。另一方面，為抑制其内不發生程式 化之記憶體單元（M)上的程式化，在程式化開始時使對應 的位元線BLe連接至一正電壓Vdd(如3 v)，以便隔離其串 H7532.doc •16- 1323464 通道並使其上浮至先前所述抑制條件《亦在所有未被選定 位元線BLo上執行此程式化抑制。未被選定字元線WL〇、 WL1及WL3係連接至1〇 V，第一選擇閘極（SGD)係連接至 Vdd’而第二選擇閘極（SGS)係接地。因此，將正在加以程 式化之6己憶體早元（M)的通道電位設定為〇 v。由於與該等 字元線（WL)之電容性耦合會上拉通道電位，所以正在加以 抑制之單元的通道電位會升至大約8 V。因此，如以上所 說明’在程式化期間僅向記憶體單元（M)之穿随氧化物膜 (14)施加強電場，且穿隧電流以與相較於抹除時之方向相 反的方向流過穿隨氧化物膜14，然後邏輯狀態從"11 "變為 其他狀態"10"、"01"或"〇〇"中的一狀態。可選擇各種其他 編碼方案來表示此等狀態，以便在隨後論述中使用名稱 E(抹除）、A(最低臨界程式化狀態）、b(高於a之臨界值）及 C (最兩臨界程式化狀態）。 在讀取與驗證操作中，使選擇閘極（SGd與SGS)及未被 選定字元線（WL0、WL1及WL3)升至4.5 V的讀取導通電壓 以確保位元線與共用源極線間之電流可流經它們β該等被 選定字元線（WL2)係連接至一電壓，其位準係為每一讀取 與驗證操作所指定的位準，以便決定有關記憶體單元之臨 界電壓是否達到此類位準。例如，在讀取丨〇操作（狀態Α) 中’使該等被選定字元線WL2接地，因此要偵測該臨界電 壓是否高於〇 V。在此讀取情況下，可以說讀取位準係〇 V。在驗證〇1操作（狀態（^中，使該等被選定字元線WL2連 接至2.4 V’因此要驗證臨界電壓是否已達到2.4 V。在此 117532.doc •17· 驗證情況下，可以說驗證位準係2.4 v。 將該等被選定位元線（BLe)預充電至一高位準，例如〇 7 V。若該臨界㈣高於讀取或驗證位準，％，由於該非導 電記憶體單元（M)的關係，有關位元線（BLe)之電位位準會 保持該高位準。另-方面，若臨界電壓低於讀取或驗證位 準，則，由於該導電記憶體單元㈤的關係，彳關位元線 (BLe)的電位位準會降至一低位準，例如，小於〇5 V。以 下說明讀取與驗證操作之其他細節。

圖7顯示圖i之行控制電路2的一部分。每對位元線 與BLo)係耦合至一資料儲存部分16，其包括兩資料儲存 (DS1與DS2)暫存器，每一者均能夠儲存一位元資料。該資 料儲存部分16會於讀取或驗證操作期間感應被選定位元線 (BL)的電位位準，然後以二進制方式來儲存該資料，並且 於程式化操作中控制該位元線電壓。該資料儲存部分16係 藉由選擇信號"EVENBL”與”ODDBL"中的一信號而選擇性 連接至該被選定位元線（BL)。該資料儲存部分16也會耦合 至該1/0線，用以輸出讀取資料且儲存程式化資料。該I/O 線係連接至資料輸入/輸出緩衝器6，如上面關於圖1所 述。 每一儲存元件兩個以上狀態的記憶體系統的運作 圖8解說母一浮動閘極儲存元件於每一記憶體單元（μ)中 儲存兩位7L資料（即四種資料狀態）時，記憶體單元陣列1的 k界電壓77佈°曲線33表示陣列1内處於已抹除狀態（E資 料狀態）下之單元的臨界位準Vt的分佈，其係負臨界電壓 •r q λ -·' 117532.doc •18- 1323464 位準。® +顯不儲存八與B使用者資料之記憶體單元之臨 界電壓刀佈34與35係分別在VvA與Vvb之間及Vvb與We之 間。曲線36顯#已程式化為。資料狀態之單元的分佈，其 係大於2 V且小於讀取導通電壓之45 v的最高臨界電壓位 準設定。 在此範例中，儲存於一單一記憶體單元（M)中的兩位元 的每一個係來自一不同的邏輯頁。即，儲存於每一記憶體 單元中的兩位元中的每一位元均載有彼此不同的邏輯頁位 址。輸入偶數頁位址（=〇、2、4、…、N/2)(其中N係記憶體 之邏輯頁容量）時，存取圖8所示較低頁位元。輸入奇數頁 位址（=1、3、5、…、[N/2] + 1)時，存取較高頁位元。使 用圖8所示範例性編碼’可將狀態e表示成”丨丨"狀態，將狀 態A表示成"1〇"狀態，將狀態b表示成"00"狀態，及將狀態 C表示成"01"狀態，其中第一二進制數字表示儲存於較高 頁中之值’而第二二進制數字表示儲存於較低頁中之值。 應注意，不應將偶數及奇數頁位址與偶數及奇數位元線混 淆。 為提供改良可靠性，以讓該等個別分佈變緊縮（使臨界 分佈變窄）為宜，因為較緊縮的分佈可帶來較寬的讀取邊 限（分佈之間的距離）。根據本發明，該分佈寬度可變較緊 密，而不會明顯損及程式化速度。 依據 Digest of 1995 Symposium on VLSI Technology 中第 129 至 130 頁中的文章"Fast and Accurate Programming Method for Multi-level NAND EEPROMs"，理論上，將分 117532.doc -19- 丄⑽464 佈限制為0.2 V的寬度需要於各步驟間使通常的重複性程 式化脈衝遞增〇·2 V，以引用的方式將該篇文章併入本文 中。圖9A顯示一現有的程式化脈衝技術。圖中圖解一程式 化電壓vPgm波形。將該程式化電壓Vpgm分成許多脈衝， 而且會逐個脈衝遞增〇 2 V。在此特殊範例中，Vpgm的起 始位準為12 V。 於該等脈衝間的週期中，實行驗證（讀取）操作。即，正 在加以平行程式化的每一單元的程式化位準係在每一程式 化脈衝間讀取以決定其是等於還是大於正在程式化的驗證 位準。圖9B(其係圖9A之更詳細版本）針對每一單元儲存四 個位元的一記憶體顯示此點。若決定給定記憶體單元的臨 界電壓已超過驗證位準，則藉由將與該給定單元之串聯單 7L單位連接的位元線的電壓從〇 V升至Vdd來停止或抑制該 位70之程式化。相同頁上的正在加以平行程式化的其它單 疋的程式化會繼續進行，直到它們依次達到其驗證位準為 止。當該臨界電壓於單元的最後程式化脈衝期間從驗證位 準之下移至驗證位準之上時，該臨界電壓的偏移係等於

Vpgm的步長0.2 V。因此，將該等臨界電壓控制在〇2 ν寬 度之内。 現在說明程式化上述類型之陣列中之一 4態NAND記憶體 單元的一特定現有技術。在第一程式化循環中，根據來自 較低邏輯頁的位元來設定單元的臨界位準。若該位元為 "1"，則不會執行任何操作，因為其係由於先前已抹除而 處於該狀態下。不過，若該位元為"〇"，則使用Vva作為驗 117532.doc -20. 證電壓使單元之位準增至A已程式化狀態34以抑制進—步 程式化。此結束第一程式化循環。 在第二程式化循環中，根據儲存在該單元中的來自較高 邏輯頁之位元來設定該單元的臨界位準。若為，,丨"，則不 會進行任何程式化’因為該單元係處於狀態33或34中之— 視該較低頁位元之程式化而定的狀態下，該兩種狀態均載 有一為’’ 1"的較高頁位元。不過，若該較高頁位元為"〇"， 則第二次程式化該單元。若第一循環使得該單元仍處於已 抹除或E狀態33下，則將該單元從該狀態程式化為最高臨 界狀態36(狀態C)，如圖8之較高箭頭所示且將Vvc用作驗 證條件以抑制進一步程式化。若已藉由第一程式化循環將 該單元程式化為狀態34(狀態A)，則在第二循環中使用 作為驗證條件（如圖8之較低箭頭所示）進一步將該單元從該 狀態程式化為狀態35(狀態B)。第二循環之結果會將該單 凡程式化為所指定狀態以儲存來自較高頁之，，〇"，而無需 改變第一循環程式化期間所寫入之邏輯值。在此第二程式 化循環期Μ，單元之臨界分佈可保持處於狀態£或八下， :偏移成狀態Β或C。由於在同一轾式化循環期間在不同 單元中同時出現兩不同目標臨界狀態，故在每一程式化脈 衝之後必須檢查兩不同驗證位準Vvb與Vvc。在某些系統 中，可僅在隨後之電壓脈衝期間檢查^以便加速整個程 式化循環。 當然，若以四種以上狀態來操作該記憶體，那麼位於 等記憶體單元之已定義電壓臨界值視窗内的分佈數將會 117532.doc •21· 於狀態數。此外，雖然已將特定 肝特疋位兀圖案指派給該等分佈 中的每一個，不過，亦可如.¾ τ η 了才曰派不同的位元圖案，在此情況 中’可於其間進行程式化的兮笙业4 幻忑等狀態可能會不同於上述狀

態。先前於NAND系統的Α針杜七A A 幻无别技術中所參考的專利中已經 討論過若干此類變化。此外 犯外’用於減小NAND及其他類型 的以多個狀態加以操作之印•陰掷幻上 卞π 己11體陣列中之相鄰單元耦合之 影響的技術係在美國專利6 599 μ 专扪b’522,58〇中說明，亦將該專利以 引用方式全文併入本文中。 約略位於分佈3 3至3 6中的相鄰分佈間之中途處的電壓 VRA、VRB及VRC係用以從該記憶體單元陣列中讀取資料。 此等電壓係正在讀取之每一單元之臨界電壓狀態與之作比 較的臨界電壓^藉由分別將測自該單元的電流或電壓與參 考電流或電壓作比較便可達成此目的。在此等讀取電壓與 已程式化臨界電壓分佈間存在若干邊限，因此如上所述， 只要該等分佈未與該等讀取電壓Vra、Vrb及Vrc中任何一 者重疊，即允許該等分佈在一定程度上與干擾或類似因素 分開散佈。不過，隨著儲存狀態分佈數增加，此邊限會縮 小，因而可更精確地較佳地執行該程式化，以防止此類分 開散佈。 先前說明假設兩邏輯頁係駐留於一實體頁中且在一給定 程式化循環期間僅程式化較低邏輯頁或較高邏輯頁（而不 是程式化兩邏輯頁）。標題為"Meth〇d and SyStein for

Programming and Inhibiting Multi-Level Non-Volatile Memory Cells"之美國專利申請公告案uS 2003/0112663說 117532.doc -22- ς 1323464 明在一程式化操作期間程式化一頁之所有實體狀態，將該 公告案以引用方式併入本文中。在圖8所示每一單元四種 * 狀態之情況下，如先前所述，將欲程式化為程式化狀態 A、B、或C中任一者的所有單元首先程式化為狀態a。驗 證欲程式化為此等狀態中任一者的所有單元已達到狀態A 之後且由於較高狀態B與C之資料已經存在於圖7之資料鎖 存器DS1與DS2中，故程式化循環可繼續進行而無需中斷 或重新載入新資料’且可將應程式化為狀態B與c之單元 Φ 繼續程式化為狀態B。一旦所有單元均達到此位準，即僅 將需要程式化為C之單元繼續程式化為該狀態。如該專利 申請案中所述，可觀察到，某些位元（"快速位元"）之程式 化比其他位元（"緩慢位元”）之程式化快，而且實務上，當 藉由程式化而自狀態A轉換為狀態B及類似地自狀態B轉換 為狀態C時，希望字元線電壓有一定程度地減小。 儘管已說明一特定程式化方案，但亦可使用其他可能方 案。例如，美國專利6,〇钧，935說明一種程式化方法，在該 中在第程式化循環期間將被選定單元從狀態e 程式化為狀態B。在一第二程式化循環期間，將單元從狀 態E程式化為狀態八且從狀態B程式化為狀態c。美國專利 6,657,891藉由論述可允許狀態B之初始分佈延伸至一較低 臨界值限制及甚至與第一程式化循環結束時的最後狀態A 重疊(只有在第二程式化循環期間才緊縮為其分佈)來詳細 闡述此方法。此外，用以表示狀態E、A、B及C的二進制 編碼可以與圖8所示編碼方式不同的方式加以選擇。將兩 117532.doc -23- (s 專利6,046,935與6,657,891以引用方式併入本文中。 替代性驗證與讀取技術 如先前技術中所述’希望改善多態非揮發記憶體之性 月& °本部分係關於改善感應操作，例如讀取操作及程式化

操作之驗證階段期間所執行之感應操作。如以上關於圖9B 所述，通常在每一程式化脈衝之後執行（N_1}個驗證操 作，其中的每一驗證操作會向被選定字元線施加一不同的 控制閘極電壓值，其中N係一 MLC具體實施例中的狀態 數。例如，對於與每一單元2個位元相對應的每一單元4個 儲存狀態，通常在每一程式化脈衝之後執行3個驗證讀取 操作。此等驗證操作中的每一個通常係處於施加於被選定 字元線的一連續較高讀取電壓下。儘管以下技術均可實施 於二進制記憶體中，但在多態應用中可最充分地實現其優 點。 在感應非揮發記憶體單元中，無論該感應是作為讀取操 作之部分還是作為程式化操作之驗證階段之部分，通常皆 存在若干階段。此等階段包括向單元施加電壓以便其在正 確初始條件下針對其待感應或測量資料内容恰當偏壓，之 後為測量與單元之狀態相關的一參數的一積分週期。在一 EEPR0M單元中，該參數通常係一電壓或源極-汲極電流， 但亦可為受單元之狀態控制的一時間或頻率。圖丨〇示意性 顯示此測量程序之感應電壓的一具體實施例之範例。 圖10顯示記憶體陣列之一位元線（例如，圖2所示位元線 中的一位兀線）上的電壓位準。第一階段設定單元上的閘 •24- 117532.doc 1323464

極。在第二階段令，將欲讀取單元之位元線充電至一 :定位準。積分時間係第三階段(其在時間㈣處開始)，此 時位4透過單元放電且„位準按視單元之狀態而定的 -遠率哀減。時間㈣之後，相對於參考位準U測量位元 線上的電愿位準。若電愿處於v-處或高於vref(如線501所 不）’則視單元處於—關閉狀態。若電壓低於H線503 所不），則視單元處於一開啟狀態，目此，控制閘極上的 電壓係高於單元之臨界電壓。在美國專利6,222,762、 6’538,922及6’747,892(將該等專利全部以引用方式併入本 文中)中以及此等申請案中所包含之參考内容中進一步說 明此技術以及其他讀取記憶體單元之方法。 感應技術之使用需要平衡地選擇用以感應單元之狀態的 t'與參考電壓vref:若所選取之t，太短’貝彳5〇1與5〇3會未充 分分離，然而，若所選取之t，太長，則5〇3與5〇1會在接地 處封底；同樣地，若所選取之Vref太高，則甚至會錯誤地 將關閉單元讀取為開啟單元（其係由於低位準洩漏電流）， 然而，若所選取之vref太低，則甚至會錯誤地將開啟單元 讀取為關閉單元（其係由於開啟單元可載送有限數量的電 流）。（應注意，欲決定之問題係所施加之控制閘極電壓 Vcg是高於還是低於單元臨界值’而且，由於此在測量之 前係未知的’故在值範圍内不存在先驗太高或太低的 VCG，即施加不同VCG值並非錯誤做法，但選擇不恰當的t, 或Vref則係一錯誤做法）。在必須區分緊密靠在一起之位準 的多態記憶體中’此問題會加重。因此，此通常係藉由針 117532.doc -25- 1323464 _ 對每一狀態或目標值的一預充電與放電（及對應的Vref)來 實施。 如圖9B所不，在多態程式化操作期間，將需要執行此一 讀取程序以針對每一目標狀態驗證記憶體單元之狀態。為 藉由一定程度地減少每一程式化脈衝之後的驗證操作數來 提咼寫入性能，在最初若干程式化脈衝期間，可略過施加 較高控制閘極電壓之驗證操作’而且在最後的若干程式化 脈衝期間，也可略過施加較低控制閘極電壓之驗證操作。 • 藉由在程式化操作期間的任何給定時間處追蹤每一寫入區 塊中的最高已程式化與最低已程式化單元，可更巧妙、更 安全及更有效地執行此略過，因為Vt之關於施加於被選定 控制閘極之每一較咼電壓程式化脈衝的分佈係階梯式。例 如，只要已驗證沒有單元已達到狀態2,即可略過針對狀 態3之驗證操作。在2004年6月1〇日所公開的美國專利公告 案2004·()Π)9362_Α1中說明此—"智慧型驗證"技術，㈣ #利公告案以引用方式併入本文中。儘管上文說明過去執 行驗證操作所採用之方法以及旨在使其更有效的改良，但 其在脈衝間仍需要多個驗證操作。本發明之發明概念可改 善此情況。 。應用於寫入程序時’本發明之一原理方面僅以單一驗證 操作來取代每-程式化脈衝之（N_1}個（或略微小於該數目） 驗證操作。此係藉由為被選定字元線施加一單一固定高值 讀取電壓（例如’ 2.4 V，其係用於辨識最高已程式化=界 狀態與其他較低已程式化狀態間的典型字元線電壓），並 117532.doc -26 - 1323464 同日夺藉由方式利用主體效應來針對每一單元自己的 目標狀態驗證每-單元而實現。為卿〇陣列（圖2)之傳統 .源極線施加—電壓（例如2 V)，同時接通SGS電晶體，以便 將此電壓傳輸至被選定區塊中之NAND串之傳統源極側。 在信號積分週期開始之前藉由使位元線接地並為sgd施加 -足夠高的電壓而使傳統没極（即位元線）放電至接地，以 便綠保所有位元線均得以預放電。在積分週期期間，最初 導電之單元的個別位元線電壓將會上升，直到每一單元達 • 爿其臨界電壓並中斷其個別位元線之進-步充電為止，該 點，後位元線電壓不再實質上上升。重要的係，應注意， 該等位元線正在發揮記憶體單元之源極的作用，因此，每 一記憶體單元之臨界電壓將透過主體效應而為源極電壓之 一函數。圖11示意性解說此點。 圖11顯示位元線之回應於感應操作之電壓位準（圖 11C)，以及字元線供應至被選定列中之單元之控制閉極的 電壓VWL(® 11A)、供應至選擇單元之共用源極線的電壓 籲（圖11B)及參考位準（圖UD)，其係針對透過單—參考電塵 載送匯流排線將此等電壓中的三個按順序供應至感應放大 器之參考電壓輸入侧之情況。因此，圖11八至（：分別表示 被選定儲存元件之控制閘極（Vwl)、源極（VsMree)及汲極 (VBL)處之電壓。若要瞭解可併入範例性具體實施例中之 NAND陣列操作的各種細節，可參閲以下美國專利與專利 t ： 6,373,746 ； 5,570,315 ； 5,652,719 ； 5,521,865 ； 5,870,334 ； 5,949,714 ； 6,134,140 ； 6,208,560 ； 6,434,055 ； 117532.doc -27· 1323464 6,549,464 ； 6,798,698 ； 20050013169 ； 5,969,985 ； 6,044,013 ; 6,282，117 ; 6,363,010 ;及 6,545,909，將該等 專利與專利公告案全部以引用方式併入本文中。 除被選定元件之控制閘極、源極及没極電壓之外，對於 NAND具體實施例，也需要設定NAND串上所需要的其他 電壓：需要完全開啟該串中的其他儲存元件；需要最遲在 預充電（或，更準確而言，預放電）階段之開始開啟汲極侧 選擇閘極（SGD);及需要最遲在時間t=〇處開啟源極側選擇 閘極（SGS)。圖11a中藉由虛線示意性顯示t=〇之後此等其 他電壓之相對值。VSGS、VSGD及VREAD分別對應於源極侧 選擇閘極電壓、汲極侧選擇閘極電壓及讀取操作期間施加 於區塊中之未被選定字元線之電壓。例如，％仍與％仙可 為剛好5 V以確保此等電晶體係接通的（儘管存在主體效 應），VWL可為3.5 V(或無論最高比較電壓γΤΗ為何電壓）， 而VREAD係高於VWL。所選取之VREAD亦高於通常的5 v(例 如，7 V)，以便沿著NAND串的所有其他單元皆為"開啟" (無論其受主體效應的已升高臨界值為何），且其可能處於 最高程式化狀態下。（已論述t =〇之前的此等值，但並未明 確地加以解說’因為此處存在若干選項。）以下進一步論 述此等值（尤其是最後的值）。 圖11以初始狀態（階段1)開始，該初始狀態係與先前曾經 一直進行的什麼程序相對應。圖中顯示VBL具有某—初0 值且顯示所有其他值均為低，但此僅為一任意開始點。 * 階 段2係預充電（更準確而言，預放電）階段，其中為階段3(其 117532.doc •28·

S 。於ί 0處）之感應程序作準備而使位元線接地以設定初 、。條件在NAND陣列中，接通汲極側選擇電晶體（SGD) U允許電荷流出並在整個程序期間保持如此，從而允許位 _線在階& 3與4中反向充電。時間t=0之前，將為源極線 充電因此’當開啟單元時，電流可流入以依據單元之狀 態為位元線充電。在時間㈣處，字元線電壓VWL上升，從 而允許位元線在階段3中充電。在階段3期間，使t=〇之前 保持處於接地處的位元線與接地斷開並任其浮動，從而使 其充電至視單元電流而定之較高電壓。 圓11C所示，予元線一旦在t=〇處升高，位元線即開始 充電。由於為沿字元線的所有單元施加相同VWL，故讀取 集（或讀取頁）的所有單元將充電。因此，此係適於以上所 引用之NAND參考内容中的若干參考内容中以及年u 月31日所申請的美國專利申請案第1〇/751〇97號（將該申請 案以引用方式併入本文中)中所述種類之架構中的所有偶 數或奇數位元線，或2002年9月24曰所申請的美國專利申 請案序號10/254,483(將該申請案以引用方式併入本文中） 中所述的所有位元線（或ABL)類型之架構中的所有位元 線。在替代具體實施例中，源極電壓Vcs與字元線電壓Vw 皆可在t=0之前上升，其中該等選擇線之一係用以在㈣處 開始該程序。 將相同VWL施加於所有單元時，給定單元之位元線將按 一速率充電’並由於主體效應而朝向基於該單元上所儲存 之資料狀態的一漸近電壓值。在階段3期間沿著圖uc之時 117532.doc -29- 間轴針對一四態單元顯示此點。當此等位元線電壓開始分 離時1可區分不同的資料狀態。在某—時間t,處；： VBL值與參考值作比較。儘管t=0之後不久進行讀取可減小 讀取時間，但其亦可導致更加不準確，因為值仍在上升 因此’一般等到值在其漸近值處或附近開始平穩為宜以改 善準確性。即使此可能稍微慢於不久即開始讀取之情況， 但其仍比以上關於圖10所述種類的放電方法快，因為讀取 所有資料狀態時僅需要單一位元線充電程序。與基於單元 放電速率的動態讀取之種類不同，在圖U之程序中可同 時感應所有狀態，因為位元線值將各自平穩為視已測量單 元之狀態而定的一不同值。相反地，圖10之動態感應需要 針對每一不同比較點經歷一完整充電_放電循環。 在t=t’處’在階段4之讀取程序期間可將每一位元線上之 位準同時或按順序與多個參考值作出較。圖12示意性顯示 一具體實施例之陣列與周邊電路系統之一部分。 圖12顯示所有位元線（ABL)配置中之一陣列之兩區塊之 一部分。如圖所示，在區塊i之共用源極線 c-source_i 111 位於區塊i之頂部處選擇閘極線SGS_i之上方，選擇閘極線 SGS一i進而位於記憶體單元之上方，而區塊i+丨係配置成其 共用源極線c-source」+l位於底部處的意義上，區塊i係相 對於區塊i+Ι反轉。考量欲讀取沿字元線WL1」109之記憶 體單元的情況。在此情況下，將圖11A之電壓VWL施加於 WLl_i 109且將圖11B之電壓施加於s〇Uj*ce_i 111，不遲於 t=0開啟源極與汲極側上之未被選定字元線與選擇閘極。 117532.doc •30·

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在此以及以下圖式中，為了表示簡單起見皆顯示感應放大 器電路係位於陣列之上部侧上。在實際實施方案中，交替 位7G線之電路亦可位於陣列之底部側上，如2〇〇5年3月丄J 日所申請的美國專利申請案第11/078，173號中所述，將該 申請案以引用方式併入本文中。 被選定讀取頁中的所有NAND串將具有所施加的相同 vsource與相同VwL，因為其亦適用於與被選定nand區塊關 聯的其餘電壓（施加於未被選定字元線與選擇閘極）：不同 • 之處係儲存於被選定列之單元之浮動閘極上的電荷（其將 決定對應位元線上之電壓位準的上升速度與範圍），其係 對應於圖11C之不同線。例如，在位元線j上之單元113 上，此將控制位元線BLj 107上之位準，之後沿著全局位 兀線GBLj 105將該位準傳達至對應的比較器1〇lj。沿著線 103將比較值供應至比較器。雖然在先前時間處在線1〇3上 供應並穩定化此等不同比較值，但可在時間t•之後在階段4 期間執行該比較操作，如圓11D所示。如以τ關㈣⑽ • 述。:線1〇3可為具有按順序加以供應之不同比較值υ 的單一線，或為用於各種比較值的分離線之後會將該等 比較值多工到比較器中。在另一變化例中，可將全局位元 線中的每-個的位準供應至多個比較器，以便平行地與不 同Vcomp值作比較》 同時感應所有”之優點包括由於比較操作之平行化而 獲得之性能增益。不過，同時感應所有位準會損及感應放 大器之面積與複雜性，其中每一感應放大器可包括（ni) 117532.doc -31 - S > 1323464 . 個比較器。此外，將需要（Ν-l)個匯流排線遞送同時感應 與區分N個狀態所需要的（Ν_υ個參考電壓。或者，若按順 ' 序執行比較操作，則可將感應放大器設計成更加簡單且佔 用晶粒之較小部分。應注意，在典型ABL架構中，每一全 局位元線具有一專用感應放大器，而且在更傳統的奇數/ 偶數感應中，每一全局位元線對具一專用感應放大器。按 順序執行比較階段的另一優點係，與字元線按相同方向行 進的一單一匯流排線可用於以時間多工方式將參考電壓遞 • 送至駐留於每一記憶體平面之端處的所有感應放大器。此 亦節省晶粒面積。不過，會存在某些性能與功率/能量損 失’其係與為參考匯流排線電壓充電（Ν_1}次關聯。亦可 將s己憶體設計成時間多工比較操作，但會使用若干參考電 壓匯流排線如此做。亦可加以組合，其中（例如）8態記憶體 (Ν=8)可具有4個匯流排線，而且，可將感應放大器設計成 母一感應放大器使用該等參考匯流排線中的兩個同時感應 2個狀態，而將其他2個參考匯流排線充電至下一對參考電 修 壓’從而減小參考匯流排線之充電時間的性能影響。重要 的係，應注意，位元線充電或放電階段係一相對較慢的程 序’其會it費約若干微秒。藉由公式I = c dV/dt規定此時 間，其中I係不可大於記憶體單元電晶體之飽和電流的電 流（對於一開啟單元，I之典型值係約一微安或更小），C通 常係位元線電容（其通常係受全局位元線電容控制），而dv 係一可靠與無雜訊操作所需之感應節點電壓的最小變化且 其係在範圍[50 mV、500 mV]内。美國專利公告案US- 117532.doc -32· 2005-0169082-A1 與 2004-00573 18-A1(將該等公告案以引用 方式併入本文中）說明（例如）ABl架構中之一感應節點（其 並非全局位元線）的用法；因此，此種類的配置提供更快 的感應’因為感應節點之電容比全局位元線電容小得多。 將感應節點電壓與參考電壓作比較的比較操作係一非常快 的操作，其可以僅花費若干奈秒，或幾十奈秒。提供此等 範例性數字旨在解說藉由從使用（N-1)個序列感應操作變 為使用（例如）一單一感應操作（其可利用最多（N_i)個序列 比較操作）來提高性能之要點。 至此之論述主要係針對四態記憶體單元（每一個儲存2位 兀資料）之情況。不過，當在每一單元上儲存更多狀態 時’可能無法藉由使用單一字元線電壓來區分所有的狀 態。即使可區分所有可能的資料狀態（無論存在三、四或 更多此類狀態），也會以將程序分解成一個以上讀取為 宜。例如，一次區分所有狀態可能會需要偏壓條件，其會 產生大里s賣取干擾β為能夠藉由使用相同字元線電壓及變 化自位元線所遞送之主體效應數量來讀取多個資料狀態， 必須採用比NAND記憶體之傳統讀取所需之電壓量高的一 電壓量過度驅動施加於NAND區塊之未被選定字元線的 VrE AD電壓。應選擇一較高VREAD值，其致動已程式化為最 高臨界電壓且目前正在藉由具有一正源極偏壓加以讀取之 記憶體單元的開啟，該偏壓會使記憶體單元之高臨界值進 一步上升。因此，較向vREAD值可能係必需的。此等高 vREAD值可造成讀取干擾。為緩解此問題，可採用一可讀 117532.doc -33- 1323464 保沒有區塊會在重寫其資料之前經歷足夠讀取干擾曝露的 頻率執行讀取擦除（如美國專利第5,532,962號中所述，將 該專利以引用方式併入本文中）。如耗損均衡方案（如美國 專利第6,230,233號、公告案第us_2〇〇4_〇〇83335_A1號及申 請案第10/990,189與10/281，739號中所述，將該等專利全部 以引用方式併入本文中）中之操作方式，可藉由將該資料 移至另一區塊來執行此資料重寫。亦可設計一混合感應方 案’在該方案内’在M(M<N)個序列感應操作中執行（Ν]) 個感應操作，其中該Μ個操作中的每一個均需要感應節點 之放電/充電。可採用此混合方案來緩解可能起因於許可 源極/汲極電壓中之動態範圍之可用性之缺乏的問題，其 中主體效應之幅度以及干擾與可靠性問題可能需要將針對 所有（Ν-1)個比較的一單一驗證分解成多於一個的驗證操 作。儘管此一混合感應方案需要組合兩看似相反的方法 (使用多個字元線讀取電壓，而且藉由透過單元之源極為 單元充電來一次感應多個狀態），但其在以下關於圖14所 述的多態應用中相當有利。 以下範例性值集將有助於說明此新讀取方法。使用〇 V(源極上）與〇.5 V(汲極上）之DC偏壓的外部儀器可測量記 憶體單元之臨界電壓。藉由控制閘極電壓之掃描，可獲得 汲極至源極電流相對於控制閘極電壓之特徵。可選擇一合 適的電流值（例如loo nA)以定義單元之臨界電壓。依據此 靜態方法之測量，狀態E中之已抹除且隨後加以敕程式化 的單TG將具有在-15 V至_〇 5 乂之範圍内的負臨界值狀 117532.doc -34- 1323464 態八中„之單元將具有在Ο.3 V至Ο.9 V之範圍内的Vth，狀態B 中之單元將具有在1.5 V至2.1 V之範圍内的ντ，而狀態c 中之單元將具有在2·7 V至3·3 ν之範圍内的Yu。實際記憶 體晶片通常採用動態感應，纟包括在積分開始之前預充電 位元線（汲極），且位元線在積分週期期間之某一放電量將 才曰不正在感應之單元是開啟還是關閉。可對動態感應之參 數加以選擇，使得藉由以上關於圖丨〇所述種類之動態感應 所測量之vth與藉由靜態方法所測量的單元的Vth具有相同 值或一相近值接近。 給定以上臨界值分佈，使用以上關於圖1〇所述之動態感 應方法針對一四態記憶體的一典型讀取操作將由3個預充 電與積分序列組成，每一個具有以下控制閘極電壓：〇 V 1.2 V及2_4 V。在控制閘極上施加〇 v時，感應操作之 開啟結果指示單元之狀態為E，而關閉結果指示單元之狀 態為A、B或C。在控制閘極上施加h2 v時，感應操作之開 啟結果指示單元之狀態為E或A，而關閉結果指示單元之 狀態為B或C。在控制閘極上施加2.4 V時，感應操作之開 啟結果指示單元之狀態為E ' A或B，而關閉結果指示單元 之狀態為C。此等三感應操作之序列的組合結果構成針對 一 4態記憶體的一讀取操作，其指示每一單元之狀態。 在DC感應期間且在採用〇 v源極電壓及〇 5 v汲極電壓的 情況下，單元之臨界電壓可為1 V。若源極電壓升至〇.5 v 且汲極電壓升至1 ·0 V(保持相同的汲極至源極電壓值），則 浮動閘極上具有幾乎相同數量之電荷的相同單元會具有一 117532.doc •35· (s ) 1323464 2.0 V的主體效應偏移VT。（在此論述中，已假設源極主體 效應因數為2;對於其他因數’應對應地調整該等值。）換 言之，主體偏壓增加〇·5 V可對應於單元Vth增加1〇 Ve同 樣地’以上所有數值僅為範例性數值。關於圖1〇所述的傳 統動態感應包括.將位元線預充電至一高預充電值（例 如，1.0 V)，然後釋放該位元線以使其放電而降至一值（例 如，開啟單元之情況下的〇·4 V)或僅稍微下落而降至（例 如）關閉單元之情況下的0.9 V。在感應積分週期之結束 處，將該位元線電壓與一參考值（例如，〇65 ν)作比較以 便決疋對應單兀是開啟還是關閉。在傳統動態感應中，必 須將NAND區塊中的未被選定字元線驅動至充分高的Vread 值（例如，5.0 V)以便確保未被選定字元線上的單元不會妨 破位元線電流之放電。 對於使用主體效應使正在感應之單元之Vt上升的新感應 方案’亦會增加過度驅動要求，需要可能超過75 v之 VREAD。此高¥1^八〇值不會在程式化/驗證操作期間造成問 題，因為對此乂以心值之曝露係每一區塊寫入操作一次曝 路不過，可執行讀取操作若干次，此使記憶體單元曝露 於會因較心咖值（其可在多個讀取操作之後造成電荷過 度穿随進入浮動閘極中）而加重的讀取干擾。可使用讀取 擦除技術如’美國專利5,532,962中所述之讀取擦除技 術）以便解除此類讀取干擾問題。應注意在大多數實施 方案中t關注讀取操作之設計以儘可能接近地模仿驗證 操作這種做法旨在增加讀取之保真度。因此，一較佳具

117532.doc -36 · 1323464 體實施例包括在程式化/驗證操作期間以及在讀取操作期 間使用主體偏壓單一讀取操作。 在程式化操作期間，可對已儲存欲程式化到其對應單元 中之狀態的相同鎖存器加以存取，以便選擇在逐個位元線 基礎上驗證目標狀態所需要的感應跳脫點之恰當位準。例 如’若欲將一單元程式化為狀態A，則該單元之參考跳脫 點電壓可為（使用來自上文之範例性值）1.5 v，而程式化為 狀態B將需要一 1·〇 V的跳脫點電壓，且程式化為狀態c將 需要一 〇·5 V的跳脫點電壓。在一具體實施例中，如圖i3a 所示’可將三個匯流排線1〇3&至()（每一匯流排線載送此等 電壓之一）設計成與字元線沿相同方向延伸，使得每一位 元線比較器101可透過MUX 121(其選擇信號103d係由保存 與每一單元/位元線相對應之目標狀態資料的鎖存器導出） 使用此等三參考電壓之一。 在一不同具體實施例中，如圖13B所示，一匯流排線1〇3 會按順序載送所有三個電壓，且每一位元線之鎖存器資料 將決定有效比較是否在正在將參考電壓（〇 5 v、丨〇 ¥或1 5 V)施加於線103之時間處。（由於讀取操作期間不存在可用 鎖存器資料’故需要比較三個值。）在另一具體實施例（圖 13C)中，針對每一位元線（假定ABL架構）或針對每一對位 元線（假定更傳統的NAND架構）存在三個比較器1〇1&至e， 且同時將位元線電壓與三個參考電壓作比較。此係以具有 三個比較器所需之額外電路為代價。或者，圖13B之單一 比較器可按順序執行三個比較，而提供一更緊溱設計。此 117532.doc -37· 1323464 及其他先前所述序列操作之時間損失可能非常小，因為每 一操作均可在大約幾十奈秒内完成，且可藉由加以適當設 計之匯流排線（具有小Rc延遲）而使改變參考匯流排線電壓 所花費之時間非常小。在所有此等序列具體實施例中，陣 列之RC時間常數與必需的預充電或感應時間均不規定狀 態間感應延遲。此與現有具體實施例（其中重新充電_放電 程序之花費時間明顯較長）之狀態間感應延遲相反。 如上所述’對於儲存若干狀態之單元，在許可源極/汲 鲁 極電壓中可能會存在足夠的動態範圍，因此主體效應之幅 度以及干擾與可靠性問題允許在一單元感應操作中決定所 有的狀態。例如，考量圖11之程序中之記憶體單元在每一 記憶體單元中儲存8個狀態（或3個位元）的情況。對於所示 VWL值’圖11c所示狀態可能僅為〇、1、2及3狀態，Vwl太 低以致於無法開啟處於較高狀態（4、5、6及7)下之單元； 或，若VWL高得足以開啟處於此等較高狀態下之單元，則 所有狀態〇、1、2及3均可在上部曲線處封頂。 鲁 為了克服此動態範圍之缺乏’在另一方面中，本發明採 用一混合感應技術。在此等具體實施例中，結合單元放 電、透過源極使其充電、然後感應多個狀態而使用多個 VWL值，但每一 VWL值係依據關於圖u所說明之方法。對 於每一 vWL值’感應多態全體的—子集，因此，當完成獨 立感應子操作時，已完成針對所有狀態之感應。因此，此 等子集通常全為截然不同的，因為，儘管其可具有某些共 用狀癌，但其至少在某些數字上不同。儘管藉由非重疊子 117532.doc -38- 1323464 集可獲得更大效率，但是，在某些實施方案中，可更容易 •針對額外準確性提供-定程度的重疊及確保不丢失狀態。 此外可此存在最而或最低子集完全包含於—更大相鄰子 集内的情況。 應注意，該混合方法係組合兩個略微相反的技術：圖“ 之技術消除針對讀取切換字元線電壓之需要，在具有多個 讀取電壓之複雜性的條件下允許一次感應所有狀態（圖u 之4態情況下）。相反地，更普通的多個字元線電壓方法將 • 通常的作用指派給記憶體單元之源極與汲極側且可消除更 多包含切換源極與汲極極性之操作，以接合主體效應。組 合兩方法最初看似會使感應方案過度複雜。但藉由考量讀 取干擾相關問題所規定之許可¥奸心電壓，可使得混合方 法在1)具有可支援多態記憶體的一高臨界值視窗、2)—低 得足以使讀取干擾降至擦除可管理位準的Vread、及3)藉 由施加多個源極側電壓（其透過主體效應使臨界電壓上升 且提供多個資料狀態之同時驗證操作）所獲得之性能增益 擊間尋求最好折衷。 圖14之配置方式係類似於圖i i。其針對一每一單元系統 3個位元顯示在一第一感應子操作中讀取四個狀態及在— 第二感應操作中讀取另外四個狀態之程序。在此範例中， 將相同比較值集用於兩狀態子集，儘管更一般而言，可在 每一子操作中使用一獨立比較值集。如上所述，該程序可 用於資料讀取與程式驗證，其中’由於可在一程式化操作 中獲知目標資料，故僅需要檢查目標狀態出現在兩子操作 H7532.doc •39· 中的哪一子操作中。 更詳、、田地參考圖14 ’在時間t。之前，情形與圖11幾乎一 袠已使位元線放電、為源極線充電、及設定NAND串中 ”他電曰曰體以提供此點；例如’保持VSGD開啟及VSGS (或VWL或兩者）為低。一旦建立此等初始條件，在t。與 門源極與汲極選擇電晶體即接通，NAND串中之未被選 定電晶體即接通’而字元線會達到一第一值^。此可使 位兀線(或感應節點)充電至視單元之資料狀態而定的各種 =準。VWL1會增至高得足以分離狀態〇、】、2及3，但不會 浔、致於〇與1狀態封頂而無法加以區分。在此具體實施 例中’ VWL1留下較高狀態（4、5、6及7)未加分辨。 此等狀態一旦穩定’即可在t丨與t2之間如以上關於圖H 所述將感應節點電壓與各種比較值作比較，儘管在此情況 下使用四個值（而不是三個值）且在圖13 A至C中需要作出對 應的變化。此使得可決定每—單元是否具有對應於此等較 -狀〜、之資料内谷。此處，連續執行針對四個狀態之感 應，儘管可如以上關於圖13所述同時執行該等比較中的一 或多個（對於四個比較點之變化，同樣如此）。 旦在^處執行第一感應子操作，字元線電壓即升至 Vwu以區分在VWL1>VWL2條件下所分辨之狀態。（此處，自. 一感應操作進入下一感應操作時字元線電壓會步升，儘管 其他具體實施例可使用¥乳1>¥^2。）在12與丨3之間，位元 線上之位準自其對VWL1之回應轉換為其對VWL2之回應。 在圖14所示具體實施例中，位元線在感應子操作間並不 117532.doc 1323464 .放電。在其他具體實施例中，位元線可在_3之間放電 以C例如）穩定化源極側上之預充電位準。可以若干方式執 行此放電，例如藉由使VsGs至接地而使被選定字元線電壓 至接地（使vWL2下降或無需使其下降），或中斷源極電愿同 時使汲極側斷開以使被選定字元線上之單元放電。用於完 成此放電之較佳具體實施例將取決於特殊記憶體之特定： 徵’其係基於諸如使此等不同線上之位準上升與下降所需 之相對速度與功#消耗之類的因t。重新放電之後，接著 籲 會允許位元線對VWL2作出回應而反向充電。在上文中可以

感應節點取代字元位元線以便涵蓋感應節點並非位元 (如ABL架構中）之情況。 V 對於該等具體實施例巾的任-個，在時間g，藉由新 字元線電壓vWL2可分辨出該等狀態中在Vwli之情況下未分 辨出之某些狀態。在該範例中，使用VWL2之偏壓條件能夠 分離狀態4、5、6及7，儘管較低狀態⑴與。間已決定）目前 已全部聚集在狀態4上方。位元線位準一旦在處充分穩定 化，即可執行第二感應子操作。此處，採用與Vwl2相同的 方式以及相同的值執行此操作，儘管在兩情況下可使用不 同值與技術。對於該範例，具有兩字元線值之該等兩讀取 足以涵蓋所有單元《在其他情況下，該程序可繼續進行至 第二或更多額外感應子操作，若需要清晰分辨出所有狀態 的話。 此部分中所說明的各種交替感應技術在結合同時寫入多 個狀態的一程式化方法使用時會特別有利。此一方法藉由 117532.doc -41 · 1323464 按比例地延緩目標臨界㈣位準為較低位準之單元的程式 化來提供夕個狀態之同時程式化。此與目標狀態有關的程 弋b之緩係藉由建立各種強度（視目標狀態而定）之半抑制 或半增麼條件來實現。所得效率可藉由將此等驗證/讀取 方法與此類所有或至少多個狀態之同時程式化組合來大大 增強記憶體性能。此類同時程式化可基於不同單元之程式 化電廢（其係取決於單元之目標狀態）（如美國專利第 6,738,289號中所述，將該專利以引用方式併入本文幻或 基於每-記憶體單元之目標狀態以逐個位元線為基礎控制 程式化速率。在美國專射請案第11/196,547號（將該申請 案以引用方式併入本文中)中說明此類與位元線資料有關 的程式化’其中針對每-單元基於其對應的目標狀態獨立 控制偏壓位準、允許流經的電流量或兩者。對於此等方法 中的任-個，可減小程式化脈衝之數目；由於上述感應技 術可減少每一此類脈衝間戶斤需之驗證讀取數，故效率可以 倍增方式組合以改善記憶體性能。 介電儲存元件的替代用法 已針對使用導電浮動閘極作為電荷儲存元件的單元類型 來說明以上範例。不過，可結合奈米晶體記憶體、相變記 憶體' MRAM、舰AM及·4年5月7日所申請的美國專利 申請案第10/841，379號（將該申請案以弓I用方式併入本文 中）中所說明的其他各種記憶體技術使用本發明之各種方 面。例如，本發明亦可實施於使用電荷截獲介電質取代浮 動閘極來作為個別單元中的儲存元件的系統之中。該介電 117532.doc -42· 1323464 儲存元件係夾置在一導電控制閘極與該單元之通道區域内 的基板之間。雖然可將該介電質分成具有與該等浮動閘極 相同之尺寸與位置的個別元件，不過，通常並不需要如 此，因為此一介電質會局部截獲電荷。該電荷截獲介電質 可延伸於整個陣列之上，除了該等選擇電晶體或類似元件 所佔據的區域之外。

於下面的技術文件與專利中大體說明介電儲存元件記憶 體單元，以引用的方式將該等文件與專利全文併入本文 中：Chan 等人發表於 1987 年 3 月的 IEEE Electron Device Letters，第EDL-8卷，第3號，第93至95頁中的"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"； Nozaki等人發表於 1991 年 4月的 IEEE Journal of Solid State Circuits，第26卷，第4號，第497至501頁中的"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application" ; Eitan 等人發表於 2000 年 11 月的 IEEE Electron Device Letters，第 21卷，第 11號，第 543至 545 頁 中的"NROM:A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell";及美國專利第 5,85 1,881 號。 實務上會使用特定的電荷截獲介電材料與組態。其t 一 種係三層式介電質，其具有率先生長於該基板上的二氧化 矽、一沈積於其上的氮化矽層以及生長及/或沈積於該氮 化矽層之上的另一層氧化矽（"ΟΝΟ")。另一種係夾置在該 閘極與該半導體基板表面之間富含矽的二氧化矽的單層。 此後者材料係於下面兩份文件中加以說明，以引用的方式

117532.doc -43 - 將該等文件全文併入本文中：DiMaria等人發表於1981年7 月的 J. Appl. Phys. 52(7)，第 4825 至 4842 頁中的 "Electrically-alterable read-only-memory using Si-rich SI02 injectors and a floating polycrystalline silicon storage layer" ; Hori等人發表於1992年4月的IEDM 92，第469至 472 頁中的"A MOSFET with Si-implanted Gate-Si02 Insulator for Nonvolatile Memory Applications" ° 於 2002年 10月25日所申請的美國專利申請案序號第US 10/280,352號 中亦進一步論述介電儲存元件，以引用的方式將該申請案 併入本文中。 雖然已經針對特定範例及其變化例來說明本發明，不 過，應瞭解，本發明係受隨附申請專利範圍的完整範轉的 保護。 【圖式簡單說明】 圖1係一非揮發記憶體系統的方塊圖，在該系統内說明 本發明之實施方案的各種方面； 圖2解說圖1之記憶體陣列之一現有電路與組織，該記憶 體單元陣列係一 NAND類型； 圖3顯示形成於半導體基板上之NAND型記憶體陣列沿著 其中一行之斷面圖； 圖4係圖3之記憶體陣列於其斷面4至4所取得的斷面圖； 圖5係圖3之記憶體陣列於其斷面5至5所取得的斷面圖； 圖6提供圖2至5之NAND記憶體單元陣列之範例性操作電 壓的表1 ; 117532.doc -44- 1323464 圖7解說圖2至5之NAND記憶體單元陣列的另一特徵； 圖8顯示當操作於四種狀態中時，圖2至5之NAND記憶體 單元陣列之臨界電壓的現有分佈範例； 圖9A與9B顯示可使用於圖2至5之記憶體單元陣列中的 範例性程式化電壓信號； 圖10解說基於放電一被選定記憶體單元的—動態感應技 術0 圖11解說依據本發明之一範例性具體實施例的一感應技 術 部 圖12顯示依據本發明之一記憶體陣列及周邊電路的一 分 圖13 A至c顯示圖12之周邊電路上的變化。 圖14解說依據本發明之一範例性具體實施例的一混合感 應技術。 【主要元件符號說明】 1 2 3 4 5 6 7 8 9 記憶體單元陣列 行控制電路 列控制電路 〇源極控制電路 c-p-井控制電路 資料輸入/輸出緩衝器 指令電路 狀態機 P型半導體基板 117532.doc -45· 1323464

ίο 11 12 13 14 15 16 20 21、22

101 、 101a至101c 103a至103c 103d 109 111 121 BL BLe Bio CB DS1、DS2

FG

M

MO

Ml n型區域 p型區域c-p-井 n型擴散層 p型擴散層 穿隧氧化物膜 絕緣體膜 資料儲存部分 控制器 積體電路晶片 比較器 匯流排線 選擇信號 字元線WLl_i 區塊i之共用源極線 MUX 位元線 偶數位元線 奇數位元線 第一接觸孔 資料鎖存器 浮動閘極 記憶體單元 第一金屬 第二金屬 117532.doc •46- 1323464

s SG SGD SGS WL VI 第一選擇電晶體/第二選擇電晶體 閘極電極/選擇線 第一選擇閘極線 第二選擇閘極線 字元線 第二接觸孔

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Claims (1)

1323404 月曰修正本 -一 第095149528號專利申請案 . 中文申請專利範圍替換本(98年7月） 十、申請專利範園： 1 .¾操作沿著字％線與位元線所連接之—多態記憶體單 元陣列的方法，其包含： 針對一感應操作選擇一多態記憶體單元； 透過連接戎被選定記憶體單元所沿著的一位元線使該 被選定s己憶體單元之—感應節點放電至接地； 使该被選定記憶體單元之該感應節點放電之後： 為該被選定記憶體單元之一源極施加一第一電壓位 φ 準；及 為連接該被選定記憶體單元所沿著的一字元線施加 一第二電壓位準，其中該等第一與第二電壓位準係獨 立於該被選定單元内所儲存之資料内容； 施加該等第一與第二電壓位準之後，允許一對應電壓 發展於連接該被選定記憶體單元所沿著的該位元線上； 執行一第一感應操作，其包括將該被選定記憶體單元 之該感應節點處所發展之該電壓與一第一複數個參考值 ® 作比較以便決定該被選定記憶體單元之該資料内容是否 對應於該多態記憶體單元之多個狀態之一第一子集中的 一狀態； 執行該第一感應操作之後’為連接該被選定記憶體單 元所沿著的該字元線施加一第三電壓位準，其中該等第 二與第三電壓位準係截然不同的； 施加該第三電壓位準之後，允許一對應電壓發展於連 接該被選定記憶體單元所沿著的該位元線上；及 117532-980720.doc 丄 W464 2. 3. 4. 5. 6. 7. 8. 9. 執行一第二感應操作，其包括將該被選定記憶體單元 之該感應節點處所發展之該電壓與一第二複數個參考值 作比較以便決定該被選定記憶體單元之該資料内容是否 對應於該多態記憶體單元之多個狀態之一第二子集中的 一狀態，其中該多個狀態之該等第一與第二子集係截然 不同的且每一個包含複數個狀態。 如請求項1之方法，其中該等第一與第二複數個參考值 係相同的。 如請求項1之方法，其中該多個狀態之該等第一與第二 子集係不重疊的。 如請求項1之方法，其中該多個狀態之該等第一與第二 子集之組合所包含的狀態小於該多個狀態的全部狀態。 如請求項1之方法，其進一步包含： 該第一感應操作之後及該第二感應操作之前，透過連 接該被選定記憶體單元所沿著的該位元線使該被選定記 憶體單元之該感應節點放電至接地。 士 °月求項1之方法，其中該感應節點對應於連接該被選 定έ己憶體單元所沿著的該位元線。 如請求項1之方法，其中該感應節點係連接該被選定記 憶體單元所沿著的該位元線的一中間節點。 如請求項1之方法，其中該被選定記憶體單元係針對一 同時感應操作所選擇之複數個記憶體單元中的一個。 如咕求項8之方法，其中針對一同時感應操作所選擇的 該複數個記憶體單元係沿著該字元線形成。 117532-980720.doc 10. 10. 11. 12. 13. 14. 15. 16. 月求項1之方法，其中該陣列具有一 NAND架構。 月求項10之方法，其中該陣列具有一所有位元線架 月求項1之方法，其中在一寫入操作之一驗證階段期 間執行該等第一與第二感應操作。 / 如吻求項1之方法，其中在一讀取操作期間執行該等第 與第二感應操作。 :請求項!之方法’其中將該等第一與第二感應操作中 沿著該位元線所發展之電壓按順序分別與該等第一與第 二複數個參考值中的至少某些參考值作比較。 如^求項i之方法，其中將該等第—與第二感應操作中 沿著該位元線所發展之電壓同時分別與該等第一與第二 複數個參考值中的至少某些參考值作比較。 -種同時決定—記憶體陣列中之複數個多態記憶體單元 :狀態的方法’其中該複數個記憶體單元係沿著一共用 ^元線連接；具有連接至—共用源極線的源極；及係沿 著截然不同的位元線形成，該方法包含： 透過對應的位元線使該等記憶體單元放電至接地； 隨後為該共用源極線施加一第一電壓位準. 隨後為該字元線施加一第二電壓位準； 對為5玄子元線施加該第二電壓位準作出 個的資料内容是否對應於該多態 等記憶體單元中的每— 記憶體單元之多個狀態之一 隨後為該字元線施加一第 回應，決定該 第一子集中的一狀態； 三電壓位準，其中該第三電 I17532-980720.doc 壓位準與該第二電壓位準不同；及 對為該字元線施加該第三電壓位準作出回應，決定令 等記憶體單元中的每一個的資料内容是否對應於該多離 記憶體單元之多個狀態之一第二子集中的—狀態，其^ 該多個狀態之該等第一與第二子集係截然不同的且每一 個包含複數個狀態。 17·如請求項16之方法，其中決定該等記憶體單元中的每一 個的資料内容是否對應於該多個狀態之一第一或第二子 集中的一狀態包括： 允許一電壓發展於該等對應位元線中的每_個上；及 將沿著該等位元線所發展之該等電壓與複數個參考值 作比較以便決定該等記憶體單元之資料内容。 18. 如凊求項16之方法，其中該多個狀態之該等第一與第二 子集係不重疊的。 19. 如凊求項16之方法，其中該多個狀態之該等第一與第二 之’、且5所包含的狀態小於該多個狀態的全部狀態。 月农項16之方法，其中該陣列具有一 NAND架構。 月长項20之方法，其中該陣列具有一所有位元線架 構。 长項1 6之方法，其中在一寫入操作之一驗證階段期 T决疋該等記憶體單元中的每一個的資料内容是否 對應於一第_ ^ ^ , — 子集中的—狀態與決定該等記憶體單元中 的母-個的資料内容是否對應於一第二子集中的一狀 態。 117532-980720.doc 1323464 23.如請求項16之方法 甘士 箄甘俨覃-士 -中在-讀取操作期間執行決定該 工“ 的母一個的資料内容是否對應於一第一 子7K中的一狀態與決定該等 <必寻。己隱體早7C中的每一個的眘 料内容是否對應於-第二子集令的-狀態。 2 4 · —種將多態資料同技皆λ s a 、 ··’’’ δ己憶體陣列中之複數個多 態記憶體單it的方法，其中該複數個記憶體單元係沿著 一共詩元線連接；具有連接至―共用源極線的源極； 及係沿者截然不同的位元線形成，該方法包含·· a為該字元線施加一共用程式化脈衝，同時基於該等記 憶體單元中的每-個的對應目標狀態在逐個位元線基礎 上控制注入該等記憶體單元中的每一個之中的一電荷數 量；及 隨後執行一驗證操作，其包含： 透過對應的位元線使該等記憶體單元放電至接地； (W後為該共用源極線施加一第一電壓位準· 隨後為該字元線施加一第二電壓位準； 對為該字元線施加該第二電壓位準作出回應，決定該 等記憶體單元中的每一個的資料内容是否對應於該多= 記憶體單元之多個狀態之一第一子集中的—狀雜； 隨後為該字元線施加一第三電壓位準，其中該第三電 壓位準與該第二電壓位準不同；及 對為該字元線施加該第三電壓位準作出回應，決定該 等記憶體單元中的每一個的資料内容是否對應於該多個 狀態之一第二子集中的一狀態，其中該多個狀態之該等 117532-980720.doc ^23464 第-與第二子集係截然不同的且每一個包含複數個狀 態。 25.如請求項24之方法’其中決定該等記憶體單元中的每一 個的資料内容是否對應於該多個狀態之一第一或第二子 集中的一狀態包括： 允5午一電壓發展於該等對應位元線中的每一個上；及 將沿著料位元線所發展之該等電壓與複數個參考值 作比較以便決定該等記憶體單元之資料内容。 26‘如清求項24之方法，其中該基於該等記憶體單元中的每馨 一個的對應目標狀態，在逐個位元線基礎上注入該等記 憶體單元中的每一個之令的一電荷數量之該控制包括： 基於忒等S己憶體單中的每一個的該對應目標狀態在逐 個位元線基礎上設定該等位元線上的一電壓位準。 27. 如請求項24之方法，其中該基於該等記憶體單元中的每 一個的對應目標狀態，在逐個位元線基礎上注入該等記 憶體單元中的每-個之中的一電荷數量之該控制包括： 基於泫等記憶體單70中的每—個的該對應目標狀態在逐 _ 個位元線基礎上設定該等位元線上的一電流限制。 28. —種非揮發記憶體，其包含： 一多態非揮發記憶體單元陣列，其係沿著字元線與位 元線連接； 複數個列控制電路，其包含字元線驅動電路，其係可 連接至一字元線，其與該等自該陣列被選定記憶體單元 連接’藉此可施加複數個字元線電壓位準；

117532-980720.doc 源極控制電路，可連接至該等被選定記憶體單元之一 八用源極線，用於施加大於接地之一第一電壓位準； 盯控制及身料輸入/輸出電路，可連接至該等被選定記 體單元之豸位元線，包含感應電路，可連接至與該一 或夕個被選定記憶體單元對應的—或多個感應節點， 藉此该§己憶體可在-程序中決定該被選定記憶體單元 ，狀態，該程序包含：透過對應的位元線使該等記憶體 單兀放電至接地；隨後為該共用源極線施加該第一電壓 位準，在持續施加該第—電壓位準至該共用源極線時， 隨後施加該字元線電壓位準中之第—者至該字元線；回 應施加該字域電壓位準中之第—者至該字^線，決定 該等記憶體單元中的每—個的資料内容是否對應於該多 態非揮發記憶體單元之多個狀態之—第—子集中的一狀 態；在持續施加f玄第-電壓位準至該共用源極線時，隨 後施加該字元線電壓位準中之第二者至該字元線，其中 該第二電墨位準與該第_電壓位準不同；以及回應施加 該字元線電壓位準中之第二者至該字元線，決定該等記 憶體單元中的每—個的資料内容是否對應於該多態非揮 發§己憶體單70之多態非揮發記憶體單元之多個狀態之一 第二子集中的一狀態，其中該多個狀態之該等第一與第 二子集係截然不同的且每—個包含複數個狀態。 29. 如請求項28之非揮發記憶體，|中決㈣等記憶體單元 中的每—個的資㈣容是否對應於該多態非揮發記憶體 單元之多個狀態之該第—或該第二子集中的一狀態包 117532-980720.doc 1323464 含.允許一電壓發展於該等對應位元線中的每一個上； 及將沿著該等位元線所發展之該等電壓與複數個參考值 作比較以便決定該等記憶體單元之資料内容。 30.如請求項28之非揮發記憶體，其中該多個狀態之該等第 一與第二子集係不重疊的。 3 1.如請求項28之非揮發記憶體，其中該多個狀態之該等第 一與第二子集之組合所包含的狀態小於該多個狀態的全 部狀態。 32.如請求項28之非揮發記憶體，其中該陣列具有一 nand 架構。 33 ·如請求項32之非揮發記憶體，其中該陣列具有—所有位 元線架構。 34. 如請求項28之非揮發記憶體，其中決定該等記憶體單元 中的每一個的資料内容是否對應於一第一子集中的一者 與決定該等記憶體單元中的每一個的資料内容是否對應 於一第二子集中的一者係在一寫入操作之一驗證階段期 間執行。 35. 如請求項28之非揮發記憶體’其中決定該等記憶體單元 中的每一個的資料内容是否對應於一第一子集中的一者 與決定該#記憶體單元中的每一個的資料内容是否對應 於一第二子集中的一者係在一讀取操作期間執行。 117532-980720.doc