JPH0964304A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 カラムデコーダに配線される電源配線を不要
とし、チップサイズを大幅に縮小する。 【構成】 カラムデコーダ８に供給される電源である第
３層アルミニウム配線に形成された電源配線５〜７を、
スルーホールＴＨ１を介して第２層アルミニウム配線に
形成された電源配線１１〜１３に接続する。電源配線１
１〜１３は、第１層アルミニウム配線に形成されたカラ
ムデコーダ８用の電源配線まで配線し、スルーホールＴ
Ｈ２を介して電源配線１１〜１３とカラムデコーダ８用
の電源配線とを電気的に接続する。電源配線５〜７と第
１層アルミニウム配線に形成されたカラムデコーダ８用
の電源配線との接続は各々のカラムデコーダ８毎に行
う。よって、カラムデコーダ８上に形成される電源配線
が不要となりチップサイズを縮小化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけるチップサイズ
の縮小に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、通
常、ＤＲＡＭに使用されているカラムデコーダ回路は、
ドライバなどの周辺回路と同じ電源が使用されており、
列選択線を選択する列アドレス選択信号線と同じ配線層
を用いてカラムデコーダ回路に配線されている。

【０００３】さらに、列選択線は、タングステンなどの
金属を使用し、列選択遅延時間を考慮し、それぞれのメ
モリアレイの中にカラムデコーダが配置されている。

【０００４】なお、ＤＲＡＭについて詳しく述べてある
例としては、株式会社培風館、昭和６２年２月１０日発
行「超高速ＭＯＳデバイス」香山晋（編）、Ｐ３１０〜
Ｐ３１４があり、この文献には、ＤＲＡＭの回路構成や
動作などが記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
な電源配線の配線技術では、次のような問題点があるこ
とが本発明者により見い出された。

【０００６】近年、ＤＲＡＭは、世代毎に記憶容量が４
倍に増加しており、多ビット化の需要が増加し、チップ
サイズの縮小化が必要となっている。

【０００７】しかし、カラムデコーダ回路においては、
該カラムデコーダに使用される電源配線やＡＹ線がカラ
ムデコーダ回路上にレイアウトされているためにカラム
デコーダ回路のサイズがそれらの配線本数や配線幅に依
存してしまい、チップサイズの縮小化が妨げられること
になる。

【０００８】本発明の目的は、列選択線に第３層アルミ
ニウム配線を使用することによりメモリアレイ端、つま
り半導体チップ中心側にカラムアドレスデコーダを配置
できるようにし、カラムデコーダに配線される電源配線
を不要とし、チップサイズを大幅に縮小することのでき
る半導体集積回路装置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、列選択線に第３層アルミニウム配線を使用すること
で列選択遅延時間を大幅に低減し、カラムデコーダをメ
モリアレイ端、つまり半導体チップの中心側に配置する
ことを可能とすることで、カラムデコーダ周辺に配線さ
れる電源配線と当該カラムデコーダを構成する半導体素
子に電源を供給する電源配線とを直接接続することによ
り、カラムデコーダに電源を供給するものである。

【００１２】また、本発明の半導体集積回路装置は、カ
ラムデコーダ周辺に配線される電源配線が、周辺回路上
に形成された電源配線よりなるものでる。

【００１３】さらに、本発明の半導体集積回路装置は、
周辺回路上における第３層アルミニウム配線に形成され
た第１の電源配線から第１の接続孔を介して第２層アル
ミニウム配線に形成された第２の電源配線に接続を行
い、第２の接続孔を介して第１層アルミニウム配線に形
成されたカラムデコーダを構成する半導体素子に電源を
供給する第３の電源配線に接続するものである。

【００１４】

【作用】上記した本発明の半導体集積回路装置によれ
ば、カラムデコーダ周辺に配線される電源配線と当該カ
ラムデコーダを構成する半導体素子に電源を供給する電
源配線とを直接接続してカラムデコーダに電源を供給す
ることによって、カラムデコーダ上に形成された電源配
線を不要とすることができる。

【００１５】また、上記した本発明の半導体集積回路装
置によれば、カラムデコーダ周辺に配線される周辺回路
上の第３層アルミニウム配線に形成された第１の電源配
線から第１の接続孔を介して第２層アルミニウム配線に
形成された第２の電源配線に接続を行い、第２の接続孔
を介して第１層アルミニウム配線に形成されたカラムデ
コーダを構成する半導体素子に電源を供給する第３の電
源配線に直接接続することにより、カラムデコーダ上に
形成された電源配線を不要として、第３層アルミニウム
配線に形成された第１の電源配線から短距離で第１層ア
ルミニウム配線に形成された第３の電源配線に接続を行
うことができる。

【００１６】それにより、カラムデコーダのレイアウト
面積が縮小され、チップサイズの縮小化を行うことがで
きる。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１８】図１は、本発明の一実施例によるＤＲＡＭ
の半導体チップにおけるレイアウト図、図２は、本発明
の一実施例によるＤＲＡＭの半導体チップにおける要部
配線の説明図、図３は、従来のＤＲＡＭの半導体チップ
における比較レイアウト図、図４は、従来のＤＲＡＭの
半導体チップにおける比較要部配線説明図である。

【００１９】本実施例において、半導体集積回路装置で
あるＤＲＡＭでは、たとえば、第１〜第３層アルミニウ
ム配線によって配線層が形成される単結晶シリコンなど
の半導体チップ１上の周辺部近傍に、２進情報の１ビッ
トを記憶するメモリセルがマトリクス構造に２次元配置
されたメモリアレイ２が分割して設けられている。

【００２０】また、半導体チップ１の中央部における第
３層アルミニウム配線には、ＤＲＡＭに設けられた図示
しない外部引出線と接続するために半導体チップ１上に
形成された電極である複数のボンディングパッドが設け
られた領域であるボンディングパッド部３が半導体チッ
プ１の長手方向に形成されている。

【００２１】さらに、分割された上下のメモリアレイ２
の間ならびにボンディングパッド部３の周辺部近傍に
は、Ｉ／Ｏ回路、冗長回路、バッファ回路やドライバな
どから構成される周辺回路４が設けられている。

【００２２】ここで、分割された上下のメモリアレイ２
の間に位置する周辺回路４には、行方向のメモリセルを
選択するための信号線、すなわち、ワード線を選択する
ためのローデコーダも含んでいるものとする。

【００２３】そして、ボンディングパッド部３の近傍に
おける周辺回路４の上方に位置する第３層アルミニウム
配線には、電源電圧Ｖ_CCの配線である電源配線（第１の
電源配線）５、メモリアレイ２において使用される電源
Ｖ_DLの配線である電源配線（第１の電源配線）６ならび
にグランド電位Ｖ_SSの配線である電源配線（第１の電源
配線）７が形成され、これら電源配線５〜７はいずれも
３０μｍ程度の配線幅となっている。

【００２４】さらに、それぞれのメモリアレイ２におけ
る周辺回路４が位置する方向の端部周辺には、列アドレ
ス選択ドライバにより後述する２μｍ程度の線幅からな
る列アドレス選択信号線からの信号に基づいて後述する
列選択線の選択を行うカラムデコーダ８が設けられてい
る。

【００２５】次に、カラムデコーダ８の上方の配線層、
たとえば、第３層アルミニウム配線には、図２に示すよ
うに、列選択線９および列アドレス選択信号線１０が形
成され、カラムデコーダ８と接続されている。

【００２６】そして、このカラムデコーダ８が使用する
電源は、周辺回路４の上方である第３層アルミニウム配
線に配線された前述した電源配線５〜７から第２層アル
ミニウム配線に形成された２μｍ程度の電源配線（第２
の電源配線）１１〜１３（点線）により供給されてい
る。

【００２７】ここで、カラムデコーダ８に供給される電
源の供給方法について説明する。

【００２８】まず、カラムデコーダ８に供給される電源
である第３層アルミニウム配線に形成されている電源配
線５〜７は、それぞれスルーホール（第１の接続孔）Ｔ
Ｈ１を介して直下の配線層である第２層アルミニウム配
線に形成された電源配線１１〜１３に接続する。

【００２９】そして、これら電源配線１１〜１３は、第
１層アルミニウム配線に形成されたカラムデコーダ８を
構成する各々の半導体素子に電源を供給する電源配線
（第３の電源配線）が形成されている所定の位置まで配
線が行われ、スルーホール（第２の接続孔）ＴＨ２を介
してそれぞれ必要な電源に見合った電源配線１１〜１３
と第１層アルミニウム配線に形成されたカラムデコーダ
８を構成する半導体素子に電源を供給する電源配線（図
示せず）とを電気的に接続する。

【００３０】また、前述した電源配線５〜７と第１層ア
ルミニウム配線に形成されたカラムデコーダ８を構成す
る半導体素子に電源を供給する電源配線との接続は、各
々のカラムデコーダ８毎に行う。

【００３１】次に、比較例として従来のＤＲＡＭのレイ
アウトを図３に示す。

【００３２】まず、図３においても同様に半導体チップ
上の周辺近傍にメモリアレイ２１が分割して設けられて
いる。

【００３３】さらに、分割された上下のメモリアレイ２
１の間ならびにボンディングパッド部２２の周辺近傍に
は、Ｉ／Ｏ回路、冗長回路、バッファ回路やドライバな
どから構成される周辺回路２３が設けられている。

【００３４】そして、ボンディングパッド部２２の近傍
における周辺回路２３の上方に位置する第３層アルミニ
ウム配線には、電源電圧Ｖｃｃの配線である電源配線２
５にメモリアレイ２１において使用される電源Ｖ_DLの配
線である電源配線２６ならびにグランド電位Ｖｓｓの配
線である電源配線２７が形成されており、これらの電源
配線２５〜２７はいずれも３０μｍ程度の線幅である。

【００３５】また、それぞれのメモリアレイ２１の中心
には、カラムデコーダ２４が設けられている。

【００３６】さらに、カラムデコーダが形成されている
上方の位置における同じく第３層アルミニウム配線に
は、図４に示すように、カラムデコーダ２４に供給する
ための電源配線２８〜３０ならびに列アドレス選択信号
線３１が形成され、電源配線２８〜３０は１０μｍ程
度、列アドレス選択信号線３１は２μｍ程度の線幅とな
っている。

【００３７】また、メモリアレイ２１上に位置する第２
層タングステン配線には、列選択線３２が形成されてい
る。

【００３８】次に、電源配線２５〜２７と電源配線２８
〜３０は、それぞれスルーホールＴＨ２０を介して第２
層タングステン配線における電源配線３３〜３５（点
線）と接続され、これら電源配線３３〜３５を使用して
電源の引き回しを行い、スルーホールＴＨ２１により電
源配線３３〜３５と電源配線２５〜２７とを電気的に接
続している。

【００３９】ここで、本実施例のレイアウト図である図
２と本発明者が検討したレイアウト図である図４とを比
較しても、電源配線２８〜３０（図３）が不要になるこ
とによって明らかにカラムデコーダ８（図２）のレイア
ウトサイズを小さくできることがわかる。

【００４０】それにより、本実施例においては、カラム
デコーダ８に供給する電源を電源配線５〜７をスルーホ
ールＴＨ１，ＴＨ２および電源配線１１〜１３を介して
第１層アルミニウム配線に形成されたカラムデコーダの
電源配線に接続するので、カラムデコーダ８のレイアウ
ト面積を大幅に縮小することができる。

【００４１】また、本実施例では、図３に示す電源配線
２８〜３０を不要としたが、これら電源配線２８〜３０
を削除せずに、カラムデコーダ上に形成される電源配線
（図示せず）を２μｍ程度の線幅により形成し、たとえ
ば、各々のカラムデコーダ毎に周辺回路上に形成された
電源配線から２μｍ程度の電源配線を形成して引き込む
ようにしてもよい。

【００４２】また、各々のカラムデコーダ毎に周辺回路
上に形成された電源配線から引き込む電源配線の数は、
必要な電圧の種類に応じて可変するようにする。

【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００４４】たとえば、前記実施例では、周辺回路上に
形成された電源配線から電源供給を行ったが、電源の供
給は、周辺回路上に形成された電源配線よりも近くに位
置する電源配線があれば、供給するカラムデコーダの最
短距離に位置する電源配線から行うようにしてもよい。

【００４５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４６】（１）本発明によれば、カラムデコーダ周
辺に配線される電源配線とカラムデコーダを構成する半
導体素子に電源を供給する電源配線とを直接接続してカ
ラムデコーダに電源を供給することにより、カラムデコ
ーダ上に形成された電源配線を不要とすることができ
る。

【００４７】（２）また、本発明では、上記（１）によ
り、カラムデコーダのレイアウト面積が縮小され、チッ
プサイズの縮小化を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施例１によるＤＲＡＭの半導体チッ
プにおけるレイアウト図である。

【図２】本発明の実施例１によるＤＲＡＭの半導体チッ
プにおける要部配線の説明図である。

【図３】従来のＤＲＡＭの半導体チップにおける比較レ
イアウト図である。

【図４】従来のＤＲＡＭの半導体チップにおける比較要
部配線説明図である。

【符号の説明】

１ 半導体チップ ２ メモリアレイ ３ ボンディングパッド部 ４ 周辺回路 ５ 電源配線（第１の電源配線） ６ 電源配線（第１の電源配線） ７ 電源配線（第１の電源配線） ８ カラムデコーダ ９ 列選択線 １０ 列アドレス選択信号線 １１〜１３ 電源配線（第２の電源配線） ＴＨ１ スルーホール（第１の接続孔） ＴＨ２ スルーホール（第２の接続孔） ２０ 半導体チップ ２１ メモリアレイ ２２ ローデコーダ ２３ 周辺回路 ２４ ボンディングパッド部 ２５ 電源配線 ２６ 電源配線 ２７ 電源配線 ２８ 電源配線 ２９ 電源配線 ３０ 電源配線 ３１ 列アドレス選択信号線 ３２ 列選択線 ３３ 電源配線 ３４ 電源配線 ３５ 電源配線 ＴＨ２０ スルーホール ＴＨ２１ スルーホール

Claims (4)

【特許請求の範囲】
1. 【請求項１】 カラムデコーダ周辺に配線される電源配
   線と前記カラムデコーダを構成する半導体素子に電源を
   供給する電源配線とを直接接続することを特徴とする半
   導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記カラムデコーダ周辺に配線される電源配線
   が、周辺回路上に形成された電源配線であることを特徴
   とする半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置にお
   いて、前記周辺回路上における第３層アルミニウム配線
   に形成された第１の電源配線から第１の接続孔を介して
   第２層アルミニウム配線に形成された第２の電源配線に
   接続を行い、第２の接続孔を介して第１層アルミニウム
   配線に形成された前記カラムデコーダを構成する半導体
   素子に電源を供給する第３の電源配線に接続することを
   特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
   導体集積回路装置において、３層以上の多層配線を使用
   し、カラムデコーダをメモリアレイにおける周辺回路が
   位置する方向の端部に配置してなることを特徴とする半
   導体集積回路装置。