KR20000050770A - 퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치 - Google Patents

퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치 Download PDF

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Abstract

외부 핀에 연결된 입력 커패시턴스를 감소시키는 입력 회로 및 이를 구비한 반도체 장치에 관해 기재하고 있다. 본 발명에 따른 반도체 장치는, 하나의 외부 핀을 공유하여 외부 핀으로부터 전기적인 신호를 수신하는 둘 이상의 패드들과, 상기 각각의 패드와는 신호 전송 라인으로 연결된 둘 이상의 내부 회로를 구비한다. 상기 반도체 장치는 또한, 신호 전송 라인들 각각에 연결되고, 외부 핀으로부터 입력되는 과도한 전기적인 신호로부터 상기 내부 회로들을 보호하는 둘 이상의 보호 소자들과, 제1 노드는 상기 보호 소자들 각각에 연결되고, 제2 노드는 상기 신호 전송 라인들 각각에 연결되며, 절단 가능하여 상기 패드 및 내부 회로들로부터 상기 보호 소자들을 전기적으로 절연시킬 수 있는 둘 이상의 퓨즈를 구비하고, 상기 둘 이상의 퓨즈 중 하나의 퓨즈만이 선택적으로 연결된다.

Description

퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치{Input circuit having a fuse therein and a semiconductor device having the same}
본 발명은 반도체 장치에 관한 것으로서, 특히 퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치에 관한 것이다.
반도체 메모리 장치가 개발된 후 집적도에 있어서 괄목할 만한 성장을 거듭하여 현재에는 64Mb 디램이 양산되고 있다. 일반적으로, 이러한 집적도 증가에 비례하여 소자의 크기가 증가하여야 한다. 그러나, 공정 기술의 개발 및 회로 설계 기술의 발달 등으로 인해 소자의 크기는 그다지 증가하지 않을 수 있었다. 따라서, 집적도의 향상은 예컨대 사진공정 기술과 같은 분야에서의 새로운 기술 개발을 수반하게 된다.
이러한 번거로움을 해결하는 한 방법으로서 최근에는, 동일한 공정 기술로 메모리 장치의 집적도를 두배 이상 향상시킬 수 있는 스택형 패키지(stack package)가 제안된 바 있다. 스택형 패키지는 하나의 패키지 내부에 칩들을 적층하여 제작하거나(chip stack), 하나의 칩이 내장된 둘 이상의 패키지를 적층하여 제작하는(package stack) 형태의 패키지를 일컫는다.
예를 들어, 128Mb의 메모리 칩 두 개를 하나의 패키지에 탑재하거나(chip stack), 128Mb 메모리 칩을 각각의 패키지에 탑재한 후 적층함으로써(package stack), 256Mb의 메모리 칩 하나를 대신할 수 있다. 따라서, 스택형 패키지에 의하면, 별도의 공정 기술을 개발하지 않고도 기존의 공정 기술을 이용하여 두배 이상의 집적도를 얻을 수 있게 된다.
그런데, 상기 종래의 스택형 패키지에 의하면, 하나의 외부 핀에서 바라보는 입력 커패시턴스 값이 증가되는 문제점이 발생된다. 이는, 각 외부 패키지 핀이 내부에 존재하는 2개의 메모리 칩에 의해 공유되거나, 적층된 두 개의 패키지에 있어서 대응되는 외부 핀들이 전기적으로 서로 연결되어 각 외부 핀에 연결된 입력 회로의 부하가 일반 패키지에 비해 두배로 증가되기 때문이다.
이와 같이, 종래의 스택형 패키지는 하나의 외부 핀이 바라보는 입력 커패시턴스가 두배로 증가되고 그 결과 신호 전달 속도가 저하되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 입력 커패시턴스 값을 최소화하는 입력 회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 입력 회로를 구비한 반도체 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 입력 회로를 구비한 반도체 장치의 블록도이다.
도 2는 도 1의 제1 및 제2 보호 소자로서 클램프 회로를 구비한 경우를 도시한 반도체 장치의 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 패키지 스택형 반도체 장치를 개략적으로 도시한 측면도이다.
상기 과제를 이루기 위한 본 발명에 따른 입력 회로는, 외부로부터 전기적인 신호를 수신하는 적어도 하나의 패드와, 상기 각각의 패드와는 신호 전송 라인으로 연결된 내부 회로를 구비한다. 상기 입력 회로는 그리고, 상기 신호 전송 라인에 그 일 단자가 연결되어, 외부에서 입력되는 과도한 전기적인 신호로부터 상기 내부 회로를 보호하는 적어도 하나의 보호 소자와, 제1 노드는 상기 보호 소자에 연결되고, 제2 노드는 상기 신호 전송 라인에 연결되며 절단 가능하여, 상기 패드 및 내부 회로로부터 상기 보호 소자를 전기적으로 절연시키는 퓨즈를 더 구비한다.
상기 보호 소자는, 상기 외부 핀으로부터 입력되는 신호를 동작전압 범위 내의 전압 레벨로 클램핑(clamping)하는 클램프 회로인 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 따른 반도체 장치는, 하나의 외부 핀을 공유하여 상기 외부 핀으로부터 전기적인 신호를 수신하는 둘 이상의 패드들과, 상기 각각의 패드와는 신호 전송 라인으로 연결된 둘 이상의 내부 회로를 구비한다. 상기 반도체 장치는 또한, 상기 신호 전송 라인들 각각에 연결되고, 상기 외부 핀으로부터 입력되는 과도한 전기적인 신호로부터 상기 내부 회로들을 보호하는 둘 이상의 보호 소자들과, 제1 노드는 상기 보호 소자들 각각에 연결되고, 제2 노드는 상기 신호 전송 라인들 각각에 연결되며 절단 가능하여, 상기 패드 및 내부 회로들로부터 상기 보호 소자들을 전기적으로 절연시킬 수 있는 둘 이상의 퓨즈를 구비하고, 상기 둘 이상의 퓨즈 중 하나의 퓨즈만이 선택적으로 연결된다.
여기서, 상기 퓨즈는 각각, 전기적으로 절단 가능한 도전막으로 구성된 것이 바람직하다. 상기 반도체 장치는, 하나의 패키지 내에 둘 이상의 칩들이 적층된 칩 스택형이나, 하나의 칩이 내장된 둘 이상의 패키지가 적층되고 각 패키지의 대응되는 핀들이 외부적으로 연결된 패키지 스택형으로 구성될 수 있다.
본 발명에 의하면, 다수개의 입력 회로를 구비하더라도 하나의 보호 소자 만이 선택적으로 연결되기 때문에 입력 커패시턴스가 감소된다. 따라서, 반도체 장치의 신호 전달 속도 저하가 최소화된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 입력 회로를 구비한 반도체 장치의 블록도로서, 본 실시예에서는 설명의 편의상, 내부에 두 개의 반도체 칩이 적층된 칩 스택형 반도체 장치를 예로 들어 기술한다.
도 1을 참조하면, 본 발명의 반도체 장치(1)는 적어도 하나의 외부 핀(50)과, 상기 외부 핀(50)을 통해 전기적인 신호를 수신하는 제1 및 제2 입력 회로들(100, 200)과, 상기 외부 핀(50)을 상기 제1 및 제2 입력 회로들(100, 200) 각각에 전기적으로 연결하는 제1 및 제2 본딩 와이어들(10, 20)을 구비한다.
상기 제1 및 제2 입력 회로들(100, 200) 각각은 서로 다른 반도체 칩 상에 형성되고, 상기 외부 핀(50)을 공유한다. 바람직하기로는 상기 제1 입력 회로(100)와 제2 입력 회로(200)는 기본적으로 동일한 구성을 가진다.
먼저, 상기 제1 입력 회로(100)의 구성을 살펴보면, 제1 패드(110)와, 제1 내부 회로(120), 제1 보호 소자(130), 제1 퓨즈(140), 및 제1 신호 전송 라인(150)을 구비한다.
상기 제1 패드(110)는, 상기 제1 내부 회로(120)로 입력될 전기적인 신호를 수신하기 위한 것으로서, 상기 제1 본딩 와이어(bonding wire, 10)를 통해 상기 외부 핀(50)에 전기적으로 연결된다. 그리고, 상기 제1 패드(110)는 상기 제1 신호 전송 라인(150)을 통해 상기 내부 회로(120)와 연결된다. 이에 의해, 상기 외부 핀(50)을 통해 상기 제1 패드(110)에 수신된 전기적인 신호는 상기 제1 내부회로(120)로 입력된다.
상기 제1 보호 소자(130)는 상기 외부 핀(50)으로 입력되는 과도한 전기적인 신호로부터 상기 제1 내부 회로(120)를 보호하는 역할을 한다. 그리고, 상기 제1 보호 소자(130)는 상기 제1 신호 전송 라인(150)에 연결된다. 바람직하기로는 상기 제1 보호 소자(130)는 상기 제1 패드(110)로부터 입력되는 신호가 일정값 예를 들면 동작전압 범위를 벗어나지 않도록 클램핑(clamping)하는 클램프 회로이다. 또한, 바람직하기로는 상기 제1 내부 회로(120)는 입력 신호를 버퍼링하는 입력 버퍼이다.
그리고, 상기 제1 퓨즈(140)는 상기 제1 보호 소자(130)와 상기 제1 신호 전송 라인(150) 사이에 연결된다. 즉, 상기 제1 퓨즈(140)의 제1 노드는 상기 제1 보호 소자(130)에 연결되고 제2 노드는 상기 제1 신호 전송 라인(150)에 연결된다.
바람직하기로는 상기 제1 퓨즈(140)는 전기적으로 절단가능한 도전막으로 구성된다. 상기 제1 퓨즈(140)를 절단함에 의해 상기 제1 보호 소자(130)는 상기 제1 신호 전송 라인(150)으로부터 전기적으로 절연되며, 결과적으로 상기 제1 패드(110) 및 제1 내부 회로(120)와 전기적으로 절연된다.
언급된 바와 같이, 상기 제2 입력 회로(200)는 상기 제1 입력 회로(100)와 마찬가지로, 제2 패드(210)와, 제2 내부 회로(220), 제2 보호 소자(230), 제2 퓨즈(240), 및 제2 신호 전송 라인(250)을 구비한다.
상기 제2 패드(210)와, 제2 내부 회로(220), 제2 보호 소자(230), 제2 퓨즈(240), 및 제2 신호 전송 라인(250) 각각은 상기 제1 패드(110)와, 제1 내부 회로(120), 제1 보호 소자(130), 제1 퓨즈(140), 및 제1 신호 전송 라인(150)과 동일한 구성을 가진다. 따라서, 이들의 구성 및 동작에 대한 기술은 중복을 피하기 위해 생략한다.
본 발명의 반도체 장치(1)에 의하면, 상기 제1 및 제2 입력 회로들(100,200) 각각에 구비된 상기 제1 및 제2 퓨즈(140, 240)가 선택적으로 절단된다.
예를 들어, 상기 제1 퓨즈(140)가 절단된 경우, 상기 제2 퓨즈(240)는 절단되지 않는다. 따라서, 상기 제1 보호 소자(130)는 상기 제1 신호 전송 라인(150)과 전기적으로 절연되고, 상기 제2 보호 소자(230)는 상기 제2 신호 전송 라인(250)과 전기적으로 연결된다. 즉, 제1 보호 소자(130)는 동작하지 않고, 제2 보호 소자(230) 만이 동작한다.
여기서, 상기 외부 핀(50)을 통해 상기 제1 및 제2 신호 전송 라인(150, 250)이 서로 연결되기 때문에, 상기 제2 보호 소자(230)는 상기 제1 보호 소자(130)의 역할을 대신하여 상기 외부 핀(50)으로부터 입력되는 과도한 전기적인 신호로부터 상기 제1 내부 회로(120)를 보호한다.
반대로, 제2 퓨즈(240)가 절단된 경우, 상기 제1 퓨즈(140)는 절단되지 않으며, 제2 보호 소자(230)는 동작하지 않고, 제1 보호 소자(130) 만이 동작한다. 그리고, 상기 제1 보호 소자(130)가 제2 보호 소자(230)의 역할을 대신한다.
이와 같이, 본 발명의 반도체 장치(1)에 따르면 두 개의 입력 회로(100, 200) 중 하나의 입력 회로에 구비된 보호 소자(130 또는 230) 만이 선택적으로 연결된다. 그리고, 선택된 하나의 보호 소자가 두 입력 회로에 대한 보호 소자로서의 역할을 하게 된다. 그 결과, 선택되지 않은 보호 소자의 커패시턴스 값 만큼 외부 핀(50)에서 바라보는 입력 커패시턴스 값이 감소된다.
이를 좀더 구체적으로 설명하면 다음과 같다.
예를 들면, 상기 외부 핀(50)에서 바라보는 입력 커패시턴스는, 상기 제1 및 제2 본딩 와이어들(10, 20), 상기 제1 및 제2 내부 회로들(120, 220), 상기 제1 및 제2 보호 소자들(130, 230), 및 상기 제1 및 제2 신호 전송 라인들(150, 250)에 의한 커패시턴스 값으로 구성된다. 이처럼 스택형 패키지에 의하며, 상기 외부 핀(50)에 두 개의 입력 회로(100, 200)가 연결되기 때문에 일반적인 반도체 장치에 비해 입력 커패시턴스는 두 배로 증가된다.
그러나, 본 발명에 의하면 반도체 장치가 다수개의 입력 회로를 구비하더라도 하나의 보호 소자 만이 선택적으로 연결되기 때문에 상기 입력 커패시턴스가 감소된다. 특히, 상기 보호 소자(130, 230)의 경우, 과도한 전기적인 신호로부터 내부 회로를 보호하기 위해 내부 회로를 구성하는 트랜지스터들 보다 상당히 큰 사이즈로 형성되기 때문에 입력 커패시턴스 감소 효과는 상당히 크다.
따라서, 하나의 외부 핀이 바라보는 입력 커패시턴스가 종래의 스택형 패키지에 비해 감소되고 그 결과 신호 전달 속도 저하가 최소화될 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 입력 회로를 구비한 반도체 장치의 블록도로서, 도 1의 상기 제1 및 제2 보호 소자(130, 230)가 클램프 회로인 경우를 구체적으로 도시하였다.
상기 도 2에 있어서, 도 1에서와 동일한 참조부호는 동일한 부재를 나타내며, 도 1의 제1 및 제2 보호 소자(130, 230)가 상부 클램프 회로(130a, 230a) 및 하부 클램프 회로(130b, 230b)로 구성되고, 상기 제1 및 제2 퓨즈가 상부 퓨즈(140a, 240a) 및 하부 퓨즈(140b, 240b)로 구성된 것을 제외하고는 상기 도 1의 구성과 동일하다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 의한 상기 제1 보호 소자(도 1의 130)는, 상기 외부 핀(50)으로부터 내부전원전압(Vcc) 레벨 이상으로 입력되는 전압을 방전시키는 상부 클램프 회로(130a)와, 접지전압(Vss) 레벨 이하로 입력되는 전압을 방전시키는 하부 클램프 회로(130b)를 구비한다. 그리고, 상기 제1 퓨즈(140)는, 상기 상부 클램프 회로(130a) 및 하부 클램프 회로(130b) 각각을 상기 제1 신호 전송 라인(150)과 전기적으로 절연시키기 위한 상부 퓨즈(140a) 및 하부 퓨즈(140b)를 구비한다.
마찬가지로, 상기 제2 보호 소자(도 1의 230)는 상부 클램프 회로(230a) 및 하부 클램프 회로(230b)를 구비하고, 제2 퓨즈(240)는 상부 퓨즈(240a) 및 하부 퓨즈(240b)를 구비한다.
본 발명의 반도체 장치(1)에 의하면, 제1 입력 회로(100) 또는 제2 입력 회로(200)에 구비된 상기 상부 퓨즈(140a, 240a) 및 하부 퓨즈(40b, 240b)가 선택적으로 절단된다.
예를 들어, 상기 제1 입력 회로(100)에 구비된 상부 퓨즈 및 하부 퓨즈(140a 및 140b)가 절단된 경우, 제1 입력 회로(100)에 구비된 상기 상부 클램프 회로 및 하부 클램프 회로(130a 및 130b)는 동작하지 않고, 제2 입력 회로(200)에 구비된 상부 클램프 회로(230a 및 230b)가 동작한다.
따라서, 동작전압 범위(Vss∼Vcc)를 벗어나 상기 외부 핀(50)으로 입력되는 전압은 상기 제2 입력 회로(200)에 구비된 상기 상부 클램프 회로 및 하부 클램프 회로(230a 및 230b)를 통해 방전된다. 그리고, 동작전압 범위 내의 전압만이 상기 제1 내부 회로(120) 및 제2 내부 회로(220)로 입력될 수 있다.
결과적으로, 하나의 입력 회로(100 또는 200)에 구비된 상부 클램프 회로와 하부 클램프 회로(130a, 130b 또는 230a, 230b) 만이 선택적으로 동작하기 때문에, 상기 외부 핀(50)에서 바라보는 입력 커패시턴스가 감소된다.
상기 본 발명의 기술적 사상은 언급된 바와 같은 칩 스택형 반도체 장치 이외에도, 패키지 스택형 반도체 장치에도 적용될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 패키지 스택형 반도체 장치를 개략적으로 도시한 측면도이다.
도 3을 참조하면, 본 발명의 패키지 스택형 반도체 장치에 의하면, 둘 이상 예컨대 제1 및 제2 패키지(190, 290)가 적층된다. 상기 제1 및 제2 패키지(190, 290) 각각은 복수개의 외부 핀들(50a, 50b, 60a, 60b)을 구비한다. 그리고, 상기 복수개의 외부 핀들 중 대응되는 외부 핀들(50a 및 50b, 60a 및 60b)은 도시된 바와 같이, 외부적으로 연결된다.
상기 제1 및 제2 패키지 내에는 각각, 도시되지는 않았지만, 제1 반도체 칩과 제2 반도체 칩이 탑재된다. 상기 제1 반도체 칩과 제2 반도체 칩의 구조는 기본적으로 동일하다. 그리고, 상기 제1 반도체 칩과 제2 반도체 칩 상에는 각각, 입력 회로 예를 들면 도 1 및 도 2에 도시된 바와 같은 제1 및 제2 입력 회로들(100, 200)이 형성된다.
즉, 본 발명의 다른 실시예에 의하면, 각각에 제1 및 제2 입력 회로(100, 200)가 형성된 제1 및 제2 반도체 칩이 제1 및 제2 패키지(190, 290)에 탑재되고, 이들 제1 및 제2 패키지(190, 290)는 대응되는 외부 핀들이 전기적으로 연결된 상태로 적층된다. 상기 각 입력 회로(100, 200)의 구성이나 동작은 상기 도 1 및 도 2에 도시된 블록도들에 준하여 설명될 수 있다.
따라서, 본 발명의 다른 실시예에 의하면 상기 일 실시예에서와 동일한 효과를 기대할 수 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들면, 본 실시예에서는 두 개의 반도체 칩이 적층된 칩 스택형 반도체 장치나 두 개의 패키지가 적층된 패키지 스택형 반도체 장치를 예로 들어 설명하였으나, 이외에 셋 이상의 반도체 칩이 적층된 칩 스택형 반도체 장치 또는 셋 이상의 패키지가 적층된 패키지 스택형 반도체 장치에도 본 발명이 적용될 수 있다.
그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 둘 이상의 입력 회로에 대한 보호 소자로서의 역할은 하면서도, 하나의 외부 핀이 바라보는 입력 커패시턴스가 종래의 스택형 패키지에 비해 감소된 반도체 장치가 제공된다. 그리고, 입력 커패시턴스가 감소됨에 따라 반도체 장치의 신호 전달 속도 저하가 최소화된다.

Claims (8)

  1. 외부로부터 전기적인 신호를 수신하는 적어도 하나의 패드와, 상기 각각의 패드와는 신호 전송 라인으로 연결된 내부 회로를 구비하는 반도체 장치의 입력 회로에 있어서,
    상기 신호 전송 라인에 그 일 단자가 연결되어, 외부에서 입력되는 과도한 전기적인 신호로부터 상기 내부 회로를 보호하는 적어도 하나의 보호 소자; 및
    제1 노드는 상기 보호 소자에 연결되고, 제2 노드는 상기 신호 전송 라인에 연결되며 절단 가능하여, 상기 패드 및 내부 회로로부터 상기 보호 소자를 전기적으로 절연시키는 퓨즈를 구비하는 것을 특징으로 하는 반도체 장치의 입력 회로.
  2. 제1항에 있어서, 상기 보호 소자는,
    상기 외부 핀으로부터 입력되는 신호를 동작전압 범위 내의 전압 레벨로 클램핑(clamping)하는 클램프 회로를 구비하는 것을 특징으로 하는 반도체 장치의 입력 회로.
  3. 하나의 외부 핀을 공유하여 상기 외부 핀으로부터 전기적인 신호를 수신하는 둘 이상의 패드들과, 상기 각각의 패드와는 신호 전송 라인으로 연결된 둘 이상의 내부 회로를 구비하는 반도체 장치에 있어서,
    상기 신호 전송 라인들 각각에 연결되고, 상기 외부 핀으로부터 입력되는 과도한 전기적인 신호로부터 상기 내부 회로들을 보호하는 둘 이상의 보호 소자들; 및
    제1 노드는 상기 보호 소자들 각각에 연결되고, 제2 노드는 상기 신호 전송 라인들 각각에 연결되며 절단 가능하여, 상기 패드 및 내부 회로들로부터 상기 보호 소자들을 전기적으로 절연시킬 수 있는 둘 이상의 퓨즈를 구비하고,
    상기 둘 이상의 퓨즈 중 하나의 퓨즈만이 선택적으로 연결된 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 퓨즈는 각각,
    전기적으로 절단 가능한 도전막으로 구성된 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 반도체 장치는,
    하나의 패키지 내에 둘 이상의 칩들이 적층된 칩 스택형 패키지인 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서, 상기 반도체 장치는,
    하나의 칩이 내장된 둘 이상의 패키지가 적층되고 각 패키지의 대응되는 핀들이 외부적으로 연결된 패키지 스택형 패키지인 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서, 상기 보호 소자는 각각,
    상기 외부 핀으로부터 입력되는 신호를 동작전압 범위 내의 전압 레벨로 클램핑하는 클램프 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 클램프 회로는 각각,
    상기 외부 핀으로부터 내부전원전압(Vcc) 레벨 이상으로 입력되는 전압을 방전시키는 상부 클램프 회로; 및
    상기 외부 핀으로부터 접지전압(Vss) 레벨 이하로 입력되는 전압을 방전시키는 하부 클램프 회로를 구비하는 것을 특징으로 하는 반도체 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499788B1 (ko) * 2002-11-27 2005-07-07 인티그런트 테크놀로지즈(주) 집적회로 칩
DE102006011967A1 (de) * 2006-03-15 2007-09-20 Infineon Technologies Ag Halbleiterbauteil mit mehreren in ein gemeinsames Gehäuse gepackten Halbleiterchips und dafür eingerichtete Halbleiterchips
KR101240256B1 (ko) * 2011-03-28 2013-03-11 에스케이하이닉스 주식회사 반도체 집적회로

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61148835A (ja) * 1984-12-21 1986-07-07 Mitsubishi Electric Corp 半導体集積回路の入力切換回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499788B1 (ko) * 2002-11-27 2005-07-07 인티그런트 테크놀로지즈(주) 집적회로 칩
DE102006011967A1 (de) * 2006-03-15 2007-09-20 Infineon Technologies Ag Halbleiterbauteil mit mehreren in ein gemeinsames Gehäuse gepackten Halbleiterchips und dafür eingerichtete Halbleiterchips
KR101240256B1 (ko) * 2011-03-28 2013-03-11 에스케이하이닉스 주식회사 반도체 집적회로
US8598943B2 (en) 2011-03-28 2013-12-03 SK Hynix Inc. Semiconductor integrated circuit with stable rupture voltage fuse

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