KR20050095387A - 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법 - Google Patents

온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법 Download PDF

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KR20050095387A
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Abstract

온 다이 터미네이션(ODT) 제어 방법과 그에 따른 메모리 시스템이 제공된다. 본 발명에 따른 제어 방법 및 메모리 시스템은 활성화된 메모리 소자에서 ODT 회로를 제어하는 제어 신호를 생성하여 메모리 소자간의 상호 연결 핀을 통해 비활성화되는 메모리 소자로 출력한다. 비활성화된 메모리 소자는 ODT 제어 신호를 입력받아 온 다이 터미네이션을 실행한다. 본 발명에 따른 ODT 제어 방법에 따르면, 메모리 시스템의 별도의 리소스 부담 없이 최적의 신호 충실도를 제공할 수 있다.

Description

온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법{Memory module having on-die termination circuit and control method thereof}
본 발명은 메모리 모듈 장치에 관한 것으로, 구체적으로는, 메모리 모듈 장치 내의 온-다이 터미네이션(On-die termination, 또는 온-칩 터미네이션; On-chip termination)을 제어하는 회로 및 그에 따른 제어 방법에 관한 것이다.
CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들은 퍼스널 컴퓨터, 서버 또는 워크스테이션들과 같은 다양한 전기적 제품 내로 합체되어진다. 대부분의 경우에, 상기 반도체 장치들은 외부에서 전송되는 각종 신호들을 입력 패드들을 통해 수신하기 위한 수신회로와, 내부의 신호들을 출력 패드들을 통해 외부로 제공하기 위한 출력 회로를 가지고 있다.
한편, 전기적 제품의 동작 스피드가 고속화됨에 따라 신호전달에 걸리는 지연시간을 최소화하기 위해서 상기 반도체 장치들간에 인터페이스 되는 신호의 스윙 폭을 점차로 줄이고 있다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스 단에서 임피던스 미스 매칭(mismatching, 부정합)에 따른 신호의 반사도 크리티컬(critical) 해진다. 상기 임피던스 미스 매칭이 발생되면 데이터의 고속 전송이 어렵게 되고, 반도체 장치의 데이터 출력 단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 장치가 상기 왜곡된 출력신호를 입력 단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단 미스 등의 문제 등이 빈번히 야기될 수 있다.
따라서, 동작 스피드의 고속화가 요구되는 수신측의 반도체 장치는 온-다이 터미네이션(On-Die Termination) 또는 온-칩 터미네이션(On-Chip Termination) 이라고 불리는 임피던스 매칭회로를 상기 집적회로 칩 내의 패드 근방에 채용하게 된다. 일반적으로 온-다이 터미네이션 스킴(scheme)에 있어서, 전송 측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신 회로에 대하여 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
한편, 시스템에 있어 가장 간단한 채널 연결 구조는 포인트 투 포인트(Point-to-point) 연결 구조이다. 상기 포인트 투 포인트 연결 구조는 고속 시스템에 있어 필수적이며, 이 경우에 채널 상의 신호 충실도 개선을 위해 가장 일반적으로 ODT(On-die Termination) 방법을 사용한다. 하지만, 이러한 포인트 투 포인트 연결 구조는 최적의 신호 충실도를 제공해주는 반면, 개개의 연결 당 하나의 신호선이 할당되어야 하는 문제점이 있다. 따라서, 포인트 투 포인트 연결 구조는 고 대역폭(High Bandwidth)이 요구되는 시스템에 대해서는 채용하기가 쉽지 않다.
메모리 시스템 또한 고속 전송 특성과 더불어 고용량 데이터 전송의 요구로 인한 고 대역폭 특성이 요구되는 시스템이다. 따라서 메모리 시스템에서는 이 두 가지 요구 사항에 모두 부합하기 위하여 랭크(Rank)라는 개념을 도입하여 컨트롤러와 메모리 소자들 간의 연결은 포인트 투 멀티포인트(Point-to-multi point) 연결 구조로 구성하고, 별도의 랭크 선택 신호를 사용하여 컨트롤러와 메모리 소자들 간의 신호 전송은 포인트 투 포인트(point-to-point) 연결 구조로 이루어지도록 제어함으로써 고속/고용량의 시스템 요구 사항을 실현하고 있다.
이러한 메모리 시스템에 있어서도 ODT(On-die Termination)는 채널 상의 신호 충실도 개선을 위해서 가장 일반적으로 사용되는 터미네이션 방법이다. 하지만, 이 경우 각각의 메모리 소자들이 ODT 기능을 내장하고 있으므로, 이들을 어떻게 선택적으로 제어할 것인가에 대한 선택이 요구되고, 이 선택을 제어하는 방법이 요구된다.
도 1은 듀얼 랭크 메모리 시스템의 구성 예를 나타낸 블록도이다.
도 1을 참조하면, 하나의 신호 연결 포인트에 두 개의 메모리(DRAM1, DRAM1B)가 연결된 듀얼 랭크 시스템에서, 각 메모리 소자에 ODT 회로가 연결되어 있다. 제1 메모리(DRAM1)에는 제1 ODT 회로(RodtDram)가 연결되고, 제2 메모리(DRAM2)에는 제2 ODT 회로(RodtDramB)가 연결된다.
도 1에 도시된 듀얼 랭크 메모리 시스템에서 제1 메모리(DRAM) 소자를 선택하여 상기 제 1 메모리 소자에 데이터를 저장하거나 읽을 때의 ODT 회로를 제어하는 여러 방법이 표 1에 나타낸다.
ODT 제어 방법 RodtDram RodtDramB
Self-On ON OFF
Both-On ON ON
Other-On OFF ON
표 1에서 Self-On 제어 방법은 두 개의 메모리 소자에서 데이터를 읽거나 저장하기 위해서 선택된 메모리 소자(이하 활성화(Active) 메모리 소자라 한다)의 ODT 회로를 턴 온 시키고, 선택되지 않은 메모리 소자(이하 비활성화(Inactive) 메모리 소자라 한다)의 ODT 회로를 턴 오프 시키는 방법이다. 듀얼 랭크에서 제1 메모리 소자(DRAM1)를 선택하여 제1 메모리 소자를 활성화하는 경우에는, 활성화 메모리 소자(DRAM1)의 제1 ODT 회로(RodtDram)를 활성화하고, 비활성화 메모리 소자(DRAM1B)의 제2 ODT 회로(RodtDramB)를 비활성화한다.
Both-On 제어 방법은 하나의 메모리 소자를 활성화시키는 경우에, 활성화 메모리 소자의 ODT 회로와 비활성화 메모리 소자의 ODT 회로 모두 턴 온 시키는 방법이다. 즉, 듀얼 랭크에서 제1 메모리 소자(DRAM1)를 선택하여 제1 메모리 소자를 활성화하는 경우에, 제1 ODT 회로(RodtDram)와 제2 ODT 회로(RodtDramB) 모두를 활성화한다.
Other-On 제어 방법은 하나의 메모리 소자를 활성화시키는 경우에, 활성화 메모리 소자의 ODT 회로는 턴 오프시키고, 비활성화 메모리 소자들의 ODT 회로들을 턴 온 시키는 방법이다. 듀얼 랭크에서 제1 메모리 소자(DRAM1)를 선택하여 제1 메모리 소자를 활성화하는 경우에, 활성화 메모리 소자의 제1 ODT 회로(RodtDram)를 비활성화하고, 비활성화 메모리 소자의 제2 ODT 회로(RodtDramB)를 활성화한다.
도 2는 도 1에 도시된 메모리 시스템에서 세 가지 제어 방법에 따른 채널 특성 시뮬레이션 결과를 나타낸 도이다.
도 2를 참조하면, 도 2(a)는 Self-On 제어 방법에 따른 채널 특성 결과이며, 도 2(b)는 Both-On 제어 방법에 따른 채널 특성 결과이고, 도 2(c)는 Other-On 제어 방법에 따른 채널 특성 결과이다.
단순히 ODT를 채널과 임피던스 매칭이라는 관점에서 본다면 하나의 DRAM ODT 만 사용하는 경우에는 Rodt(ODT 저항 값) = Z0(채널의 임피던스)를 만족시키고, 그리고 두 개의 DRAM ODT를 사용하는 경우에는 Rodt = 2*Z0를 만족하도록 설정해주면 동일하게 최적의 결과를 얻을 것으로 예상된다. 하지만, 도 2의 시뮬레이션 결과에서 알 수 있듯이 실제로는 채널 상의 여러 기생(parasitic) 성분들의 영향으로 인해 두 개의 DRAM 중 비활성화(Inactive) DRAM의 ODT만을 턴 온 시키는 경우가 가장 좋은 신호 충실도 특성을 보이게 된다.
이러한 ODT 제어 방법에 다른 신호 충실도의 차이는 기존의 메모리 시스템에서는 그다지 큰 문제가 되지 못했다. 하지만, 메모리 시스템이 고속화함에 따라 전체 타이밍 버짓(Budget)이 점점 줄어들게 되고, 이에 따라 ODT 제어 방법에 따른 신호 충실도 차이 또한 그 중요성이 점차 증대되어가고 있다. 따라서, 향후 고속 메모리 시스템은 적절한 ODT 제어 방법을 제공해야만 한다.
본 발명이 이루고자 하는 기술적 과제는, 듀얼 랭크 또는 멀티 랭크 메모리 시스템에서 최적의 신호 충실도를 제공해주는 비활성 메모리 소자의 ODT 회로에 대한 제어 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, ODT 제어 방법에 대한 최적의 솔루션을 제공하는 메모리 모듈 장치를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 리소스 요구량을 최소화할 수 있는 최적의 ODT 제어 구조 및 방법을 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 메모리 모듈 시스템은, 다수개의 메모리 소자들을 구비하며, 상기 메모리 소자들 중 하나를 선택하여 데이터를 저장하고 판독하는 것을 제어하는 메모리 컨트롤러 및 상기 메모리 컨트롤러에서 출력되는 데이터 제어 신호에 응답하여 활성화되는 데이터 제어 신호 수신 수단, 상기 활성화된 데이터 제어 신호 수신 수단의 출력 신호에 응답하여 비활성화된 메모리 소자의 ODT(On-die termination) 회로를 제어하기 위한 ODT 제어 신호 생성하여 비활성화된 메모리 소자로 출력하는 ODT 제어 신호 발생부, 및 활성화된 다른 메모리 소자로부터 출력되는 상기 ODT 제어 신호를 입력받고 상기 ODT 회로를 제어하는 ODT 제어 신호 수신부를 구비한다.
바람직하게는, 본 발명에 따른 메모리 모듈은 상기 ODT 제어 신호 발생부는 상기 메모리 소자를 활성화시키는 데이터 제어 신호에 응답하여 활성화되지 않는 메모리 소자의 ODT 회로를 활성화하기 위한 ODT 제어 신호를 발생시키고, 상기 ODT 제어 신호 발생부는 상기 데이터 제어 신호 수신 수단으로부터의 신호를 해석하여 ODT 제어 신호를 발생하기 위한 신호 해석부와 상기 ODT 제어 신호를 상기 활성화되지 않는 메모리 소자로 출력하는 출력 버퍼를 포함한다.
본 발명의 다른 실시예에 따른 메모리 모듈은 데이터를 저장하고 위한 다수개의 메모리 소자, 상기 다수개의 메모리 소자로 다수개의 제어 신호를 출력하여 상기 다수개의 메모리 소자로부터 선택적으로 데이터를 판독하고 저장하는 것을 제어하는 메모리 컨트롤러를 포함하고, 상기 각각의 메모리 소자는, 상기 메모리 컨트롤러와 연결된 데이터 입출력 버퍼, 상기 메모리 컨트롤러와 연결된 데이터 제어 신호 수신 버퍼, 상기 데이터 제어 신호 수신 버퍼로부터 출력된 다수개의 명령을 해석하여 메모리의 ODT을 제어하는 신호를 출력하는 명령 해석 수단, 상기 명령 해석 수단으로부터의 상기 ODT 제어 신호를 다른 메모리 소자로 출력하기 위한 신호 송신 버퍼, 다른 메모리 소자로부터 출력된 상기 ODT 제어 신호를 입력받기 위한 수신 버퍼, 상기 수신 버퍼로 입력된 상기 ODT 제어 신호에 따라 제어되는 ODT 회로부를 포함한다.
본 발명의 또 다른 실시예에 따른 메모리 모듈은, 상기 메모리 소자들 중 하나를 선택하여 데이터를 저장하고 판독하는 것을 제어하는 메모리 컨트롤러, 및 상기 메모리 컨트롤러에서 출력되는 데이터 제어 신호에 응답하여 활성화되는 데이터 제어 신호 수신 수단, 상기 데이터 제어 신호 수신 수단의 출력 신호에 응답하여 메모리 소자의 ODT 회로를 제어하기 위한 ODT 제어 신호 생성하는 ODT 제어 신호 발생부, 및 상기 ODT 제어 신호를 입력받고 상기 ODT 회로를 제어하는 ODT 제어 신호 수신부를 구비하는 다수개의 메모리 소자를 포함하고, 상기 메모리 소자들이 싱글 랭크일 경우에는, 상기 ODT 제어 신호 발생부에서 출력된 상기 ODT 제어 신호는 상기 메모리 소자 내의 ODT 회로를 제어하며, 상기 메모리 소자들이 듀얼 또는 멀티 랭크일 경우에는, 상기 ODT 제어 신호 발생부에서 출력된 상기 ODT 제어 신호는 비활성화된 메모리 소자의 ODT 제어 신호 수신부로 출력되어, 상기 비활성화된 메모리 소자 내의 ODT 회로를 제어한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2에 나타난 바와 같이, 듀얼 랭크 메모리 시스템에서는 비활성화 메모리 소자의 ODT를 사용하는 Other-On 제어 방법이 가장 좋은 신호 충실도 특성을 보인다. 하지만, 상기 Other-On 제어 방법을 구현하기 위해서는 비활성화 메모리 소자의 ODT를 제어할 수 있는 별도의 외부 제어 수단이 필요하다. 따라서, 이를 구현하기 위한 메모리 모듈 장치는 별도의 리소스를 요구하게 되고, 메모리 모듈 시스템을 구성하는데 추가적인 부담이 될 수 있다. 한편, 활성화 메모리 소자의 ODT를 사용하는 Self-On 제어 방법을 이용하는 경우에는 단순히 입력 명령(Command)을 해석하여 ODT를 턴 온시 키거나 턴 오프 시키는 것을 결정하는 내부 제어 수단만 있으면 된다.
도 3은 종래의 ODT를 제어하기 위해 별도의 리소스를 구비한 듀얼 랭크 메모리 시스템의 구성을 나타낸 회로도이다.
도 3을 참조하면, 메모리 시스템(300)은 컨트롤러(302)와 제1 메모리 소자(304) 및 제2 메모리 소자(306)를 포함한다. 컨트롤러(302)는 메모리 시스템(300)의 메모리 소자를 선택하여 데이터를 저장하고 판독하는 것을 제어한다. 제1 메모리 소자(304)는 듀얼 랭크 메모리 시스템의 제1 메모리 소자를 나타내며, 제2 메모리 소자(306)는 제2 메모리 소자를 나타내고, 메모리를 저장하는 구성 요소이다.
컨트롤러(302)에는 메모리 소자들과의 데이터 입출력을 위한 데이터 입출력 버퍼(310), 제1 메모리 소자(304)의 ODT 회로를 제어하는 신호를 출력하는 제1 ODT 제어 신호 출력 버퍼(312), 제2 메모리 뱅크(306)의 ODT 회로를 제어하는 신호를 출력하는 제2 ODT 제어 신호 출력 버퍼(314), 및 다수개의 제어 명령들을 출력하는 데이터 제어 신호 출력 버퍼(316)를 포함한다. 상기 데이터 제어 신호는 /RAS, /CAS, /CS, /WE 등의 신호를 포함한다. 또한, 상기 데이터 제어 신호에는 데이터를 저장하거나 판독하는 메모리 소자를 선택하는 메모리 소자 선택 신호를 포함할 수 있다.
제1 메모리 소자(304)에는 메모리 컨트롤러(302)와의 데이터 입출력을 위한 데이터 입출력 버퍼(320), 제1 ODT 제어 신호를 수신하는 제1 ODT 제어 신호 입력 버퍼(322), 메모리 컨트롤러(302)에서 출력되는 다수개의 제어 명령을 수신하는 데이터 제어 신호 입력 버퍼(324) 및, 제1 ODT(On-die termination) 회로(326)를 포함한다. 상기 제1 ODT 회로(326)는 종단 저항과 ODT 제어 신호에 따라 제어되는 스위치로 구성될 수 있다.
제2 메모리 소자(306)에는 메모리 컨트롤러(302)와의 데이터 입출력을 위한 데이터 입출력 버퍼(330), 제2 ODT 제어 시호를 수신하는 제2 ODT 제어 신호 입력 버퍼(332), 메모리 컨트롤러(302)에서 출력되는 다수개의 제어 명령을 수신하는 데이터 제어 신호 입력 버퍼(334) 및, 제2 ODT 회로(336)를 포함한다. 제2 ODT 회로(336)도 종단 저항과 ODT 제어 신호에 응답하여 제어되는 스위치로 구성될 수 있다.
도 3을 참조하면, 각 메모리 소자(304, 306)들이 ODT 제어를 위한 별도의 핀들을 구비하고, 컨트롤러(302) 또한, 상기 메모리 소자들의 ODT 회로를 제어하기 위해 각각의 ODT 제어 신호에 대응되는 제어 핀들을 구비한다. 그리고, 각 메모리 소자로 연결된 ODT 제어 신호 라인들을 통해 상호 통신을 하여 ODT 회로를 제어한다.
이러한 ODT 제어 구조에서는 각각의 메모리 소자에 대한 ODT 제어가 독립적으로 이루어지게 된다. 따라서, 표 1 및 도 2에 도시된 Self-On 제어 방법, Both-On 제어 방법, Other-On 제어 방법 모두 용이하게 수행될 수 있다.
이 경우의 최적의 신호 충실도를 얻기 위해 Other-On 제어 방법을 사용하면, 단순히 비활성화된 메모리 소자의 ODT 회로에 연결된 제어 신호를 출력하여 비활성 메모리 소자의 ODT 회로를 턴 온 시키면 된다.
하지만, 도 3에 도시된 회로 구성의 경우 각 메모리 소자 당 1 개의 ODT 제어 신호 연결 구조가 필요하기 때문에, 이에 따른 메모리 시스템의 리소스 증가의 부담이 생기는 문제가 있다. 즉, 컨트롤러(302)에는 별도의 제어 회로와 부가적인 핀이 필요하며, 마더 보드 상에 별도의 신호선이 연결되어야 하고, 소켓 또는 커넥터에도 별도의 핀들이 구성되어야 하며, 메모리 소자 또한 ODT 제어 신호를 입력받기 위한 별도의 핀들 구비해야 하는 단점이 있다. 이러한 리소스의 증가 문제는 랭크의 수가 증가될수록 더 커지게 된다.
도 4는 종래의 ODT를 제어하는 별도의 리소스를 제거한 듀얼 랭크 메모리 시스템의 구성을 나타낸 회로도이다.
도 4를 참조하면, 메모리 시스템(400)은 컨트롤러(402)와 제1 메모리 소자(404) 및 제2 메모리 소자(406)를 포함한다.
컨트롤러(402)에는 메모리 소자들과의 데이터 입출력을 위한 데이터 입출력 버퍼(410), 및 다수개의 제어 명령들을 출력하는 데이터 제어 신호 출력 버퍼(412)를 포함한다. 상기 데이터 제어 신호는 /RAS, /CAS, /CS, /WE 등의 신호를 포함한다. 또한, 상기 데이터 제어 신호에는 데이터를 저장하거나 판독하는 메모리 소자를 선택하는 메모리 소자 선택 신호를 포함할 수 있다.
제1 메모리 소자(404)에는 메모리 컨트롤러(402)와의 데이터 입출력을 위한 데이터 입출력 버퍼(420), 메모리 컨트롤러(402)에서 출력되는 다수개의 제어 명령을 수신하는 데이터 제어 신호 입력 버퍼(422), 상기 데이터 제어 신호 입력 버퍼(422)로부터 출력되는 제어 신호를 해석하여 ODT 제어 신호를 생성하는 제1 ODT 제어 신호 발생부(424), 상기 ODT 제어 신호에 응답하여 제어되는 제1 ODT 회로(426)를 포함한다. 상기 제1 ODT 회로(426)는 종단 저항과 ODT 제어 신호에 따라 제어되는 스위치로 구성될 수 있다.
제2 메모리 소자(406)에는 메모리 컨트롤러(402)와의 데이터 입출력을 위한 데이터 입출력 버퍼(430), 메모리 컨트롤러(402)에서 출력되는 다수개의 제어 명령을 수신하는 데이터 제어 신호 입력 버퍼(432), 상기 데이터 제어 신호 입력 버퍼(432)로부터 출력되는 제어 신호를 해석하여 ODT 제어 신호를 생성하는 제2 ODT 제어 신호 발생부(434), 상기 ODT 제어 신호에 응답하여 제어되는 제2 ODT 회로(436)를 포함한다. 상기 제2 ODT 회로(436)는 종단 저항과 ODT 제어 신호에 따라 제어되는 스위치로 구성될 수 있다.
도 4를 참조하면, 메모리 모듈 시스템(400)은 도 3의 문제점을 해결하기 위해 ODT 제어 신호의 입출력을 위한 별도의 핀들을 제거하였다. 대신, 메모리 모듈 시스템(400)은 각 메모리 소자들(404, 406)이 컨트롤러(402)로부터 전송되는 명령(Command) 신호들 즉 데이터 제어 신호들을 해석하여 ODT 회로(426, 436)를 제어하는 이른바 코맨드 스누핑(Command Snooping) 방법에 의하여 ODT 회를 제어한다.
도 4를 통해, 제1 메모리 소자(404)에 데이터를 저장하고 판독하기 위해서, 제1 메모리 소자(404)를 활성화하는 경우를 살펴본다. 컨트롤러(420)는 상기 컨트롤러(420)에 연결된 모든 메모리 소자들에 데이터 제어 신호를 출력한다. 상기 데이터 제어 신호가, 제1 메모리 소자(404)를 선택하는 명령 신호가 포함되어 있고, 제1 메모리 소자(404)가 활성화된다. 이때, 메모리 모듈 시스템(400)이 Other-On 제어 방법에 따라 ODT 회로를 제어하기 때문에, 다른 제2 메모리 소자(406)의 ODT 회로에 ODT 제어 신호를 입력해야 한다. 따라서, 제2 메모리 소자(406)의 데이터 제어 신호 입력 버퍼(432)가 턴 온 상태에서 명령 신호들을 수신하고 ODT 제어 신호 발생부(434)로 신호를 출력한다. 또한, ODT 제어 신호 발생부(434)는 명령 신호들을 수신하고, 상기 명령 신호를 해석하여 ODT 제어 신호를 발생한다. 제2 메모리 소자(406)의 ODT 회로(436)는 상기 ODT 제어 신호에 응답하여 상기 ODT 회로(436)를 턴 온 시킨다.
즉, 메모리 모듈 시스템(400)에서 명령 신호들은 기본적으로 모든 메모리 소자들에 연결되어 있다. 따라서, 도 4의 메모리 시스템(400)에서는 메모리 시스템 상에서 별도의 리소스 부담은 없게 된다. 하지만, 도 4의 메모리 시스템(400)에서는 비활성화 메모리 소자의 ODT 회로를 사용해야 하기 때문에, 비활성화 메모리 소자도 명령 신호를 수신해야 한다. 따라서, 비활성화 메모리 소자의 데이터 제어 신호 입력 버퍼(422, 432)들을 계속 온(On) 시켜 두여야 한다. 이로 인해, 이들 버퍼들(422, 432)에 흐르는 스탠드-바이 전류가 발생하고, 전력 손실이 발생하는 단점이 있다.
도 5는 본 발명의 일 실시예에 따라 ODT 제어를 구현한 메모리 모듈 시스템의 회로도이다.
도 5에 도시된 메모리 모듈 시스템은 듀얼 랭크 메모리 시스템의 예를 나타내었다. 도 5를 참조하면, 메모리 모듈 시스템(500)은 컨트롤러(502)와 제1 메모리 소자(504) 및 제2 메모리 소자(506)를 포함한다.
컨트롤러(502)에는 메모리 소자들(504, 506)과의 데이터 입출력을 하기 위한 데이터 입출력 버퍼(510), 및 다수개의 명령 신호들을 상기 메모리 소자들로 출력하기 위한 데이터 제어 신호 출력 버퍼(512)를 포함한다. 상기 데이터 제어 신호는 /RAS, /CAS, /CS, /WE 등의 신호를 포함한다. 또한, 상기 데이터 제어 신호에는 데이터를 저장하거나 판독하는 메모리 소자를 선택하는 메모리 소자 선택 신호를 포함할 수 있다.
제1 메모리 소자(504)에는 메모리 컨트롤러(502)와의 데이터 입출력을 위한 데이터 입출력 버퍼(520), 데이터 제어 신호 입력 버퍼(521), ODT 제어 신호 발생부(522), ODT 회로(523), ODT 제어 신호 출력 버퍼(524), 및 ODT 제어 신호 입력 버퍼(525)를 포함한다.
데이터 제어 신호 입력 버퍼(521)는 메모리 컨트롤러(502)에서 출력되는 다수개의 명령 신호를 수신한다. ODT 제어 신호 발생부(522)는 상기 데이터 제어 신호 입력 버퍼(521)에서 출력된 명령 신호를 해석하여 ODT 제어 신호를 생성한다. ODT 회로(523)는 데이터 입출력 라인과 연결되어 ODT 제어 신호 입력 버퍼(525)를 통해 다른 메모리 소자에서 생성된 ODT 제어 신호에 응답하여 임피던스 매칭을 통해 신호 반사를 억제한다. ODT 제어 신호 출력 버퍼(524)는 ODT 제어 신호 발생부(522)에서 발생된 ODT 제어 신호를 비활성 메모리 소자의 ODT 제어 신호 입력 버퍼(535)로 출력한다. ODT 제어 신호 입력 버퍼(525)는 제1 메모리 소자(504)가 비활성화되는 경우 활성화되는 제2 메모리 소자(506)의 ODT 제어 신호 출력 버퍼(534)로부터 출력되는 ODT 제어 신호를 입력받고, 상기 ODT 제어 신호를 ODT 회로(523)로 출력한다.
제2 메모리 소자(506)에는 메모리 컨트롤러(502)와의 데이터 입출력을 위한 데이터 입출력 버퍼(530), 데이터 제어 신호 입력 버퍼(531), ODT 제어 신호 발생부(532), ODT 회로(533), ODT 제어 신호 출력 버퍼(534), 및 ODT 제어 신호 입력 버퍼(535)를 포함한다.
데이터 제어 신호 입력 버퍼(531)는 메모리 컨트롤러(502)에서 출력되는 다수개의 명령 신호를 수신한다. ODT 제어 신호 발생부(532)는 상기 데이터 제어 신호 입력 버퍼(531)에서 출력된 명령 신호를 해석하여 ODT 제어 신호를 생성한다. ODT 회로(533)는 데이터 입출력 라인과 연결되어 ODT 제어 신호 입력 버퍼(535)를 통해 다른 메모리 소자에서 생성된 ODT 제어 신호에 응답하여 임피던스 매칭을 통해 신호 반사를 억제한다. ODT 제어 신호 출력 버퍼(534)는 ODT 제어 신호 발생부(532)에서 발생된 ODT 제어 신호를 비활성되는 메모리 소자의 ODT 제어 신호 입력 버퍼(525)로 출력한다. ODT 제어 신호 입력 버퍼(535)는 제2 메모리 소자(506)가 비활성화되는 경우 활성화되는 제1 메모리 소자(504)의 ODT 제어 신호 출력 버퍼(524)로부터 출력되는 ODT 제어 신호를 입력받고, 상기 ODT 제어 신호를 ODT 회로(533)로 출력한다.
도 5에 도시된 메모리 모듈 시스템(500)은 코맨드 스누핑(Command Snooping) 방법과 메모리 소자와 메모리 소자 사이의 상호 연결 수단(524, 525 및 534, 535)을 사용하여, ODT 신호를 제어한다. 즉, 비활성 메모리 소자의 ODT 제어 신호를 활성 메모리 소자에서 생성하여 각각의 메모리 소자에 구비된 상호 통신 핀들을 통해 비활성 메모리 소자에 전달하고 비활성 메모리 소자의 ODT 회로를 제어하는 것이다. 따라서, 비활성화되는 메모리 소자의 데이터 제어 신호 입력 버퍼(521, 522 또는 531, 532)들을 계속 온(on) 시켜 두어야 하는 문제를 해결할 수 있다. 그 결과, 메모리 시스템(500)의 저전력화를 실현할 수 있다.
도 5를 참조하여 메모리 시스템(500)의 ODT 제어 과정을 살펴보면, 도 5에 도시된 예는, 제1 메모리 소자를 활성화하여 제1 메모리 소자에 데이터를 기록하거나 제1 메모리 소자에서 데이터를 판독하고, 제2 메모리 소자는 비활성화하는 경우를 나타내었다. 이때, 굵은 선으로 표시된 부분은 활성화되는 부분을 표시하고 있으며, 얇은 선으로 표시된 부분은 비활성화되는 부분을 표시하고 있다.
컨트롤러(502)가 데이터 제어 신호 출력 버퍼(512)를 통해 제1 메모리 소자로 데이터 제어 신호 즉 명령 신호를 출력하면, 제1 메모리 소자(504)의 데이터 제어 신호 입력 버퍼(521)는 상기 명령 신호를 입력받고 활성화된다. 그리고, 제1 메모리 소자(504)도 활성화되어, 컨트롤러의 데이터 입출력 버퍼(510)와 제1 메모리 소자(504)의 데이터 입출력 버퍼(520)를 통해 데이터를 입출력 할 수 있게 된다. 한편, 제1 메모리 소자의 ODT 제어 신호 발생기(522)는 데이터 제어 신호 입력 버퍼(521)에서 출력된 명령 신호를 해석하여 ODT 제어 신호를 생성하고 출력한다. 그리고, ODT 제어 신호 출력 버퍼(524)는 활성화된 제1 메모리 소자에서 생성된 ODT 제어 신호를 비활성화된 제2 메모리 소자의 ODT 제어 신호 입력 버퍼(535)로 출력한다. 상기 제2 메모리 소자의 ODT 제어 신호 입력 버퍼(535)는 제1 메모리 소자에서 생성된 ODT 제어 신호를 입력받아, 제2 메모리 소자의 ODT 회로(533)로 출력한다. 이로 인해 비활성화된 제2 메모리 소자의 ODT 회로(533)가 턴 온 되어 Other-On 방식의 온-다이 터미네이션이 실행된다.
따라서, 비활성화되는 제2 메모리 소자는 ODT 제어 신호 입력 버퍼(535)와 ODT 회로(533) 만이 턴 온 되고, 데이터 제어 신호 입력 버퍼(535) 등은 턴 오프 상태로 있기 때문에, 불필요한 전류 소비를 막으면서 Other-On 방식의 온-다이 터미네이션이 가능하게 된다.
한편, 메모리 소자 상호 통신을 위한 별도의 ODT 제어 신호 입출력 버퍼는 상호 간의 통신만 가능하게 해주면 되기 때문에, 데이터 입출력 버퍼나, 데이터 제어 신호 입력 버퍼에 비해 훨씬 작은 사이즈의 출력 버퍼와 차동 증폭기 타입이 아닌 인버터 타입의 입력 버퍼의 사용이 가능하다. 따라서, 종래의 온-다이 터미네이션 방법에 비해 훨씬 적은 전력이 소비될 수 있다.
또한, 도 5의 메모리 시스템(500)을 사용하면, Other-On 방식의 온-다이 터미네이션뿐만 아니라 메모리 소자의 활성화 여부에 상관없이 ODT 제어가 용이하여 다양한 방식의 온-다이 터미네이션을 실행할 수 있다.
제2 메모리 소자가 활성화되고 제1 메모리 소자가 비활성화되는 경우는 상술한 내용과 반대 형태로 동일 방식으로 진행되기 때문에 이에 대한 설명은 생략한다.
도 6은 도 5에 도시된 메모리 모듈 시스템으로 구성된 경우의 메모리 소자의 볼 배열의 일 예를 나타내는 구조도이다.
도 6을 참조하면, 제1 메모리 소자(504)와 제2 메모리 소자(506)가 메모리 모듈 시스템(500) 내에서 상호 기판을 마주보고 배치된 예를 나타낸다. 이때, 제1 메모리 소자(504)의 ODT 제어 신호 출력 버퍼(524)에 연결된 볼(524_b)은 제2 메모리 소자(506)의 ODT 제어 신호 입력 버퍼(535)에 연결된 볼(535_b)과 마주하도록 볼이 배치된다. 또한, 제1 메모리 소자(504)의 ODT 제어 시호 입력 버퍼(525)에 연결된 볼(525_b)은 제2 메모리 소자(506)의 ODT 제어 신호 출력 버퍼(534)에 연결된 볼(534_b)과 마주하도록 볼이 배치된다. 즉, 각 메모리 소자들의 ODT 제어 신호 입출력 버퍼가 서로 가깝게 위치시키면, ODT 제어 신호의 통신 거리가 최소화되고 메모리 소자 상호간의 통신 시간과 신호 왜곡도 최소화할 수 있다. 따라서 입출력 버퍼를 비교적 간단히 설계할 수 있게 되고, ODT 제어 신호 입출력 버퍼의 온(on) 상태로 인한 소비 전력도 더 줄일 수 있게 된다.
도 7은 본 발명의 다른 실시예에 따른 ODT 제어를 구현한 메모리 모듈 시스템의 회로도이다.
도 7에 도시된 메모리 모듈 시스템(700)도 도 5에 도시된 메모리 모듈 시스템(500)과 마찬가지로 듀얼 랭크 메모리 시스템의 예를 나타낸다. 도 7를 참조하면, 메모리 모듈 시스템(700)은 컨트롤러(702)와 제1 메모리 소자(704) 및 제2 메모리 소자(706)를 포함한다.
컨트롤러(702)에는 메모리 소자들(704, 706)과의 데이터 입출력을 하기 위한 데이터 입출력 버퍼(710), 및 다수개의 명령 신호들을 상기 메모리 소자들로 출력하기 위한 데이터 제어 신호 출력 버퍼(712)를 포함한다. 상기 데이터 제어 신호는 /RAS, /CAS, /CS, /WE 등의 신호를 포함한다. 또한, 상기 데이터 제어 신호에는 데이터를 저장하거나 판독하는 메모리 소자를 선택하는 메모리 소자 선택 신호를 포함할 수 있다.
제1 메모리 소자(704)에는 메모리 컨트롤러(702)와의 데이터 입출력을 위한 데이터 입출력 버퍼(720), 데이터 제어 신호 입력 버퍼(721), ODT 제어 신호 발생부(722), ODT 회로(723), ODT 제어 신호 출력 버퍼(724), 및 ODT 제어 신호 입력 버퍼(725)를 포함한다.
데이터 제어 신호 입력 버퍼(721)는 메모리 컨트롤러(702)에서 출력되는 다수개의 명령 신호를 수신한다. ODT 제어 신호 발생부(722)는 상기 데이터 제어 신호 입력 버퍼(721)에서 출력된 명령 신호를 해석하여 ODT 제어 신호를 생성한다. ODT 회로(723)는 데이터 입출력 라인과 연결되고 ODT 제어 신호 입력 버퍼(725)를 통해 다른 메모리 소자에서 생성된 ODT 제어 신호에 응답하여 임피던스 매칭을 통해 신호 반사를 억제한다. ODT 제어 신호 출력 버퍼(724)는 ODT 제어 신호 발생부(722)에서 발생된 ODT 제어 신호를 비활성되는 메모리 소자의 ODT 제어 신호 입력 버퍼(735)로 출력한다. ODT 제어 신호 입력 버퍼(725)는 제1 메모리 소자(704)가 활성화되는 경우 데이터 제어 신호 입력 버퍼(721)의 출력 신호에 응답하여 턴 오프 되고, 제1 메모리 소자(704)가 비활성화되는 경우 활성화되는 제2 메모리 소자(706)의 ODT 제어 신호 출력 버퍼(734)로부터 출력되는 ODT 제어 신호를 입력받고, 상기 ODT 제어 신호를 ODT 회로(723)로 출력한다. 한편, 제1 메모리 소자(704)의 ODT 제어 신호 출력 버퍼(724)와 입력 버퍼(725)는 공통 접점(726)에 연결되어 동일한 볼 또는 핀을 통해 제2 메모리 소자(706)와 상호 통신한다.
제2 메모리 소자(706)에는 메모리 컨트롤러(702)와의 데이터 입출력을 위한 데이터 입출력 버퍼(730), 데이터 제어 신호 입력 버퍼(731), ODT 제어 신호 발생부(732), ODT 회로(733), ODT 제어 신호 출력 버퍼(734), 및 ODT 제어 신호 입력 버퍼(735)를 포함한다.
데이터 제어 신호 입력 버퍼(731)는 메모리 컨트롤러(702)에서 출력되는 다수개의 명령 신호를 수신한다. ODT 제어 신호 발생부(732)는 상기 데이터 제어 신호 입력 버퍼(531)에서 출력된 명령 신호를 해석하여 ODT 제어 신호를 생성한다. ODT 회로(733)는 데이터 입출력 라인과 연결되고 ODT 제어 신호 입력 버퍼(735)를 통해 다른 메모리 소자에서 생성된 ODT 제어 신호에 응답하여 임피던스 매칭을 통해 신호 반사를 억제한다. ODT 제어 신호 출력 버퍼(734)는 ODT 제어 신호 발생부(732)에서 발생된 ODT 제어 신호를 비활성되는 메모리 소자의 ODT 제어 신호 입력 버퍼(725)로 출력한다. ODT 제어 신호 입력 버퍼(735)는 제2 메모리 소자(706)가 활성화되는 경우에는 데이터 제어 신호 입력 버퍼(731)의 출력 신호에 응답하여 턴 오프 되고, 제2 메모리 소자(506)가 비활성화되는 경우에는 활성화되는 제1 메모리 소자(704)의 ODT 제어 신호 출력 버퍼(724)로부터 출력되는 ODT 제어 신호를 입력받고, 상기 ODT 제어 신호를 ODT 회로(733)로 출력한다. 한편, 제2 메모리 소자(706)의 ODT 제어 신호 출력 버퍼(734)와 입력 버퍼(735)는 공통 접점(736)에 연결되어 동일한 볼 또는 핀을 통해 제1 메모리 소자(704)와 상호 통신한다.
도 7에 도시된 실시예에서는 도 5에 도시된 실시예와 달리 ODT 제어 신호 입출력 라인을 하나로 연결하여, 별도의 핀들이 아닌 하나의 핀을 통해 상호 통신할 수 있게 한다. 또한, ODT 제어 신호 입력 버퍼(725, 735)는 데이터 제어 신호 입력 버퍼(721, 731)에서 출력되는 랭크 선택 신호에 응답하여 턴 오프 되어 각 메모리 소자에서 발생된 ODT 제어 신호가 자신의 ODT 회로로 입력되는 것을 방지한다.
도 7에 도시된 실시예에서는 ODT 제어 신호 입력 버퍼와 출력 버퍼는 하나의 ODT 제어 신호 입출력 버퍼로 통합하여 사용될 수 있다. 이때, 입출력 버퍼의 선택은 컨트롤러(702)에서 출력되는 명령 신호 중 하나인 랭크 선택 신호를 사용하여 제어한다.
도 7를 참조하여 메모리 시스템(700)의 ODT 제어 과정을 살펴보면, 도 7에 도시된 예는, 제1 메모리 소자를 활성화하여 제1 메모리 소자에 데이터를 기록하거나 제1 메모리 소자에서 데이터를 판독하고, 제2 메모리 소자는 비활성화하는 경우를 나타내었다. 이때, 굵은 선으로 표시된 부분은 활성화되는 부분을 표시하고 있으며, 얇은 선으로 표시된 부분은 비활성화되는 부분을 표시하고 있다.
컨트롤러(702)가 데이터 제어 신호 출력 버퍼(712)를 통해 제1 메모리 소자로 데이터 제어 신호 즉 명령 신호를 출력하면, 제1 메모리 소자(704)의 데이터 제어 신호 입력 버퍼(721)는 상기 명령 신호를 입력받고 활성화된다. 그리고, 제1 메모리 소자(704)도 활성화되어, 컨트롤러의 데이터 입출력 버퍼(710)와 제1 메모리 소자(704)의 데이터 입출력 버퍼(720)를 통해 데이터를 입출력 할 수 있게 된다. 이때, 제1 메모리 소자의 ODT 제어 신호 입력 버퍼(725)는 데이터 제어 신호 입력 버퍼(721)에서 출력된 랭크 선택 신호에 응답하여 턴 오프(turn off)된다.
한편, 제1 메모리 소자의 ODT 제어 신호 발생기(722)는 데이터 제어 신호 입력 버퍼(721)에서 출력된 명령 신호를 해석하여 ODT 제어 신호를 생성하고 출력한다. 그리고, ODT 제어 신호 출력 버퍼(724)는 활성화된 제1 메모리 소자에서 생성된 ODT 제어 신호를 입력 버퍼(725)와 연결된 접점(726)을 통해 비활성화된 제2 메모리 소자의 ODT 제어 신호 입력 버퍼(735)로 출력한다. 이때, 제1 메모리 소자(704)의 ODT 제어 신호 입력 버퍼(725)는 턴 오프 상태이기 때문에, 제1 메모리 소자(704)에서 생성된 ODT 제어 신호는 제2 메모리 소자(706)로만 전달된다.
상기 제2 메모리 소자의 ODT 제어 신호 입력 버퍼(735)는 제1 메모리 소자에서 생성된 ODT 제어 신호를 입력받아, 제2 메모리 소자의 ODT 회로(733)로 출력한다. 이로 인해 비활성화된 제2 메모리 소자의 ODT 회로(733)가 턴 온 되어 Other-On 방식의 온-다이 터미네이션이 실행된다.
따라서, 비활성화되는 제2 메모리 소자는 ODT 제어 신호 입력 버퍼(735)와 ODT 회로(733) 만이 턴 온되고, 데이터 제어 신호 입력 버퍼(735) 등은 턴 오프 상태로 있기 때문에, 불필요한 전류 소비를 막으면서 Other-On 방식의 온-다이 터미네이션이 가능하게 된다.
도 7의 메모리 시스템(700)은 비활성 메모리 소자의 ODT 제어 신호를 활성 메모리 소자에서 생성하여 각각의 메모리 소자에 구비된 상호 통신 핀들을 통해 비활성 메모리 소자에 전달하고 비활성 메모리 소자의 ODT 회로를 제어하여 온 다이 터미네이션을 실행한다. 따라서, 비활성화되는 메모리 소자의 데이터 제어 신호 입력 버퍼(721, 722 또는 731, 732)들을 계속 온(on) 시켜 두어야 하는 문제를 해결할 수 있다. 그 결과, 메모리 시스템(700)의 저전력화를 실현할 수 있다. 또한, 도 5에 도시된 메모리 시스템에 비해서 메모리 소자 상호간의 통신 핀의 개수를 절반으로 줄일 수 있어 메모리 시스템의 추가적인 리소스 부담을 더욱 최소화 할 수 있다.
또한, 도 7의 메모리 시스템(700)을 사용하면, Other-On 방식의 온-다이 터미네이션뿐만 아니라 메모리 소자의 활성화 여부에 상관없이 ODT 제어가 용이하여 다양한 방식의 온-다이 터미네이션을 실행할 수 있다.
제2 메모리 소자가 활성화되고 제1 메모리 소자가 비활성화되는 경우는 상술한 내용과 반대 형태로 동일 방식으로 진행되기 때문에 이에 대한 설명은 생략한다.
도 8은 도 7에 도시된 메모리 모듈 시스템으로 구성된 경우의 메모리 소자의 볼 배열이 일 예를 나타내는 구조도이다.
도 8을 참조하면, 제1 메모리 소자(704)와 제2 메모리 소자(706)는 메모리 모듈 기판을 사이에 두고 마주보고 배치된 예를 나타낸다. 이때, 제1 메모리 소자(704)의 ODT 제어 신호 입출력 버퍼와 연결된 볼(726)은 제2 메모리 소자(706)의 ODT 제어 신호 입출력 버퍼와 연결된 볼(736)과 서로 가까운 위치에 배치되도록 각 메모리 소자의 볼 배열이 구성된다. 이 경우, ODT 제어 신호의 상호 통신을 위한 볼은 메모리 소자 패키지의 중심에 위치되어 메모리 소자간의 상호 통신 거리를 최소화할 수 있다. 따라서, 메모리 소자 상호간의 통신 시간과 신호 왜곡도 최소화할 수 있으며, 입출력 버퍼 회로는 단순화 될 수 있다.
도 5 내지 도 8 에 도시된 실시예는 듀얼 랭크 메모리 시스템을 가정한 경우를 나타내며, 멀티 랭크 메모리 시스템의 경우에는 회로의 구성 및 볼 배열이 약간 달라 질 수 있다. 또한, 이러한 약간의 수정은 당업자의 입장에서 용이하게 수행될 수 있으며, 본 발명의 범위는 듀얼 랭크뿐만 아니라 아래의 청구범위에 의해 정의된다.
도 9는 본 발명에 따른 ODT 제어 방식을 나타내는 흐름도이다.
도 9를 참조하면, 먼저, 메모리 시스템의 컨트롤러에서 명령 신호를 메모리 소자로 입력한다(단계 900). 그러면, 상기 명령 신호에 대응되는 메모리 소자는 상기 명령 신호에 응답하여 활성화된다(단계 902). 활성화된 메모리 소자는 명령 신호를 해석하여(단계 904), ODT 제어 신호를 발생시킨다(단계 906).
발생된 ODT 제어 신호는 비활성화된 메모리 소자로 상호 연결 핀을 통해 출력된다(단계 908). 비활성화 메모리 소자는 상기 ODT 제어 신호를 입력받아 ODT 회로를 턴 온 시켜 ODT (On-die termination)을 실행한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 바와 같이, 본 발명의 온-다이 터미네이션 제어 방법 및 그에 따른 제어 회로에 따르면, 최소의 리소스 부담으로 최적은 신호 충실도를 얻을 수 있을 뿐 아니라, 전력 소비도 줄일 수 있는 온-다이 터미네이션을 제공할 수 있다.
도 1은 듀얼 랭크 메모리 시스템의 구성 예를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 시스템에서 세 가지 제어 방법에 따른 채널 특성 시뮬레이션 결과를 나타낸 도이다.
도 3은 종래의 ODT를 제어하기 위해 별도의 리소스를 구비한 듀얼 랭크 메모리 시스템의 구성을 나타낸 회로도이다.
도 4는 종래의 ODT를 제어하는 별도의 리소스를 제거한 듀얼 랭크 메모리 시스템의 구성을 나타낸 회로도이다.
도 5는 본 발명의 일실시예에 따라 ODT 제어를 구현한 메모리 모듈 시스템의 회로도이다.
도 6은 도 5에 도시된 메모리 모듈 시스템으로 구성된 경우의 메모리 소자의 볼 배열의 일 예를 나타내는 구조도이다.
도 7은 본 발명의 다른 실시예에 따른 ODT 제어를 구현한 메모리 모듈 시스템의 회로도이다.
도 8은 도 7에 도시된 메모리 모듈 시스템으로 구성된 경우의 메모리 소자의 볼 배열이 일 예를 나타내는 구조도이다.
도 9는 본 발명에 따른 ODT 제어 방식을 나타내는 흐름도이다.

Claims (19)

  1. 다수개의 메모리 소자들을 구비하는 메모리 모듈에 있어서,
    상기 메모리 소자들 중 하나를 선택하여 데이터를 저장하고 판독하는 것을 제어하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러에서 출력되는 데이터 제어 신호에 응답하여 활성화되는 데이터 제어 신호 수신 수단;
    상기 활성화된 데이터 제어 신호 수신 수단의 출력 신호에 응답하여 비활성화된 메모리 소자의 ODT(On-die termination) 회로를 제어하기 위한 ODT 제어 신호 생성하여 비활성화된 메모리 소자로 출력하는 ODT 제어 신호 발생부; 및
    활성화된 다른 메모리 소자로부터 출력되는 상기 ODT 제어 신호를 입력받고 상기 ODT 회로를 제어하는 ODT 제어 신호 수신부를 구비하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 메모리 모듈은 싱글 또는 듀얼 또는 멀티 랭크 메모리 시스템인 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 ODT 회로는 종단 저항과 상기 ODT 제어 신호에 의해 제어되는 스위치로 구성되는 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 데이터 제어 신호는 /RAS, /CAS, /CS, /WE 신호를 포함하는 메모리 모듈.
  5. 제 4 항에 있어서,
    상기 데이터 제어 신호는 메모리 소자 선택 신호를 더 포함하는 메모리 모듈.
  6. 제 1 항에 있어서,
    상기 ODT 제어 신호 발생부는 상기 메모리 소자를 활성화시키는 데이터 제어 신호에 응답하여 활성화되지 않는 메모리 소자의 ODT 회로를 활성화하기 위한 ODT 제어 신호를 발생시키는 메모리 모듈.
  7. 제 6 항에 있어서,
    상기 ODT 제어 신호 발생부는 상기 데이터 제어 신호 수신 수단으로부터의 신호를 해석하여 ODT 제어 신호를 발생하기 위한 신호 해석부와 상기 ODT 제어 신호를 상기 활성화되지 않는 메모리 소자로 출력하는 출력 버퍼를 포함하는 메모리 모듈.
  8. 제 7 항에 있어서,
    상기 다수개의 메모리 소자는 상호 통신 핀들을 통해 상기 ODT 제어 신호를 전달하는 메모리 모듈.
  9. 메모리 모듈에 있어서,
    데이터를 저장하고 위한 다수개의 메모리 소자;
    상기 다수개의 메모리 소자로 다수개의 제어 신호를 출력하여 상기 다수개의 메모리 소자로부터 선택적으로 데이터를 판독하고 저장하는 것을 제어하는 메모리 컨트롤러를 포함하고,
    상기 각각의 메모리 소자는,
    상기 메모리 컨트롤러와 연결된 데이터 입출력 버퍼;
    상기 메모리 컨트롤러와 연결된 데이터 제어 신호 수신 버퍼;
    상기 데이터 제어 신호 수신 버퍼로부터 출력된 다수개의 명령을 해석하여 메모리의 ODT을 제어하는 신호를 출력하는 명령 해석 수단;
    상기 명령 해석 수단으로부터의 상기 ODT 제어 신호를 다른 메모리 소자로 출력하기 위한 신호 송신 버퍼;
    다른 메모리 소자로부터 출력된 상기 ODT 제어 신호를 입력받기 위한 수신 버퍼;
    상기 수신 버퍼로 입력된 상기 ODT 제어 신호에 따라 제어되는 ODT 회로부를 포함하는 메모리 모듈.
  10. 제 9 항에 있어서,
    상기 다수개의 메모리 소자는 상호 통신 핀들을 통해 상기 ODT 제어 신호를 전달하는 메모리 모듈.
  11. 제 10 항에 있어서,
    상기 메모리 소자들은 상기 통신 핀들은 상기 메모리 모듈에서 서로 이웃하여 배치되도록 구성되어 상기 ODT 제어 신호를 전달하는 메모리 모듈.
  12. 제 9 항에 있어서,
    상기 ODT 제어 신호 발생부는 상기 메모리 소자를 활성화시키는 데이터 제어 신호에 응답하여 활성화되지 않는 메모리 소자의 ODT 회로를 활성화하기 위한 ODT 제어 신호를 발생시키는 메모리 모듈.
  13. 제 9 항에 있어서,
    상기 신호 출력 버퍼는 상기 ODT 제어 신호를 비활성화된 메모리 소자의 수신 버퍼와 활성화된 메모리 소자의 수신 버퍼 모두에 출력하고,
    상기 수신 버퍼는 상기 데이터 제어 신호 수신 버퍼의 출력 신호에 응답하여 제어되는 메모리 모듈.
  14. 제 13 항에 있어서,
    상기 활성화된 메모리 소자의 수신 버퍼는 상기 데이터 제어 신호 수신 버퍼의 출력 신호에 응답하여 비활성화되며,
    상기 비활성화된 메모리 소자의 수신 버퍼는 상기 활성화된 메모리 소자의 송신 버퍼로부터 출력된 상기 ODT 제어 신호에 응답하여 상기 비활성화된 메모리 소자의 ODT 회로를 제어하는 메모리 모듈.
  15. 다수개의 메모리 소자를 구비하는 메모리 모듈에 있어서,
    상기 메모리 소자들 중 하나를 선택하여 데이터를 저장하고 판독하는 것을 제어하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러에서 출력되는 데이터 제어 신호에 응답하여 활성화되는 데이터 제어 신호 수신 수단;
    상기 데이터 제어 신호 수신 수단의 출력 신호에 응답하여 메모리 소자의 ODT 회로를 제어하기 위한 ODT 제어 신호 생성하는 ODT 제어 신호 발생부; 및
    상기 ODT 제어 신호를 입력받고 상기 ODT 회로를 제어하는 ODT 제어 신호 수신부를 구비하는 다수개의 메모리 소자를 포함하고,
    상기 메모리 소자들이 싱글 랭크일 경우에는, 상기 ODT 제어 신호 발생부에서 출력된 상기 ODT 제어 신호는 상기 메모리 소자 내의 ODT 회로를 제어하며,
    상기 메모리 소자들이 듀얼 또는 멀티 랭크일 경우에는, 상기 ODT 제어 신호 발생부에서 출력된 상기 ODT 제어 신호는 비활성화된 메모리 소자의 ODT 제어 신호 수신부로 출력되어, 상기 비활성화된 메모리 소자 내의 ODT 회로를 제어하는 메모리 모듈.
  16. 제 15 항에 있어서,
    상기 메모리 모듈은 랭크 구성 정보를 판단하기 위한 판단 수단을 더 포함하는 메모리 모듈.
  17. 제 16 항에 있어서,
    상기 메모리 모듈은 상기 랭크 구성 정보 판단을 위한 별도의 핀을 더 구비하고,
    상기 판단 수단은 상기 핀으로 입력된 전압 정보를 통해 상기 랭크 구성을 판단하는 메모리 모듈.
  18. 제 16 항에 있어서,
    상기 메모리 모듈은 상기 랭크 구성 정보가 저장된 레지스터를 더 구비하고,
    상기 랭크 구성 정보를 판독하여 상기 메모리 모듈의 랭크 구성을 판단하는 메모리 모듈.
  19. 다수개의 메모리를 포함하는 메모리 모듈에서 데이터를 저장하거나 판독하기 위한 메모리를 선택하여 활성화하는 방법에 있어서,
    메모리 컨트롤러에서 데이터 제어 신호를 수신하는 단계;
    상기 데이터 제어 신호에 응답하여 상기 데이터 제어 신호에 대응되는 메모리를 활성화하는 단계;
    상기 데이터 제어 신호에 응답하여 ODT 회로를 제어하는 ODT 제어 신호를 생성하는 단계;
    상기 데이터 제어 신호에 응답하여 상기 메모리 모듈의 랭크 구성 정보를 판단하는 단계;
    상기 랭크 구성이 싱글 랭크인 경우에는 상기 ODT 제어 신호를 상기 활성화된 메모리 내의 ODT 회로로 출력하여 상기 ODT 회로를 제어하고, 상기 랭크 구성이 듀얼 랭크 이상인 경우에는 상기 ODT 제어 신호를 비활성화된 메모리로 출력하여 비활성화된 메모리의 ODT 회로를 제어하는 단계를 포함하는 방법.
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