JPH1197615A - 半導体実装システムおよび半導体チップ - Google Patents

Abstract

(57)【要約】 【課題】 高い転送レートを実現し、かつクロックスキ
ューを低減する半導体実装システムを提供する。 【解決手段】 半導体実装システム１００は、ＩＣチッ
プ１とＩＣチップ２とを含む。ＩＣチップ１とＩＣチッ
プ２のそれぞれは、第１の面に形成された複数のピンと
第２の面に形成された複数のピンとを有している。配線
５は、ＩＣチップ１の第１の面に形成された複数のピン
とＩＣチップ２の第１の面に形成された複数のピンとを
電気的に接続する。配線６は、ＩＣチップ１の第２の面
に形成された複数のピンとＩＣチップ２の第２の面に形
成された複数のピンとを電気的に接続する。配線５の長
さは、配線６の長さに実質的に等しい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路を
パッケージングした半導体チップ、および、複数の半導
体チップを含む半導体実装システムに関する。

【０００２】

【従来の技術】近年、半導体集積回路（ＬＳＩ）の実装
システム（以下、半導体実装システムと称する）におけ
るデータ高速転送の要求が高くなっている。そのために
は、半導体実装システムにおいて各信号線を高周波で動
作させることが必要である。それを実現するための各信
号間のスキュー、特にクロックスキューの対策が必要で
ある。

【０００３】従来、高周波動作時のスキュー対策として
は以下に示すような方法がある。１つは、半導体デバイ
ス（ＩＣチップ）の片側（１つの辺）にのみピンを設け
ることが提案されている（例えば、米国特許No.5,408,1
23）。このようにピンをＩＣチップの片側にのみ設けれ
ば、コントローラ（マスターチップ）からそのＩＣチッ
プに至る各信号線の物理的な長さを揃えることができ、
各信号間の遅延の差を低減することができる。

【０００４】あるいは、クロックラインをデータバスの
全長に沿って往復するように設け、クロック信号の転送
とデータ転送の向きを揃えることによりクロックスキュ
ーを低減している（例えば、米国特許No.5,432,823）。
また、ＩＣチップからの各信号の出力タイミングを制御
することで信号間のスキューを低減させている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
第１の従来例の構成では、ＩＣチップの片側（１つの
辺）のみにピンを設けており、配置できるピンの数に限
界があるため、さらにピン数を増やして転送レートを向
上させることが困難である。また、ＩＣチップの実装が
複雑化すると、信号配線のレイアウトによってクロック
信号及びデータの転送の向きを揃えることが困難とな
る。

【０００６】本発明は、上記の課題に鑑みてなされたも
のであり、その目的とするところは、高い転送レートを
実現し、かつクロックスキューを低減する半導体チップ
および半導体実装システムを提供し、またクロック信号
の転送経路を制御することにより、ＩＣチップ間のデー
タ転送がクロックスキューなしで行える半導体チップお
よび半導体実装システムを提供することにある。

【０００７】

【課題を解決するための手段】本発明の半導体実装シス
テムは、第１の半導体集積回路をパッケージングした第
１の半導体チップと、第２の半導体集積回路をパッケー
ジングした第２の半導体チップとを含む半導体実装シス
テムであって、前記第１の半導体チップは、第１の面に
形成された複数の第１のピンと、第２の面に形成された
複数の第２のピンとを有しており、前記第２の半導体チ
ップは、第３の面に形成された複数の第３のピンと、第
４の面に形成された複数の第４のピンとを有しており、
前記半導体実装システムは、前記複数の第１のピンと前
記複数の第３のピンとを電気的に接続する第１の配線
と、前記複数の第２のピンと前記複数の第４のピンとを
電気的に接続する第２の配線とを備え、前記第１の配線
の長さは、前記第２の配線の長さに実質的に等しい。こ
れにより、上記目的が達成される。前記第１の面は前記
第２の面に隣接しており、前記第３の面は前記第４の面
に隣接していてもよい。

【０００８】前記第１の面は前記第２の面に対向してお
り、前記第３の面は前記第４の面に対向していてもよ
い。

【０００９】前記半導体実装システムは、前記第１の配
線が形成される第１の基板と、前記第２の配線が形成さ
れる第２の基板とをさらに備え、前記第１の基板と前記
第２の基板のうちの少なくとも１つは、前記第１の半導
体チップと前記第２の半導体チップのうちの少なくとも
１つを実装するための溝を有していてもよい。

【００１０】前記第１の半導体チップは、複数の第１の
ワイヤを介して前記複数の第１のピンに電気的に接続さ
れる複数の第１のパッドをさらに有しており、前記第２
の半導体チップは、複数の第２のワイヤを介して前記複
数の第２のピンに電気的に接続される複数の第２のパッ
ドをさらに有しており、前記複数の第１のワイヤのそれ
ぞれの長さは、前記複数の第２のワイヤのそれぞれの長
さに実質的に等しくてもよい。

【００１１】本発明の他の半導体実装システムは、半導
体集積回路をパッケージングした半導体チップを含む半
導体実装システムであって、前記半導体チップは、第１
の面に形成された複数の第１のピンと、第２の面に形成
された複数の第２のピンとを有しており、前記半導体実
装システムは、前記複数の第１のピンに電気的に接続さ
れた第１の配線と、前記複数の第２のピンに電気的に接
続された第２の配線とを備え、前記第１の配線が形成さ
れる第１の平面は、前記第２の配線が形成される第２の
平面に実質的に垂直である。これにより、上記目的が達
成される。前記第１の配線が延長する方向は、前記第２
の配線が延長する方向に実質的に平行であり、前記半導
体チップは、前記第１の平面と前記第２の平面のうち少
なくとも一方に実質的に垂直であってもよい。

【００１２】本発明の他の半導体実装システムは、マス
タとして機能する第１の半導体集積回路をパッケージン
グした第１の半導体チップと、スレーブとして機能する
第２の半導体集積回路をそれぞれパッケージングした複
数の第２の半導体チップとを含む半導体実装システムで
あって、前記複数の第２の半導体チップのそれぞれは、
第１の面に形成された複数の第１のピンと、前記第１の
面に隣接する第２の面に形成された複数の第２のピン
と、前記複数の第１のピンにそれぞれ入力される複数の
信号を互いに同期させ、前記同期された複数の信号を前
記複数の第２のピンにそれぞれ出力する同期回路とを備
えており、これにより、上記目的が達成される。

【００１３】前記複数の第１のピンのうちの１つにはク
ロック信号が入力され、前記同期回路は、前記クロック
信号に従って同期動作を実行してもよい。

【００１４】前記複数の第２の半導体チップのそれぞれ
は、前記複数の第１のピンのそれぞれと前記第２のピン
のそれぞれとを電気的に接続する第１の経路と前記複数
の第１のピンのそれぞれと前記第２の半導体集積回路と
を電気的に接続する第２の経路のうちの１つを選択する
選択回路をさらに備えていてもよい。

【００１５】前記選択回路は、前記第１の半導体チップ
から供給される選択信号に従って、前記第１の経路と前
記第２の経路とのうちの１つを選択してもよい。

【００１６】前記複数の第２の半導体チップのそれぞれ
は、前記複数の第１のピンのそれぞれに対応する複数の
終端抵抗をさらに備えており、前記複数の終端抵抗のそ
れぞれは、前記選択信号に従って、前記複数の第１のピ
ンのうち対応する１つに接続されていてもよい。

【００１７】前記第１の半導体集積回路は、メモリコン
トローラであり、前記第２の半導体集積回路は、メモリ
であってもよい。

【００１８】本発明の半導体チップは、半導体集積回路
をパッケージングした半導体チップであって、第１の面
に形成された複数の第１のピンと、前記第１の面に隣接
する第２の面に形成された複数の第２のピンと、前記複
数の第１のピンにそれぞれ入力される複数の信号を互い
に同期させ、前記同期された複数の信号を前記複数の第
２のピンにそれぞれ出力する同期回路とを備えており、
これにより、上記目的が達成される。

【００１９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００２０】（実施の形態１）実施の形態１では、半導
体集積回路をパッケージングした半導体チップ（以下、
ＩＣチップという）を少なくとも２つ含む半導体実装シ
ステムを説明する。ＩＣチップは、第１の面に形成され
た複数のピンと、第２の面に形成された複数のピンとを
有している。ここで、ＩＣチップの第１の面および第２
の面は、ＩＣチップの側面である。ＩＣチップの側面と
は、ＩＣチップの面のうち最も面積の広い面以外の面を
いう。

【００２１】図１（ａ）は、本発明の実施の形態１の半
導体実装システム１００の構成を示す。図１（ａ）に示
されるように、半導体実装システム１００は、ＩＣチッ
プ１と、ＩＣチップ２と、ＩＣチップ１の第１の面に形
成された複数のピンとＩＣチップ２の第１の面に形成さ
れた複数のピンとを電気的に接続する配線５と、ＩＣチ
ップ１の第２の面に形成された複数のピンとＩＣチップ
２の第２の面に形成された複数のピンとを電気的に接続
する配線６を含んでいる。配線５は、プリント基板３上
に形成されている。配線６は、プリント基板４上に形成
されている。ＩＣチップ１は、例えば、メモリである。
ＩＣチップ２は、例えば、そのメモリを制御するメモリ
コントローラである。

【００２２】以下の説明では、ＩＣチップ１はメモリで
あり、ＩＣチップ２はメモリコントローラであると仮定
する。

【００２３】ＩＣチップ１に対するデータ転送を高レー
トで実現するためには、それだけ高周波数のクロック信
号で各信号線を動作させる必要がある。しかし、複数の
信号線を高周波で動作させると、各信号線間で長さが違
うためにクロックスキューが発生する。このようなクロ
ックスキューを防止するためには各信号線の長さを揃え
ればよい。上述のように、従来の方法では、ＩＣチップ
の片側（１つの側面）にのみピンを設けているため、ピ
ン数の増加が制限され、信号の転送レートの向上が困難
である。

【００２４】本実施の形態では、ＩＣチップ１の２つの
側面にそれぞれ複数のピンが設けられ、ＩＣチップ２の
２つの側面にそれぞれ複数のピンが設けられている。Ｉ
Ｃチップ１とＩＣチップ２とは、配線５が形成される平
面（プリント基板３）と配線６が形成される平面（プリ
ント基板４）とが実質的に垂直になるように実装され
る。ＩＣチップ１および２において、複数のピンが設け
られる２つの側面は互いに隣接している。この構成によ
り、配線５の長さと配線６の長さとが実質的に等しくな
る。

【００２５】より具体的には、ＩＣチップ１のピンとＩ
Ｃチップ２の対応するピンとは、すべてのピンについて
等距離に配置される。従って、配線５の長さと配線６の
長さとが実質的に等しくなる。これにより、配線長の違
いによるクロックスキューが発生することが防止され、
かつ、ピンの数を増加して配線数を増やすことにより、
ＩＣチップ１とＩＣチップ２との間のデータ転送レート
を向上することができる。

【００２６】図１（ａ）に示されるように、ＩＣチップ
１とＩＣチップ２とを立体的に実装する場合において、
配線５の長さと配線６の長さとを正確に一致させるため
には、ＩＣチップ１とＩＣチップ２とをプリント基板３
に対して正確に垂直に実装することが重要となる。

【００２７】図１（ｂ）は、溝７を有するプリント基板
４の例を示す。溝７は、配線６が延びる方向と垂直な方
向に延びるようにプリント基板４に形成される。プリン
ト基板３とプリント基板４とが互いに垂直になるように
実装した後、ＩＣチップ１とＩＣチップ２とがプリント
基板４に形成された溝７に沿って挿入される。これによ
り、ＩＣチップ１とＩＣチップ２とをプリント基板３に
対して正確に垂直に実装することが容易になる。その結
果、配線５の長さと配線６の長さとを正確に一致させる
ことが容易になる。

【００２８】さらに、溝７は、プリント基板４だけでな
く、プリント基板３にも形成されてもよい。プリント基
板４とプリント基板３の両方に溝７を形成することによ
り、ＩＣチップ１とＩＣチップ２とをより正確に配置す
ることが容易になる。

【００２９】図１（ａ）および（ｂ）に示される例で
は、複数のピンは、ＩＣチップの隣接する２つの側面に
設けられていた。しかし、複数のピンが設けられる面は
これに限定されない。例えば、ＩＣチップの互いに対向
する側面に複数のピンを設けるようにしてもよい。

【００３０】図２は、互いに対向する２つの側面に複数
のピンが設けられたＩＣチップ１１とＩＣチップ１２と
を含む半導体実装システム２００を示す。

【００３１】図２に示されるように、半導体実装システ
ム２００は、ＩＣチップ１１と、ＩＣチップ１２と、Ｉ
Ｃチップ１１の第１の面に形成された複数のピンとＩＣ
チップ１２の第１の面に形成された複数のピンとを電気
的に接続する配線５と、ＩＣチップ１１の第３の面に形
成された複数のピンとＩＣチップ１２の第３の面に形成
された複数のピンとを電気的に接続する配線９とを含ん
でいる。ここで、第１の面と第３の面とは、互いに対向
している。

【００３２】なお、上述の半導体システム１００におけ
るＩＣチップの第２の面と区別するため、第３の面とい
う表現を用いている。配線５は、プリント基板３上に形
成される。配線９は、プリント基板８上に形成される。
ＩＣチップ１１は、例えば、メモリである。ＩＣチップ
１２は、例えば、メモリを制御するメモリコントローラ
である。

【００３３】図２に示されるように、プリント基板３と
プリント基板８とは互いに平行に配置される。プリント
基板３とプリント基板８との間にＩＣチップ１１と１２
とが搭載される。ＩＣチップ１１とＩＣチップ１２に
は、図２において上下の側面に複数のピンが配置されて
いる。プリント基板３とプリント基板８とを立体的に配
置することにより、配線数を増やし、かつ、ＩＣチップ
１１とＩＣチップ１２との間における配線５の長さと配
線９の長さとを等しくすることができる。

【００３４】半導体実装システム２００においても、半
導体実装システム１００と同様に、ＩＣチップ１１とＩ
Ｃチップ１２の位置決めを容易にするため、プリント基
板３およびプリント基板８のいずれか一方、あるいは両
方に溝（図示せず）を設けるようにしてもよい。

【００３５】図３は、ＩＣチップ１の内部構成を示す。
ＩＣチップ１は、シリコン基板１’を有している。

【００３６】ＩＣチップ１の第１の辺に沿って、ＩＣチ
ップ１の外部に突出するように複数のピン１３が設けら
れている。ＩＣチップ１の第１の辺に隣接する第２の辺
に沿って、ＩＣチップ１の外部に突出するように複数の
ピン１４が設けられている。

【００３７】シリコン基板１’上には、複数のピン１３
に対応する複数のパッド１５がＩＣチップ１の第１の辺
に沿って配置され、複数のピン１４に対応する複数のパ
ッド１６がＩＣチップ１の第２の辺に沿って配置されて
いる。複数のピン１３のそれぞれは、ボンディングワイ
ヤＷ１を介して対応するパッド１５に接続されている。
複数のピン１４のそれぞれは、ボンディングワイヤＷ２
を介して対応するパッド１６に接続されている。

【００３８】パッドと対応するピンの間隔Ｄは一定に設
定され、また、ボンディングワイヤＷ１の長さとボンデ
ィングワイヤＷ２の長さは実質的に等しい。このことに
より、配線の長さの違いによる信号間のスキューが低減
される。

【００３９】ＩＣチップ２は、図３に示されるＩＣチッ
プ１と同一の内部構成を有している。また、図２に示さ
れるＩＣチップ１１とＩＣチップ１２の内部構成は、パ
ッドとピンの配置を除いて、ＩＣチップ１とＩＣチップ
２の内部構成と同一である。

【００４０】（実施の形態２）図４は、本発明の実施の
形態２の半導体実装システム３００の構成を示す。半導
体実装システム３００は、マスタとして機能するＩＣチ
ップ２０と、スレーブとして機能するＩＣチップ１０ａ
〜１０ｈとを含む。以下の説明では、ＩＣチップ２０
は、メモリコントローラであり、ＩＣチップ１０ａ〜１
０ｈのそれぞれはメモリであると仮定する。

【００４１】メモリコントローラ２０およびメモリ１０
ａ〜１０ｈは、１つの平面上にマトリクス状に配置され
ている。複数のＩＣチップを直線的に（１次元的に）配
置する従来の直線配置に比較して、複数のＩＣチップを
平面的に（２次元的に）配置する本実施形態の平面配置
は、ＩＣチップのレイアウトの制限が少なく、駆動負荷
の容量が小さいという利点を有している。ただし、平面
配置においては、ＩＣチップのインコーナーを転送され
る信号とアウトコーナーを転送される信号とのスキュー
差をなくすことが必要となる。本実施の形態では、ＩＣ
チップ内に同期回路を設けることにより、ＩＣチップ間
を転送される信号間のスキュー差をなくしている。同期
回路については、図１０Ａおよび図１０Ｂを参照して後
述される。

【００４２】図４に示されるように、メモリコントロー
ラ２０およびメモリ１０ａ〜１０ｈのそれぞれは、互い
に隣接する側面に形成された複数のピンを有している。

【００４３】メモリ１０ａは、図４において下側の側面
に形成された複数のピン１３ａと図４において右側の側
面に形成された複数のピン１４ａとを有している。他の
メモリ１０ｂ〜１０ｈについても同様である。

【００４４】メモリコントローラ２０は、図４において
下側の側面に形成された複数のピン１３ｉと図４におい
て右側の側面に形成された複数のピン１４ｉとを有して
いる。

【００４５】なお、図４に示される例では、ＩＣチップ
の側面に形成されるピンの数は、１５本である。しか
し、ＩＣチップの側面に形成されるピンの数はこれに限
定されない。ＩＣチップの側面には、任意の数のピンが
形成され得る。半導体実装システム３００は、図４にお
いて縦方向に延びる配線Ｖ１〜Ｖ３と、図４において横
方向に延びる配線Ｈ１〜Ｈ３とを有している。このよう
に、配線Ｖ１〜Ｖ３が延びる方向と配線Ｈ１〜Ｈ３が延
びる方向とは異なっている。好ましくは、配線Ｖ１〜Ｖ
３が延びる方向は、配線Ｈ１〜Ｈ３が延びる方向に垂直
である。

【００４６】配線Ｖ１〜Ｖ３と配線Ｈ１〜Ｈ３とはプリ
ント基板上に形成される互いに異なる層に形成される。
配線Ｖ１〜Ｖ３と配線Ｈ１〜Ｈ３とは、互いに電気的に
絶縁されている。

【００４７】配線Ｖ１には、メモリコントローラ２０に
設けられている複数のピン１３ｉと、メモリ１０ａに設
けられている複数のピン１３ａと、メモリ１０ｂに設け
られている複数のピン１３ｂとが接続される。配線Ｖ１
は、メモリコントローラ２０およびメモリ１０ｂの下を
くぐっている。

【００４８】同様にして、配線Ｖ２にはメモリ１０ｃ、
１０ｄおよび１０ｅに対応する複数のピン１３ｃ、１３
ｄおよび１３ｅが接続され、配線Ｖ３にはメモリ１０
ｆ、１０ｇおよび１０ｈに対応する複数のピン１３ｆ、
１３ｇおよび１３ｈが接続される。

【００４９】配線Ｈ１には、メモリコントローラ２０に
設けられている複数のピン１４ｉと、メモリ１０ｅに設
けられている複数のピン１４ｅと、メモリ１０ｈに設け
られている複数のピン１４ｈとが接続される。配線Ｈ１
は、メモリ１０ｅおよびメモリ１０ｈの下をくぐってい
る。

【００５０】同様にして、配線Ｈ２にはメモリ１０ｂ、
１０ｄおよび１０ｇに対応する複数のピン１４ｂ、１４
ｄおよび１４ｇが接続され、配線Ｈ３にはメモリ１０
ａ、１０ｃおよび１０ｆに対応する複数のピン１４ａ、
１４ｃおよび１４ｆが接続される。

【００５１】配線Ｖ１〜Ｖ３、Ｈ１〜Ｈ３のそれぞれに
含まれる導電ラインの数は、各ＩＣチップの１つの側面
に設けられるピンの数に等しい。

【００５２】図５は、メモリ１０ｄと配線Ｖ２、Ｈ２と
の接続状態を詳細に示す。他のＩＣチップと配線との接
続状態も同様である。

【００５３】メモリ１０ｄのピン１３ｄの数は、配線Ｖ
２に含まれる導電ラインＶＬ２の数に等しい。メモリ１
０ｄのピン１３ｄは、導電ラインＶＬ２に１：１で接続
されている。メモリ１０ｄのピン１４ｄの数は、配線Ｈ
２に含まれる導電ラインＨＬ２の数に等しい。メモリ１
０ｄのピン１４ｄは、導電ラインＨＬ２に１：１で接続
されている。

【００５４】ピン１３ｄに接続された配線Ｖ２およびピ
ン１４ｄに接続された配線Ｈ２は、それぞれ、メモリ１
０ｄの下側を通ってメモリ１０ｄの一方から反対側にぬ
ける。配線Ｖ２と配線Ｈ２とは、プリント基板上に形成
される互いに異なる層に形成される。配線Ｖ２と配線Ｈ
２とは、短絡しないように形成されている。図４を再び
参照して、メモリコントローラ２０がメモリ１０ｂにア
クセスする場合における、半導体実装システム３００の
動作を説明する。

【００５５】メモリコントローラ２０は、アドレス信
号、クロック信号および制御信号をピン１３ｉに出力す
る。メモリコントローラ２０から出力されたアドレス信
号、クロック信号および制御信号は、ピン１３ｉに接続
される配線Ｖ１を通ってメモリ１０ｂのピン１３ｂに入
力される。メモリ１０ｂは、制御信号に応答して、メモ
リ１０ｂに格納されているデータをピン１３ｂを介して
配線Ｖ１に出力する。メモリ１０ｂに格納されているデ
ータの位置は、アドレス信号によって指定される。メモ
リコントローラ２０は、メモリ１０ｂから出力されたデ
ータを配線Ｖ１から受け取る。これにより、メモリコン
トローラ２０によるメモリ１０ｂに対する１つのアクセ
スが終了する。

【００５６】各ＩＣチップの第１の側面に設けられるピ
ン１３ａ〜１３ｉを総称して、ピン１３という。各ＩＣ
チップの第１の側面に隣接する第２の側面に設けられる
ピン１４ａ〜１４ｉを総称して、ピン１４という。

【００５７】図６は、半導体実装システム３００におけ
るクロック信号の転送経路およびデータ信号の転送経路
の一例を示す。クロック信号は、図６に示される矢印３
０１に沿って、メモリコントローラ２０からメモリ１０
ａ〜１０ｈのそれぞれに供給される。このように、メモ
リコントローラ２０がメモリ１０ａ〜１０ｈのいずれか
に対してアクセスする状態を「標準アクセス状態」とい
う。

【００５８】メモリコントローラ２０は、クロック信号
を配線Ｖ１を介してメモリ１０ｂに供給し、配線Ｈ１を
介してメモリ１０ｅに供給する。メモリ１０ｂに供給さ
れたクロック信号は、その後、メモリ１０ａ、１０ｃお
よび１０ｆの順に転送される。メモリ１０ｂに供給され
たクロック信号は、さらに、メモリ１０ｄ、１０ｇの順
に転送される。また、メモリ１０ｅに供給されたクロッ
ク信号は、さらに、メモリ１０ｈに転送される。

【００５９】このように、メモリ１０ｃ〜１０ｅ間は、
クロック信号によって直接的には連結されていない。同
様に、メモリ１０ｆ〜１０ｈ間も、クロック信号によっ
て直接的には連結されていない。

【００６０】なお、図６に示される例では、クロック信
号を供給および転送するためにクロック信号に割り当て
られるピンは、ＩＣチップの右下コーナーに最も近いピ
ンとしている。しかし、クロック信号に割り当てられる
ピンの配置がこれに限定されるわけではない。ＩＣチッ
プの任意のピンがクロック信号に割り当てられ得る。ク
ロック信号の転送方向に沿ってデータ信号を転送する場
合には、クロック信号とデータ信号との間の遅延時間の
影響を考慮する必要はない。例えば、図６に示される矢
印３０１に沿ってクロック信号の転送経路が形成されて
いると仮定する。この場合、メモリコントローラ２０か
らメモリ１０ｇにデータ信号を転送する場合には、デー
タ信号の転送経路（図６において矢印Ａによって示され
る）の方向は、クロック信号の転送経路の方向と同一で
ある。メモリ１０ａからメモリ１０ｆにデータ信号を転
送する場合にも、データ信号の転送経路（図６において
矢印Ｂによって示される）の方向は、クロック信号の転
送経路の方向と同一である。

【００６１】図７は、標準アクセス状態とは異なる状態
における、クロック信号の転送経路およびデータ信号の
転送経路の一例を示す。例えば、メモリ１０ａからメモ
リ１０ｈにデータ信号を転送する場合には、データ信号
は、図７において矢印Ｃによって示される転送経路に沿
って、メモリ１０ａ、１０ｃ、１０ｆ、１０ｇおよび１
０ｈの順に転送される。この場合、クロック信号を図６
において矢印３０１によって示されるクロック信号の転
送経路に沿って転送すると、クロック信号とデータ信号
との間で遅延差が生じ得る。このような遅延差が生じる
と、メモリが誤動作するおそれがある。例えば、メモリ
１０ｇには、メモリコントローラ２０からメモリ１０ｂ
およびメモリ１０ｄを介してデータ信号が転送される。
このデータ信号の転送経路は、図６において矢印３０１
によって示されるクロック信号の転送経路とは異なる。
また、メモリ１０ｈには、メモリコントローラ２０から
メモリ１０ｅのみを介してデータ信号が転送される。こ
のデータ信号の転送経路は、図６において矢印３０１に
よって示されるクロック信号の転送経路とは異なる。

【００６２】クロック信号とデータ信号との間での遅延
差をなくすためには、クロック信号の転送経路を図７の
矢印３０２に示すように変更すればよい。この場合に
は、クロック信号は、メモリコントローラ２０からメモ
リ１０ｂを介してメモリ１０ａに転送された後、データ
信号の転送経路（図７において矢印Ｃによって示され
る）と同一の方向に沿って、メモリ１０ａ、１０ｃ、１
０ｆ、１０ｇおよび１０ｈの順に転送される。クロック
信号とデータ信号とが同一の方向に転送されるため、ク
ロック信号とデータ信号との間の遅延差をなくすことが
できる。これにより、メモリの誤動作を防止することが
できる。

【００６３】このようなクロック信号の転送経路の選択
と設定は、データ信号の転送前のセットアップ期間に行
われる。セットアップ期間には、配線Ｖ１〜Ｖ３、Ｈ１
〜Ｈ３を通じてデータ信号の転送情報がメモリ１０ａ〜
１０ｈに送られる。データ信号の転送情報に応じて、メ
モリ１０ａ〜１０ｈに設けられた選択回路によってクロ
ック信号の転送経路が決定される。メモリ１０ａ〜１０
ｈに設けられた選択回路の詳細は、後述される。

【００６４】また、メモリコントローラ２０とメモリ１
０ａ〜１０ｈとの間でクロック信号を転送する場合の各
メモリ間のスキューを見積もり、その見積もりに応じて
クロック信号の転送経路を決定するようにしてもよい。
そのようなスキューの見積もりは、例えば、メモリコン
トローラ２０からメモリ１０ａ〜１０ｈにクロック信号
線を経由してクロック信号を供給し、メモリ１０ａ〜１
０ｈのそれぞれがそのクロック信号を複数のデータ信号
線のうち互いに異なる１本のデータ信号線を介してメモ
リコントローラ２０に送り返すことにより、行われる。
クロック信号を送り返すために使用されるデータ信号線
は、例えば、セレクトスイッチによって選択され得る。
これにより、クロック信号の転送経路の各メモリ間のス
キューを一度に見積もることができる。

【００６５】図８は、コントローラ２０から供給される
クロック信号の通常の転送経路（以下、順方向の転送経
路という）とは逆方向にデータ信号を転送する場合にお
けるクロック信号の転送経路を示す。図８においてクロ
ック信号の転送経路は矢印３０３によって示されてい
る。

【００６６】例えば、図８において矢印Ａによって示さ
れる経路に沿ってメモリ１０ｇからメモリコントローラ
２０にデータ信号を転送する場合、または、図８に示さ
れる矢印Ｂに沿ってメモリ１０ｆからメモリ１０ａにデ
ータ信号を転送する場合を考える。この場合には、クロ
ック信号の転送経路３０３の順方向終端のメモリ１０
ｆ、１０ｇおよび１０ｈにおいてクロック信号を逆方向
に戻す。例えば、順方向のクロック信号が供給されるピ
ンの隣のピン（および対応する信号線）を用いて逆方向
のクロック信号の転送経路を形成すればよい。これによ
り、クロック信号の転送経路３０３は、双方向となる。
従って、クロック信号の転送経路３０３のいずれの方向
にデータ信号を転送した場合でも、データ信号とクロッ
ク信号との間にスキューが発生することを防止すること
ができる。

【００６７】図９は、メモリ１０ａの内部構成を示す。
メモリ１０ｂ〜１０ｈは、メモリ１０ａと同一の内部構
成を有している。

【００６８】メモリ１０ａは、シリコン基板１０ａ’を
含む。シリコン基板１０ａ’上には、複数のメモリセル
（図示せず）を有するメモリブロック２６と、メモリブ
ロック２６に対するアクセスを制御する周辺回路２７
と、選択回路２１とが形成される。周辺回路２７は、セ
ンスアンプやデコーダを少なくとも含む。メモリ１０ａ
の第１の辺に沿って、メモリ１０ａの外部に突出するよ
うに複数のピン１３ａが設けられている。メモリ１０ａ
の第１の辺に隣接する第２の辺に沿って、メモリ１０ａ
の外部に突出するように複数のピン１４ａが設けられて
いる。

【００６９】シリコン基板１０ａ’上には、複数のピン
１３ｂに対応する複数のパッド１５がメモリ１０ａの第
１の辺に沿って配置され、複数のピン１４ａに対応する
複数のパッド１６がメモリ１０ａの第２の辺に沿って配
置されている。複数のピン１３ａのそれぞれは、ボンデ
ィングワイヤＷ１を介して対応するパッド１５に接続さ
れている。複数のピン１４ａのそれぞれは、ボンディン
グワイヤＷ２を介して対応するパッド１６に接続されて
いる。

【００７０】複数のパッド１５は、配線２２を介して選
択回路２１に接続されている。複数のパッド１６は、配
線２４を介して選択回路２１に接続されている。選択回
路２１は、配線２３を介して周辺回路２７に接続されて
いる。

【００７１】次に、選択回路２１の動作を説明する。

【００７２】例えば、メモリが、図６に示されるメモリ
１０ｂの位置に配置される場合には、信号は、ピン１３
ｂから入力される。以下、メモリ１０ｂの選択回路２１
の動作を説明する。

【００７３】ピン１３ｂに入力された信号は、ボンディ
ングワイヤＷ１、パッド１５および配線２２を介して選
択回路２１に入力される。入力信号がメモリ１０ｂに対
してアクセスするための信号である場合には、選択回路
２１は、配線２２を配線２３に電気的に接続する。その
結果、入力信号は、配線２３および周辺回路２７を介し
てメモリブロック２６に供給される。このようにして、
メモリ１０ｂ内のメモリブロック２６がアクセスされ
る。一方、入力信号がメモリ１０ｂに対してアクセスす
るための信号ではなく、メモリ１０ｂを介して隣のメモ
リ１０ｄに転送されるべき信号である場合（図６の矢印
Ａによって示されるデータ信号の転送経路を参照）に
は、選択回路２１は、配線２２を配線２４に電気的に接
続する。その結果、入力信号は、配線２４、パッド１６
およびボンディングワイヤＷ２を介してピン１４ｂから
出力される。

【００７４】例えば、メモリが、図７に示されるメモリ
１０ｆの位置に配置される場合には、信号は、ピン１４
ｆから入力される。以下、メモリ１０ｆの選択回路２１
の動作を説明する。

【００７５】ピン１４ｆに入力された信号は、ボンディ
ングワイヤＷ２、パッド１６および配線２４を介して選
択回路２１に入力される。入力信号がメモリ１０ｆに対
してアクセスするための信号である場合には、選択回路
２１は、配線２４を配線２３に電気的に接続する。その
結果、入力信号は、配線２３および周辺回路２７を介し
てメモリブロック２６に供給される。このようにして、
メモリ１０ｆ内のメモリブロック２６がアクセスされ
る。一方、入力信号がメモリ１０ｆに対してアクセスす
るための信号ではなく、メモリ１０ｆを介して隣のメモ
リ１０ｇに転送されるべき信号である場合（図７の矢印
Ｃによって示されるデータ信号の転送経路を参照）に
は、選択回路２１は、配線２４を配線２２に電気的に接
続する。その結果、入力信号は、配線２２、パッド１５
およびボンディングワイヤＷ１を介してピン１３ｆから
出力される。

【００７６】図１０Ａは、選択回路２１の構成を示す。
配線２２、２３および２４は、それぞれ、データ信号Ｄ
ａｔａ（１）〜Ｄａｔａ（ｎ）を運ぶｎ本のデータ信号
線とクロック信号ＣＬＫを運ぶ１本のクロック信号線と
を含む。

【００７７】選択回路２１は、同期回路３３を含む。同
期回路３３は、配線２２上のデータ信号Ｄａｔａ（１）
〜Ｄａｔａ（ｎ）およびクロック信号ＣＬＫを互いに同
期させ、同期したこれらの信号を配線２４に出力する。
また、同期回路３３は、配線２４上のデータ信号Ｄａｔ
ａ（１）〜Ｄａｔａ（ｎ）およびクロック信号ＣＬＫを
互いに同期させ、同期したこれらの信号を配線２２に出
力する。このような同期機能は、クロック信号ＣＬＫに
応答してラッチ回路３３−１〜３３−ｎにデータ信号を
ラッチすることによって達成される。

【００７８】このようにして、複数のピン１３ａ（図
９）に入力される複数の信号を同期させ、同期したこれ
らの信号を複数のピン１４ａ（図９）に出力することが
できる。また、複数のピン１４ａ（図９）に入力される
複数の信号を同期させ、同期したこれらの信号を複数の
ピン１３ａ（図９）に出力することができる。このよう
な同期機能は、複数のメモリを平面配置する場合には必
須の機能である。このような同期機能により、ピンが配
置される位置に応じて信号線間で発生するスキューをな
くすことできる。

【００７９】図１０Ｂは、選択回路２１の他の構成を示
す。図１０Ｂに示される選択回路２１は、図１０Ａに示
される構成に加えて、セレクタ３２−０〜３２−ｎと、
セレクタ３２−０〜３２−ｎを制御するセレクタ制御回
路３６とをさらに含む。

【００８０】セレクタ３２−０〜３２−ｎのそれぞれ
は、３つのスイッチを含む。これらのスイッチの開閉状
態を制御することにより、信号経路を変更することがで
きる。

【００８１】セレクタ制御回路３６は、メモリコントロ
ーラ２０から供給される制御信号に応じて、配線２２、
２３および２４の接続関係を制御する。例えば、配線２
２上の信号を配線２３に供給する場合には、セレクタ制
御回路３６は、配線２２と配線２３とが電気的に接続さ
れ、配線２２と配線２４とが電気的に絶縁されるよう
に、セレクタ３２−０〜３２−ｎを制御する。配線２２
上の信号を配線２４に供給する場合には、セレクタ制御
回路３６は、配線２２と配線２４とが電気的に接続さ
れ、かつ、配線２２と配線２３とが電気的に絶縁される
ように、セレクタ３２−０〜３２−ｎを制御する。

【００８２】メモリコントローラ２０から供給される制
御信号は、データ信号を転送する前のセットアップ期間
に、配線２２または配線２４を介してセレクタ制御回路
３６に入力され、そこで保持される。あるいは、セレク
タ制御回路３６は、チップセレクト信号ＣＳに応じて、
配線２２、２３および２４の接続関係を制御するように
してもよい。チップセレクト信号ＣＳとは、それが入力
されるＩＣチップの活性／非活性を定義する信号であ
る。チップセレクト信号ＣＳが活性である場合には、セ
レクタ制御回路３６は、配線２２と配線２３とが電気的
に接続され、配線２２と配線２４とが電気的に絶縁され
るように、セレクタ３２−０〜３２−ｎを制御する。チ
ップセレクト信号ＣＳが非活性である場合には、セレク
タ制御回路３６は、配線２２と配線２４とが電気的に接
続され、かつ、配線２２と配線２３とが電気的に絶縁さ
れるように、セレクタ３２−０〜３２−ｎを制御する。

【００８３】このようにして、セレクタ３２−０〜３２
−ｎは、複数のピン１３ａ（図９）と複数のピン１４ａ
（図９）とを電気的に接続する第１の経路と、複数のピ
ン１３ａ（図９）または複数のピン１４ａ（図９）とメ
モリブロック２６とを電気的に接続する第２の経路のう
ちの一方を選択する。これにより、信号経路を変更する
ことができる。

【００８４】上述のように、本実施の形態においては、
各ＩＣチップに選択回路２１が設けられ、データ転送前
に与えられる制御信号によって、ピン１３および１４と
メモリブロック２６との接続関係が設定される。データ
転送の経路となるＩＣチップにおいては、ピン１３（あ
るいは１４）から入力された信号は、対応するピン１４
（あるいは１３）からそのまま出力される。このよう
に、本実施の形態による半導体実装システム３００によ
れば、クロック信号およびデータ信号の転送は、配線Ｖ
１〜Ｖ３および配線Ｈ１〜Ｈ３を用い、選択回路２１に
よってピン１３とピン１４とを短絡させたＩＣチップを
経由して行われる。

【００８５】更に、上述のように、ＩＣチップの一辺の
ピンと隣接するＩＣチップの一辺の対応するピンとを接
続する第１あるいは第２の配線が等しい長さを有し、か
つ、クロック信号とデータ信号とは同じ信号経路を介し
て転送される。ＩＣチップ内における各ピン間の配線長
の差は、ＩＣチップ間の配線長の差に比べて十分に小さ
い。本実施の形態では、各ＩＣチップ内に同期回路３３
が設けられている。転送すべきデータは、転送経路とし
て用いられるＩＣチップからクロック信号に同期して同
期回路３３によって出力される。

【００８６】従って、各ＩＣチップに設けるピンの数に
制限を設けることなく、各ピン間の配線長を揃え、配線
長差によるスキュー及びクロックスキューを低減した半
導体実装システムを提供することができる。

【００８７】（実施の形態３）一般に、半導体実装シス
テムにおいて、低振幅の信号を高速転送する場合、転送
精度を向上させるために各配線の終端に抵抗を挿入し
て、高電位の状態（例えば、５Ｖ）にしておく必要があ
る。従来のように信号の転送経路が固定されている場合
は、配線の端に抵抗を配置しておけば充分である。しか
し、上述の実施の形態２のように、データの転送経路に
応じてクロック信号の経路が変更される場合（例えば、
図６〜８）は終端が一定ではない。そこで、本実施の形
態では、クロック信号の転送経路の切り替えに応じて、
終端抵抗の切り替えを行う場合を説明する。

【００８８】図１１は、本発明の実施の形態３の半導体
実装システム４００の構成を示す。半導体実装システム
４００は、実施の形態２と同様、９個のＩＣチップ４
０、３０ａ〜３０ｈを含む。各ＩＣチップには、終端抵
抗Ｒａ〜Ｒｉが設けられている。以下の説明では、ＩＣ
チップ４０は、メモリコントローラ（あるいはクロック
信号源）であり、ＩＣチップ３０ａ〜３０ｈは、メモリ
であると仮定する。半導体実装システム４００に信号が
入力される前の状態（初期状態）では、図１１に示すよ
うに、全てのＩＣチップに対応する終端抵抗が接続され
ている。

【００８９】図１２は、標準アクセス状態におけるクロ
ック信号の転送経路およびデータ信号の転送経路の一例
を示す。図１２において、実線矢印４０１は、クロック
信号の転送経路を示す。図１２において、点線で示され
る経路（例えば、メモリ３０ｃから３０ｄを介して３０
ｅに至る経路）は用いられない。データ信号の転送経路
は、矢印４０２によって表される。このような標準アク
セス状態の場合、クロック信号の転送経路の終端となる
メモリ３０ｆ〜３０ｈには終端抵抗Ｒｆ〜Ｒｈをそれぞ
れ接続し、それ以外のメモリ３０ａ〜３０ｅおよびメモ
リコントローラ４０から終端抵抗Ｒａ〜ＲｅおよびＲｉ
を切り離す。図１２では、ＩＣチップに接続された終端
抵抗は実線で、ＩＣチップから切り離された終端抵抗は
破線で示されている。このように、終端抵抗の接続と切
り離しを制御することにより、クロック信号の経路の終
端となるＩＣチップのみに抵抗が接続された状態にする
ことができる。これにより、信号の転送が精度良く行わ
れる。次に、メモリからメモリにデータ信号を転送する
場合を考える。

【００９０】図１３は、クロック信号の転送経路および
データ信号の転送経路の一例を示す。図１３において、
実線矢印４０３は、クロック信号の転送経路を示す。図
１３において、点線で示される経路（例えば、メモリ３
０ｄから３０ｅに至る経路）は用いられない。データ信
号の転送経路は、矢印４０４によって表される。データ
信号は、メモリ３０ａからメモリ３０ｈに転送される。
クロック信号の転送経路の終端となるメモリ３０ｄ、３
０ｅおよび３０ｈには終端抵抗Ｒｄ、ＲｅおよびＲｈを
それぞれ接続し、それ以外のメモリ３０ａ〜３０ｃ、３
０ｆ、３０ｇおよびメモリコントローラ４０から終端抵
抗Ｒａ〜Ｒｃ、Ｒｆ、ＲｇおよびＲｉを切り離す。図１
３では、ＩＣチップに接続された終端抵抗は実線で、Ｉ
Ｃチップから切り離された終端抵抗は破線で示されてい
る。このように、終端抵抗の接続と切り離しを制御する
ことにより、クロック信号の経路の終端となるＩＣチッ
プのみに抵抗が接続された状態にすることができる。こ
れにより、信号の転送が精度良く行われる。

【００９１】図１４は、上述した終端抵抗の切り替え機
能を有するメモリ３０ａの内部構成を示す。メモリ３０
ｂ〜３０ｈおよびメモリコントローラ４０は、メモリ３
０ａと同一の内部構成を有している。

【００９２】図１４において、図９に示される構成要素
と同一の構成要素には同一の参照番号を付し、その説明
を省略する。

【００９３】メモリ３０ａは、シリコン基板３０ａ’を
含む。シリコン基板３０ａ’上には、パッド１５と選択
回路２１との間に第１の終端抵抗切り替え回路３７が形
成され、パッド１６と選択回路２１との間に第２の終端
抵抗切り替え回路３８が形成されている。

【００９４】第１の終端抵抗切り替え回路３７は、配線
２２を介してパッド１５に接続され、配線２２’を介し
て選択回路２１に接続されている。同様に、第２の終端
抵抗切り替え回路３８は、配線２４を介してパッド１６
に接続され、配線２４’を介して選択回路２１に接続さ
れている。

【００９５】図１５は、終端抵抗切り替え回路３７の内
部構成を示す。終端抵抗切り替え回路３８は、終端抵抗
切り替え回路３７と同一の内部構成を有している。

【００９６】終端抵抗Ｒは、配線２２（２２’）に対応
して設けられる複数の抵抗要素４３から構成される。な
お、図１５に示される例では、抵抗要素４３は、終端抵
抗切り替え回路３７の内部に設けられている。あるい
は、抵抗要素４３を終端抵抗切り替え回路３７の外部に
設けるようにしてもよい。終端抵抗セレクタ４１を介し
て配線２２（２２’）に接続される限り、抵抗要素４３
は任意の位置に配置され得る。

【００９７】終端抵抗切り変え回路３７は、抵抗要素４
３を配線２２（２２’）に選択的に接続する終端抵抗セ
レクタ４１と、終端抵抗セレクタ４１の動作を制御する
抵抗制御回路４２とを有している。

【００９８】終端抵抗Ｒ（抵抗要素４３）の切り替え
は、実施の形態２で説明した選択回路２１におけるセレ
クタ３２−０〜３２−ｎの切り替えと同様に、データ信
号を転送する前のセットアップ期間に、終端抵抗切り替
え用の制御信号を配線２２から抵抗制御回路４２に入力
することによって行われる。終端抵抗ＲをＩＣチップに
接続する場合には、制御信号のすべてのビットはＨレベ
ルであり、終端抵抗ＲをＩＣチップから切り離す場合に
は、制御信号のいずれか１つのビットはＬレベルであ
る。

【００９９】抵抗制御回路４２は、ＡＮＤ回路４２ａ
と、スイッチ４２ｂと、ラッチ回路４２ｃとを含む。ス
イッチ４２ｂには、チップセレクト信号ＣＳが入力され
る。チップセレクト信号ＣＳが活性である場合には、ス
イッチ４２ｂは閉状態となる。その結果、配線２２上の
制御信号がＡＮＤ回路４２ａおよびスイッチ４２ｂを介
してラッチ回路４２ｃに入力され、ラッチ回路４２ｃに
保持される。チップセレクト信号ＣＳが活性である間、
ラッチ回路４２ｃに保持された制御信号が終端抵抗セレ
クタ４１に供給される。終端抵抗セレクタ４１は、例え
ば、ＮＭＯＳトランジスタである。

【０１００】ＩＣチップがクロック信号の転送経路の終
端である場合には、そのＩＣチップに入力されるチップ
セレクト信号ＣＳは活性である。この場合、抵抗制御回
路４２には、すべてのビットに対してＨレベルである制
御信号が入力される。その結果、チップセレクト信号Ｃ
Ｓが活性である間、終端抵抗セレクタ４１はオン状態と
なる。このようにして、複数の抵抗要素４３が配線２２
（２２’）に接続される。

【０１０１】（実施の形態４）本実施の形態では、実施
の形態１で説明した、ＩＣチップの立体的な実装を、実
施の形態２の半導体実装システムに応用する場合を説明
する。

【０１０２】図１６（ａ）は、本発明の実施の形態４の
半導体実装システム５００の構成を示す。半導体実装シ
ステム５００は、図４に示す半導体実装システム３００
におけるＩＣチップ１０ａ〜１０ｈおよび２０を、配線
Ｖ１〜Ｖ３に対して立体的に、より好ましくは実質的に
垂直に実装することによって得られる。配線Ｈ１〜Ｈ３
が形成される平面（プリント基板）５０２は、配線Ｖ１
〜Ｖ３が形成される平面（プリント基板）５０１に対し
て実質的に垂直になる。図１６（ａ）に示すように、Ｉ
Ｃチップ１０ａ〜１０ｈおよび２０は、好ましくは、平
面５０１に対して実質的に垂直に、そして、平面５０２
に対して実質的に平行に実装される。

【０１０３】半導体実装システム５００によれば、実施
の形態２における半導体実装システム３００と同様の効
果を実現する。さらに、配線Ｖ１〜Ｖ３および配線Ｈ１
〜Ｈ３を形成するプリント基板を配線間の絶縁のために
多層化する必要がなく、実装面積も小さくすることがで
きる。

【０１０４】図１６（ｂ）は、半導体実装システム５１
０の構成を示す。半導体実装システム５１０は、図１６
（ａ）に示す半導体実装システム５００の構成要素に加
えて、配線Ｖ２’およびＶ３’を形成したプリント基板
５０３をさらに有している。図１６（ｂ）に示すよう
に、ＩＣチップ１０ａ〜１０ｈおよび２０のもう１つの
側面に、複数のピン１３’を設けることが可能である。
この場合、２つのＩＣチップ（例えば、ＩＣチップ１０
ｃおよびＩＣチップ１０ｄ）間の配線Ｖ２およびＶ２’
の長さを等しくすることができる。従って、実施の形態
１で説明した効果と同様の効果を得ることができる。

【０１０５】図１７は、図１６（ａ）に示す半導体実装
システム５００と同様のＩＣチップの配置を有するが、
ピンの接続を変更した半導体実装システム６００を示
す。半導体実装システム６００は、半導体実装システム
５００と同様、第１のプリント基板６０１上に形成され
た第１の配線と、第１のプリント基板に垂直に配置され
た第２のプリント基板６０２上に形成された第２の配線
とを有する。半導体実装システム６００においては、各
ＩＣチップ１０の第２のプリント基板６０２に対応する
ピン（横方向のピン）のうち、２つのピン５１および５
２を、第１のプリント基板上の第１の配線（縦方向の配
線）に接続している。このようなピン５１および５２
は、第１の配線に接続する他のピン（下方向に設けられ
たピン）とは配線差によって信号の遅延が生じるため、
低速動作する信号、例えば、接地線、電源供給線、ある
いはセットアップにおける制御信号線などとして用いる
ことができる。図１７に示すピン５１および５２に限ら
ず、実装上、他の配線と比較して信号スピードが遅くな
る線に対応するピンは、上記のような低速動作の信号を
入力するピンとして用いることができる。

【０１０６】図１８（ａ）および（ｂ）は、４つの側面
にピンを設けた複数のＩＣチップ５０を実装した半導体
実装システム７００を示している。図１８（ａ）に示す
ように、各ＩＣチップ５０は、第１の基板７０２に対し
ては実質的に垂直に配置され、かつ第１のプリント基板
７０１に垂直に設けられたプリント基板７０２および７
０３に対しては斜めになるように実装されている。な
お、図１８（ａ）では、上側の基板（第４の基板７０
４）を省略している。図１８（ｂ）は、上側の基板を除
き、半導体実装システム７００を上から見た図である。
このように実装することで、配線数を増加させることが
でき、そのことにより、データの転送レートを向上でき
る。

【０１０７】また、図１９（ａ）は半導体実装システム
７００を外側からみた斜視図、図１９（ｂ）は、わかり
やすいように基板を一部切り欠いて示した図である。

【０１０８】本実施の形態による半導体実装システム５
００〜７００によれば、各ＩＣチップ（デバイス）間の
配線長を揃えることにより配線差によるスキューが低減
され、更に、配線の信号線数（ＩＣチップのピン数）も
増加させて転送レートを向上させることができる。

【０１０９】

【発明の効果】以上説明したように、本発明によれば、
ＩＣチップの２つの側面に複数のピンを設け、２つのＩ
Ｃチップ間の配線長を揃えることにより、配線差による
スキューを低減し、かつ転送レートを向上させることが
できる。特に、ＩＣチップの側面に設けられた複数のピ
ンに沿うようにプリント基板を立体的に構成することに
より、等しい配線長によるスキューの低減、データの高
転送レートおよび低実装面積を実現することができる。

【０１１０】また、データ信号の転送経路に応じてクロ
ック信号の転送経路を選択することにより、クロック信
号を転送する方向とデータ信号を転送する方向とを同一
にすることができる。このことにより、どのような経路
に沿ってデータ信号を転送する場合にも、クロックスキ
ューを低減することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の実施の形態１の半導体実装シ
ステムの構成を示す図、（ｂ）は（ａ）に示す半導体実
装システムにおけるＩＣチップの実装方法の一例を示す
図である。

【図２】本発明の実施の形態１の半導体実装システムの
構成を示す図である。

【図３】本発明の実施の形態１におけるＩＣチップの内
部構成を示す図である。

【図４】本発明の実施の形態２の半導体実装システムの
構成を示す図である。

【図５】図４に示すＩＣチップと配線との接続関係を示
す図である。

【図６】標準アクセス状態におけるクロック信号の転送
経路およびデータ信号の転送経路を示す図である。

【図７】メモリ間でデータ信号を転送する場合における
クロック信号の転送経路およびデータ信号の転送経路を
示す図である。

【図８】逆方向にデータを転送する場合におけるクロッ
ク信号の転送経路およびデータ信号の転送経路を示す図
である。

【図９】本発明の実施の形態２における選択回路を備え
たＩＣチップの内部構成を示す図である。

【図１０Ａ】選択回路の内部構成を示すブロック図であ
る。

【図１０Ｂ】選択回路の内部構成を示すブロック図であ
る。

【図１１】本発明の実施の形態３の半導体実装システム
の構成を示す図である。

【図１２】標準アクセス状態におけるクロック信号の転
送経路および終端抵抗の配置を示す図である。

【図１３】メモリ間でデータを転送する場合におけるク
ロック信号の転送経路および終端抵抗の配置を示す図で
ある。

【図１４】本発明の実施の形態３における終端抵抗切り
替え回路を備えたＩＣチップの内部構成を示す図であ
る。

【図１５】終端抵抗切り替え回路の構成を示す図であ
る。

【図１６】（ａ）および（ｂ）は、ＩＣチップを立体的
に実装した半導体実装システムの構成例を示す図であ
る。

【図１７】ＩＣチップを立体的に実装した半導体実装シ
ステムのもう１つの構成例を示す図である。

【図１８】（ａ）および（ｂ）は、ＩＣチップを立体的
に実装した半導体実装システムの構成例を示す図であ
る。

【図１９】（ａ）および（ｂ）は、ＩＣチップを立体的
に実装した半導体実装システムの構成例を示す図であ
る。

【符号の説明】

１、２ ＩＣチップ ３、４ プリント基板 ５、６ 配線 ７ 溝 １００ 半導体実装システム

Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１の半導体集積回路をパッケージング
   した第１の半導体チップと、第２の半導体集積回路をパ
   ッケージングした第２の半導体チップとを含む半導体実
   装システムであって、 前記第１の半導体チップは、第１の面に形成された複数
   の第１のピンと、第２の面に形成された複数の第２のピ
   ンとを有しており、 前記第２の半導体チップは、第３の面に形成された複数
   の第３のピンと、第４の面に形成された複数の第４のピ
   ンとを有しており、 前記半導体実装システムは、 前記複数の第１のピンと前記複数の第３のピンとを電気
   的に接続する第１の配線と、 前記複数の第２のピンと前記複数の第４のピンとを電気
   的に接続する第２の配線とを備え、 前記第１の配線の長さは、前記第２の配線の長さに実質
   的に等しい、半導体実装システム。
2. 【請求項２】 前記第１の面は前記第２の面に隣接して
   おり、前記第３の面は前記第４の面に隣接している、請
   求項１に記載の半導体実装システム。
3. 【請求項３】 前記第１の面は前記第２の面に対向して
   おり、前記第３の面は前記第４の面に対向している、請
   求項１に記載の半導体実装システム。
4. 【請求項４】 前記半導体実装システムは、 前記第１の配線が形成される第１の基板と、 前記第２の配線が形成される第２の基板とをさらに備
   え、 前記第１の基板と前記第２の基板のうちの少なくとも１
   つは、前記第１の半導体チップと前記第２の半導体チッ
   プのうちの少なくとも１つを実装するための溝を有して
   いる、請求項１に記載の半導体実装システム。
5. 【請求項５】 前記第１の半導体チップは、複数の第１
   のワイヤを介して前記複数の第１のピンに電気的に接続
   される複数の第１のパッドをさらに有しており、 前記第２の半導体チップは、複数の第２のワイヤを介し
   て前記複数の第２のピンに電気的に接続される複数の第
   ２のパッドをさらに有しており、 前記複数の第１のワイヤのそれぞれの長さは、前記複数
   の第２のワイヤのそれぞれの長さに実質的に等しい、請
   求項１に記載の半導体実装システム。
6. 【請求項６】 半導体集積回路をパッケージングした半
   導体チップを含む半導体実装システムであって、 前記半導体チップは、第１の面に形成された複数の第１
   のピンと、第２の面に形成された複数の第２のピンとを
   有しており、 前記半導体実装システムは、 前記複数の第１のピンに電気的に接続された第１の配線
   と、 前記複数の第２のピンに電気的に接続された第２の配線
   とを備え、 前記第１の配線が形成される第１の平面は、前記第２の
   配線が形成される第２の平面に実質的に垂直である、半
   導体実装システム。
7. 【請求項７】 前記第１の配線が延長する方向は、前記
   第２の配線が延長する方向に実質的に平行であり、 前記半導体チップは、前記第１の平面と前記第２の平面
   のうち少なくとも一方に実質的に垂直である、請求項６
   に記載の半導体実装システム。
8. 【請求項８】 マスタとして機能する第１の半導体集積
   回路をパッケージングした第１の半導体チップと、スレ
   ーブとして機能する第２の半導体集積回路をそれぞれパ
   ッケージングした複数の第２の半導体チップとを含む半
   導体実装システムであって、 前記複数の第２の半導体チップのそれぞれは、 第１の面に形成された複数の第１のピンと、 前記第１の面に隣接する第２の面に形成された複数の第
   ２のピンと、 前記複数の第１のピンにそれぞれ入力される複数の信号
   を互いに同期させ、前記同期された複数の信号を前記複
   数の第２のピンにそれぞれ出力する同期回路とを備えて
   いる、半導体実装システム。
9. 【請求項９】 前記複数の第１のピンのうちの１つには
   クロック信号が入力され、前記同期回路は、前記クロッ
   ク信号に従って同期動作を実行する、請求項８に記載の
   半導体実装システム。
10. 【請求項１０】 前記複数の第２の半導体チップのそれ
    ぞれは、前記複数の第１のピンのそれぞれと前記第２の
    ピンのそれぞれとを電気的に接続する第１の経路と前記
    複数の第１のピンのそれぞれと前記第２の半導体集積回
    路とを電気的に接続する第２の経路のうちの１つを選択
    する選択回路をさらに備えている、請求項８に記載の半
    導体実装システム。
11. 【請求項１１】 前記選択回路は、前記第１の半導体チ
    ップから供給される選択信号に従って、前記第１の経路
    と前記第２の経路とのうちの１つを選択する、請求項１
    ０に記載の半導体実装システム。
12. 【請求項１２】 前記複数の第２の半導体チップのそれ
    ぞれは、前記複数の第１のピンのそれぞれに対応する複
    数の終端抵抗をさらに備えており、前記複数の終端抵抗
    のそれぞれは、前記選択信号に従って、前記複数の第１
    のピンのうち対応する１つに接続される、請求項１０に
    記載の半導体実装システム。
13. 【請求項１３】 前記第１の半導体集積回路は、メモリ
    コントローラであり、前記第２の半導体集積回路は、メ
    モリである、請求項８に記載の半導体実装システム。
14. 【請求項１４】 半導体集積回路をパッケージングした
    半導体チップであって、 第１の面に形成された複数の第１のピンと、 前記第１の面に隣接する第２の面に形成された複数の第
    ２のピンと、 前記複数の第１のピンにそれぞれ入力される複数の信号
    を互いに同期させ、前記同期された複数の信号を前記複
    数の第２のピンにそれぞれ出力する同期回路とを備えた
    半導体チップ。