SU1196863A1

SU1196863A1 - Цифрочастотное вычислительное устройство

Info

Publication number: SU1196863A1
Application number: SU843689550A
Authority: SU
Inventors: Дмитрий Давыдович Натанзон
Original assignee: Научно-Исследовательский Институт Гигиены Морского Транспорта
Priority date: 1984-01-04
Filing date: 1984-01-04
Publication date: 1985-12-07

Abstract

даФРОЧАСТОТНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее двоичный умножитель, регистр и элемент И, выход которого соединен с выходом устройства , а первый вход подключен к выходу двоичного умножител , управл ющие входы которого соединены с выходами разр дов регистра, отличающеес тем, что с целью упрощени , оно содержит преобразователь .параллельного кода в последовательный, выход которого соединен с вторым входом элемента И, информационный вход двоичного умножител соединен с информационным входом устройства, вход синхронизации которого соединен с входами синхронизации двоичного преобразовател параллельного кода в последовательный и входом управлени сдвигом регистра, информационные входы которого соединены с входами перв-ого § операнда устройства, входы преобразовател параллельного кода в последоО ) вательный соединены с входами второго операнда устройства.

Description

СО

0д

00 9д 00 Изобретение относитс к цифрочастотной вычислительной технике, в которой реализуютс математические опе рации над .двум аргументами-п разр д ными операндами путем цифрочастотног модулировани импульсного потока в двоичном умножителе. . .J Цель изобретени - упрощение устройства. S На фиг.1 представлена структурна схема цифрочастотного вычислительного устройства: на фиг.2 - временна диаграмма входных сигналов. Устройство содержит двоичный умно житель (ДУ)1, элемент И 2, преобразователь 3 параллельного кода (опера да N-) в последовательный, регистр 4 (операнда Ny), разр дные выходы кото рого соединены с управл ющими входами ДУ 1, выход которого соединен с одним из входов элемента И 2, второй вход которого соединен с выходом преобразовател 3, вход сдвига которого соединен с входом сдвига регист ра 4 и входом синхронизации С ДУ 1, подключенного к входу синхронизации устройства F, второй вход которого F,. соединен с информационным входом ДУ и с входом приема кода в регистр 4 информационные входы которого соединены с входами операнда N, а информационные входы преобразовател 3 соединены с входами операнда N. Цифрочастотное вычислительное устройство (фиг-. 1). работает следующим образом. Тактовые импульсы частоты F-p ввод т в регистр 4 операунда N и одновременно переключают внутренний счетчик входных приращений ДУ1. Между соседними тактовыми импульсами размещены г синхронизирующих импульсов (фиг.2), осуществл ющих п последовательных сдвигов операндов N и N в регистре 4 ив преобразователе 3 соответственно, причем на выходе последнего последовательно оказываютс значени всех разр дов операнда Ny , начина со старшего. В пределах одного цикла преобразовани ДУ 1 каждое значение кода ,образованное в результате последовательных сдвигов операнда Ну, умножаетс на частотную компоненту Fci , обрасин-хронизирующего сигнала зу на выходе ДУ1 сумму, Ji , где FC F,, N. ,1 1 ,2. . . , h. Ha выход элемента И 2 проход т частотные компоненты с номерами г , дл которых на управл ющем входе элемента И 2 оказываютс разрешающие значени сигналов, соответствующие 1 - значению i-X разр дов операнда Ny. Таким образом, в устройстве осуществл етс выработка частотных компонент с весдми пропорциональными значени м кодов Nxi и их суммирование в соответствии со значени ми разр дов операнда N,, т.е. обеспечиваетс матиматическа операци произведени операндов, результат которой выдаетс в виде значени частоты F импульсной последовательности с выхода элемента И 2: F . Дл предотвращени выхода операнда NJJ при его-сдвиге за пределы разр дной сетки регистра 4 необходимо иметь регистр 4 двойной разр дности (2п), в противном случае операци произведени кодов будет выполнена с погрешностью с, обусловленной пренебрежением младшими разр дами кода NT. и оцениваемой выражением с СпЧ)/2.

Фиг.г

Claims

ЦИФРОЧАСТОТНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее двоичный умножитель, регистр и элемент И, выход которого соединен с выходом устройства, а первый вход подключен к выходу двоичного умножителя, управляющие входы которого соединены с вы ходами разрядов регистра, отличающееся тем, что с целью упрощения, оно содержит преобразователь .параллельного кода в последовательный, выход которого соединен с вторым входом элемента И, информационный вход двоичного умножителя соединен с информационным входом устройства, вход синхронизации которого соединен с входами синхронизации двоичного преобразо вателя параллельного кода в последовательный и входом управления сдвигом регистра, информационные входы которого соединены с входами первого операнда устройства, входы преобразо- вателя параллельного кода в последовательный соединены с входами второго операнда устройства.

1196863 2