JP2009094638A - 高周波モジュール - Google Patents

Abstract

【課題】入力デジタル信号に対するクロックのより実効性の高い位相補償をより簡単な手法で実現する。
【解決手段】数十Ｇｂｐｓ帯の伝送レートを有する入力デジタル信号と数十ＧＨｚ帯のクロックとを入力信号とし、入力デジタル信号のレベルをクロックを用いて検出することにより入力デジタル信号に所定の処理を施す高速ロジック回路を備えた高周波モジュールであって、クロックに所定の遅延量を付与して高速ロジック回路に出力すると共に、遅延量を操作信号に基づいて可変設定する可変遅延回路と、入力デジタル信号と可変遅延回路から高速ロジック回路に入力されるクロックとの位相差を検出し、該位相差に応じた位相差信号を出力する位相比較器と、上記位相差信号から位相差を示す直流信号を抽出するフィルタと、上記直流信号から可変遅延回路に対応した遅延操作信号を生成する制御器とを具備する。
【選択図】図１

Description

本発明は、数十ＧＨｚ帯あるいは数十Ｇｂｐｓ帯の高周波デジタル信号を取り扱う高周波モジュールに関する。

本出願人は、下記非特許文献１として示されるＵＲＬ（Uniform Resource Locator）に記載されているように、超高速化合物半導体技術を用いることにより４０ＧＨｚ帯のデジタル信号を処理することが可能な電子モジュールを製品化している。この電子モジュールには、４０Ｇｂｐｓ帯のパラレル信号を４０ＧＨｚ帯のクロックを使ってシリアル信号に変換するマルチプレクサ型、４０Ｇｂｐｓ帯のシリアル信号を４０ＧＨｚ帯のクロックを使ってパラレル信号に変換するデマルチプレクサ型、あるいは４０Ｇｂｐｓ帯の各種デジタル信号を４０ＧＨｚ帯のクロックを使ってラッチして出力するＤタイプ・フリップフロップ型等がある。このような電子モジュールでは、クロックの周波数あるいは入力デジタル信号の伝送レートが極めて高いために、クロックと入力デジタル信号とについてかなり高精度な位相管理が必要になる。

一方、下記特許文献１には、複数の光変調部に対する駆動信号間の温度変動による遅延ずれを確実に補償することを目的とし、各光変調部を駆動する駆動信号の遅延量を各光変調部に対応して設けられた遅延量可変部から入力される変調信号によって調節することによって上記目的を達成する光伝送装置が開示されている。この光伝送装置は、要部温度に応じた遅延量データを多数取得し、この遅延量データに基づいて要部温度と遅延量との関係を与える関数を求め、温度モニタ部でモニタされた要部温度を上記関数に代入することによって要部温度に応じた遅延量データを求め、当該求められた遅延量データ（デジタル信号）をＡ／Ｄ変換器を用いて上記変調信号（アナログ信号）に変換して各駆動部に供給することにより上記駆動信号を生成する。
電子モジュールを紹介した横河電機株式会社ホームページ：http://www.yokogawa.co.jp/opt/ElectricModules/opt-emodule-lineup-ja.htm 特開２００７−１５８４１５号公報

ところで、上記電子モジュールにおけるクロックと入力デジタル信号との位相管理に、上記特許文献１の技術を利用することが考えられるが、要部温度と遅延量との関係を与える関数を求める作成作業は極めて煩雑であり、膨大な時間を要する。つまり、上記関数を求めるためには、光伝送装置を恒温槽に収納して複数の温度に順次設定し、各温度における駆動信号の遅延時間を計測し遅延量データとしてメモリに順次書き込む必要があり、このような作業には膨大な時間を要する。
また、このような遅延量テーブルは、温度のみをパラメータとしたものであり、よって温度以外の要因（例えば経時変化等）による駆動信号の遅延時間の変動（つまり位相変動）を考慮していないので、実効性の面で問題がある。

本発明は、上述した事情に鑑みてなされたものであり、入力デジタル信号に対するクロックのより実効性の高い位相補償をより簡単な手法で実現することが可能な高周波モジュールを提供することを目的とするものである。

上記目的を達成するために、本発明では、第１の解決手段として、数十Ｇｂｐｓ帯の伝送レートを有する入力デジタル信号と数十ＧＨｚ帯のクロックとを入力信号とし、入力デジタル信号のレベルをクロックを用いて検出することにより入力デジタル信号に所定の処理を施す高速ロジック回路を備えた高周波モジュールであって、クロックに所定の遅延量を付与して高速ロジック回路に出力すると共に、遅延量を操作信号に基づいて可変設定する可変遅延回路と、入力デジタル信号と可変遅延回路から高速ロジック回路に入力されるクロックとの位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較器と、該位相比較器から入力される位相差信号から位相差を示す直流信号を抽出するフィルタと、該フィルタから入力される直流信号から可変遅延回路に対応した遅延操作信号を生成する制御器とを具備する、という手段を採用する。
第２の解決手段として、上記第１の手段において、位相比較器に前記クロックを入力するための配線と入力デジタル信号を入力するための配線とは等しい配線長を有する、という手段を採用する。
第３の解決手段として、上記第１または第２の手段において、クロックは２２ＧＨｚの周波数を有すると共に、入力デジタル信号は４４Ｇｂｐｓの伝送レートを有するシリアルデータであり、高速ロジック回路は、クロックを用いてシリアルデータの各レベルを検出することによりシリアルデータを１／２倍の伝送レートを有するパラレルデータにデータ変換する、という手段を採用する。

本発明によれば、数十Ｇｂｐｓ帯の伝送レートを有する入力デジタル信号と数十ＧＨｚ帯のクロックとを入力信号とする高周波モジュールにおいて、位相比較器が検出した入力デジタル信号と可変遅延回路から高速ロジック回路に入力されるクロックとの位相差に基づいて可変遅延回路の遅延量を可変設定するので、周囲温度の変動、その他の各種要因によって入力デジタル信号と可変遅延回路から高速ロジック回路に入力されるクロックとの位相差が変動しても、この変動が位相比較器、フィルタ、制御器及び可変遅延回路によって構成される位相制御ループによって速やかに是正される。したがって、本発明によれば、入力デジタル信号に対するクロックのより実効性の高い位相補償をより簡単な手法で実現することができる。

以下、図面を参照して、本発明の一実施形態について説明する。
図１は、本実施形態に係る高周波モジュールＡのブロック図である。この高周波モジュールＡは、バランス形式の入力シリアルデータ（伝送レート：４４Ｇｂｐｓ）及び当該入力シリアルデータの伝送レートの半分（１／２）の周波数（２２ＧＨｚ）を有するクロックを入力信号とし、上記シリアルデータの１／２倍の伝送レート（２２Ｇｂｐｓ）を有する２系統の出力パラレルデータを出力する高周波回路であり、金属製筐体内に実装されている。

このような本高周波モジュールＡは、図示するように、入力コンデンサ１、入力アンプ２、クロック・マネジメント・ユニット３（以下、ＣＭＵ３と称す。）、アンプ４、デマルチプレクサ５（以下、ＤＥＭＵＸ５と称す。）、出力アンプ６Ａ，６Ｂ、出力コンデンサ７Ａ〜７Ｄ、位相比較器８、エラーアンプ９及びエラーアンプ制御器１０から構成されている。

これら各構成要素のうち、ＣＭＵ３、位相比較器８、エラーアンプ９及びエラーアンプ制御器１０は、ＤＥＭＵＸ５に入力されるクロックの位相が入力シリアルデータの位相に対して所定関係を維持するように、ＤＥＭＵＸ５に入力されるクロックの位相を調節する位相制御ループを構成している。

入力コンデンサ１は、上記クロックの直流成分を除去して入力アンプ２に出力する。入力アンプ２は、クロックを増幅してＣＭＵ３に出力する。ＣＭＵ３は、エラーアンプ制御器１０から入力される操作信号に基づいた所定の遅延量をクロックに付与してアンプ４に出力する可変遅延回路である。アンプ４は、ＣＭＵ３を通過することにより減衰したクロックを増幅してＤＥＭＵＸ５及び位相比較器８に出力する。

ＤＥＭＵＸ５は、入力シリアルデータ（伝送レート：４４Ｇｂｐｓ）の各レベルを、当該伝送レートの半分（１／２）の周波数（２２ＧＨｚ）を有するクロックの遷移点（例えば立上がり点）で検出することにより、入力シリアルデータの１／２倍の伝送レート（２２Ｇｂｐｓ）を有する２系統の出力パラレルデータに変換し、当該出力パラレルデータをバランス形式の信号として出力する高速ロジック回路である。

各出力アンプ６Ａ，６Ｂは、バランス入力、バランス出力型の増幅器であり、ＤＥＭＵＸ５から入力されたバランス形式の出力パラレルデータをそれぞれ増幅して出力コンデンサ７Ａ〜７Ｄに出力する。出力コンデンサ７Ａ〜７Ｄは、各出力アンプ６Ａ，６Ｂから入力されたバランス形式の出力パラレルデータの直流成分をカットして外部に出力する。

位相比較器８は、ＣＭＵ３からＤＥＭＵＸ５に入力されるクロックと入力シリアルデータとの位相差を検出し、当該位相差に応じた位相差信号をエラーアンプ９に出力する。この位相比較器８としては、例えば文献：「IEEE Journal of Lightwave Technology, vol. LT-3, pp. 1312-1314, December 1985 Fig. 1. Self Correcting Clock recovery circuit.」に記載された位相制御発振回路が適用される。この位相制御発振回路は、クロックの遷移点でデータの各レベルを検出することによりクロックとデータとの位相差を検出し、当該位相差に基づいて上記クロックを発生するＶＣＸＯ（Voltage Controlled Xtal Oscillator）の発振周波数（クロック周波数）を自動制御するものであるが、この位相制御発振回路における位相比較回路部を位相比較器８として用いることができる。

ここで、上記位相比較器８にクロックを入力するための配線Ｌ1と入力シリアルデータを入力するための配線Ｌ2とは等しい配線長を有する。すなわち、本高周波モジュールＡでは、配線Ｌ1におけるクロックの遅延時間と配線Ｌ2における入力シリアルデータの遅延時間とが等しくなるように構成されている。このように配線Ｌ1，Ｌ2を等しい配線長とすることにより、入力シリアルデータの位相とクロックの位相とを所望の位相関係に高精度に設定することができる。

エラーアンプ９は、フィルタ機能を有する増幅器（本実施形態におけるフィルタに相当する。）であり、上記位相差信号からクロックと入力シリアルデータとの位相差を示す直流信号を抽出する、つまり記位相差信号に含まれるクロックと入力シリアルデータとの周波数差成分とクロックの周波数と入力シリアルデータの周波数とを加算した周波数成分とのうち、上記周波数差成分のみを抽出する共に、当該直流信号を増幅し直流信号としてエラーアンプ制御器１０に出力する。このような直流信号は、クロックと入力シリアルデータとの周波数差に応じて直流電圧が変化する信号である。

エラーアンプ制御器１０は、このような直流信号からＣＭＵ３に対応した操作信号を生成する。すなわち、エラーアンプ制御器１０は、ＣＭＵ３の離縁量の可変範囲が有限な一定範囲であることを考慮した操作信号を直流信号に基づいて生成してＣＭＵ３に出力する。なお、操作信号の詳細については後述する。

次に、このように構成された本高周波モジュールＡの動作について、図２及び図３をも参照して詳しく説明する。

最初に、本高周波モジュールＡの基本動作について図２をも参照して説明する。この図２に示すように、上記入力シリアルデータは、Ａ系統のデータ（Ａ0，Ａ1，Ａ2，……）とＢ系統のデータ（Ｂ0，Ｂ1，Ｂ2，……）とが時系列的に交互に配置されたシリアルデータである。上記ＤＥＭＵＸ５は、このような入力シリアルデータにおける各データ（Ａ0，Ｂ0，Ａ1，Ｂ1，Ａ2，Ｂ2，……）のレベルをＣＭＵ３等を介して入力される上記クロックの立上がり点ｔ0，ｔ1，ｔ2，……で検出することにより、Ａ系統のデータ（Ａ0，Ａ1，Ａ2，……）とＢ系統のデータ（Ｂ0，Ｂ1，Ｂ2，……）とを分離して２系統の出力パラレルデータを生成する。

ここで、クロックの立上がり点ｔ0，ｔ1，ｔ2，……で入力シリアルデータの各データ（Ａ0，Ｂ0，Ａ1，Ｂ1，Ａ2，Ｂ2，……）のレベルを検出するに際して、入力シリアルデータが電気信号として極めて高速な４４Ｇｂｐｓという伝送レートの信号であるため、各データ（Ａ0，Ｂ0，Ａ1，Ｂ1，Ａ2，Ｂ2，……）において、レベルが安定する時間幅、つまり図３における２Ｔは極めて短く、よってアイパターンの開口率も小さい。各データ（Ａ0，Ｂ0，Ａ1，Ｂ1，Ａ2，Ｂ2，……）の各レベルを正確に検出するためには、図３に示すように、クロックの立上がり点ｔを時間幅２Ｔの中点に極力設定する必要がある。

上記エラーアンプ制御器１０は、エラーアンプ９から入力される直流信号、つまり位相比較器８に入力されるクロックと入力シリアルデータとの位相差に応じて直流電圧が変化する信号に基づいて、クロックの立上がり点ｔが上記時間幅２Ｔの中点に位置するようにＣＭＵ３の遅延量を制御する。

図４は、ＣＭＵ３の遅延可変範囲を示す模式図である。ＣＭＵ３は、この図に示すように、クロックの位相に換算して例えば０°〜４００°の範囲でクロックを遅延させる能力を有する。すなわち、ＣＭＵ３は、図５に示すように、操作信号の直流電圧（操作電圧）が例えば０ボルト（Ｖ）から５ボルト（Ｖ）の電圧範囲で変化した場合に、入力アンプ２から入力されたクロックを０°〜４００°の範囲で位相シフトさせる遅延特性を有する。

エラーアンプ制御器１０は、このような遅延特性を有するＣＭＵ３を制御するための操作信号として、図５の実線で示すように、のこぎり波状に変化する操作電圧をエラーアンプ９から入力される直流信号から生成する。すなわち、エラーアンプ制御器１０は、ＣＭＵ３の遅延特性上に下限リミット値ＬＩＭ1と上限リミット値ＬＩＭ2とを設定し、エラーアンプ９から入力される直流信号が下限リミット値ＬＩＭ1を下回ると、直流信号を上限リミット値ＬＩＭ2に電圧シフトし、またエラーアンプ９から入力される直流信号が上限リミット値ＬＩＭ2を上回ると、直流信号を下限リミット値ＬＩＭ1に電圧シフトする操作電圧を操作信号として生成する。

このような操作信号によってクロックの遅延量が設定されることにより、図５の点Ｐaで示すように、クロックの立上がり点ｔが入力シリアルデータの時間幅２Ｔの中点から位相進みした位置にあっても、また図５の点Ｐｂで示すように、クロックの立上がり点ｔが入力シリアルデータの時間幅２Ｔの中点から位相遅れした位置にあっても、クロックの立上がり点ｔが上記時間幅２Ｔの中点に位置するように、ＣＭＵ３の遅延量が矢印に沿って制御される。

このような本実施形態によれば、周囲温度の変動のみならず各種要因によってクロックの立上がり点ｔの位置が入力シリアルデータの時間幅２Ｔの中点から変動しても、この位相変動は位相制御ループによって速やかに是正されるので、入力シリアルデータに対するクロックのより実効性の高い位相補償を従来よりも簡単な手法で実現することができる。

なお、本発明は、上記実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
（１）上記実施形態では、高速ロジック回路をＤＥＭＵＸ５としたが、本発明の高速ロジック回路はこれに限定されない。高速ロジック回路としては、４０ＧＨｚ帯のパラレルデータを４０ＧＨｚ帯のクロックを使ってシリアルデータに変換するマルチプレクサや４０ＧＨｚ帯の各種デジタル信号を４０ＧＨｚ帯のクロックを使ってラッチして出力するＤタイプ・フリップフロップ等でも良い。

（２）上記実施形態では、図１に示した全構成要素を金属製筐体内に実装するようにしたが、エラーアンプ９及びエラーアンプ制御器１０は、ＧＨｚ帯の高周波信号ではなく直流電圧を取り扱う回路なので、上記金属製筐体とは別の筐体内に実装するようにしても良い。

本発明の一実施形態に係わる高周波モジュールＡのブロック図である。 本発明の一実施形態に係わる高周波モジュールＡの基本動作を示すタイミングチャートである。 本発明の一実施形態に係わる高周波モジュールＡの位相制御動作を説明するための模式図である。 本発明の一実施形態におけるＣＭＵ３の遅延可変範囲を示す模式図である。 本発明の一実施形態における操作信号及びＣＭＵ３の遅延特性を示す模式図である。

符号の説明

Ａ…高周波モジュール、１…入力コンデンサ、２…入力アンプ、３…クロック・マネジメント・ユニット３（ＣＭＵ）、４…アンプ、５…デジタル・マルチプレクサ５（ＤＥＭＵＸ）、６Ａ，６Ｂ…出力アンプ、７Ａ〜７Ｄ…出力コンデンサ、８…位相比較器、９…エラーアンプ（フィルタ）、１０…エラーアンプ制御器

Claims (3)

1. 数十Ｇｂｐｓ帯の伝送レートを有する入力デジタル信号と数十ＧＨｚ帯のクロックとを入力信号とし、前記入力デジタル信号のレベルを前記クロックを用いて検出することにより前記入力デジタル信号に所定の処理を施す高速ロジック回路を備えた高周波モジュールであって、
   前記クロックに所定の遅延量を付与して前記高速ロジック回路に出力すると共に、前記遅延量を操作信号に基づいて可変設定する可変遅延回路と、
   前記入力デジタル信号と前記可変遅延回路から前記高速ロジック回路に入力されるクロックとの位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較器と、
   該位相比較器から入力される位相差信号から前記位相差を示す直流信号を抽出するフィルタと、
   該フィルタから入力される前記直流信号から前記可変遅延回路に対応した前記操作信号を生成する制御器と
   を具備することを特徴とする高周波モジュール。
2. 前記位相比較器に前記クロックを入力するための配線と前記入力デジタル信号を入力するための配線とは等しい配線長を有することを特徴とする請求項１記載の高周波モジュール。
3. 前記クロックは２２ＧＨｚの周波数を有すると共に、前記入力デジタル信号は４４Ｇｂｐｓの伝送レートを有するシリアルデータであり、
   前記高速ロジック回路は、前記クロックを用いて前記シリアルデータの各レベルを検出することによりシリアルデータを１／２倍の伝送レートを有するパラレルデータにデータ変換する
   ことを特徴とする請求項１または２記載の高周波モジュール。

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