JP2008104230A - フラクショナルnpllシンセサイザ、フラクショナルnpllシンセサイザの発振周波数帯域制限方法 - Google Patents
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Abstract
【解決手段】可変分周器4と、分周比制御回路5と、位相比較器1と、低域通過フィルタ2と、電圧制御発振器3とによって発振周波数を生成するフラクショナルNPLLシンセサイザにおいて、分周比制御回路5は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う。
【選択図】図1
Description
フラクショナルNPLLシンセサイザは図3にその基本構成を示され、従来例を示す図5と同様の構成には同一の符号を付して説明は省略する。本基本構成では、図4(c)の破線に示す、変調信号にフィルタをかけたときの出力信号Fvcoの周波数偏移の波形と同等な、図4(c)の実線に示す周波数偏移を2段階に行う波形を実現する。
本実施形態の分周比制御回路5は図1に示すように、図3の分周比制御回路5にメモリバッファ57,58を付加したもので、他の構成は上記基本構成と同様であり、同様の構成には同一の符号を付して説明は省略する。図2は、制御回路53、及びメモリバッファ57,58の動作を説明するもので、まず、変調信号(送信データ)のビット数は予め判っており、メモリバッファ57はこのビット数以上に構成されており、分周比制御回路5に入力された送信データを一旦全てバッファする。この送信データを制御回路53が読み出して、そのビット毎のデータの極性が前のビットあるいは後のビットあるいは前後のビットの極性から変化していればそのビットにフラグFを付加してから、メモリバッファ58に格納する。
2 低域通過フィルタ
3 電圧制御発振器
4 可変分周器
5 分周比制御回路
51,52 レジスタ
53 制御回路
54,55 スイッチ
56 加算器
57,58 メモリバッファ
Claims (5)
- 入力の周波数を分周した信号を出力する可変分周器と、前記可変分周器の分周比を制御する分周比制御回路と、基準信号と前記可変分周器の出力信号との位相差を検出して、該検出結果を出力する位相比較器と、前記位相比較器の出力を平均化する低域通過フィルタと、前記低域通過フィルタの出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周器の入力とする電圧制御発振器とによって発振周波数を生成するフラクショナルNPLLシンセサイザにおいて、前記分周比制御回路は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行うことを特徴とするフラクショナルNPLLシンセサイザ。
- 入力の周波数を分周した信号を出力する可変分周処理と、前記可変分周処理の分周比を制御する分周比制御処理と、基準信号と前記分周比制御処理による出力信号との位相差を検出して、該検出結果を出力する位相比較処理と、前記位相比較処理による出力を平均化する低域通過フィルタリング処理と、前記低域通過フィルタリング処理による出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周処理の入力とする電圧制御発振処理とによって発振周波数を生成するフラクショナルNPLLシンセサイザの発振周波数帯域制限方法において、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う分周比制御処理を行うことを特徴とするフラクショナルNPLLシンセサイザの発振周波数帯域制限方法。
- 段階毎に変化する分周比を各々設定することで、発振周波数が偏移する段階毎の周波数を設定する周波数設定処理を行うことを特徴とする請求項2記載のフラクショナルNPLLシンセサイザの発振周波数帯域制限方法。
- 分周比が変化する段数を設定することで、発振周波数が偏移する段数を設定する偏移段数設定処理を行うことを特徴とする請求項2または3記載のフラクショナルNPLLシンセサイザの発振周波数帯域制限方法。
- 分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定する偏移時間設定処理を行うことを特徴とする請求項2記載のフラクショナルNPLLシンセサイザの発振周波数帯域制限方法。
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