JPH03277010A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH03277010A JPH03277010A JP2078062A JP7806290A JPH03277010A JP H03277010 A JPH03277010 A JP H03277010A JP 2078062 A JP2078062 A JP 2078062A JP 7806290 A JP7806290 A JP 7806290A JP H03277010 A JPH03277010 A JP H03277010A
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- inverter
- signal
- clock
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- 230000005540 biological transmission Effects 0.000 claims abstract description 29
- 230000001934 delay Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 2
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 2
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップ回路に関し、特にそレソレト
ランスミッションゲートとインバータとで形成されたマ
スター部、スレーブ部を備えたＤフリップフロップ部と
、トランスミッションゲートを駆動するクロックドライ
バ一部とを有する構成のフリップフロップ回路に関する
。
ランスミッションゲートとインバータとで形成されたマ
スター部、スレーブ部を備えたＤフリップフロップ部と
、トランスミッションゲートを駆動するクロックドライ
バ一部とを有する構成のフリップフロップ回路に関する
。
従来、この種のフリップフロップ回路は、−例として第
３図に示すように、第１のクロック信号Φ、、ス−によ
りオン・オフする第１のトランスミッションゲートＴＧ
１１、及びこの第１のトランスミッションゲー）ＴＧＩ
Ｉがオンのとき入力データＤＩを取込みオフのときこの
取込まれた信号を保持する第１のインバータＩｌｌを備
えたマスター部１１と、第２のクロック信号Φ２Ａ＋
ｏ−によりオン・オフする第２のトランスミッションゲ
ートＴＧ１２、及びこの第２のトランスミ。
３図に示すように、第１のクロック信号Φ、、ス−によ
りオン・オフする第１のトランスミッションゲートＴＧ
１１、及びこの第１のトランスミッションゲー）ＴＧＩ
Ｉがオンのとき入力データＤＩを取込みオフのときこの
取込まれた信号を保持する第１のインバータＩｌｌを備
えたマスター部１１と、第２のクロック信号Φ２Ａ＋
ｏ−によりオン・オフする第２のトランスミッションゲ
ートＴＧ１２、及びこの第２のトランスミ。
ジョンケートＴＧ１２がオンのとき第１のインバータＩ
ＩＩの圧力信号を取込みオフのときこの取込まれた信号
を保持する第２のインバータ１１２を備えたスレーブ部
１２とを含むマスタースレーブ型のＤフリップフロップ
部ｌと、インバータＩ２１、ＲＳラッチ回路を形成する
ＮＡＮＤ型の論理ゲートＧ２１．Ｇ２２．及びインバー
タエ２２゜Ｉ２３．Ｉ２５．Ｉ２６を備え、入力クロッ
ク信号ＣＫと同期してレベルが変化する第１のヱロック
信号ΦｌＡ＋ ＯＩＡ、及び能動レベルがこの第１のク
ロック信号Φ、Ａ、 ０−と互いに重ならないように設
定された第２のクロック信号Φ２Ａ、Ｏ−を出力する、
クロックドライバー部２Ｂとを有する構成となっていた
。
ＩＩの圧力信号を取込みオフのときこの取込まれた信号
を保持する第２のインバータ１１２を備えたスレーブ部
１２とを含むマスタースレーブ型のＤフリップフロップ
部ｌと、インバータＩ２１、ＲＳラッチ回路を形成する
ＮＡＮＤ型の論理ゲートＧ２１．Ｇ２２．及びインバー
タエ２２゜Ｉ２３．Ｉ２５．Ｉ２６を備え、入力クロッ
ク信号ＣＫと同期してレベルが変化する第１のヱロック
信号ΦｌＡ＋ ＯＩＡ、及び能動レベルがこの第１のク
ロック信号Φ、Ａ、 ０−と互いに重ならないように設
定された第２のクロック信号Φ２Ａ、Ｏ−を出力する、
クロックドライバー部２Ｂとを有する構成となっていた
。
Ｄフリップフロップ部１においては、第１及び第２のク
ロック信号ΦｌＡ＋ ＯＩＡ、Φ２□、下πによりトラ
ンスミッションゲートＴＧＩ １．ＴＧＩ ２が交互に
オン・オフし、オフのときインバータＩｌｌ、１１２の
入力端に蓄積された電荷を保持するという形で情報が保
持される。
ロック信号ΦｌＡ＋ ＯＩＡ、Φ２□、下πによりトラ
ンスミッションゲートＴＧＩ １．ＴＧＩ ２が交互に
オン・オフし、オフのときインバータＩｌｌ、１１２の
入力端に蓄積された電荷を保持するという形で情報が保
持される。
上述した従来のフリップフロップ回路は、クロックドラ
イバ一部２．で発生する、入力クロック信号ＣＫと同期
してレベルが変化する第１のクロック信号Φ１Ａ、［、
及び能動レベルがこの第１のクロック信号ΦｌＡ＋ｏ−
と重ならないように設定された第２のクロック信号Φ２
ＡＩＯ−によりＤフリップフロップ部１のトランスミッ
ションゲートＴＧＩ １．ＴＧＩ ２をオン・オフして
データの取込み、保持、伝達を行う構成となっているの
で、入力クロック信号ＣＫが停止した場合、トランスミ
ッションゲートＴＧＩ １．ＴＧＩ ２が共にオフとな
り、インバータＩｌｌ、１１２の入力端がフローティン
グ状態となる期間が続き、インバータＩＩＩ、１１２の
リーグ電流等により消費電流が大きくなるという欠点が
ある。
イバ一部２．で発生する、入力クロック信号ＣＫと同期
してレベルが変化する第１のクロック信号Φ１Ａ、［、
及び能動レベルがこの第１のクロック信号ΦｌＡ＋ｏ−
と重ならないように設定された第２のクロック信号Φ２
ＡＩＯ−によりＤフリップフロップ部１のトランスミッ
ションゲートＴＧＩ １．ＴＧＩ ２をオン・オフして
データの取込み、保持、伝達を行う構成となっているの
で、入力クロック信号ＣＫが停止した場合、トランスミ
ッションゲートＴＧＩ １．ＴＧＩ ２が共にオフとな
り、インバータＩｌｌ、１１２の入力端がフローティン
グ状態となる期間が続き、インバータＩＩＩ、１１２の
リーグ電流等により消費電流が大きくなるという欠点が
ある。
本発明の目的は、入力クロック信号が停止したときＤフ
リップフロップ部のインバータの入力端のフローティン
グ状態となるのを防止し、消費電流を低減することがで
きるフリップフロップ回路を提供することにある。
リップフロップ部のインバータの入力端のフローティン
グ状態となるのを防止し、消費電流を低減することがで
きるフリップフロップ回路を提供することにある。
口課題を解決するための手段〕
本発明のフリップフロップ回路は、第１のクロ、り信号
によりオン・オフする第１のトランスミッションゲート
、及びこの第１のトランスミッションゲートがオンのと
き入力データを取込みオフのときこの取込まれたデータ
を保持する第１のインバータを備えたマスター部と、第
２のクロック信号によりオン・オフする第２のトランス
ミッションゲート、及びこの第２のトランスミッション
ゲートがオンのとき前記第１のインバータの出力データ
を取込みオフのときこの取込まれたデータを保持する第
２のインバータを備えたスレーブ部とを含むマスタース
レーブ型のＤフリップフロップ部と、制御信号が第１の
レベルのとき、入力クロック信号と同期してレベルが変
化する前記第１のクロック信号、及び能動レベルがこの
第１のクロック信号と重ならないように設定された前記
第２のクロック信号を出力し、前記制御信号が第２のレ
ベルのとき前記第１及び第２のクロック信号を前記第１
及び第２のトランスミッションゲートを共にオンにする
レベルとして出力するクロックドライバ一部とを有して
いる。
によりオン・オフする第１のトランスミッションゲート
、及びこの第１のトランスミッションゲートがオンのと
き入力データを取込みオフのときこの取込まれたデータ
を保持する第１のインバータを備えたマスター部と、第
２のクロック信号によりオン・オフする第２のトランス
ミッションゲート、及びこの第２のトランスミッション
ゲートがオンのとき前記第１のインバータの出力データ
を取込みオフのときこの取込まれたデータを保持する第
２のインバータを備えたスレーブ部とを含むマスタース
レーブ型のＤフリップフロップ部と、制御信号が第１の
レベルのとき、入力クロック信号と同期してレベルが変
化する前記第１のクロック信号、及び能動レベルがこの
第１のクロック信号と重ならないように設定された前記
第２のクロック信号を出力し、前記制御信号が第２のレ
ベルのとき前記第１及び第２のクロック信号を前記第１
及び第２のトランスミッションゲートを共にオンにする
レベルとして出力するクロックドライバ一部とを有して
いる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
Ｄフリップフロップ部１は、第３図に示された従来のフ
リップフロップ回路と同一の構成となっており、第１及
び第２のクロック信号Φ１．酊、Φ２．酊に従ってデー
タの取込み、保持、伝達を行う。
リップフロップ回路と同一の構成となっており、第１及
び第２のクロック信号Φ１．酊、Φ２．酊に従ってデー
タの取込み、保持、伝達を行う。
クロックドライバ一部２は、入力クロック信号ＣＫを反
転するインバータＩ２１と、このインバータＩ２１の出
力信号及び入力クロック信号ＣＫによりリセット、セッ
ト動作をするＲＳラッチ回路を形成するＮＡＮＤ型の論
理ゲー）Ｇ２１．Ｇ２２と、第１の入力端に論理ゲート
Ｇ２１．Ｇ２２の出力をそれぞれ対応して入力し第２の
入力端に共に制御信号ＣＮＴを入力するＮＡＮＤ型の論
理ゲートＧ２３．Ｇ２４と、これら論理ゲートＧ２３゜
Ｇ２４の出力信号をそれぞれ反転するインバータＩ２２
．Ｉ２３とを備え、制御信号ＣＮＴが第１のレベル（高
レベル）のとき、入力クロック信号ＣＫと同期してレベ
ルが変化する第１のクロック信号Φ１．鴎、及び能動レ
ベルがこの第１のクロック信号と重ならないように設定
された第２のクロック信号Φ２．酊を圧力し、制御信号
ＣＮＴが第２のレベルの（低レベル）のとき第１及び第
２のクロック信号Φ１．酊、Φ２．酊を第１及び第２の
トランスミッションゲートＴＧ１１．ＴＧＩ２が共にオ
ンとなるレベルとして出力する。
転するインバータＩ２１と、このインバータＩ２１の出
力信号及び入力クロック信号ＣＫによりリセット、セッ
ト動作をするＲＳラッチ回路を形成するＮＡＮＤ型の論
理ゲー）Ｇ２１．Ｇ２２と、第１の入力端に論理ゲート
Ｇ２１．Ｇ２２の出力をそれぞれ対応して入力し第２の
入力端に共に制御信号ＣＮＴを入力するＮＡＮＤ型の論
理ゲートＧ２３．Ｇ２４と、これら論理ゲートＧ２３゜
Ｇ２４の出力信号をそれぞれ反転するインバータＩ２２
．Ｉ２３とを備え、制御信号ＣＮＴが第１のレベル（高
レベル）のとき、入力クロック信号ＣＫと同期してレベ
ルが変化する第１のクロック信号Φ１．鴎、及び能動レ
ベルがこの第１のクロック信号と重ならないように設定
された第２のクロック信号Φ２．酊を圧力し、制御信号
ＣＮＴが第２のレベルの（低レベル）のとき第１及び第
２のクロック信号Φ１．酊、Φ２．酊を第１及び第２の
トランスミッションゲートＴＧ１１．ＴＧＩ２が共にオ
ンとなるレベルとして出力する。
この実施例においては、制御信号ＣＮＴが低レベルにな
ると、ＮＡＮＤ型の論理ゲートＧ２３゜Ｇ２４の出力は
共に高レベルとなり、クロック信号Φ１．Φ２は低レベ
ル、クロック信号酊、 Ｏ２は高レベルとなるので、Ｄ
フリップフロップ部１のトランスミッションゲー）ＴＧ
Ｉ １．ＴＧＩ ２は共にオン状態となる。
ると、ＮＡＮＤ型の論理ゲートＧ２３゜Ｇ２４の出力は
共に高レベルとなり、クロック信号Φ１．Φ２は低レベ
ル、クロック信号酊、 Ｏ２は高レベルとなるので、Ｄ
フリップフロップ部１のトランスミッションゲー）ＴＧ
Ｉ １．ＴＧＩ ２は共にオン状態となる。
従って、入力クロック信号ＣＫが停止した時でも、制御
信号ＣＮＴを低レベルにすることにより、インバータＩ
ｌｌ、１１２の入力端がフローティンク状態とならない
ので、消費電流を低減することができる。
信号ＣＮＴを低レベルにすることにより、インバータＩ
ｌｌ、１１２の入力端がフローティンク状態とならない
ので、消費電流を低減することができる。
第２図は本発明の第２の実施例のクロックドライバ一部
の回路図である。
の回路図である。
この実施例のクロ、クドライバ一部２Ａは、入力クロッ
ク信号ＣＫを反転するインバータＩ２１と、第１の入力
端に入力クロック信号ＣＫを入力する２入力のＮＯＲ型
の論理ゲートＧ２５と、第１の入力端にインバータＩ２
１の出力信号を入力する２入力のＮＯＲ型の論理ゲート
Ｇ２６と、入力クロック信号ＣＫを所定の時間遅延させ
て論理ゲートＧ２５の第２の入力端に入力する第１の遅
延素子Ｄ２１と、インバータＩ２１の出力信号を所定の
時間遅延させて論理ゲー）Ｇ２６の第２の入力端に入力
する第２の遅延素子Ｄ２２とを含んだ構成とし、これら
インバータエ２１．論理ゲートＧ２５，２６、並びに第
１及び第２の遅延素子Ｄ２１．Ｄ２２を能動レベルが互
いに重ならない第１及び第２のクロック信号Φ１．酊、
Ｏｒ、Ｏ２の発生源としている。
ク信号ＣＫを反転するインバータＩ２１と、第１の入力
端に入力クロック信号ＣＫを入力する２入力のＮＯＲ型
の論理ゲートＧ２５と、第１の入力端にインバータＩ２
１の出力信号を入力する２入力のＮＯＲ型の論理ゲート
Ｇ２６と、入力クロック信号ＣＫを所定の時間遅延させ
て論理ゲートＧ２５の第２の入力端に入力する第１の遅
延素子Ｄ２１と、インバータＩ２１の出力信号を所定の
時間遅延させて論理ゲー）Ｇ２６の第２の入力端に入力
する第２の遅延素子Ｄ２２とを含んだ構成とし、これら
インバータエ２１．論理ゲートＧ２５，２６、並びに第
１及び第２の遅延素子Ｄ２１．Ｄ２２を能動レベルが互
いに重ならない第１及び第２のクロック信号Φ１．酊、
Ｏｒ、Ｏ２の発生源としている。
従って、クロックドライバ一部に、第１の実施例のよう
なＲＳラッチ回路を含まないので、この実施例が組込ま
れる集積回路の試験用のテストパターンの段数を低減で
きるという利点がある。
なＲＳラッチ回路を含まないので、この実施例が組込ま
れる集積回路の試験用のテストパターンの段数を低減で
きるという利点がある。
なお、このクロックドライバ一部２Ａにおいては、制御
信号ＣＮＴによりトランスミッンヨンケートＴＧＩ １
．ＴＧＩ ２を共にオン状態とする回路を、トランスミ
ッションゲートＴＧ２１．ＴＧ２２、トランジスタＱ２
１．Ｑ２２、及びインバータＩ２５．Ｉ２６により形成
している。
信号ＣＮＴによりトランスミッンヨンケートＴＧＩ １
．ＴＧＩ ２を共にオン状態とする回路を、トランスミ
ッションゲートＴＧ２１．ＴＧ２２、トランジスタＱ２
１．Ｑ２２、及びインバータＩ２５．Ｉ２６により形成
している。
以上説明したように本発明は、制御信号により、Ｄフリ
ップフロップ トを共にオン状態とする構成とすることにより、入力ク
ロック信号が停止したときＤフリップフロップ部のイン
バータの入力端がフローティング状態となるのを防止す
ることができるので、インバータのリーク電流をなくし
消費電流を低減することができる効果がある。
ップフロップ トを共にオン状態とする構成とすることにより、入力ク
ロック信号が停止したときＤフリップフロップ部のイン
バータの入力端がフローティング状態となるのを防止す
ることができるので、インバータのリーク電流をなくし
消費電流を低減することができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例の、クロックドライバー部の回路
図、第３図は従来のフリップフロップ回路の一例を示す
回路図である。 １・・・・・・Ｄフリップフロップ部、２．２Ａ、２Ｂ
・・・・・・クロックドライバ一部、１１・・・・・・
マスター部、１２・・・・・スレーブ部、Ｄ２１．Ｄ２
２・・・・・・遅延素子、０２１〜Ｇ２６・・・・・・
論理ゲート、Ｉｌｌ、１１２．Ｉ２１〜Ｉ２６・・・・
・・インバータ、Ｑ２１．Ｑ２２・・・・・トランジス
タ、ＴＧＩ １．ＴＧＩ ２．ＴＧ２１．ＴＧ２２・・
・・・・トランスミッションゲート。
本発明の第２の実施例の、クロックドライバー部の回路
図、第３図は従来のフリップフロップ回路の一例を示す
回路図である。 １・・・・・・Ｄフリップフロップ部、２．２Ａ、２Ｂ
・・・・・・クロックドライバ一部、１１・・・・・・
マスター部、１２・・・・・スレーブ部、Ｄ２１．Ｄ２
２・・・・・・遅延素子、０２１〜Ｇ２６・・・・・・
論理ゲート、Ｉｌｌ、１１２．Ｉ２１〜Ｉ２６・・・・
・・インバータ、Ｑ２１．Ｑ２２・・・・・トランジス
タ、ＴＧＩ １．ＴＧＩ ２．ＴＧ２１．ＴＧ２２・・
・・・・トランスミッションゲート。
Claims (1)
- 【特許請求の範囲】 １、第１のクロック信号によりオン・オフする第１のト
ランスミッションゲート、及びこの第１のトランスミッ
ションゲートがオンのとき入力データを取込みオフのと
きこの取込まれたデータを保持する第１のインバータを
備えたマスター部と、第２のクロック信号によりオン・
オフする第２のトランスミッションゲート、及びこの第
２のトランスミッションゲートがオンのとき前記第１の
インバータの出力データを取込みオフのときこの取込ま
れたデータを保持する第２のインバータを備えたスレー
ブ部とを含むマスタースレーブ型のＤフリップフロップ
部と、制御信号が第１のレベルのとき、入力クロック信
号と同期してレベルが変化する前記第１のクロック信号
、及び能動レベルがこの第１のクロック信号と重なのな
いように設定された前記第２のクロック信号を出力し、
前記制御信号が第２のレベルのとき前記第１及び第２の
クロック信号を前記第１及び第２のトランスミッション
ゲートを共にオンにするレベルとして出力するクロック
ドライバー部とを有することを特徴とするフリップフロ
ップ回路。 ２、クロックドライバー部を、入力クロック信号を反転
するインバータと、第１の入力端に前記入力クロック信
号を入力する２入力の第１のＮＯＲゲートと、第１の入
力端に前記インバータの出力信号を入力する２入力の第
２のＮＯＲゲートと、前記入力クロック信号を所定の時
間遅延させて第１のＮＯＲゲートの第２の入力端に入力
する第１の遅延素子と、前記インバータの出力信号を所
定の時間遅延させて第２のＮＯＲゲートの第２の入力端
に入力する第２の遅延素子とを含んだ構成とし、前記イ
ンバータ、第１及び第２のＮＯＲゲート、並びに第１及
び第２の遅延素子を、能動レベルが互いに重ならない第
１及び第２のクロック信号の発生源とした請求項１記載
のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078062A JPH03277010A (ja) | 1990-03-27 | 1990-03-27 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078062A JPH03277010A (ja) | 1990-03-27 | 1990-03-27 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03277010A true JPH03277010A (ja) | 1991-12-09 |
Family
ID=13651365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078062A Pending JPH03277010A (ja) | 1990-03-27 | 1990-03-27 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03277010A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552046A2 (en) * | 1992-01-17 | 1993-07-21 | Sony Corporation | Complementary logic circuit |
| US6242957B1 (en) * | 1998-05-21 | 2001-06-05 | Nec Corporation | Master-slave type flip-flop |
| CN104335488A (zh) * | 2012-06-27 | 2015-02-04 | 国际商业机器公司 | 差分时钟信号发生器 |
| US20210126628A1 (en) * | 2019-10-28 | 2021-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Match-Slave Latch with Skewed Clock |
-
1990
- 1990-03-27 JP JP2078062A patent/JPH03277010A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552046A2 (en) * | 1992-01-17 | 1993-07-21 | Sony Corporation | Complementary logic circuit |
| EP0552046B1 (en) * | 1992-01-17 | 1996-11-27 | Sony Corporation | Complementary logic circuit |
| US6242957B1 (en) * | 1998-05-21 | 2001-06-05 | Nec Corporation | Master-slave type flip-flop |
| CN104335488A (zh) * | 2012-06-27 | 2015-02-04 | 国际商业机器公司 | 差分时钟信号发生器 |
| CN104335488B (zh) * | 2012-06-27 | 2017-05-31 | 国际商业机器公司 | 差分时钟信号发生器 |
| US20210126628A1 (en) * | 2019-10-28 | 2021-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Match-Slave Latch with Skewed Clock |
| US11451217B2 (en) * | 2019-10-28 | 2022-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Match-slave latch with skewed clock |
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