CN106547637A - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件。提供了可跟随在快速负载波动时出现的诸如大压降的快速电压改变的半导体器件。该半导体器件包括：电压传感器，其以比假设的电源电压波动的频率高的取样速度来监测电源电压并且输出电压代码值；压降确定电路，其从所述电压代码值来确定出现致使系统故障的压降，并且输出时钟停止信号；以及时钟控制电路，其控制时钟停止、重启和频率改变。

Description

半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的、于2015年9月16日提交的日本专利申请No.2015-182677的公开的全部内容通过引用并入本文中。
技术领域
本公开涉及半导体器件，特别地，可应用于包括用于感测压降的电路的半导体器件。
背景技术
提出了根据电源电压波动来改变时钟频率的方法(例如，日本未经审查的专利公开No.2014-52969(专利文献1))。也就是说，在进行控制时，随着电源电压变得更高，时钟频率增加，从而操作速度增加。另一方面，随着电源电压变得更低，时钟频率减小，从而操作速度减小。
发明内容
然而，在根据电源电压波动来改变时钟频率的方法中，由于改变时钟频率所需的时延，导致不可以跟随快速负载波动时出现的快速电压改变(诸如，大压降)。
根据本说明书的描述和附图，其他问题和新颖特征将变得清楚。
将如下地简要描述本公开的典型方面。
也就是说，半导体器件以比电源电压波动的假定频率高的取样速度来监测电源电压，并且在确定出现了造成系统故障的压降时，停止时钟。
根据上述半导体器件，可以跟随快速负载波动时出现的快速电压改变(诸如，大压降)。
附图说明
图1是用于说明根据比较例1的快速负载波动时出现的压降和半导体器件中的设计电压范围之间的关系的示图。
图2是示出根据比较例2的半导体器件的电压和电流的模拟结果的示图。
图3A和图3B是用于说明安装半导体芯片的板中的电源电压振荡的图。
图4是用于说明针对各芯片电容的频率和电源阻抗之间的关系的示图。
图5是用于说明针对各板电容的频率和电源阻抗之间的关系的示图。
图6是用于说明根据实施例的半导体器件的效果的电压波形图。
图7是用于说明根据第一实施例的半导体器件的构造的框图。
图8是图7的半导体器件的控制流程图。
图9是图7中的压降确定电路的流程图。
图10是在时钟停止/重启期间的电压和电流波形图像示图。
图11是用于说明图7中的电压传感器的构造的框图。
图12A是图7中的电压传感器在高电压下的操作波形图。
图12B是图7中的电压传感器在低电压下的操作波形图。
图13是示出通过电压传感器在第一取样和第二取样和后续取样之间的不同结果的情况的操作波形图。
图14是示出通过电压传感器在第一取样和第二取样和后续取样之间的不同结果的情况的操作波形图。
图15是示出图7中的电压传感器的另一个构造示例的框图。
图16是图15的电压传感器的操作波形图。
图17A是示出图11中的编码器的构造的框图。
图17B是示出图11中的编码器的构造的框图。
图18A是在META[6]和META[7]之间存在“10”边界的情况下编码器内部处理的图像示图。
图18B是在不存在“10”边界的情况下编码器内部处理的图像示图。
图18C是在META[98]和META[99]之间存在“10”边界的情况下编码器内部处理的图像示图。
图19是绝对值计算的流程图。
图20是平均值计算的流程图。
图21是变化值计算的流程图。
图22是预测计算的流程图。
图23是用于说明掩蔽(mask)功能的电压波形图像示图。
图24A是用掩蔽功能进行预测计算的流程图。
图24B是用掩蔽功能进行预测计算的流程图。
图25是时钟控制电路的框图。
图26A是时钟控制电路的频率控制图像示图。
图26B是时钟控制电路的频率控制图像示图。
图27是时钟控制电路的控制流程图。
图28是根据第二实施例的半导体器件的布局图像示图。
图29A是示出图28中的四核CPU和时钟控制电路之间信号传递的图像的框图。
图29B是示出图28中的四核CPU和时钟控制电路之间信号传递的图像的框图。
图30是图28中的四核CPU的时钟停止操作波形图。
图31是示出根据实施例的半导体器件的构造的框图。
具体实施方式
下文中，将参照附图描述实施例。在下面的描述中，用相同的参考标号指代相同的组件，并且可省略对其的重复描述。
首先，将描述当前发明人在本公开之前已经检验的技术(下文中，被称为比较例)。
图1是示出根据比较例1的快速负载波动时出现的压降和半导体器件中的设计电压范围之间的关系的时序图。箭头A指示由于快速负载波动而出现的严重的压降。在比较例1中，通过在预计到快速负载波动时出现大压降的情况下执行最差电压范围(虚线B)中的设计，确保实际操作。确保最差快速负载波动的大电压范围中的设计使最大操作速度大幅减小，使得难以实现所期望的计算性能。另外，如果在实际操作中出现比设计中假设的更大的压降，则出现故障。
图2是示出根据比较例2的半导体器件的电压和电流的模拟结果的示图。在比较例2中，停止时钟，以防止因压降造成的故障。然而，在停止之后立即重启时钟的情况下，由于供应时钟而导致的快速电流改变会造成进一步的压降；因此，简单地停止和重启时钟的控制无法应对快速负载波动时出现的严重的压降。例如，如图2中所示，在时钟停止(A)起过去10ns之后重启时钟(B)的情况下，电压快速下降(C)并且变得比时钟停止之前更差。
图3A和图3B是用于说明安装半导体芯片的板中的电源电压振荡的图，其中，图3A是剖视图，图3B是等效电路图。电压调节器2、安装有半导体芯片3的封装4和去耦电容器5、6安装在板1上。半导体芯片3通过键合引线7电耦合到封装4的端子。电感器L1是板上的配电网络，电感器L2是封装上的配电网络，电感器L3、L4是去耦电容器5、6的等效电感。电容器C1、C2是去耦电容器5、6的电容。电容器C3是半导体芯片上的去耦电容器的电容。
从半导体芯片3、封装4和板1的电感(L)、电容(C)和电阻(R)确定电源电压的AC振荡波形的振幅(＝阻抗)和谐振频率。
图4是示出针对各芯片电容的频率和电源阻抗之间的关系的示图。图5示出针对各板电容的频率和电源阻抗之间的关系的示图。
由于电源阻抗确定电源电压波形的振幅，因此抑制电源阻抗导致抑制电源压降。如图4和图5中所示，在大电容CL和小电容CS之间，电源阻抗的频率特性有所不同。换句话讲，电源阻抗具有取决于片上电容和板电容的频率特性。在客户板之间的不同的安装电容、寄生电容等(L、C、R分量)导致电源阻抗的频率特性不同。因此，必须根据电源阻抗最佳地确定电源压降。
实施例
图31是示出根据实施例的半导体器件的构造的框图。根据实施例的半导体器件10包括：电压传感器11，其以比电源电压波动的假定频率高的取样速度来监测电源电压并且输出电压代码值；压降确定电路12，其从电压代码值来确定出现造成系统故障的压降，并且输出时钟停止信号；以及时钟控制电路13，其控制时钟的停止、重启和频率改变。
根据实施例，可以抑制在出现超过设计电压范围的快速负载波动时会出现系统故障。图6是用于说明根据实施例的半导体器件的效果的电压波形图。箭头A指示很少出现的压降，并且在比较例1中，设计电压范围被设置成在虚线B上方。在实施例中，设计电压范围被设置成在虚线C上方。也就是说，从设计电压范围中排除由于最差快速负载波动而导致的严重的电压降，使得能够设计较窄的电压范围，从而可以提高最大操作频率和计算性能。
第一实施例
图7是示出根据第一实施例的半导体器件的构造的框图。根据第一实施例的半导体器件(CHIP)10包括一个半导体衬底之上的电压传感器11、压降确定电路12、时钟控制电路13和受控制区域14。电压传感器11以比电源电压波动的频率高的取样速度来监测电源电压(VDD)，并且输出电压代码值。关于计算算法和通过寄存器设置的阈值，如果从电压代码值计算出的结果降至低于阈值，则压降确定电路12确定出现了严重的压降，并且生成时钟停止信号(CKSP)。相反地，为了检测过大电压的出现，可设置用于确定电压上限的阈值，使得如果结果超过阈值，则生成时钟停止信号(CKSP)。时钟控制电路13将时钟信号(CLK)供应到受控制区域14，并且在等待预定时间之后以逐步的方式重启时钟信号(CLK)，该预定时间是由用于响应于时钟停止信号(CKSP)停止时钟信号(CLK)的电路和寄存器设置的。通过受控制区域14中的CPU或半导体器件10外部的装置，将确定模式选择(计算算法选择(MDE)、确定阈值(VTH))和时钟重启模式选择(时钟停止时段(TSP)、时钟重启步长值(FST))设置到压降确定电路12和时钟控制电路13中的寄存器。
图8是图7的半导体器件的控制流程图。
步骤S1：电压传感器11监测电源电压。期望的是，电压取样速度多于假定的电压波动频率20倍。例如，如果电压以50MHz振荡，则取样速度是1GHz或更高。另外，期望的是，取样速度等于时钟信号(CLK)的频率或者是该频率的1/n，这是电压波动的成因。如果以比时钟频率快的周期执行取样，则捕获并不是故障成因的时钟周期中的电压波动，这导致对压降的确定是不乐观的。
步骤S2：电压传感器11将监测的电源电压转换成电压代码值并且将其输出。
步骤S3：压降确定电路12根据受控制区域14中的CPU等用寄存器值设置的计算算法(MDE)来执行电压值计算。用于确定压降出现的计算算法使得能够进行用于确定压降出现的各种计算(诸如，绝对值计算、平均值计算、变化值计算和预测计算)。
图9是示出压降出现确定流程的示图。
步骤S31：获取电压代码值作为感测结果。
步骤S32：感测结果历史保持电路121保持感测结果的最新值、先前值、第二个先前值、…、第m个先前值。
步骤S33：计算电路122使用感测结果历史保持电路的感测结果，执行绝对值计算、平均值计算、变化值计算和预测值计算，从而得到绝对值、平均值、变化值和预测值。
步骤S34：计算结果选择电路123基于寄存器中的确定模式选择值(MDE)，选择绝对值、平均值、变化值和预测值中的一个作为计算结果。可只操作基于确定模式选择值(MDE)而选择的计算电路。计算电路122并不需要绝对值、平均值、变化值和预测值中的全部，但在具有多个值的情况下，可具有至少两个值。此外，计算电路122并不需要包括多个计算电路，但可具有绝对值、平均值、变化值和预测值中的至少一个。
步骤S4：确定电路124将计算结果与通过寄存器值设置的确定阈值(VTH)进行比较(计算结果<阈值)。如果是，则流程移至步骤S5。如果否，流程返回步骤S1，继续监测电压。相反地，例如，为了保护半导体器件10出现过大电压，可执行计算结果>阈值的比较。
步骤S5：压降确定电路12输出时钟停止信号(CKSP)。
步骤S6：时钟控制电路13基于时钟停止信号(CKSP)，停止时钟供应(CLK停止)。
步骤S7：时钟控制电路13将时钟供应停止之后的时段与通过寄存器值设置的时钟停止时段(TSP)进行比较(CLK停止时段>设置值)。如果是，则流程移至步骤S8。如果否，则流程返回步骤S6。
步骤S8：时钟控制电路13在从接收到时钟停止信号(CKSP)起时钟停止预定时间之后，重启时钟，并且基于通过寄存器值设置的时钟重启步长值(FST)，以逐步的方式增加频率。
图10是在时钟停止/重启期间的电压和电流波形图像示图。在时钟停止和重启时，由于负载波动导致的针对电压振荡收敛时间的时钟停止的时段的控制和逐步时钟重启抑制时钟重启时的大压降。当时钟停止时，由于负载波动，导致电压振荡。对于直到电压振荡会聚(电压波动稳定)之前的时段，时钟停止。时钟停止(CLK停止)时段是例如200ns。虚线A指示时钟不停止的情况下的电压波形。在时钟重启(CLK重启)时，时钟频率以逐步的方式增加。如果在时钟重启时时钟频率没有以逐步的方式增加，则由于电流波动，导致出现快速压降，如虚线B所示的。
通过应用以多于电压波动频率20倍的高速进行取样的电压传感器，可以确定该压降之前的压降造成故障，并且停止时钟。另外，可以从压降的包络来预取压降。
通过将时钟停止时段设置为寄存器设置值，可以停止时钟，直到时钟停止时的电压波动稳定为止。
通过在时钟重启时以逐步的方式增加频率，可以防止时钟重启时由于电流波动而导致的快速压降造成的故障。
通过将压降确定算法和确定阈值设置于寄存器，可以根据通过芯片、封装、PCB等中的电源确定的阻抗来确定电压。
<电压传感器>
图11是示出图7中的电压传感器的构造的框图。电压传感器11包括：电压控制延迟电路111，其用于根据电压来生成延迟值；TDC(时间-数字转换器)电路112，其使用D触发器；META对抗(countermeasure)电路113，其用于防止亚稳态传播；编码器114，其用于编码TDC结果；以及输出信号同步电路115，其用于同步地输出编码结果。
图12A和图12B是示出电压传感器的操作波形的示图。图12A示出高电压下的波形，图12B示出低电压下的波形。图12A和图12B示出6位TDC电路112的示例。
时钟信号(sCLK)的脉冲被输入电压控制延迟电路111，并且在根据电源电压的延迟之后到达TDC电路112。电压控制延迟电路111包括例如缓冲器链。缓冲器链包括耦合成多个级(例如，多个反相器)的多个单位延迟元件(缓冲器单元)。在一般特性中，缓冲器单元的延迟根据电源电压而变化，并且在比该高电源电压低的电源电压下，延迟较大。
TDC电路112包括缓冲器链和D触发器。脉冲按TDC电路112中分别的节点N1、N2、…、N6之间的缓冲器单元B1、B2、…、B6的延迟时间延迟地进行传播，延迟值根据电源电压而变化。由于相比于低电压下，在高电压下的延迟较小，因此脉冲在高电压处更快地传播到缓冲器链的后一级。通过节点N1、N2、…、N6，被输入通过时钟信号(sCLK)进行取样并且在sCLK的下一个上升沿处为“1”的节点信号的D触发器的输出转变为“1”。在sCLK的上升沿处，在高电压的情况下，节点N1、N2、…、N4处于“1”，节点N5、N6处于“0”；因此，D触发器FF1、FF2、…、FF4的输出信号(ED1、ED2、…、ED4)是“1”，并且D触发器FF5、FF6的输出信号(ED5、ED6)是“0”。另一方面，在低电压的情况下，在sCLK的上升沿处，节点N1、N2处于“1”，节点N3、N4、…、N6处于“0”；因此，ED1、ED2是“1”，ED3、ED4、…、ED6是“0”。ED包括连续值“1”和连续值“0”。ED的边界“10”出现在较高位侧上，具有较高的电源电压，并且出现在较低位侧上，具有较低的电源电压。如图12A中所示，在高电压下ED[1:6]＝111100，而如图12B中所示，在低电压下ED[1:6]＝110000。因此，边界“10”出现在较高位侧上，具有较高的电源电压，并且出现在较低位侧上，具有较低的电源电压。
META对抗电路113捕获ED转变之后的sCLK的下一个上升沿处的ED值，并且将其作为信号(META)输出。META具有与ED数量相同的位。编码器114基于META位的边界位置“10”执行编码，并且输出电压代码(CODE)。输出信号同步电路115接收电压代码(CODE)，并且与sCLK同步地输出电压代码(VCODE)。
在图11中的TDC电路112中，存在以下情况：根据时钟信号(sCLK)的时段和电压控制延迟电路111和TDC电路112的延迟值之间的关系，尽管是对同一电压取样，但在第一取样和第二取样和后续取样之间，结果是不同的。在这种情况下，电压值和取样值之间没有一对一的关系，这使得编码器114难以执行编码。
图13是示出通过电压传感器在第一取样和第二取样和后续取样之间的不同结果的示例的操作波形图，其中，MSB＝10的TDC电路112以恒定的电源电压执行四次取样。CLK脉冲被电压控制延迟电路111延迟，并且到达节点N0。从节点N0到节点N10，通过各个节点之间的缓冲器B1至B10来延迟脉冲。在进行第一取样时，节点N1至N4处于“1”并且节点N5至N10处于“0”；因此，取样结果是ED[1:10]＝“1111000000”。然而，关于时钟信号(sCLK)的时段(Tsclk)，从电压控制延迟电路111的输入到节点N10的sCLK的延迟大；因此，在进行第二取样时，第一s脉冲的延迟保持在节点N10上，如箭头A所指示的。因此，不仅节点N1至N4而且节点N10处于“1”；因此，取样结果是ED[1:10]＝“1111000001”，这不同于第一取样结果。第一电压代码(CODE、VCODE)是正确的，但第二电压代码(CODE、VCODE)是不正确的。在图13的示例中，第三取样结果和后续取样结果与第二取样结果相同。
在图13的示例中关于时钟信号(sCLK)的时段(Tsclk)，从电压控制延迟电路111的输入到节点N10的sCLK的延迟非常大或者MSB大(例如，128位)的情况下，出现在第二取样和后续取样中有多个边界“10”(诸如，ED[1:128]＝1111...1110000...0001111...1110000)的情况。
图14是示出通过电压传感器在第一取样和第二取样和后续取样之间的不同结果的示例的操作波形图，其中，MSB＝18的TDC电路112以恒定的电源电压执行四次取样。在这个示例中，第一取样结果是ED[1:18]＝1111_0000_0000_0000_00，而第二取样结果是ED[1:18]＝1111_0000_0111_1110_00。
图15是示出图11的电压传感器的另一个构造示例的框图。图16是图15的电压传感器的操作波形图。为了避免对于不同取样之间的不同结果的情况，使得关于从电压控制延迟电路111的输入到节点N10的sCLK的延迟，取样时钟信号的时段足够大。例如，在时钟信号(sCLK)和电压控制延迟电路111和TDC电路112之间设置频分电路116，并且具有CLK的1/2频率的频分信号(divCLK)被输入电压控制延迟电路111和TDC电路112。由此取样时钟信号的时段变成2×Tsclk，使得可避免由于在取样之间的不同的结果而导致的故障，优于图7的电压传感器。然而，在使用频分信号(divCLK)的TDC电路112中，还划分取样频率，以减小取样速度。
<编码器>
图17A和图17B是示出图11中的编码器的构造的框图。
在对于第一取样和第二取样和后续取样之间的不同结果的情况下一律优先编码第一取样结果的技术被应用于编码器。例如，在诸如MSB＝128的长缓冲器链的情况下，也就是说，在存在多个边界“10”(诸如，ED[1:128]＝1111...1110000...0001111...1110000)的情况下，根据较低位侧的“10”边界来执行编码。
编码器114包括元件电路DET、元件电路FLGENC、元件电路PRRTY、元件电路ENCD和元件电路ERR。
元件电路DET获取META对抗电路113的L位输出信号(META[0]至META[L-1])中的两个相邻位，并且在较低位侧是“1”并且较高位侧是“0”的情况下(在存在“10”边界的情况下)，将输出信号(DE)设置成“1”。在较低位侧是“0”并且较高位侧是“0”的情况下，在较低位侧是“0”并且较高位侧是“1”的情况下，或者在较低位侧是“1”并且较高位侧是“1”的情况下(在不存在“10”边界的情况下)，元件电路DET将输出信号(DE)设置成“0”。
元件电路FLGENC包括元件电路FLG和元件电路ENC。在存在元件电路DET的输出信号(DE)的每N位的捆绑信号“1”的情况下(在存在“10”边界的情况下)，元件电路FLG输出“1”作为输出信号(FL)，并且元件电路ENC将根据“10”边界位置的编码结果作为输出信号(X)输出。在不存在捆绑信号“1”的情况下(在不存在“10”边界的情况下)，元件电路FLG输出“0”作为输出信号(FL)，并且元件电路ENC什么也不做。
元件电路PRRTY从M个元件电路FLGENC接收输出信号(FL)，并且检测其中存在“10”边界的捆绑(元件电路FLGENC)。此时，如果存在多个“10”边界，则较低为侧的“10”边界被优先化。
从根据与元件电路PRRTY所指示的捆绑中的“10”边界位置的编码结果，元件电路ENCD获取META的“10”边界位置，并且执行编码。将编码结果作为CODE输出。
如果取样结果异常或者不存在“10”边界(即，电压或时钟频率在电路操作范围之外)，则元件电路ERR将(DTERR)信号设置成“1”。
图18A是在META[6]和META[7]之间存在“10”边界的情况下编码器内部处理的图像示图。图18B是在不存在“10”边界的情况下编码器内部处理的图像示图。图18C是在META[98]和META[99]之间存在“10”边界的情况下编码器内部处理的图像示图。在一次取样中同时出现图18A、图18B、图18C的情况下，存在两个“10”边界；因此，优先编码较低位侧(也就是说，在META[6]和META[7]之间)的“10”边界。首先，在元件电路DET中，由于在META[6]和META[7]之间和在META[98]和META[99]之间存在“10”边界，因此ED7和ED99为“1”。第一捆绑中的ED7被输入第一元件电路FLGENC，第M捆绑中的ED99被输入第M元件电路FLGENC。响应于ED7＝1和ED99＝1，第一元件电路FLGENC输出“1”作为FL1并且输出对应于I7的编码结果作为X1，第M元件电路FLGENC输出“1”作为FLM并且输出对应于I3的编码结果作为XM。从FL1＝1和FLM＝1，元件电路PRRTY优先化较低位侧的FL1，并且将第一捆绑中存在“10”边界通知元件电路ENCD。从根据来自元件电路PRRTY的信号的对应于第一捆绑中的“10”边界的编码结果，元件电路ENCD获取META[6]-META[7]的META“10”边界位置，并且输出对应于META[6]-META[7]的编码结果作为CODE。在这个示例中，由于存在“10”边界，所以DTERR是“0”。
可以避免由于取样之间的不同结果的故障。
<压降确定电路>
将描述根据从外部设置的确定模式来生成时钟停止信号的压降确定电路。如图9中所示，压降确定电路12包括：感测结果历史值保持电路121，其保持从电压传感器11的最新感测结果到第m个先前感测结果的历史；计算电路122，其计算感测结果；计算结果选择电路123，其根据通过寄存器值设置的算法来选择计算结果；以及确定电路124，其将计算结果与通过寄存器值设置的阈值进行比较，并且如果计算值<阈值，则生成CLK停止信号。
将以感测结果历史值保持数＝8为例，描述绝对值计算、平均值计算、变化值计算和预测计算的各计算模式。
(绝对值计算)
图19是绝对值计算的流程图。在绝对值计算中，输出感测结果历史保持电路121的最新感测值(Absolute Vn)。绝对值计算电路122a可包括寄存器等。
(平均值计算)
图20是平均值计算的流程图。在平均值计算中，基于通过寄存器值设置的移动平均周期数(将获得的移动平均周期的数)，使用感测结果历史来计算平均值。选择先前的1/2/4/8个周期的平均值之一作为移动平均周期数。例如，如果移动平均周期数＝4，则计算并且输出从最新感测值(Absolute Vn)到第四个先前感测值(Absolute Vn-4)的平均值。平均值计算电路122b可包括加法器、除法器、选择电路、寄存器等。
(变化值计算)
图21是变化值计算的流程图。在变化值计算中，使用感测结果历史，基于通过寄存器值设置的移动平均周期数，计算最新感测值(Absolute Vn)和第m个先前感测值(Absolute Vn-m)之间的差值(Delta(n)-(n-1)、Delta(n)-(n-2)、Delta(n)-(n-4)、Delta(n)-(n-8))，然后计算该差值的平均值并且将其作为变化值输出。选择先前的1/2/4/8个周期的平均值之一作为移动平均周期数。例如，如果移动平均周期数＝4，则变化值为(最新感测值(Absolute Vn)-第4个先前感测值(Absolute Vn-4))/4。变化值计算电路122可包括减法器(加法器)、除法器、选择电路、寄存器等。
(预测计算)
图22是预测计算的流程图。在预测计算中，如变化值计算中一样，基于通过寄存器值设置的移动平均周期数，计算最新感测值(Absolute Vn)和第m个先前感测值(AbsoluteVn-m)之间的差值(Delta(n)-(n-1)、Delta(n)-(n-2)、Delta(n)-(n-4)、Delta(n)-(n-8))，得到该差值的平均值，从而计算变化值(Delta(ave))。选择先前的1/2/4/8个周期的平均值之一作为移动平均周期数。另外，基于从外部设置的预取的周期数(预取的周期的数目)，计算变化值和预取的周期数的积分值(Delta(ave)*k)。预取的周期数(k)是1/2/4/8周期中的一个。将积分值(Delta(ave)*k)和最新感测值(Absolute Vn)相加，从而输出变化预测值(预取的Absolute Vn)。例如，如果移动平均周期数＝4且预取的周期数＝2，则预测结果是{(最新感测值(Absolute Vn)-第4个先前感测值(Absolute Vn-4))/4}*2+最新感测值(Absolute Vn)。预测计算电路122d可包括减法器(加法器)、除法器、选择电路、乘法器、加法器、寄存器等。
(用掩蔽功能进行预测计算)
图23是用于说明掩蔽功能的电压波形图像示图。图24A和图24B是用掩蔽功能进行预测计算的流程图。上述预测计算是基本预测，并且与绝对值有偏差，使得预测值会大大偏离实际值。为了减小预测误差，如果对于预定周期而言，预测值的微分值连续地是负，则掩蔽预测值。如图23中所示，预取的电压波形B大大偏离实际电压波形A。因此，如果预测值曲线图中的负梯度(-)持续四个周期(图23中的部分C)，则保持当负梯度已经持续四个周期时的值(虚线D)。当预测值超过所保持的值时，丢弃保持值，并且更新预测值(E)。因此，具有大误差的值被掩蔽。
如图24A中所示，在计算中，得到最新感测值(Absolute Vn)和前一感测值之间的差值(delta)，并且确定该差值是正还是负。如果该差值是正，则变数(minus count)被设置成0，并且如果该差值是负，则变数(minus count)被向上计数。如果变数(minus count)不大于通过寄存器值设置的负delta连续值(m_targ)，则连续进行计数，并且如果变数(minuscount)大于m_targ，则保持在预测计算中计算的预测值(预取的Absolute Vn)，并且m_flag被设置成1。在图23中示出的示例中，delta连续值(m_targ)是4。在保持预测值之后，将保持的值(Vn)和最新预测值(Vn+1)的幅值进行比较。如果保持的值≥最新变化预测值，则输出保持的值。如果保持的值<最新变化预测值，则丢弃保持的值，并且输出最新预测值。另外，m_flag被初始化成0，并且流程返回预测值的梯度的正/负确定。
如图24B中所示，通过掩蔽启动信号(mask_enable)来控制是否要使用掩蔽功能。如果掩蔽启动信号(mask_enable)是1，则m_flag被传递到选择器，并且如果m_flag是1，则保持的值(Vn)被作为具有掩蔽的预取的值来输出；如果m_flag是0，则最新预测值(Vn+1)被作为具有掩蔽的预取的值来输出，使得得到变化预测值。如果掩蔽启动信号(mask_enable)是0，则一直输出最新预测值(Vn+1)，并且禁用掩蔽功能。除了预测计算电路122d之外，具有掩蔽功能的预测计算电路122e还可包括减法器(加法器)、计数器、比较器、寄存器、选择电路等。
因此，通过准备压降确定电路中的各种算法，可以确定因各种负载波动时的电压波动造成的故障的电压值。另外，预取的算法可抑制从电压感测到时钟停止的时延迟并且以较高精度保护系统免受关键电源压降的影响。具有掩蔽功能的预测计算算法可减少预测误差。
<时钟控制电路>
图25是时钟控制电路的构造的框图。时钟控制电路13包括CLK生成电路131、CLK停止时段控制电路132和频率调制电路133。CLK生成电路131包括例如PLL(锁相环)，并且生成时钟信号(CLKo)。CLK停止时段控制电路132基于时钟停止信号(CKSP)停止或放慢时钟(CLK停止)。用使时钟放慢的速度(频率)，即使时钟正在操作，电源电压的波动也小，优选地，与时钟停止时的一样小。另外，CLK停止时段控制电路132基于时钟停止时段(TSP)，控制停止时钟的时段或放慢时钟的时段(CLK停止时段)。时钟停止时段(TSP)被存储在CLK停止时段控制电路132中的寄存器中。例如，CLK停止时段控制电路132用计数器测量时钟信号(CLKo)，并且将计数值与时钟停止时段(TSP)进行比较。如果计数值超过时钟停止时段(TSP)，则CLK停止时段控制电路132发出CLK重启信号(CKSA)。
频率调制电路133基于频率调制值(FSP)和CLK重启步长值(FST)来调制时钟信号(CLKo)的频率。通过频率调制值(FSP)来设置CLK停止期间的频率，并且如果频率是0，则停止时钟。通过CLK重启步长值(FST)来设置CLK以逐步的方式重启之后增加频率的步长值。频率调制值(FSP)和CLK重启步长值(FST)被存储在频率调制电路133中的寄存器中。当电压传感器正在操作时，即使在CLK停止期间也输出时钟信号(sCLK)。
图26A和图26B是用于说明频率调制的图像示图。响应于时钟停止信号(CKSP)，频率调制电路133在CLK停止期间根据频率调制值来执行频率调制。频率调制值(FSP)可被设置成如图26A中所示的CLK停止的设置值(fsp＝0)，并且还被设置成如图26B中所示的CLK放慢的设置值(0<fsp<fop)。响应于CLK重启信号(CKSA)，频率调制电路133重启时钟，根据CLK重启步长值(FST)以逐步的方式(每个阶跃时间(Tst)，Δf)增加频率并且返回频率，直至CLK停止之前的频率(fop)。Tst和Δf不需要是恒定的，可随时间增加或减小。
图27是示出时钟控制电路的操作的流程图。
步骤S131：响应于CLK停止信号(CKSP)，时钟控制电路13的CLK停止时段控制电路132停止或放慢时钟。基于CLK停止期间的频率调制值(FSP)，停止时钟，或者将时钟频率设置成指定的低频率。
步骤S132：在CLK停止之后，CLK停止时段控制电路132对CLK停止时段(时钟信号(CLKo))进行计数。
步骤S133：CLK停止时段控制电路132确定计数值是否大于时钟停止时段(TSP)的设置值。如果大于，则流程移至步骤S134。如果不大于，则流程返回步骤S132。
步骤S134：CLK停止时段控制电路132生成CLK重启信号(CKSA)。
步骤S135：响应于CLK重启信号(CKSA)，频率调制电路133根据CLK重启步长值(FST)以逐步的方式增加时钟频率。
步骤S136：频率调制电路133确定时钟频率是否小于CLK停止之前的频率(fop)。如果小于，则流程返回步骤S135。如果不小于，则流程移至步骤S137。
步骤S137：停止时钟频率调制。
第二实施例
图28是根据第二实施例的半导体器件的布局图像示图。根据第二实施例的半导体器件20包括具有1.5GHz的操作频率(时钟频率)的四核CPU 21和时钟控制电路13。四核CPU21包括四个CPU(CPU 0至3)和时钟门电路(CG)22。电压传感器11和压降确定电路12设置在CPU 0至3的各核中。时钟门电路22设置在用于生成并且控制时钟的CLK控制电路13和时钟分配目的地(CPU 0至3)之间，并且当输入时钟停止信号(CKSP)时停止CPU 0至3的时钟(CPUCLK)。根据第二实施例的电压传感器11、压降确定电路12和时钟控制电路13具有与第一实施例中相同的构造。然而，根据第二实施例的时钟控制电路13可通过时钟停止信号(CKSP)放慢时钟信号(CLK)，但不可放慢可被停止的CPUCLK。
图29A和图29B是示出图28中的四核CPU和时钟控制电路之间的信号传递的图像的框图。图30是图28中的四核CPU的CLK停止操作波形的示图。如果压降确定电路12基于设置在各CPU中的电压传感器11的电压代码(VCODE)来确定出现了严重的压降；压降确定电路12输出时钟停止信号(CKSP)。假设当时钟停止信号变高时，时钟停止控制被确认。在变高之后，时钟停止信号(CKSP)保持高，而不管VCODE如何。另外，时钟停止信号(CKSP0-3)被输入或电路23，使得如果四个CPU中的一个中的压降确定电路12将时钟停止信号(CKSP)设置成高电平，则执行时钟停止控制。作为时钟停止信号(CKSP0-3)的或结果的时钟停止信号(CKSP)通过作为同步电路的D触发器24被发送到时钟门电路22，并且通过D触发器25发送到CLK控制电路13。时钟门电路22包括D触发器221、反相器222、与电路223，并且响应于时钟停止信号(CKSP)停止时钟。在接收到时钟停止信号(CKSP)之后，CLK控制电路13等待通过寄存器值设置的时钟停止时段(TSP)，并且输出时钟停止释放信号(CKSA)。响应于时钟停止释放信号(CKSA)，压降确定电路12将时钟停止信号(CKSP)设置成低电平，以释放CLK停止。在释放CLK停止之后，CLK控制电路13基于通过寄存器值设置的CLK重启步长值(FST)，以逐步的方式将时钟频率返回CLK停止之前的频率。
如图29A和图29B中所示，由于在TDC 112的输出和时钟门电路22的输出之间只有5个同步电路，因此，从电压传感器11检测到严重的压降时直到时钟门电路22的时延与5个时钟周期+CLK时延一样短；因此，可以在由于压降而导致系统故障之前，停止时钟。由于半导体器件20使用1.5GHz时钟，因此5个时钟周期＝3.3ns，这使得可以在大约5ns内停止时钟。
如图30中所示，如果CPU 3的压降确定电路12从由电压传感器11所输出的电压代码(VCODE)确定出现严重的压降；压降确定电路12将时钟停止信号(CKSP3)设置成高电平(定时T3)。由此，作为或电路23的输出的时钟停止信号(CKSP)变成高电平，其在定时T4被D触发器24捕获，在定时T5被D触发器221捕获，使得CPCLK被固定于低电平并且被停止。另外，时钟停止信号(CKSP)在定时T5被D触发器25捕获，并且被输入CLK控制电路13。
CLK控制电路13针对时钟停止时段(TSP)停止时钟信号(CLK)(例如，将CLK固定于低电平)，然后将时钟重启信号(CKSA)设置成高电平，以输出时钟信号(CLK)。时钟重启信号(CKSA)在定时S1被压降确定电路12捕获，并且时钟停止信号(CKSP3)在定时S3变成低电平。由此，作为或电路23的输出的时钟停止信号(CKSP)变成低电平，其在定时S4被D触发器24捕获，并且在定时S5被同步电路221捕获，使得时钟信号(CLK)被作为CPUCLK输出。此时，时钟信号(CLK)具有非常低的频率(A)。在阶跃时间(Tst)之后，输出具有通过FST设置的高出Δf的频率的时钟信号(CLK)(A)。另外，在阶跃时间(Tst)之后，输出具有基于时钟重启步长值(FST)的高出Δf的频率的时钟信号(CLK)(C)。此后，以同一方式，时钟频率以逐步的方式增加，直至时钟停止之前的频率(fop)。优选地，阶跃时间(Tst)是100ns或更长。
虽然已经基于所示的实施例具体描述了以上本发明人做出的发明，但本发明不限于此。无须说，可对其进行各种变化和修改。

Claims (20)

1.一种半导体器件，包括：
电压传感器，所述电压传感器以比电源电压的波动快的速度对所述电源电压进行取样，并且将所述电源电压编码成电压代码值；
压降确定电路，所述压降确定电路基于所述电压代码值来检测压降；以及
时钟控制电路，所述时钟控制电路生成时钟，
其中，所述时钟控制电路包括：
在所述压降确定电路检测到所述压降时停止所述时钟并且在从所述时钟停止直到电力波动稳定为止的时段停止所述时钟的电路；以及
在重启所述时钟时以逐步的方式增加并且返回所述时钟的频率直至所述时钟停止之前的频率的电路。
2.根据权利要求1所述的半导体器件，包括：
用于设置用于停止所述时钟的时段的寄存器；以及
用于设置用于逐步增加的频率的寄存器。
3.根据权利要求1所述的半导体器件，其中，所述压降确定电路包括：
计算电路，所述计算电路从所述电压代码值获得电压值；以及
将所述计算电路获得的所述电压值与设置在寄存器中的预定电压值进行比较并且确定所述压降的电路。
4.根据权利要求3所述的半导体器件，其中，所述计算电路包括：
绝对值计算电路、平均值计算电路、变化值计算电路和变化预测值计算电路中的至少两个；以及
用于指定所述计算电路之中被使用的计算电路的结果的寄存器。
5.根据权利要求1所述的半导体器件，其中，所述压降确定电路包括预测计算电路，所述预测计算电路从所述电压代码值的历史来预取电压值并且预测变化值。
6.根据权利要求5所述的半导体器件，其中，所述预测计算电路包括下述电路，如果预测值的微分值对于预定周期连续地为负，则所述电路掩蔽所述预测值。
7.根据权利要求1所述的半导体器件，其中，所述电压传感器包括：
TDC，所述TDC接收取样时钟的边缘作为数据输入；以及
编码器，所述编码器编码所述TDC的输出。
8.根据权利要求7所述的半导体器件，其中，所述编码器对所述TDC的位串中的数据的改变的位置中的最低位侧执行编码成为电压代码。
9.根据权利要求7所述的半导体器件，其中，所述取样时钟的频率比所述电源电压的波动快大于20倍并且是所述时钟的频率的1/N，其中，N是自然数。
10.一种半导体器件，包括：
电压传感器，所述电压传感器以比电源电压的波动快大于20倍的速度对所述电源电压进行取样，并且将所述电源电压编码成电压代码值；
压降确定电路，所述压降确定电路基于所述电压代码值来检测压降；以及
时钟控制电路，所述时钟控制电路在所述压降确定电路检测到所述压降时，停止或放慢时钟。
11.根据权利要求10所述的半导体器件，
其中，所述电压传感器包括：
TDC，所述TDC接收取样时钟的边缘作为数据输入；以及
编码器，所述编码器编码所述TDC的输出，以及
其中，所述取样时钟的频率是所述时钟的频率的1/N，其中，N是自然数。
12.根据权利要求11所述的半导体器件，其中，所述编码器对所述TDC的位串中的数据的改变的位置中的最低位侧执行编码成为电压代码。
13.根据权利要求10所述的半导体器件，其中，所述压降确定电路包括：
计算电路，所述计算电路从所述电压代码值获得电压值；以及
将所述计算电路获得的所述电压值与设置在寄存器中的预定电压值进行比较并且确定所述压降的电路。
14.根据权利要求13所述的半导体器件，其中，所述计算电路是绝对值计算电路、平均值计算电路、变化值计算电路和变化预测值计算电路中的一个。
15.根据权利要求14所述的半导体器件，其中，预测计算电路从所述电压代码值的历史来预取电压值并且预测变化值。
16.根据权利要求15所述的半导体器件，其中，如果对于预定周期预测值的微分值连续地为负，则所述预测计算电路掩蔽所述预测值。
17.根据权利要求10所述的半导体器件，其中，所述时钟控制电路在从所述时钟停止直到电力波动稳定为止的时段，停止或放慢所述时钟，并且在重启所述时钟时，以逐步的方式增加并且返回所述时钟的频率直至所述时钟停止之前的频率。
18.根据权利要求17所述的半导体器件，包括：
用于设置用于停止或放慢所述时钟的时段的寄存器；以及
用于设置用于逐步增加的频率的寄存器。
19.一种半导体器件，包括：
CPU；
时钟控制电路，所述时钟控制电路在电源电压降至低于预定电压值时停止供应到所述CPU的时钟，从所述时钟停止起将所述时钟停止预定时段，并且按预定频率以逐步的方式增加并且返回在重启所述时钟时的所述时钟的频率，直至所述时钟停止之前的频率；
第一寄存器，所述第一寄存器用于存储所述预定电压值；
第二寄存器，所述第二寄存器用于存储所述预定时段；以及
第三寄存器，所述第三寄存器用于存储所述预定频率，
其中，所述CPU向所述第一寄存器至所述第三寄存器设置各个值。
20.根据权利要求19所述的半导体器件，还包括：
电压传感器，所述电压传感器用频率是所述时钟的频率的1/N的时钟对所述电源电压进行取样，并且将所述电源电压编码成电压代码值，其中，N是自然数；以及
压降确定电路，所述压降确定电路基于所述电压代码值来检测压降，
其中，所述压降确定电路包括：
计算电路，所述计算电路从所述电压代码值获得电压值；以及
将所述计算电路获得的所述电压值与所述预定电压值进行比较并且确定所述压降的电路。
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