JP4384745B2 - Mcuのパワーノイズ防止回路 - Google Patents
Mcuのパワーノイズ防止回路 Download PDFInfo
- Publication number
- JP4384745B2 JP4384745B2 JP01073099A JP1073099A JP4384745B2 JP 4384745 B2 JP4384745 B2 JP 4384745B2 JP 01073099 A JP01073099 A JP 01073099A JP 1073099 A JP1073099 A JP 1073099A JP 4384745 B2 JP4384745 B2 JP 4384745B2
- Authority
- JP
- Japan
- Prior art keywords
- system clock
- signal
- clock signal
- power
- mcu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/002—Error detection; Error correction; Monitoring protecting against parasitic influences, e.g. noise, temperatures
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Semiconductor Integrated Circuits (AREA)
- Power Sources (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、MCU(Microcontroller Unit)のパワーノイズ(Power Noise)による誤動作を防止し得るMCUのパワーノイズ防止回路に関するものである。
【0002】
【従来の技術】
一般に、MCUを用いた制御システムにおいてノイズにより発生する誤動作は防止されているが、特に、ノイズに弱いICであるMCUにおけるパワーノイズの対策は極めて重要な課題となっている。
【0003】
従来、MCUのパワーノイズ防止回路は、図5に示したように、MCU40の動作電圧、即ち、パワーが、MCU40が動作し得ない電圧まで低下するとパワーフェイル信号POWER-FAILを出力するパワーフェイル検出回路10と、該出力されたパワーフェイル信号POWER-FAILによりMCU40をリセットさせるリセット信号RESETを出力するリセット回路20と、から構成される。
【0004】
このように構成された従来のMCUのパワーノイズ防止回路の動作を説明すると次のようである。
MCU40が動作できない電圧までパワーが低下してパワーノイズが入力するおそれがあると、パワーフェイル検出回路10はパワーフェイル信号POWER-FAILをイネーブルさせてリセット回路20に出力する。リセット回路20は、出力されたパワーフェイル信号POWER-FAILによりMCU40をリセットさせて、MCU40がパワーノイズにより誤動作することを防止する。
【0005】
一方、システムクロック発生回路30は、オシレータ(図示せず)から発振される基本クロック信号ICLKを受けて、MCU40の内部回路が必要とするシステムクロック信号SCLKを生成してMCU40に出力する。システムクロック発生回路30は、MCU40にパワーノイズが入力されてもシステムクロック信号SCLKを継続生成してMCU40の内部回路に出力するため、MCU40にパワーノイズが入力されると、MCU40を用いた制御システムの誤動作が誘発される。
【0006】
MCU40を用いた制御システムが誤動作を行うと回復不可能になるため、MCU40にパワーノイズが入力されたときには無条件にMCU40をリセットさせて、パワーノイズによるMCU40の誤動作を防止していた。
【0007】
【発明が解決しようとする課題】
然るに、このような従来のMCUのパワーノイズ防止回路では、パワーノイズが入力されたときにはMCU40をリセットさせることとなり、このMCU40を用いた制御システムも初期化状態になる。従って、例えば、放映中のテレビジョン装置の映像が消えたり、洗濯中の洗濯機の動作が中断して初期状態に戻ったり、又は、医療機器の動作が中断されて混乱が発生するという不都合な点があった。
【0008】
また、初期状態又は動作中断状態から、MCU40及びMCU40を用いた制御システムの動作を再開するときは、関連する回路の動作を新たにオンにしたり、又は、再設定(セッティング)する必要があるという不都合な点があった。
【0009】
本発明は、このような従来の問題点に鑑みてなされたもので、パワーノイズが発生したときもMCUを初期化する必要が無いMCUのパワーノイズ防止回路を提供しようとするものである。
【0010】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項1に係るMCUのパワーノイズ防止回路は、MCUに供給する動作電圧が、予め設定されたパワーフェイル電圧以下に低下すると、パワーフェイル信号を出力するパワーフェイル検出回路と、基本クロック信号の入力を受けて、前記MCUの状態を決定するための第1システムクロック信号を生成するシステムクロック発生回路と、該システムクロック発生回路から第1システムクロック信号の入力を受け、前記パワーフェイル検出回路からパワーフェイル信号の入力を受けて、前記パワーフェイル信号がイネーブルされると、前記パワーフェイル信号の入力時点で入力している第1システムクロック信号の出力状態に固定した第2システムクロック信号を出力し、前記パワーフェイル信号がディスエーブルされると、前記第1システムクロック信号に同期した第2システムクロック信号を出力するクロック停止及び同期回路と、から構成し、前記第1システムクロック信号及び第2システムクロック信号は複数の状態を順次発生し、前記パワーフェイル信号がイネーブルされると、第2システムクロック信号を、前記パワーフェイル信号がディスエーブルされてから第1システムクロック信号が前記固定状態の次の状態になるまで固定して出力することを特徴とする。
【0011】
請求項2に記載の発明では、前記クロック停止及び同期回路は、前記パワーフェイル信号の発生によりリセットされるSRラッチ回路と、該SRラッチ回路の出力により前記第1システムクロック信号をラッチして、前記第2システムクロック信号を出力する複数のDラッチ回路と、それらDラッチ回路から出力された第2システムクロック信号と前記第1システムクロック信号とを比較して同期信号を出力する複数の排他的NORゲートと、それら排他的NORゲートの出力を否定論理積演算するNANDゲートと、該NANDゲートの出力と前記パワーフェイル信号とを否定論理和演算して、前記SRラッチ回路をセットさせる信号を出力するNORゲートと、を備えて構成される。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
本実施形態に係るMCUのパワーノイズ防止回路は、図1に示したように、MCU400に供給する動作電圧、即ち、パワーが、予め設定されたMCU400が動作し得ないパワーフェイル電圧以下に低下すると、パワーフェイル信号POWER-FAILを出力してイネーブルさせるパワーフェイル検出回路100と、基本クロック信号ICLKの入力を受けて、MCU400の状態を決定するための第1システムクロック信号SCLK1を生成するシステムクロック発生回路200と、前記パワーフェイル信号POWER-FAILが入力停止となってディスエーブルされると、システムクロック発生回路200からの第1システムクロック信号SCLK1に同期した第2システムクロック信号SCLK2を出力し、前記パワーフェイル検出回路100からのパワーフェイル信号POWER-FAILが入力されてイネーブルされると、前記パワーフェイル信号POWER-FAILの入力時点で入力している第1システムクロック信号SCLK1の出力状態に固定した第2システムクロック信号SCLK2を出力するクロック停止及び同期回路300と、から構成されている。
【0013】
前記パワーフェイル検出回路100は、MCU400のパワーが、MCU400が動作し得ない電圧以下に低下するとき、パワーフェイル信号POWER-FAILを出力する回路であって、低電圧検出回路又は高電圧検出回路等で具現化することができる。
【0014】
前記システムクロック発生回路200は、オシレータ(図示せず)から発振される基本クロック信号ICLKの入力を受けて、MCU400の内部回路の動作を最も基本的な状態に決定するための第1システムクロック信号SCLK1を生成する。
【0015】
前記クロック停止及び同期回路300は、前記システムクロック発生回路200からの第1システムクロック信号SCLK1の入力を受けて、前記パワーフェイル検出回路100からのパワーフェイル信号POWER-FAILの出力状態により、第2システムクロック信号SCLK2を生成して、MCU400の内部回路に出力する。
【0016】
前記クロック停止及び同期回路300の構成は、図2に示したように、パワーフェイル信号POWER-FAILの発生によりリセットされるSRラッチ回路30と、該SRラッチ回路30の出力により第1システムクロック信号SCLK1をラッチして、第2システムクロック信号SCLK2を出力する複数のDラッチ回路31−1〜31−nと、それらDラッチ回路31−1〜31−nから出力された第2システムクロック信号SCLK2と前記第1システムクロック信号SCLK1とを比較して同期信号を出力する複数の排他的NORゲート32−1〜32−nと、それら排他的NORゲート32−1〜32−nの出力を否定論理積演算するNANDゲート33と、該NANDゲート33の出力とパワーフェイル信号POWER-FAILとを否定論理和演算して、前記SRラッチ30をセットさせる信号を出力するNORゲート34と、を備えて構成されている。
【0017】
以下、このように構成されたMCUのパワーノイズ防止回路の動作を、図3及び図4を用いて説明する。
先ず、システムクロック発生回路200は、オシレータ(図示せず)から発振される基本クロック信号ICLKを受けて、MCUの状態を決定する第1システムクロック信号SCLK1を周期的に生成する。
【0018】
例えば、図4(A)に示したように、4つの状態S1〜S4を有する第1システムクロック信号SCLK1がシステムクロック発生回路200から生成されると仮定すると、図4(B)に示したように、第1システムクロック信号SCLK1の各状態S1,S2,S3,S4が反復して表れる。このとき、図4(C)に示したように、MCU400のパワーが、予め設定されたパワーフェイル電圧(MCU動作パワーフェイル電圧)以下に低下すると、パワーフェイル検出回路100は、図4(D)に示したように、パワーフェイル信号POWER-FAILを出力する。
【0019】
該パワーフェイル信号POWER-FAILにより、クロック停止及び同期回路300は、第1システムクロック信号SCLK1の状態に拘わらず、図4(E)に示したように、第2システムクロック信号SCLK2をパワーフェイル信号POWER-FAILが出力される時点の第1システムクロック信号SCLK1の出力状態に固定して出力する。これにより、図4(F)に示したように、異常動作区間T1の間、第2システムクロック信号SCLK2の状態はS2のように固定される。
【0020】
即ち、クロック停止及び同期回路300では、図3(B)に示したように、パワーフェイル信号POWER-FAILが出力されて、SRラッチ回路30に入力されると、SRラッチ回路30がリセットされ、該SRラッチ回路30の出力信号103は、図3(F)に示したように、ディスエーブル状態になる。該ディスエーブルされた出力信号103がDラッチ回路31−1〜31−nにクロック入力されることにより、Dラッチ回路31−1〜31−nは出力Qをラッチする。
【0021】
よって、それらDラッチ回路31−1〜31−nから出力される第2システムクロック信号SCLK2は、図3(A)に示したように第1システムクロック信号SCLK1が周期的に供給されても、図3(G)に示したように、MCUのパワーがパワーフェイル電圧に変化した瞬間の状態に固定される。
【0022】
ところで、図4(C)に示したように、MCU400のパワーがパワーフェイル電圧に低下する異常動作区間T1では、MCU400の各内部回路は一時的に異常状態になる可能性があるが、正常動作区間T2で、MCU400のパワーが再び正常状態に回復されるため、クロック停止回路及び同期回路300は正常状態に回復され、第1システムクロック信号SCLK1に同期された正常な第2システムクロック信号SCLK2を出力するようになる。
【0023】
即ち、MCU400のパワーが正常状態に復帰されると、パワーフェイル信号POWER-FAILは出力停止してディスエーブルされ、図2に示す排他的NORゲート32−1〜32−nでは、第1システムクロック信号SCLK1と前記Dラッチ回路31−1〜31−nの出力とが比較される。それらの信号が一致するとき、図3(C)に示したように同期信号を出力してイネーブルさせ、該イネーブルされた同期信号により、図3(D),(E)に示したように、NANDゲート33の出力101はローレベル、NORゲート34の出力102はハイレベルになる。該NORゲート34からのハイレベルの出力102によってSRラッチ回路30がセットされ、出力103がイネーブルされる。
【0024】
従って、前記Dラッチ回路31−1〜31−nは、イネーブルされた前記SRラッチ回路30の出力により、第1システムクロック信号SCLK1に同期された第2システムクロック信号SCLK2を出力するため、正常的なシステムクロック信号SCLK2がMCU400の内部回路に供給されるようになる。
【0025】
上述したように、本実施形態のMCUのパワーノイズ防止回路によれば、MCUに供給するパワーがパワーフェイル電圧に低下したときには、該パワーフェイル電圧に低下した時点の第1システムクロック信号の出力状態に固定された第2システムクロック信号を出力し、MCUに供給するパワーが正常電圧に戻ったときには、第1システムクロック信号に同期した第2システムクロック信号を直ちに出力することにより、パワーノイズが入力されたときのMCUの誤動作を防止し得ると共に、MCU及びMCUを用いた制御システムを初期化させることなく、復帰させることができる。
【0026】
尚、上述した実施形態では、パワーフェイル検出回路100、システムクロック発生回路200、及びクロック停止及び同期回路300がMCU400の外部に備えられた構成について説明しているが、本発明の他の実施形態として、MCU400の内部にパワーフェイル検出回路100、システムクロック発生回路200、及びクロック停止及び同期回路300が備えられており、MCU内のその他の内部回路に第2システムクロック信号SCLK2が入力される構成とすることも可能である。
【0027】
【発明の効果】
以上説明したように、本発明に係るMCUのパワーノイズ防止回路は、MCUに供給されるパワーが低下してパワーノイズが入力されると、MCUの動作をオフまたは初期化せずに内部回路の状態を一時停止させ、MCUのパワーが正常状態に復帰されると、一時停止時点以後の状態から動作を再開するようになるため、MCU及びMCUを用いた制御システムを新たにオン又は初期化させる必要が無いため、該MCUを用いた制御システムの動作中の不便な状態や、動作が急に中断するときに発生する危険を解消し得るという効果がある。
【図面の簡単な説明】
【図1】本発明に係るMCUのパワーノイズ防止回路の一実施形態のブロック図である。
【図2】図1のクロック停止及び同期回路の回路図ある。
【図3】図2のクロック停止及び同期回路の動作タイミング図である。
【図4】図1のパワーノイズ防止回路の各部動作タイミング図である。
【図5】従来のMCUのパワーノイズ防止回路のブロック図である。
【符号の説明】
30 SRラッチ回路
31−1〜31−n Dラッチ回路
32−1〜32−n 排他的NORゲート
33 NANDゲート
34 NORゲート
100 パワーフェイル検出回路
200 システムクロック発生回路
300 クロック停止及び同期回路
400 MCU
Claims (2)
- MCUに供給する動作電圧が、予め設定されたパワーフェイル電圧以下に低下すると、パワーフェイル信号を出力するパワーフェイル検出回路と、
基本クロック信号の入力を受けて、前記MCUの状態を決定するための第1システムクロック信号を生成するシステムクロック発生回路と、
該システムクロック発生回路から第1システムクロック信号の入力を受け、前記パワーフェイル検出回路からパワーフェイル信号の入力を受けて、前記パワーフェイル信号がイネーブルされると、前記パワーフェイル信号の入力時点で入力している第1システムクロック信号の出力状態に固定した第2システムクロック信号を出力し、前記パワーフェイル信号がディスエーブルされると、前記第1システムクロック信号に同期した第2システムクロック信号を出力するクロック停止及び同期回路と、
から構成し、
前記第1システムクロック信号及び第2システムクロック信号は複数の状態を順次発生し、
前記パワーフェイル信号がイネーブルされると、第2システムクロック信号を、前記パワーフェイル信号がディスエーブルされてから第1システムクロック信号が前記固定状態の次の状態になるまで固定して出力することを特徴とするMCUのパワーノイズ防止回路。 - 前記クロック停止及び同期回路は、
前記パワーフェイル信号の発生によりリセットされるSRラッチ回路と、
該SRラッチ回路の出力により前記第1システムクロック信号をラッチして、前記第2システムクロック信号を出力する複数のDラッチ回路と、
それらDラッチ回路から出力された第2システムクロック信号と前記第1システムクロック信号とを比較して同期信号を出力する複数の排他的NORゲートと、
それら排他的NORゲートの出力を否定論理積演算するNANDゲートと、
該NANDゲートの出力と前記パワーフェイル信号とを否定論理和演算して、前記SRラッチ回路をセットさせる信号を出力するNORゲートと、
を備えて構成されたことを特徴とする請求項1記載のMCUのパワーノイズ防止回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2014/1998 | 1998-01-23 | ||
KR1019980002014A KR100280435B1 (ko) | 1998-01-23 | 1998-01-23 | 엠씨유의파워노이즈방지회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11316615A JPH11316615A (ja) | 1999-11-16 |
JP4384745B2 true JP4384745B2 (ja) | 2009-12-16 |
Family
ID=19531986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01073099A Expired - Fee Related JP4384745B2 (ja) | 1998-01-23 | 1999-01-19 | Mcuのパワーノイズ防止回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6097226A (ja) |
JP (1) | JP4384745B2 (ja) |
KR (1) | KR100280435B1 (ja) |
DE (1) | DE19827203C2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106547637A (zh) * | 2015-09-16 | 2017-03-29 | 瑞萨电子株式会社 | 半导体器件 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100370960B1 (ko) | 2000-12-30 | 2003-02-06 | 주식회사 하이닉스반도체 | Mcu의 파워 노이즈 방지회로 |
JP2004254388A (ja) * | 2003-02-19 | 2004-09-09 | Orion Denki Kk | 電源検出回路 |
US6933754B2 (en) * | 2003-11-13 | 2005-08-23 | International Business Machines Corp. | Clock gated power supply noise compensation |
KR100776751B1 (ko) * | 2006-06-09 | 2007-11-19 | 주식회사 하이닉스반도체 | 전압 공급 장치 및 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4766567A (en) * | 1984-04-19 | 1988-08-23 | Ltd. Nippondenso Co. | One-chip data processing device including low voltage detector |
KR950007844B1 (ko) * | 1991-01-22 | 1995-07-20 | 삼성전자주식회사 | 전기세탁기의 순간정전시 오동작 방지회로 |
JP2930440B2 (ja) * | 1991-04-15 | 1999-08-03 | 沖電気工業株式会社 | 半導体集積回路 |
US5369311A (en) * | 1992-03-06 | 1994-11-29 | Intel Corporation | Clock generator control circuit |
US5712584A (en) * | 1996-01-19 | 1998-01-27 | Sgs-Thomson Microelectronics, Inc. | Synchronous stress test control |
JP3062110B2 (ja) * | 1997-02-27 | 2000-07-10 | 日本電気アイシーマイコンシステム株式会社 | データラッチ回路 |
-
1998
- 1998-01-23 KR KR1019980002014A patent/KR100280435B1/ko not_active IP Right Cessation
- 1998-06-18 DE DE19827203A patent/DE19827203C2/de not_active Expired - Lifetime
- 1998-08-27 US US09/141,422 patent/US6097226A/en not_active Expired - Lifetime
-
1999
- 1999-01-19 JP JP01073099A patent/JP4384745B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106547637A (zh) * | 2015-09-16 | 2017-03-29 | 瑞萨电子株式会社 | 半导体器件 |
CN106547637B (zh) * | 2015-09-16 | 2021-07-02 | 瑞萨电子株式会社 | 半导体器件 |
Also Published As
Publication number | Publication date |
---|---|
DE19827203A1 (de) | 1999-07-29 |
US6097226A (en) | 2000-08-01 |
KR19990066247A (ko) | 1999-08-16 |
JPH11316615A (ja) | 1999-11-16 |
DE19827203C2 (de) | 2000-11-02 |
KR100280435B1 (ko) | 2001-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5828243A (en) | Method for detecting clock failure and switching to backup clock | |
EP2376994A1 (en) | Autonomous multi-device event synchronization and sequencing technique eliminating master and slave assignments | |
US7948815B2 (en) | Semiconductor memory device and reset control circuit of the same | |
JP4384745B2 (ja) | Mcuのパワーノイズ防止回路 | |
JPH01297735A (ja) | マイクロプロセッサ | |
JP4294503B2 (ja) | 動作モード制御回路、動作モード制御回路を含むマイクロコンピュータ及びそのマイクロコンピュータを利用した制御システム | |
JP2002532773A (ja) | フィードバック可能なリセットアウト回路 | |
US6621311B2 (en) | Power noise prevention circuit in microcontroller unit | |
JP3686265B2 (ja) | 内部クロック発生回路 | |
US7243244B2 (en) | Microprocessor and operation mode switching method for the microprocessor | |
JPH10129487A (ja) | 車両制御用コンピュータシステム | |
US6621304B2 (en) | Clocking and synchronization circuitry | |
KR970001169B1 (ko) | 수직 위상 조절회로 | |
JPH0792793B2 (ja) | マイクロコンピユ−タ | |
EP0766392B1 (en) | Edge detection circuit with improved detection reliability | |
JP2698260B2 (ja) | ウオッチドッグタイマ装置 | |
JP3554881B2 (ja) | クロック乗せ替え回路の保護方式 | |
KR100407569B1 (ko) | 발진제어기능을구비한발진회로 | |
KR100369330B1 (ko) | 동기 회로 안정화 구동 장치 | |
JP2005252417A (ja) | システムリセット判別機能付き制御装置 | |
KR100481842B1 (ko) | 리셋제어회로 | |
JP2705443B2 (ja) | 送信フレームタイミング発生回路 | |
KR20040054835A (ko) | 하드웨어 워치독 회로 및 방법 | |
JP2002287856A (ja) | プロセッサ搭載装置および遅延リセット信号生成方法 | |
JPH07129278A (ja) | マルチプロセッサシステムのリセット制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060116 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060124 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060201 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20061211 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080603 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080901 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090624 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090714 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090915 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090928 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |