CN103310845B - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：电压保持电路，随着产生第一升高电压的升压电路的输出电压的上升而提升第二升高电压，然后在输出电压达到保持电压电平之后，维持在输出电压达到保持电压电平时的点处的第二升高电压；以及第一开关，将经其输出第一升高电压的第一输出端子和经其输出第二升高电压的第二输出端子短路直到输出电压达到保持电压电平。

Description

半导体器件
相关申请交叉引用
本申请基于2012年3月13日提交的日本专利申请No.2012-056077，并要求享受其优先权，在此通过引用将其全文合并于此。
技术领域
本发明涉及半导体器件，并且例如其可以适当地应用于使用升压电路产生具有比输入电压更大的绝对值的多个升高电压的半导体器件。
背景技术
在半导体器件中，电源电压被降低，并且高电压被部分地用于要求高于电源电压的电路或存储元件。这使得半导体器件能够降低功耗。为了使用单个外部电源，并减少外部终端的数量，由位于内部的升压电路从输入电压产生高电压，而不需要增加从外部提供的外部电源电压的种类。
在日本未审查专利申请公开文本No.H11-134892和No.2009-301087中公开了产生多个内部电压的技术。根据日本未审查专利申请公开文本No.H11-134892公开的技术，高电压开关电路连接在两个电荷泵电路的输出端子之间。然后，直到电荷泵电路的输出电压达到指定电压电平，才将高电压开关电路转变为导通，从而由两个电荷泵电路提升输出电压。另一方面，在输出电压达到指定电压电平之后，高电压开关电路被关断，从而由两个电荷泵电路产生不同的输出电压。
进一步地，根据日本未审查专利申请公开文本No.2009-301087公开的技术，由采样和保持电路保持通过改变代码值来调整参考电压的电压值而获得的多个电压，从而产生多个参考电压。
发明内容
然而，升压电路需要使用具有大电路面积的元件如电容器，并且放置对应于要产生的电压的数量的多个升压电路导致更大的电路面积。其它的问题和新特征将通过说明书的描述和附图而变得明显。
根据一个实施例，一种半导体器件包括：电压保持电路，其随着产生第一升高电压的升压电路的输出电压的上升而提升第二升高电压，然后在该输出电压达到保持的电压电平之后将第二升高电压保持在该输出电压达到保持的电压电平时的点；以及第一开关，其在直到输出电压达到保持的电压电平的期间将第一输出端子和第二输出端子短路，其中通过第一输出端子输出第一升高电压，通过第二输出端子输出第二升高电压。
根据一个实施例，一种半导体器件可以产生多个升高电压，同时减小电路面积。
附图说明
通过下面结合附图对一些实施例的描述，上述和其它方面、优点以及特征将变得明显，其中：
图1是根据第一实施例的半导体器件的方框图；
图2是根据第一实施例的升压电路的电路图；
图3是根据第一实施例的电压检测电路的电路图；
图4是根据第一实施例的电压电平转换电路的电路图；
图5是根据第一实施例的电压保持电路的电路图；
图6是示出根据第一实施例的半导体器件的操作的时序图；
图7是图解根据第一实施例的半导体器件的对照示例的布局面积的示意图；
图8是图解根据第一实施例的半导体器件的布局面积的示意图；
图9是根据第二实施例的半导体器件的方框图；
图10是根据第二实施例的负升压电路的电路图；
图11是根据第二实施例的电压检测电路的电路图；
图12是根据第二实施例的电压电平转换电路的电路图；
图13是根据第二实施例的电压保持电路的电路图；
图14是示出根据第二实施例的半导体器件的操作的时序图；
图15是根据第三实施例的半导体器件的方框图；
图16是根据第三实施例的电压检测电路的电路图；
图17示出根据第三实施例的半导体器件的操作的时序图；
图18是图解根据第三实施例的半导体器件的对照示例的布局面积的示意图；
图19是图解根据第三实施例的半导体器件的布局面积的示意图；
图20是根据第三实施例的电压检测电路的可替换示例的电路图；
图21是示出包括图20所示的电压检测电路的半导体器件的操作的时序图；
图22是在将图20所示的电压检测电路应用于包括负升压电路的半导体器件中的情况下电压检测电路的电路图；
图23是示出根据第五实施例的电压电平转换电路的第一可替换示例的电路图；
图24是示出图23所示的电压电平转换电路的详细电路的示例的电路图；
图25是示出根据第五实施例的电压电平转换电路的第二可替换示例的电路图；
图26是示出根据第六实施例的电压电平转换电路的第一可替换示例的电路图；
图27是示出图26所示的电压电平转换电路的详细电路的示例的电路图；
图28是示出根据第六实施例的电压电平转换电路的第二可替换示例的电路图；
图29是根据第七实施例的电压电平转换电路的电路图；
图30是示出根据第七实施例的电流控制电路的详细电路的示例的电路图；
图31是根据第八实施例的半导体器件的方框图；
图32是示出半导体器件的操作以说明升压电路的过冲问题的时序图；
图33是示出根据第八实施例的半导体器件的操作的时序图；
图34是根据第九实施例的半导体器件的方框图；
图35是示出根据第九实施例的半导体器件的操作的时序图；
图36是根据第十实施例的半导体器件的方框图；
图37是示出根据第十实施例的半导体器件的存储单元阵列的第一示例的电路图；
图38是描述在对图37所示的存储单元阵列执行写入期间所施加的电压的表；
图39是示出根据第十实施例的半导体器件的存储单元阵列的第二示例的电路图；以及
图40是描述在对图39所示的存储单元阵列执行写入期间所施加的电压的表。
具体实施方式
第一实施例
下面参考附图描述本发明的实施例。在下面的实施例中，描述了一种电压发生电路，其从由作为半导体器件的一个升压电路输出的输出电压产生多个升高电压。
图1是根据第一实施例的半导体器件1的方框图。如图1所示，半导体器件1包括升压电路10、控制电路11、电压保持电路14以及第一开关SW1。进一步地，半导体器件1具有用于输出第一升高电压Vcp1的第一输出端子和用于输出第二升高电压V1的第二输出端子。
升压电路10抬升输入电压(例如，电源电压)，并由次产生第一升高电压Vcp1。第一升高电压Vcp1是从升压电路10输出的输出电压的最终电压。换句话说，升压电路10逐渐增大输出电压的电压值，并且最终使得输出电压达到第一升高电压Vcp1。
当升压电路10的输出电压达到为电压保持电路14设置的保持电压电平时，控制电路11产生将第一开关SW1从闭合状态切换到断开状态的切换信号S12。在图1所示的示例中，控制电路11包括电压检测电路12和电压电平转换电路13。
电压检测电路12基于电源电压和接地电压操作，并且检测升压电路10的输出电压超过设定的保持电压电平，然后输出电压检测信号S11。电压电平转换电路13将电压检测信号S11的幅值的最大值转换为根据升压电路10的输出电压的电压。
电压保持电路14保持比第一升高电压Vcp1低的第二升高电压V1。更具体地说，在切换信号S12指示第一开关SW1闭合的期间,电压保持电路14根据升压电路10的输出电压增大要输出的第二升高电压V1的电压值。进一步地，在切换信号S12指示第一开关SW1断开的期间，电压保持电路14维持切换信号的值被改变时的点处的第二升高电压V1的电压值。
第一开关SW1放置在用于输出第一升高电压Vcp1的第一输出端子和用于输出第二升高电压V1的第二输出端子之间。第一开关SW1的闭合和断开是根据切换信号S12而被控制的。
下面描述每个电路块的细节。图2示出了升压电路10的详细电路图。如图2所示，升压电路10包括回流防止电路20和升压级电路21至2n(n是表示电路的级数的整数)。回流防止电路20包括晶体管Tr20。晶体管Tr20被二极管式连接，并且用作二极管。由晶体管Tr20形成的二极管具有连接到通过其提供输入电压(例如，电源电压)的电源端子VDD的阳极和连接到升压级电路21的阴极。
升压级电路21至2n具有相同的电路配置。以升压级电路21为例描述升压级电路的电路配置。升压级电路21包括晶体管Tr21和升压电容器C21。晶体管Tr21被二极管式连接，并且用作二极管。由晶体管Tr21形成的二极管具有连接到前一级中的电路的阳极和连接到后一级中的电路的阴极。在升压级电路21的例子中，由晶体管Tr21形成的二极管具有连接到前一级中的回流防止电路20的阳极和连接到后一级中的升压级电路22的阴极。由最后一级中的升压级电路2n中的晶体管Tr2n形成的二极管的阴极用作升压电路10的输出端子。进一步地，升压电容器C21的一端连接到由晶体管Tr21形成的二极管的阳极。运行时钟CLK被通过缓冲器提供给升压电容器C21的另一端。要注意的是，在升压电路10中，向相邻的升压级电路提供彼此反向（inverted）的运行时钟。在图2所示的示例中，运行时钟CLK被提供给升压级电路21和23，运行时钟CLK的反向运行时钟CLKb被提供给升压级电路22和2n。要注意的是，运行时钟CLK和反向运行时钟CLKb是由未示出的振荡电路产生的。
图3是根据第一实施例的电压检测电路12的电路图。如图3所示，电压检测电路12包括比较器CMP12、参考电压发生器VS、电阻器R11和电阻器R12。电阻器R11和R12串联连接在向其提供升压电路10的输出电压的升压节点和向其提供指定电压的偏压端子之间。在图3的示例中，使用Vcp1作为表示升压节点的附图标记。进一步地，在图3所示的电压检测电路12中，向其提供了接地电压的接地端子VSS对应于偏压端子。
参考电压发生器VS产生参考电压Vref。参考电压发生器VS例如是带隙电压源，并且输出带隙电压作为参考电压Vref。
比较器CMP12比较在连接电阻器R11和电阻器R12的连接节点处产生的分压Vdiv和参考电压Vref，并且切换电压检测信号S11的逻辑电平。要注意的是，电压检测信号S11是差分信号。例如，当分压Vdiv超过参考电压Vref时，比较器CMP12使能电压检测信号S11。换句话说，电压检测电路12将升压电路10的输出电压达到保持电压电平时的分压Vdiv设置为参考电压Vref，并由此检测输出电压达到保持电压电平。要注意的是，可以通过调节电阻器R11和电阻器R12的电阻比来调节分压Vdiv。
图4是根据第一实施例的电压电平转换电路13的电路图。如图4所示，电压电平转换电路13包括NMOS晶体管MN11至MN14以及PMOS晶体管MP11至MP16。
NMOS晶体管MN11的源极连接到接地端子VSS。NMOS晶体管MN11的漏极连接到PMOS晶体管MP11的漏极。NMOS晶体管MN11的栅极和PMOS晶体管MP11的栅极连接在一起，并且向其输入电压检测信号S11的未反向信号S111。NMOS晶体管MN12的源极连接到接地端子VSS。NMOS晶体管MN12的漏极连接到PMOS晶体管MP12的漏极。NMOS晶体管MN12的栅极和PMOS晶体管MP12的栅极连接在一起，并且向其输入电压检测信号S11的反向信号S112。
PMOS晶体管MP11的源极通过PMOS晶体管MP13连接到升压节点。PMOS晶体管MP12的源极通过PMOS晶体管MP14连接到升压节点。在图4中，示出Vcp1作为表示升压节点的符号。PMOS晶体管MP13的栅极连接到连接NMOS晶体管MN12的漏极和PMOS晶体管MP12的漏极的节点。PMOS晶体管MP14的栅极连接到连接NMOS晶体管MN11的漏极和PMOS晶体管MP11的漏极的节点。
NMOS晶体管MN13和PMOS晶体管MP15串联连接在升压节点和接地端子VSS之间，并且用作反相器。由NMOS晶体管MN13和PMOS晶体管MP15形成的反相器输出作为连接NMOS晶体管MN12的漏极和PMOS晶体管MP12漏极的节点处产生的信号的反向逻辑的信号。
NMOS晶体管MN14和PMOS晶体管MP16串联连接在升压节点和接地端子VSS之间，并且用作反相器。由NMOS晶体管MN14和PMOS晶体管MP16形成的反相器输出作为由NMOS晶体管MN13和PMOS晶体管MP15形成的反相器所输出的信号的反向逻辑的信号。由NMOS晶体管MN14和PMOS晶体管MP16形成的反相器的输出信号用作切换信号S12。
下面描述电压电平转换电路13的操作。首先，在半导体器件1中，当电压检测信号S11被使能时，未反向信号S111变为高(HIGH)电平(例如，电源电压)，而反向信号S112变为低(LOW)电平(例如，接地电压)。然后，在电压电平转换电路13中，当电压检测信号S11被使能时，NMOS晶体管MN11接通(ON)，并且PMOS晶体管MP11关断(OFF)。连接NMOS晶体管MN11的漏极和PMOS晶体管MP11的漏极的连接节点变为低(LOW)电平(例如，接地电压)，并且PMOS晶体管MP14接通(ON)。进一步地，在电压电平转换电路13中，当电压检测信号S11被使能时，NMOS晶体管MN12关断(OFF)，并且PMOS晶体管MP12接通(ON)。由此，连接NMOS晶体管MN12的漏极和PMOS晶体管MP12的漏极的连接节点变为高(HIGH)电平(例如，提供到升压节点的升压电路10的输出电压)，并且PMOS晶体管MP13关断(OFF)。
进一步地，作为连接NMOS晶体管MN12的漏极和PMOS晶体管MP12的漏极的连接节点变为高(HIGH)电平的结果，由NMOS晶体管MN13和PMOS晶体管MP15形成的反相器输出低(LOW)电平((例如，接地电压)。然后，由NMOS晶体管MN14和PMOS晶体管MP16形成的反相器输出高(HIGH)电平(例如，提供到升压节点的升压电路10的输出电压)。
因此，当电压检测信号S11被使能时，电压电平转换电路13将切换信号S12设置为高(HIGH)电平。另一方面，当电压检测信号S11被禁用时，电压检测电路12将未反向信号S111设置为低(LOW)电平(例如，接地电压)，并将反向信号S112设置为高(HIGH)电平(例如，电源电压)。此时，电压电平转换电路13通过针对处于使能状态的电压检测信号S11的操作的互补操作将切换信号S12设置为低(LOW)电平(例如，接地电压)。
要注意的是，控制电路11在使第一开关SW1打开(open)时将切换信号S12设置为高(HIGH)电平，而在使第一开关SW1闭合(close)时将切换信号S12设置为低(LOW)电平。
图5示出了根据第一实施例的电压保持电路14的电路图。如图5所示，电压保持电路14包括第二开关SW2和电压保持电容器CV1。在根据切换信号S12，升压电路10的输出电压具有比保持电压电平更大的绝对值的时期，第二开关SW2被控制以打开。另一方面，在根据切换信号S12，升压电路10的输出电压具有比保持电压电平更小的绝对值的时期，第二开关SW2被控制以闭合。电压保持电容器CV1的一端通过第二开关SW2连接到升压节点，在升压节点处产生升压电路10的输出电压，电压保持电容器CV1的另一端连接到向其提供指定电压的偏压端子。在图5的例子中，使用Vcp1作为表示升压节点的附图标记。进一步地，在图5所示的电压保持电路14中，向其提供接地电压的接地端子VSS对应于偏压端子。然后，电压保持电路14输出连接电压保持电容器CV1和第二开关SW2的电压保持节点处的电压作为第二升高电压V1。
下面描述根据第一实施例的半导体器件1的操作。图6是示出根据第一实施例的半导体器件1的操作的时序图。在图6所示的示例中，在定时T10，升压电路10开始升压操作。然后，升压电路10升高输出电压，并且在定时T11，输出电压达到由电压保持电路14保持的电压电平。因此，在定时T11，电压检测电路12将电压检测信号S11从禁用状态切换到使能状态。响应于电压检测信号S11变为使能状态，电压电平转换电路13将切换信号S12从低(LOW)电平切换到高(HIGH)电平。然后，在定时T11，第一开关SW1根据切换信号S12而切换为打开。进一步地，在定时T11，电压保持电路14使第二开关SW2打开，并且输出达到保持电压电平的点的输出电压作为基于在直到此时的期间在电压保持电容器CV1中积累的电荷的第二升高电压V1。
此后，升压电路10继续对输出电压的升压操作，并且在定时T12，输出电压达到第一升高电压Vcp1。在定时T12之后，半导体器件1输出第一升高电压Vcp1和第二升高电压V1。
下面描述根据第一实施例的半导体器件1的布局面积。首先，图7示出了图解根据第一实施例的半导体器件1的对照示例的布局面积的示意图。对照示例的半导体器件包括第二升压电路以代替根据第一实施例的半导体器件1的电压保持电路14，其对应于日本未审查专利申请公开文本No.H11-134892中所公开的半导体器件。如图7所示，在根据这一对照示例的半导体器件中，放置了具有比升压电路10(例如，第一升压电路)更小的布局面积的第二升压电路。
另一方面，图8示出了图解根据第一实施例的半导体器件1的布局面积的示意图。如图8所示，根据第一实施例的半导体器件1包括电压保持电路14。在图8中，图7的第二升压电路的布局面积被示出为由虚线包围的区域，以作比较。电压保持电路14可以放置在比第二升压电路小的布局面积中。尽管第二升压电路具有比第一升压电路小的电流输出能力和小的电容器电容，其仍然要求大量的电容器，这导致大的电路面积。另一方面，根据第一实施例的电压保持电路14可以由一个电容器和一个开关构成，因此电路面积可以显著小于第二升压电路的电路面积。
如上所述，在根据第一实施例的半导体器件1中，在由升压电路10对输出电压进行升压的期间产生的电压被保持在电压保持电路14中作为第二升高电压V1。因此，可以在单个升压电路中产生第一升高电压Vcp1和具有与第一升高电压Vcp1不同的电压值的第二升高电压V1。进一步地，可以使用具有比升压电路数量少的元件来配置输出第二升高电压V1的电压保持电路14。因此，在根据第一实施例的半导体器件1中，尽管要产生具有各种各样的电压值的升高电压，也可以防止增加电路面积。
进一步地，在根据第一实施例的半导体器件1中，第一开关SW1被控制以闭合直到升压电路10的输出电压达到保持电压电平。当升压中途的输出电压达到保持电压电平时，电压保持电路14保持此点的输出电压作为第二升高电压V1。因此，电压保持电路14驱动向其提供第二升高电压V1的负载电路的能力小。因此，如果没有第一开关SW1，由于第二升高电压V1所驱动的电路中消耗的负载电流，第二升高电压V1的上升速度低。然而，在根据第一实施例的半导体器件1中，在第一开关SW1被控制以闭合的状态下，第二升高电压V1的电压被升高直到升压电路10的输出电压达到保持电压电平。因此，在根据第一实施例的半导体器件1中，即使电压保持电路14的驱动能力被设置得低，第二升高电压V1的上升速度也可以高。
进一步地，在根据第一实施例的半导体器件1中，控制电路11包括电压检测电路12和电压电平转换电路13。以这种方式，通过使用电压电平转换电路13将电压检测信号S11的幅值的最大值转换为根据输出电压的电压，在使用具有低耐压的电路元件配置电压检测电路12的情况下，可以放大用于控制第一开关SW1的切换信号S12的幅值。随着晶体管的耐压变得更高，晶体管的布局面积倾向于变得更大。因此，通过使用具有低耐压的电路元件配置电压检测电路12，可以减小电压检测电路12的电路面积，这使得能够进一步减小半导体器件1的电路面积。
第二实施例
在第二实施例中，描述了将有关根据第一实施例的半导体器件1的技术应用于产生比接地电压低的负升高电压的负升压电路的示例。
图9示出了根据第二实施例的半导体器件2的方框图。如图9所示，半导体器件2包括负升压电路30、控制电路31、电压保持电路34、以及第一开关SW3。进一步地，半导体器件2具有输出第一升高电压Vcp2的第一输出端子和输出第二升高电压V2的第二输出端子。
负升压电路30将输入电压(例如，接地电压)升高到负值，并由此而产生第一升高电压Vcp2。第一升高电压Vcp2是从负升压电路30输出的输出电压的最终电压。换句话说，负升压电路30逐渐降低输出电压的电压值，并且最终使得输出电压成为第一升高电压Vcp2。
当负升压电路30的输出电压达到为电压保持电路34设置的保持电压电平时，控制电路31产生将第一开关SW3从闭合切换为打开的切换信号。在图9所示的示例中，控制电路31包括电压检测电路32和电压电平转换电路33。
电压检测电路32基于电源电压和接地电压进行操作，并且检测负升压电路30的输出电压超过设定的保持电压电平，然后输出电压检测信号S31。电压电平转换电路33将电压检测信号S31的幅值的最大值转换为根据负升压电路30的输出电压的电压。
电压保持电路34保持比第一升高电压Vcp2高的第二升高电压V2。更具体地说，在切换信号S32指示第一开关SW3闭合的时期，电压保持电路34根据负升压电路30的输出电压降低要输出的第二升高电压V2的电压值。进一步地，在切换信号S32指示第一开关SW3打开的时期，电压保持电路34保持切换信号的值被改变时第二升高电压V2的电压值。
第一开关SW3放置在用于输出第一升高电压Vcp2的第一输出端子和用于输出第二升高电压V2的第二输出端子之间。第一开关SW3的闭合和打开是根据切换信号S32控制的。
下面进一步描述每个电路块。图10示出了负升压电路30的详细电路图。如图10所示，负升压电路30包括回流防止电路40和升压级电路41至4n(n是表示电路的级数的整数)。回流防止电路40包括晶体管Tr40。晶体管Tr40被二极管式连接，并且用作二极管。由晶体管Tr40形成的二极管具有连接到通过其提供输入电压(例如，接地电压)的接地端子VSS的阴极和连接到升压级电路41的阳极。
升压级电路41至4n具有相同的电路配置。以升压级电路41为例描述升压级电路的电路配置。升压级电路41包括晶体管Tr41和升压电容器C41。晶体管Tr41被二极管式连接，并且用作二极管。由晶体管Tr41形成的二极管具有连接到前一级中的电路的阴极和连接到后一级中的电路的阳极。在升压级电路41的例子中，由晶体管Tr41形成的二极管具有连接到前一级中的回流防止电路40的阴极和连接到后一级中的升压级电路42的阳极。由最后一级中的升压级电路4n中的晶体管Tr4n形成的二极管的阳极用作负升压电路30的输出端子。进一步地，升压电容器C41的一端连接到由晶体管Tr41形成的二极管的阴极。运行时钟CLK被通过缓冲器提供给升压电容器C41的另一端。要注意的是，在升压电路30中，向相邻的升压级电路提供彼此反向的运行时钟。在图10所示的示例中，运行时钟CLK被提供给升压级电路41和43，运行时钟CLK的反向运行时钟CLKb被提供给升压级电路42和4n。要注意的是，运行时钟CLK和反向运行时钟CLKb是由未示出的振荡电路产生的。
图11是根据第二实施例的电压检测电路32的电路图。如图11所示，电压检测电路32包括比较器CMP32、参考电压发生器VS、电阻器R31和电阻器R32。电阻器R31和R32串联连接在向其提供负升压电路30的输出电压的升压节点和向其提供指定电压的偏压端子之间。在图11的例子中，使用Vcp2作为表示升压节点的附图标记。进一步地，在图11所示的电压保持电路32中，向其提供电源电压的电源端子VDD对应于偏压端子。
参考电压发生器VS产生参考电压Vref。参考电压发生器VS是例如带隙电压源，并且输出带隙电压作为参考电压Vref。
比较器CMP32比较在连接电阻器R31和电阻器R32的连接节点处产生的分压Vdiv和参考电压Vref，并且切换电压检测信号S31的逻辑电平。要注意的是，电压检测信号S31是差分信号。例如，当分压Vdiv超过参考电压Vref(例如，降到参考电压Vref以下)时，比较器CMP32使能电压检测信号S31。换句话说，电压检测电路32将负升压电路30的输出电压达到保持电压电平时的分压Vdiv设置为参考电压Vref，并由此检测输出电压达到保持电压电平。要注意的是，可以通过调节电阻器R31和电阻器R32的电阻比来调节分压Vdiv。
图12是根据第二实施例的电压电平转换电路33的电路图。如图12所示，电压电平转换电路33包括NMOS晶体管MN31至MN35以及PMOS晶体管MP31至MP33。
PMOS晶体管MP31的源极连接到电源端子VDD。PMOS晶体管MP31的漏极连接到NMOS晶体管MN31的漏极。PMOS晶体管MP31的栅极和NMOS晶体管MN31的栅极连接在一起，并且向其输入电压检测信号S31的未反向信号S311。PMOS晶体管MP32的源极连接到电源端子VDD。PMOS晶体管MP32的漏极连接到NMOS晶体管MN32的漏极。PMOS晶体管MP32和NMOS晶体管MN32的栅极连接在一起，并且向其输入电压检测信号S31的反向信号S312。
NMOS晶体管MN31的源极通过NMOS晶体管MN33连接到升压节点。NMOS晶体管MN32的源极通过NMOS晶体管MN34连接到升压节点。在图12中，示出Vcp2作为表示升压节点的符号。NMOS晶体管MN33的栅极连接到连接PMOS晶体管MP32的漏极和NMOS晶体管MN32的漏极的节点。NMOS晶体管MN34的栅极连接到连接PMOS晶体管MP31的漏极和NMOS晶体管MN31的漏极的节点。
PMOS晶体管MP33和NMOS晶体管MN35串联连接在电源端子VDD和升压节点之间，并且用作反相器。由PMOS晶体管MP33和NMOS晶体管MN35形成的反相器输出作为连接PMOS晶体管MP31的漏极和NMOS晶体管MN31漏极的节点处产生的信号的反向逻辑的信号。由PMOS晶体管MP33和NMOS晶体管MN35形成的反相器的输出信号用作切换信号S32。
下面描述电压电平转换电路33的操作。首先，在半导体器件2中，当电压检测信号S31被使能时，未反向信号S311为低(LOW)电平(例如，接地电压)，而反向信号S312为高(HIGH)电平(例如，电源电压)。然后，在电压电平转换电路33中，当电压检测信号S31被使能时，PMOS晶体管MP31接通(ON)，并且NMOS晶体管MN31关断(OFF)。连接PMOS晶体管MP31的漏极和NMOS晶体管MN31的漏极的连接节点变为高(HIGH)电平(例如，电源电压)，并且NMOS晶体管MN34接通(ON)。进一步地，在电压电平转换电路33中，当电压检测信号S31被使能时，PMOS晶体管MP32关断(OFF)，并且NMOS晶体管MN32接通(ON)。由此，连接PMOS晶体管MP32的漏极和NMOS晶体管MN32的漏极的连接节点变为低(LOW)电平(例如，提供到升压节点的负升压电路30的输出电压)，并且NMOS晶体管MN33关断(OFF)。
进一步地，作为连接PMOS晶体管MP31的漏极和NMOS晶体管MN31的漏极的连接节点变为高(HIGH)电平的结果，由PMOS晶体管MP33和NMOS晶体管MN35形成的反相器输出低(LOW)电平(例如，提供到升压节点的负升压电路30的输出电压)。
因此，当电压检测信号S31被使能时，电压电平转换电路33将切换信号S32设置为低(LOW)电平。另一方面，当电压检测信号S31被禁用时，电压检测电路32将未反向信号S311设置为高(HIGH)电平(例如，电源电压)，并将反向信号S312设置为低(LOW)电平(例如，接地电压)。此时，电压电平转换电路33通过针对处于使能状态的电压检测信号S31的操作的互补操作将切换信号S32设置为高(HIGH)电平(例如，电源电压)。
要注意的是，控制电路31在使第一开关SW3打开(open)时将切换信号S32设置为低(LOW)电平，而在使第一开关SW3闭合(close)时将切换信号S32设置为高(HIGH)电平。
图13示出了根据第二实施例的电压保持电路34的电路图。如图13所示，电压保持电路34包括第二开关SW4和电压保持电容器CV2。在根据切换信号S32，负升压电路30的输出电压具有比保持电压电平更大的绝对值的时期，第二开关SW4被控制以打开。另一方面，在根据切换信号S32，负升压电路30的输出电压具有比保持电压电平更小的绝对值的时期，第二开关SW4被控制以闭合。电压保持电容器CV2的一端通过第二开关SW4连接到升压节点，在升压节点处产生负升压电路30的输出电压，电压保持电容器CV2的另一端连接到向其提供指定电压的偏压端子。在图13的例子中，使用Vcp2作为表示升压节点的附图标记。进一步地，在图13所示的电压保持电路34中，向其提供电源电压的接地端子VSS对应于偏压端子。然后，电压保持电路34输出连接电压保持电容器CV2和第二开关SW4的电压保持节点处的电压作为第二升高电压V2。
下面描述根据第二实施例的半导体器件2的操作。图14是示出根据第二实施例的半导体器件2的操作的时序图。在图14所示的示例中，在定时T20，负升压电路30开始升压操作。然后，负升压电路30升高输出电压，并且在定时T21，输出电压达到由电压保持电路34保持的电压电平。因此，在定时T21，电压检测电路32将电压检测信号S31从禁用状态切换到使能状态。响应于电压检测信号S31变为使能状态，电压电平转换电路33将切换信号S32从高(HIGH)电平切换到低(LOW)电平。然后，在定时T21，第一开关SW3根据切换信号S32而切换为打开。进一步地，在定时T21，电压保持电路34使第二开关SW4打开，并且输出达到保持电压电平的点的输出电压作为基于在直到此时的期间在电压保持电容器CV2中积累的电荷的第二升高电压V2。
此后，负升压电路30继续对输出电压的升压操作，在定时T22，输出电压达到第一升高电压Vcp2。在定时T22之后，半导体器件2输出第一升高电压Vcp2和第二升高电压V2。
如上所述，在根据第二实施例的半导体器件2中，电压保持电路34以与第一实施例中相同的方式输出第二升高电压V2，因此可以防止增加电路面积。进一步地，在根据第二实施例的半导体器件2中，第一开关SW3被控制以关闭直到负升压电路30的输出电压达到保持电压电平。因此，就像在第一实施例中一样，在根据第二实施例的半导体器件2中，即使电压保持电路34的驱动能力被设置为低，第二升高电压V2的上升速度也可以高。进一步地，在根据第二实施例的半导体器件2中，控制电路31包括电压检测电路32和电压电平转换电路33。因此，就像在第一实施例中一样，在根据第二实施例的半导体器件2中，可以使用具有低耐压的电路元件配置电压检测电路32，并减小电压检测电路32的电路面积。
第三实施例
在第三实施例中，描述增加由与根据第一实施例的半导体器件1有关的级数产生的升高电压的多样性的示例。图15示出了根据第三实施例的半导体器件3的方框图。要注意的是，在根据第三实施例的半导体器件3中，与根据第一实施例的半导体器件1中相同的元件用与第一实施例中相同的附图标记来表示，并且不再重复描述。
如图15所示，在根据第三实施例的半导体器件3中，电压保持电路包括多个电压电路。在图15所示的示例中，半导体器件3包括电压保持电路14a和电压保持电路14b。要注意的是，电压保持电路14a和14b是基本上与根据第一实施例的电压保持电路14相同的电路，因此不再重复提供其详细描述。
进一步地，在半导体器件3中，第一开关包括对应于多个电压保持电路的多个第一开关。在图15所示的示例中，半导体器件3包括第一开关SW1a和第一开关SW1b。要注意的是，第一开关SW1a和SW1b是基本上与根据第一实施例的第一开关SW1相同的电路，因此不再重复提供其详细描述。
根据第三实施例的半导体器件3包括控制电路51。每当升压电路10的输出电压达到为多个电压保持电路分别设置的多个保持电压电平时，控制电路51将切换信号输出到一对第一开关和为其设置了对应于输出电压的检测电压值的保持电压电平的电压保持电路。
更具体地说，在半导体器件3中，电压保持电路14a输出第二升高电压V1a，电压保持电路14b输出第二升高电压V1b。第二升高电压V1a的电压值低于第二升高电压V1b。因此，当升压电路10的输出电压达到对应于第二升高电压V1a的保持电压电平时，控制电路51输出切换信号S12a。进一步地，当升压电路10的输出电压达到对应于第二升高电压V1b的保持电压电平时，控制电路51输出切换信号S12b。
控制电路51包括电压检测电路52和电压电平转换电路13a和13b。电压电平转换电路13a和13b是基本上与根据第一实施例的电压电平转换电路13相同的电路，因此不再重复提供其详细描述。
对于电压检测电路52，设置了对应于多个保持电压电平的电压作为检测电压。电压检测电路52在升压电路10的输出电压超过多个检测电压中的最低电压时，使能电压检测信号S11a，而在其超过多个检测电压中的最高电压时，使能电压检测信号S11b。
图16示出了根据第三实施例的电压检测电路的电路图。如图16所示，电压检测电路52包括比较器CMP52a和CMP52b、参考电压发生器VSa和VSb、以及电阻器R51、R52和R53。电阻器R51至R53串联连接在向其提供了升压电路10的输出电压的升压节点和向其提供了指定电压的偏压端子之间。在图16的示例中，使用Vcp1作为表示升压节点的附图标记。进一步地，在图16所示的电压检测电路52中，向其提供了接地电压的接地端子VSS对应于偏压端子。
参考电压发生器VSa产生参考电压Vref_a。参考电压发生器VSb产生参考电压Vref_b。参考电压发生器VSa和VSb是例如带隙电压源，并且输出带隙电压作为参考电压Vref_a和Vref_b。要注意的是，参考电压Vref_a和Vref_b的电压值可以相同或不同。
比较器CMP52a比较在连接电阻器R51和电阻器R52的连接节点处产生的分压Vdiv_a和参考电压Vref_a，并且切换电压检测信号S11a的逻辑电平。比较器CMP52b比较在连接电阻器R52和电阻器R53的连接节点处产生的分压Vdiv_b和参考电压Vref_b，并切换电压检测信号S11b的逻辑电平。要注意的是，电压检测信号S11a和S11b是差分信号。例如，比较器CMP52a在分压Vdiv_a超过参考电压Vref_a时使能电压检测信号S11a。进一步地，比较器CMP52b在分压Vdiv_b超过参考电压Vref_b时使能电压检测信号S11b。换句话说，电压检测电路52将升压电路10的输出电压达到保持电压电平时的分压Vdiv_a和Vdiv_b设置为参考电压Vref_a和Vref_b，从而检测输出电压达到保持电压电平。要注意的是，分压Vref_a可以通过调节电阻器R51的电阻与电阻器R52和R53的组合电阻之比来调节。进一步地，分压Vref_b可以通过调节电阻器R51和R52的组合电阻与电阻器R53的电阻之比来调节。
下面描述根据第三实施例的半导体器件3的操作。图17示出根据第三实施例的半导体器件3的操作的时序图。在图17所示的示例中，在定时T30，升压电路10开始升压操作。然后，升压电路10提升输出电压，并且在定时T31，输出电压达到指示由电压保持电路14a所保持的电压的保持电压电平。因此，在定时T31，电压检测电路52将电压检测信号S11a从禁用状态切换到使能状态。响应于电压检测信号S11a变为使能状态，电压电平转换电路13a将切换信号S12a从低(LOW)电平切换到高(HIGH)电平。然后，在定时T31，第一开关SW1a根据切换信号S12a而切换为打开。进一步地，在定时T31，电压保持电路14a使得第二开关SW2a(未示出)打开，并输出达到保持电压电平时的输出电压作为基于在直到此时的期间在电压保持电容器CV1a(未示出)中积累的电荷的第二升高电压V1a。
在定时T31之后，升压电路10还继续对输出电压的升压操作。然后，在升压电路10中，在定时T32，输出电压达到指示由电压保持电路14b保持的电压的保持电压电平。因此，在定时T32，电压检测电路52将电压检测信号S11b从禁用状态切换到使能状态。响应于电压检测信号S11b变为使能状态，电压电平转换电路13b将切换信号S12b从低(LOW)电平切换到高(HIGH)电平。然后，在定时T32，第一开关SW1b根据切换信号S12b切换为打开。进一步地，在定时T32，电压保持电路14b使得第二开关SW2b(未示出)打开，并且输出达到保持电压电平时的输出电压作为基于在直到此时的期间在电压保持电容器CV1b(未示出)中积累的电荷的第二升高电压V1b。
此后，升压电路10继续对输出电压的升压操作，并且在定时T33，输出电压达到第一升高电压Vcp1。在定时T33之后，半导体器件3输出第一升高电压Vcp1和第二升高电压V1a和V1b。
下面描述根据第三实施例的半导体器件3的布局面积。首先，图18示出了图解根据第三实施例的半导体器件3的对照示例的布局面积的示意图。这个对照示例的半导体器件包括第二升压电路和第三升压电路以代替根据第三实施例的半导体器件3的电压保持电路14a和14b。如图18所示，在根据这个对照示例的半导体器件中，放置了布局面积小于升压电路10(例如，第一升压电路)的第二升压电路和第三升压电路。
另一方面，图19示出了图解根据第三实施例的半导体器件3的布局面积的示意图。如图19所示，根据第三实施例的半导体器件3包括电压保持电路14。在图19中，图18的第二升压电路和第三升压电路的布局面积被示出为由虚线包围的区域，以作比较。电压保持电路14a和14b可以放置在比第二升压电路和第三升压电路小的布局面积中。尽管第二升压电路和第三升压电路具有比第一升压电路小的电流输出能力和小的电容器电容，其仍然要求大量的电容器，这导致大的电路面积。另一方面，根据第三实施例的电压保持电路14a和14b可以由一个电容器和一个开关构成，因此电路面积可以显著小于第二升压电路和第三升压电路的电路面积。进一步地，如图19所示，布局面积在半导体器件3中减小的量大于在根据第一实施例的半导体器件1中减小的量。具体说来，在根据第一至第三实施例的半导体器件中，随着要产生的电压的数量增加，布局面积减小的量变得更大。
描述一个面积减小的示例。例如，电压保持电路可以放置在第二升压电路的面积的大约十分之一的面积中。在这种情况下，产生三个升高电压的半导体器件的布局面积在对照示例中是3，而在根据第三实施例的半导体器件中是1.2。因此，根据第三实施例的半导体器件可以放在根据对照示例的半导体器件的面积的大约40%的面积中。进一步地，在产生五个升高电压的情况下，根据对照示例的半导体器件和根据第三实施例的半导体器件的面积比是1.4/5，根据第三实施例的半导体器件可以放在根据对照示例的半导体器件的面积的大约28%的面积中。
第四实施例
在第四实施例中，描述了根据第三实施例的半导体器件3的电压检测电路52的另一个示例。图20示出了根据第四实施例的电压检测电路521的方框图。图20所示的电压检测电路521使用一个比较器CMP521和检测电压控制电路53检测升压电路10的输出电压超过两个保持电压电平。
如图20所示，电压检测电路521包括比较器CMP521、参考电压发生器VS、检测电压控制电路53、电阻器R51、R52、R54和R55、以及开关SW11和SW12。在电压检测电路521中，电阻器R51对应于第一电阻器，电阻器R52对应于第二电阻器，电阻器R54和R55以及开关SW11和SW12构成第三电阻器。
电阻器R51和R52串联连接在升压节点和向其提供指定电压的偏压端子之间。在图20的示例中，使用Vcp1作为表示升压节点的附图标记。进一步地，在图20所示的电压检测电路521中，向其提供接地电压的接地端子VSS对应于偏压端子。
第三电阻器与第一和第二电阻器串联连接。第三电阻器包括多个并联连接的电阻器(例如，电阻器R54和R55)。开关SW11与电阻器R54并联连接，开关SW12与电阻器R55并联连接。电阻器R54和R55是具有不同电阻值的电阻器。因此，第三电阻器根据开关SW11和开关SW12中的哪一个处于闭合状态而具有不同的电阻值。
参考电压发生器VS产生参考电压Vref。参考电压发生器VS是例如带隙电压源，并且输出带隙电压作为参考电压Vref。
比较器CMP521比较在电阻器R51和电阻器R52的连接节点处产生的检测目标电压(例如，分压Vdiv)和预设参考电压Vref，并且切换检测信号Vcomp的逻辑电平。
当从比较器CMP521输出的检测信号Vcomp被使能时，检测电压控制电路53使能多个切换信号中的一个。进一步地，在使能多个切换信号中的一个的同时，检测电压控制电路53切换第三电阻器中包括的多个电阻器中要被短路的电阻器。
更具体地说，当升压电路10的输出电压低于多个检测电压中最低的电压时，通过电阻器切换信号VD1和VD2，使得电阻器R54用作电阻器，而电阻器R55被短路。然后，当升压电路10的输出电压超过多个检测电压中最低的电压时，比较器CMP521使能检测信号Vcomp。响应于检测信号Vcomp变为使能状态，检测电压控制电路53使能电压检测信号S11a。进一步地，响应于检测信号Vcomp变为使能状态，检测电压控制电路53通过电阻器切换信号VD1和VD2使得电阻器R54被短路，并使得电阻器R55用作电阻器。由此减小了第三电阻器的电阻值，并且降低了分压Vdiv，且从比较器CMP521输出的检测信号Vcomp变为禁用状态。此时，检测电压控制电路53不论检测信号Vcomp的状态如何，都将电压检测信号S11a维持在使能状态。
此后，当升压电路10的输出电压超过多个检测电压中最高的电压时，比较器CMP521使能检测信号Vcomp。响应于检测信号Vcomp变为使能状态，检测电压控制电路53使能电压检测信号S11b。此时，如果对要被检测的电压的检测已经完成，检测电压控制电路53维持电阻器切换信号VD1和VD2的状态。
要注意的是，可以通过调节电阻器R51的电阻与电阻器R52和R54的组合电阻之比以及电阻器R51的电阻与电阻器R52和R55的组合电阻之比来调节分压Vdiv。
下面描述包括图20所示的电压检测电路的半导体器件的操作。图21是示出包括图20所示的电压检测电路的半导体器件的操作的时序图。
如图21所示，在定时T40，半导体器件中的升压电路10开始升压操作。然后，升压电路10提升输出电压，并且在定时T41，输出电压达到指示由电压保持电路14a保持的电压的保持电压电平。因此，在定时T41，比较器CMP521使能检测信号Vcomp。进一步地，响应于检测信号Vcomp变为使能状态，检测电压控制电路53将电压检测信号S11a从禁用状态切换到使能状态。然后，响应于电压检测信号S11a变为使能状态，电压电平转换电路13a将切换信号S12a从低(LOW)电平切换到高(HIGH)电平。然后，在定时T41，第一开关SW1a根据切换信号S12a而切换为打开。进一步地，在定时T41，电压保持电路14a使得第二开关SW2a(未示出)打开，并且输出达到保持电压电平时的输出电压作为基于在直到此时的期间在电压保持电容器CV1a(未示出)中积累的电荷的第二升高电压V1a。进一步地，在指定的电路延迟时间之后，检测电压控制电路53切换电阻器切换信号VD1和VD2的逻辑电平，并且切换第三电阻器的电阻值。因为分压Vdiv的电压响应于电阻器切换信号VD1和VD2的逻辑电平的切换而被降低，从比较器CMP521输出的检测信号Vcomp从使能状态切换到禁用状态。
在定时T41之后，升压电路10还继续对输出电压的升压操作。然后，在升压电路10中，在定时T42，输出电压达到指示由电压保持电路14b保持的电压的保持电压电平。因此，在定时T42，从比较器CMP521输出的检测信号Vcomp被使能。响应于检测信号Vcomp变为使能状态，检测电压控制电路53将电压检测信号S11b从禁用状态切换到使能状态。然后，响应于电压检测信号S11b变为使能状态，电压电平转换电路13b将切换信号S12b从低(LOW)电平切换到高(HIGH)电平。然后，在定时T42，第一开关SW1b根据切换信号S12b而切换为打开。进一步地，在定时T42，电压保持电路14b使得第二开关SW2a(未示出)打开，并且输出达到保持电压电平时的输出电压作为基于在直到此时的期间在电压保持电容器CV1b(未示出)中积累的电荷的第二升高电压V1b。要注意的是，在定时T42，检测电压控制电路53维持电阻器切换信号VD1和VD2的逻辑电平。
此后，升压电路10继续对输出电压的升压操作，并且在定时T43，输出电压达到第一升高电压Vcp1。在定时T43之后，半导体器件3输出第一升高电压Vcp1以及第二升高电压V1a和V1b。
应当注意的是，执行与电压检测电路521相同的电路操作的电路可以适用于包括负升压电路的半导体器件。下面描述支持负升压电路的电压检测电路522的示例。图22是在将图20所示的电压检测电路应用于包括负升压电路的半导体器件的情况下的电压检测电路的电路图。
如图22所示，电压检测电路522包括比较器CMP522、参考电压发生器VS、检测电压控制电路54、电阻器R56、R57、R58和R59、以及开关SW13和SW14。在电压检测电路522中，电阻器R57对应于第一电阻器，电阻器R56对应于第二电阻器，并且电阻器R58和R59以及开关SW13和SW14构成第三电阻器。
电阻器R56和R57串联连接在升压节点和向其提供指定电压的偏压端子之间。在图22的示例中，使用Vcp2作为表示升压节点的附图标记。进一步地，在图22所示的电压检测电路522中，向其提供电源电压的接地端子VSS对应于偏压端子。
第三电阻器与第一和第二电阻器串联连接。第三电阻器包括并联连接的多个电阻器(例如，电阻器R58和R59)。开关SW13与电阻器R58并联连接，并且开关SW14与电阻器R59并联连接。电阻器R58和R59是具有不同电阻值的电阻器。因此，第三电阻器根据开关SW13和开关SW14中的哪一个处于闭合状态而具有不同的电阻值。
参考电压发生器VS产生参考电压Vref。参考电压发生器VS是例如带隙电压源，并且输出带隙电压作为参考电压Vref。
比较器CMP522比较在电阻器R56和电阻器R57的连接节点处产生的检测目标电压(例如分压Vdiv)与预设参考电压Vref，并切换检测信号Vcomp的逻辑电平。
当从比较器CMP522输出的检测信号Vcomp被使能时，检测电压控制电路54使能多个切换信号中的一个。进一步地，检测电压控制电路54切换第三电阻器中包括的多个电阻器中要被短路的电阻器。
更具体地说，当负升压电路30的输出电压高于多个检测电压中最高的电压时，通过电阻器切换信号VD3和VD4使得电阻器R58用作电阻器而电阻器R59被短路。然后，当负升压电路30的输出电压超过多个检测电压中最高的电压时，比较器CMP522使能检测信号Vcomp。响应于检测信号Vcomp变为使能状态，检测电压控制电路54使能电压检测信号S31a。进一步地，响应于检测信号Vcomp变为使能状态，检测电压控制电路54通过电阻器切换信号VD3和VD4使得电阻器R58被短路并且使得电阻器R59用作电阻器。由此，减小了第三电阻器的电阻值，并且降低了分压Vdiv，从比较器CMP522输出的检测信号Vcomp变为禁用状态。此时，检测电压控制电路54不论检测信号Vcomp的状态如何都将电压检测信号S31a维持在使能状态。
此后，当负升压电路30的输出电压超过多个检测电压中最低的电压时，比较器CMP522使能检测信号Vcomp。响应于检测信号Vcomp变为使能状态，检测电压控制电路54使能电压检测信号S31b。此时，如果对要被检测的电压的检测已经结束，检测电压控制电路54维持电阻器切换信号VD3和VD4的状态。
要注意的是，可以通过调节电阻器R56的电阻与电阻器R57和R58的组合电阻之比以及电阻器R56的电阻与电阻器R57和R59的组合电阻之比来调节分压Vdiv。
从上面的描述显而易见的是，第三实施例中使用的电压检测电路52不限于图16所示的配置，而是可以采用各种电路示例。
第五实施例
在第五实施例中，描述根据第一实施例的半导体器件的电压保持电路14的另一个示例。图23是根据第五实施例的电压电平转换电路141的电路图。电压保持电路141是在第一实施例中描述的电压保持电路14的可替换示例中的第一示例。
如图23所示，根据第五实施例的电压保持电路141具有向电压保持电路14添加了缓冲器BUF1的配置。缓冲器BUF1输出基于连接第二开关SW2和电压保持电容器CV1的电压保持节点处的电压的第二升高电压V1。
图24示出了图23所示的电压电平转换电路的详细电路的示例。在图24所示的示例中，缓冲器BUF1是使用源跟随电路实现的。源跟随电路输出基于电压保持节点处的电压的第二升高电压。更具体地说，源跟随电路包括第一晶体管MND1和电流源Is10。电压保持节点处的电压被输入到第一晶体管MND1的控制端子(例如，栅极)，第一晶体管MND1的漏极连接到升压节点，第一晶体管MND1的源极连接到电流源Is10。电流源Is10连接在第一晶体管MND1和接地端子VSS之间。电流源Is10向第一晶体管MND1提供操作电流。然后，缓冲器BUF1从第一晶体管MND1的源极输出第二升高电压V1。
缓冲器BUF1具有高输入阻抗和高驱动能力。以这种方式，通过经缓冲器BUF1输出第二升高电压V1，可以防止电压保持电容器CV1中积累的电荷的泄露。此外，通过使用缓冲器BUF1，可以提高电压保持电路的驱动能力。
在使用图24所示的源跟随电路作为缓冲器BUF1的情况下，在电压保持节点处的电压和第二升高电压之间出现对应于第一晶体管MND1的阈值电压的电压降。因此，描述电压保持电路14消除电压降的可替换示例。图25是根据第五实施例的电压电平转换电路142的电路图。电压保持电路142是电压保持电路14的可替换示例的第二示例。
如图25所示，电压保持电路142具有向电压保持电路14添加了第一晶体管MPD2、第二晶体管MPD1以及电流源Is11和Is12的配置。
第一晶体管MPD2的漏极连接到接地端子，电压保持节点处的电压被提供给第一晶体管MPD2的控制端子(例如，栅极)，第一晶体管MPD2的源极经电流源Is12连接到升压节点。然后，第一晶体管MPD2从源极输出第二升高电压V1。由此，第一晶体管MPD2和电流源Is12构成源跟随电路。
第二晶体管MPD1是与第一晶体管MPD2具有相同导电类型的晶体管，并且被二极管式连接。第二晶体管MPD1的源极连接到升压节点，第二晶体管MPD1的栅极连接到漏极，并且第二晶体管MPD1的漏极连接到第二开关SW2。因此，在电压保持电路142中，第二开关SW2经第二晶体管MPD1连接到升压节点。进一步地，电流源Is11连接在第二晶体管MPD1的漏极和接地端子VSS之间。电流源Is11向第二晶体管MPD1提供操作电流。
在电压保持电路142中，通过将升压电路10的输出电压降低第二晶体管MPD1的阈值电压的量而获得的电压被提供给连接第二开关SW2和电压保持电容器CV1的电压保持节点。然后，第一晶体管MPD2将电压保持节点处的电压提升其晶体管的阈值电压的量，并输出第二升高电压V1。此时，因为第一晶体管MPD2和第二晶体管MPD1是具有相同导电类型的晶体管，阈值电压相同。因此，消除了由于晶体管的阈值电压而导致的从电压保持电路142输出的第二升高电压V1的缺口（gap）。此外，通过使用具有相同导电类型的晶体管，阈值电压相对于衬底温度的变化可以匹配。因此，在电压保持电路142中，第二升高电压V1的值可以稳定而不依赖于衬底温度。
第六实施例
在第六实施例中，描述了根据第二实施例的半导体器件的电压保持电路34的另一个示例。图26示出了根据第六实施例的电压电平转换电路341的方框图。电压保持电路341是第二实施例中描述的电压保持电路34的可替换示例中的第一示例。
如图26所示，根据第六实施例的电压保持电路341具有向电压保持电路34添加了缓冲器BUF2的配置。缓冲器BUF2输出基于连接第二开关SW4和电压保持电容器CV2的电压保持节点处的电压的第二升高电压V2。
图27示出了图26所示的电压电平转换电路的详细电路的示例。在图27所示的示例中，缓冲器BUF2是使用源跟随电路实现的。源跟随电路输出基于电压保持节点处的电压的第二升高电压。更具体地说，源跟随电路包括第一晶体管MND2和电流源Is20。电压保持节点处的电压被输入到第一晶体管MND2的控制端子(例如，栅极)，第一晶体管MND2的漏极连接到升压节点，第一晶体管MND2的源极连接到电流源Is20。电流源Is20连接在第一晶体管MND2和升压节点之间。电流源Is20向第一晶体管MND2提供操作电流。然后，缓冲器BUF2从第一晶体管MND2的源极输出第二升高电压V2。
缓冲器BUF2具有高输入阻抗和高驱动能力。以这种方式，通过经缓冲器BUF2输出第二升高电压V2，可以防止电压保持电容器CV2中积累的电荷的泄露。进一步地，通过使用缓冲器BUF2，可以提高电压保持电路的驱动能力。
在使用图27所示的源跟随电路作为缓冲器BUF2的情况下，电压保持节点处的电压和第二升高电压之间出现对应于第一晶体管MND2的阈值电压的电压降。因此，描述电压保持电路34的消除电压降的可替换示例。图28是根据第六实施例的电压电平转换电路342的电路图。电压保持电路342是电压保持电路34的可替换示例的第二示例。
如图28所示，电压保持电路342具有向电压保持电路34添加了第一晶体管MND4、第二晶体管MND3、以及电流源Is21和Is22的配置。
第一晶体管MND4的漏极连接到电源端子VDD，电压保持节点处的电压被提供给第一晶体管MND4的控制端子(例如，栅极)，第一晶体管MND4的源极经电流源Is22连接到升压节点。然后，第一晶体管MND4从源极输出第二升高电压V2。因此，第一晶体管MND4和电流源Is22构成源跟随电路。
第二晶体管MND3是与第一晶体管MND4具有相同导电类型的晶体管，并且被二极管式连接。第二晶体管MND3的源极连接到升压节点，第二晶体管MND3的栅极连接到漏极，并且第二晶体管MND3的漏极连接到第二开关SW4。因此，在电压保持电路342中，第二开关SW4经第二晶体管MND3连接到升压节点。此外，电流源Is21连接在第二晶体管MND3的源极和电源端子VDD之间。电流源Is21向第二晶体管MND3提供操作电流。
在电压保持电路342中，通过将负升压电路30的输出电压提升第二晶体管MND3的阈值电压的量而获得的电压被提供给连接第二开关SW4和电压保持电容器CV2的电压保持节点。然后，第一晶体管MND4使电压保持节点处的电压下降其晶体管的阈值电压的量，并且输出第二升高电压V2。此时，因为第一晶体管MND4和第二晶体管MND3是具有相同导电类型的晶体管，阈值电压相同。因此，消除了由于晶体管的阈值电压而导致的从电压保持电路342输出的第二升高电压V2的缺口。此外，通过使用具有相同导电类型的晶体管，阈值电压相对于衬底温度的变化可以匹配。因此，在电压保持电路342中，第二升高电压V2的值可以稳定而不依赖于衬底温度。
第七实施例
在第七实施例中，描述根据第五实施例的电压保持电路14的可替换示例2。图29是根据第七实施例的电压保持电路143的电路图。图29所示的电压保持电路143也是根据第一实施例的电压保持电路14的可替换示例。
如图29所示，电压保持电路143包括电流控制电路60代替电流源Is12。电流控制电路60产生第一晶体管MPD2的操作电流。此外，根据预设值控制要从电流控制电路60输出的电流的量。
在图29中，示出电阻器Ra和Rb为要由电压保持电路143驱动的负载电路。电阻器Ra和Rb串联连接在升压节点和接地端子VSS之间。此外，第二升高电压V1被提供给连接电阻器Ra和电阻器Rb的节点。在这样的负载电路被连接的情况下，负载电路的泄露电流根据电阻器Ra和电阻器Rb的电阻流过两个路径。例如，当电阻器Ra具有显著低于电阻器Rb的电阻值时，泄露电流流过来自升压节点的路径，电阻器Ra和第一晶体管MPD2(图29中由Ileak1指示的路径)。另一方面，当电阻器Rb具有显著低于电阻器Ra的电阻值时，泄露电流流过来自电流控制电路60的路径，电阻器Rb和接地端子VSS(图29中由Ileak2指示的路径)。
在泄露电流流过路径Ileak1的情况下，如果第一晶体管MPD2的接通(ON)电流显著大于泄露电流，泄露电流被第一晶体管MPD2消耗。因此，当泄露电流流过路径Ileak1时，不会对第二升高电压V1的电压值导致不利影响。
另一方面，在泄露电流流过路径Ileak2的情况下，从电流控制电路60输出的电流需要大于流向电阻器Rb的泄露电流。这是因为，当从电流控制电路60输出的电流小于流向电阻器Rb的泄露电流时，出现第二升高电压V1下降到使两个电流相匹配的电压的问题。
由于这个原因，在电压保持电路143中，从电流控制电路60输出的电流被控制以防止第二升高电压V1的电压下降。图30是电流控制电路60的详细电路图。
如图30所示，电流控制电路60包括控制逻辑电路61、控制电压发生电路62、电流源Is6、以及PMOS晶体管MP61至MP67。控制逻辑电路61是非易失性存储器件，并且存储从电流控制电路60输出的电流的设定值。控制电压发生电路62基于第一升高电压进行操作，并且基于控制逻辑电路61中存储的设定值产生控制信号。
PMOS晶体管MP61至MP66形成电流镜电路。更具体地说，PMOS晶体管MP61的栅极和漏极连接在一起。此外，电流源Is6连接在PMOS晶体管MP61的漏极和接地端子VSS之间。电流源Is6输出从电流控制电路60输出的电流Iout中具有最小电流值的电流。PMOS晶体管MP62至MP64的栅极共同连接到PMOS晶体管MP61的栅极。此外，PMOS晶体管MP61的源极彼此连接。此外，晶体管被设置为使得，当PMOS晶体管MP61的晶体管尺寸为1时，PMOS晶体管MP62的晶体管尺寸为1，PMOS晶体管MP63的晶体管尺寸为2，PMOS晶体管MP64的晶体管尺寸为4。
PMOS晶体管MP65连接在PMOS晶体管MP62的源极和升压节点之间。PMOS晶体管MP66连接在PMOS晶体管MP63的源极和升压节点之间。PMOS晶体管MP67连接在PMOS晶体管MP64的源极和升压节点之间。控制信号被从控制电压发生电路62提供给PMOS晶体管MP65至MP67的栅极。
在图30所示的示例中，控制信号为三个位。然后，通过PMOS晶体管MP65至MP67中被控制为导电的晶体管，电流流过PMOS晶体管MP62至MP64中的至少一个。具体说来，当仅PMOS晶体管MP65被控制为导电时，电流仅流过PMOS晶体管MP62，并且电流Iout的电流值等于从电流源Is6输出的电流的电流值。另一方面，当PMOS晶体管MP65和MP66被控制为导电时，电流流过PMOS晶体管MP62和MP63，并且电流Iout的电流值是从电流源Is6输出的电流的电流值的三倍。
以这种方式，在电流控制电路60中，可以根据控制逻辑电路61中存储的预设值来控制要输出的电流。如上所述，要从电流控制电路60输出的电流需要大于流向电阻器Rb的泄露电流。可以通过设计阶段的航运测试或估计来计算使得电流控制电路60能够输出比流向电阻器Rb的电流大的电流的设定值。需要将以这种方式计算的设定值设置到控制逻辑电路61中。
尽管在对第七实施例的描述中描述了支持升压电路10的电压保持电路143，可以通过使用NMOS晶体管配置图30所示的电流控制电路60，来配置支持负升压电路30的电流控制电路。
第八实施例
图31示出根据第八实施例的半导体器件4的方框图。如图31所示，根据第八实施例的半导体器件4是根据第一实施例的半导体器件1的另一个示例。根据第八实施例的半导体器件4具有减小第二升高电压V1的过冲的配置。要注意的是，在对第八实施例的描述中，使用与第一实施例中相同的附图标记来表示与第一实施例的元件相同的元件，并且不再重复描述。
首先，描述第二升高电压V1的过冲问题。图32是描述第二升高电压的过冲问题的时序图。图32所示的时序图是在根据第一实施例的半导体器件1中出现的重大问题。
在图32所示的时序图中，升压电路10在定时T70开始升压操作。然后，在定时T71，输出电压达到第二升高电压的目标电压电平Vtrg。然而，因为在电压检测电路12中出现电路响应延迟，电压检测信号S11在比定时T71晚的定时T72变为使能状态。进一步地，因为在电压电平转换电路13中出现电路响应延迟，切换信号S12在还比定时T72晚的定时T73变为低(LOW)电平。然后，在图32示出的示例中，在定时T73，电压保持电路14输出基于那个时间点的输出电压的第二升高电压V1。
以这种方式，在电压检测电路12和电压电平转换电路13中的电路响应延迟大的情况下，出现第二升高电压V1的电压变得大于目标电压电平Vtrg的过冲问题。升压电路10的升压速度越高，过冲问题越显著。要注意的是，在图32中，由过冲导致的电压缺口由Vgap表示。
为了解决过冲问题，根据第八实施例的半导体器件4包括控制电路70以代替控制电路11。此外，根据第八实施例的半导体器件4还包括频率控制电路73。要注意的是，在图31中，示出了给升压电路10提供运行时钟的振荡电路72。
当输出电压达到具有比保持电压电平小的绝对值的频率切换电压电平Vsw时，控制电路70输出指示频率控制电路73在指定时间段期间降低运行时钟CLK1的频率的频率切换信号S71。控制电路70包括电压检测电路71以代替电压检测电路12。电压检测电路71以与电压检测电路12相同的方式检测输出电压达到保持电压电平。此时，电压检测电路71在与电压检测信号S11相同的时间使能频率切换信号S71，由此指示频率控制电路73降低运行时钟CLK1的频率。要注意的是，电压检测电路71在使能频率切换信号S71之后经过指定时间段的时间点禁用频率切换信号S71。
频率控制电路73根据从控制电路70输出的频率切换信号S71，通过改变从振荡电路72输出的运行时钟CLK0的频率，产生运行时钟CLK1。升压电路10基于运行时钟CLK1操作。
下面描述根据第八实施例的半导体器件4的操作。图33是示出根据第八实施例的半导体器件4的操作的时序图。在图33所示的示例中，升压电路10的升压操作在定时T70开始。然后，在定时T74，升压电路10的输出电压达到频率切换电压电平Vsw。从而控制电路70使能频率切换信号S71。然后，响应于频率切换信号S71变为使能状态，频率控制电路73将运行时钟CLK1的频率切换为较低的频率。作为所提供的运行时钟CLK1的频率被降低的结果，升压电路10降低升压速度。
然后，在定时T75，升压电路10的输出电压达到第二升高电压V1的目标电压电平Vtrg。响应于输出电压达到V1的目标电压电平Vtrg，电压检测信号S11在定时T76变为使能状态，并且切换信号S12在定时T77变为低(LOW)电平。相应地，在定时T77，电压保持电路14输出基于那个时间点的输出电压的第二升高电压V1，然后在其后保持这个电压。在此之后，在定时T78，从T74预设的指定时间段结束。因此，在定时T78，频率切换信号S71变为禁用状态。然后，响应于频率切换信号S71变为禁用状态，频率控制电路73使得运行时钟CLK1的频率返回原始频率。从而升压电路10再次增大升压速度。
如上所述，在根据第八实施例的半导体器件4中，在升压电路10的输出电压达到低于目标电压电平Vtrg的频率切换电压电平Vsw的时间点，降低升压电路10的运行时钟CLK1的频率。因此，在根据第八实施例的半导体器件4中，即使在电压检测电路71和电压电平转换电路13中出现电路延迟时，也可以减小第二升高电压V1的过冲量。
第九实施例
在第九实施例中，同样描述具有防止第二升高电压的过冲的配置。具体说来，根据第九实施例的半导体器件5是根据第八实施例的半导体器件4的另一个示例。要注意的是，在对第九实施例的描述中，使用与先前实施例中相同的附图标记来表示先前实施例中描述的元件，并且不再重复描述。
图34示出了根据第九实施例的半导体器件5的方框图。如图34所示，半导体器件5包括控制电路80以代替根据第八实施例的半导体器件4的控制电路70。此外，半导体器件5包括频率控制电路83以代替根据第八实施例的半导体器件4的频率控制电路73。要注意的是，在图34中，还示出了提供升压电路10的运行时钟CLK0的振荡电路72。
控制电路80包括电压检测电路81、延迟电路82、以及电压电平转换电路13。电压检测电路81输出时钟切换信号S81，时钟切换信号S81指示频率控制电路83在升压电路10的输出电压达到保持电压电平时的指定时间段期间以指定间隔在提供运行时钟CLK1和停止运行时钟CLK1之间切换。此外，电压检测电路81响应于升压电路10的输出电压达到保持电压电平而使能电压检测信号S11。
延迟电路82输出根据预设延迟时间而被延迟到电压检测信号S11之后的延迟电压检测信号S11d。然后，电压电平转换电路13根据延迟电压检测信号S11d对切换信号S12的逻辑电平进行切换。
频率控制电路83控制向升压电路提供运行时钟CLK1的条件。更具体地说，频率控制电路83在时钟切换信号S81被使能(例如，高(HIGH)电平)的时间段期间停止，并且在时钟切换信号S81被禁用(例如，低(LOW)电平)的时间段期间输出具有对应于运行时钟CLK0的时钟波形的运行时钟CLK1。
下面描述根据第九实施例的半导体器件5的操作。图35是示出根据第九实施例的半导体器件5的操作的时序图。在图35所示的示例中，升压电路10在定时T80开始升压操作。在定时T80的时间点，时钟切换信号S81被禁用。然后，在定时T81，升压电路10的输出电压达到作为第二升高电压V1的目标电压电平的Vtrg。
然后，在从定时T81起由于电压检测电路81的电路响应延迟而导致的延迟时间之后，在定时T82，电压检测信号S11被使能。进一步地，在从定时T82起的指定时间段期间，电压检测电路81以指定间隔在使能状态和禁用状态之间切换时钟切换信号S81的状态。由此，在时钟切换信号S81被使能的时间段期间，停止对升压电路10提供运行时钟，并且升压电路10的输出电压下降。进一步地，在时钟切换信号S81被禁用的时间段期间，运行时钟被提供给升压电路10，并且升压电路10的输出电压上升。通过切换电压检测电路81的状态，升压电路10的输出电压逐渐下降，并且变得更加靠近第二升高电压V1的目标电压电平Vtrg。
然后，在从定时T82起经过对延迟电路82设置的延迟时间后的定时T83，延迟电压检测信号S11d被使能。然后，在从定时T83起经过由于电压电平转换电路13的电路延迟而导致的延迟时间后的定时T84，切换信号S12变为低(LOW)电平。由此，半导体器件5的电压电平转换电路13维持基于定时T84的时间点的输出电压的第二升高电压V1。
如上所述，在根据第九实施例的半导体器件5中，在检测到升压电路10的输出电压超过第二升高电压V1的目标电压电平Vtrg之后，以间歇的方式向升压电路10提供运行时钟，以便调节输出电压的电压值。因此，在半导体器件5中可以减小输出电压的过冲。此外，为了提供时间以间歇性地向升压电路10提供运行时钟，由延迟电路82设置直到电压检测信号S11的逻辑电平的切换被发送到电压电平转换电路13的延迟时间。因此，在半导体器件5中，可以提供时间以在比电压检测电路81和电压电平转换电路13的电路延迟长的时间段期间间歇性地提供运行时钟，以及提供时间以调整输出电压。
第十实施例
在第十实施例中，描述包括使用上述实施例中描述的升高电压的非易失性存储单元的半导体器件6。图36示出根据第十实施例的半导体器件6的方框图。
如图36所示，根据第十实施例的半导体器件6包括CPU(中央处理单元)90、存储控制电路91、Y-解码器电路92、X-解码器电路93、存储单元阵列94、感测闩（sense latch）95、电源电路96、以及电压分配电路97。
CPU90是半导体器件6的信息处理单元。存储控制电路91基于来自CPU90的指令对存储单元阵列94进行诸如数据写入、擦除和读写的控制。Y-解码器电路92基于从存储控制电路91提供的字线地址,激活在存储单元阵列94中放置要被激活的存储单元的行中的字线。X-解码器电路93基于从存储控制电路91提供的位线地址，将在存储单元阵列94中放置要被激活的存储单元的列中的位线连接到感测闩95。在存储单元阵列94中，用于存储数据的存储单元按行和列布置。感测闩95从由X-解码器电路93选择的位线读取数据，并将所读取的数据输出到CPU90。要注意的是，当写入数据时，感测闩95通过驱动由X-解码器电路93选择的位线来将数据写入到被选择的存储单元。
电源电路96是放置对应于上述实施例中描述的半导体器件的电路的功能块。具体说来，电源电路96包括升压电路、控制电路、电压保持电路、第一开关等，并且至少产生第一升高电压和第二升高电压。电压分配电路97基于来自存储控制电路91的指令将电源电路96中产生的多个升高电压分配给Y-解码器电路92和X-解码器电路93。此时，在存储单元阵列中，针对写入、擦除和读取的各个操作不同的电压被提供给字线、位线、存储单元的背栅等。因此，电压分配电路97基于来自存储控制电路91的指令向Y-解码器电路92和X-解码器电路93分配对应于操作的升高电压。
在根据第十实施例的半导体器件6中，使用MONOS(金属-氧化物-氮化物-氧化物半导体)类型的非易失性存储器作为包括在存储单元阵列94中的一个存储单元。MONOS类型的非易失性存储单元针对写入、擦除和读取的各个操作要求多个电源。因此，下面使用对MONOS类型的非易失性存储单元的写入操作为操作示例，描述与使用根据上述实施例的半导体器件配置的升压电路的关系。
此外，MONOS类型的非易失性存储单元的配置具有多种类型。因此，作为第一示例，描述对由单个字线控制其操作状态的第一MONOS类型的非易失性存储单元的写入操作与根据上述实施例的升压电路之间的关系。要注意的是，第一MONOS类型的非易失性存储单元是在单个晶体管的栅极处形成ONO膜的存储单元。
图37是示出根据第十实施例的半导体器件的存储单元阵列的第一示例的电路图。在图37的电路图中，示出了四个存储单元CE11至CE22。在第一MONOS类型的非易失性存储单元中，字线连接到栅极G，源极SL连接到位线对中的一个，漏极BL连接到位线对中的另一个。
此外，图37的示例示出了在第一MONOS类型的非易失性存储单元的写入操作期间施加的电压。具体说来，选择电压Vw11被提供给连接到存储单元CE11和CE21的字线，选择电压Vw12被提供给连接到存储单元CE12和CE22的字线。此外，电压Vsl1被提供给位线对中连接到存储单元CE11和CE12的一个，而电压Vbl1被提供给位线对中的另一个。此外，电压Vsl2被提供给位线对中连接到存储单元CE21和CE22的一个，电压Vbl2被提供给位线对中的另一个。
图38示出了指示在对存储单元CE11的写入操作期间所施加的电压的表。如图38所示，当对存储单元CE11执行写入操作时，将-11.5V的电压施加给存储单元CE11至CE22的阱区域Well。此外，将1.5V的电压施加给被选择的存储单元CE11的栅极G，将-11.5V的电压施加给被选择的存储单元CE11的源极SL和漏极BL。通过将这些电压施加给存储单元CE11，完成了对存储单元CE11的数据写入。
另一方面，1.5V的电压还被施加给布置在与存储单元CE11在相同行中的未被选择的存储单元CE21的栅极G。此外，-11.5V的电压还被施加给布置在与存储单元CE11在相同列中的未被选择的存储单元CE12的源极SL和漏极BL。
在这种情况下，为了防止对未被选择的存储单元的干扰，需要向连接到存储单元CE12和CE22的字线施加稍高于阱电压的电压(例如，-10.5V)，并且向连接到存储单元CE21和CE22的位线对施加大约-4.5V的电压。通过施加这些电压，可以缓解存储单元CE21栅极和背栅之间的电场，并防止干扰。此外，如果向存储单元CE22的栅极G施加-11.5V的电压作为未选择电压，那么由于施加到位线对的-4.5V的电压，栅极和背栅之间的电场变得更强，这会导致干扰。因此，通过向存储单元CE22的栅极G施加小于-11.5V的-10.5V的电压作为未选择电压，缓解了栅极和背栅之间的电场，并且防止了干扰。
如上所述，在使用第一MONOS类型的非易失性存储单元的情况下，在写入操作中需要四种电压。在这四种电压中，可以使用从电源端子VDD提供的电源电压作为1.5V的电压。然而，对于其它三个电压则需要使用负升压电路。在这种情况下，通过使用以上述实施例中描述的半导体器件配置的负升压电路，可以减小电路面积。更具体地说，-11.5V的电压可以由第一升高电压Vcp2产生，-10.5V的电压可以由第二升高电压V2a产生，-4.5V的电压可以由第二升高电压V2b产生。
此外，在数据写入中，要求重写时间的加速，即高速升高电压产生。尽管还可能通过日本未审查专利申请公开文本No.2009-301087中公布的方法来减小电路面积，但是其需要源跟随电路的驱动电流来实现高速升高电压产生，结果，使用源跟随电路作为负载的升压电路的面积增加，不能充分地获得面积减小的效果。另一方面，在上述实施例中描述的半导体器件中，通过使用涉及升压和保持的切换的电压产生方法，可以以与通过使已产生的升高电压下降或对其进行分压来产生电压的方法相比，以更高的速度产生多个高电压，并且源跟随电路的驱动电流可以设计为所需要的最小值，使得可以充分地获得面积减小的效果。
接下来，描述使用第二MONOS类型的非易失性存储单元配置存储单元阵列的情况下的写入操作。第二MONOS类型的非易失性存储单元通过两种栅电压来控制数据写入、擦除和读取。
图39是示出根据第十实施例的半导体器件的存储单元阵列的第二示例的电路图。在图39的电路图中，示出了六个存储单元CEA至CEF。在第二MONOS类型的非易失性存储单元中，第一字线连接到控制栅极CG，第二字线连接到存储器栅极MG，源极SL连接到源极电压供应线，漏极BL连接到位线。
进一步地，图39的示例示出了电压在对第二MONOS类型的非易失性存储单元进行写入操作期间施加的电压。具体说来，选择电压Vw11被提供给连接到存储单元CEA和CEB的第一字线，选择电压Vw12被提供给连接到存储单元CEC和CED的第一字线，选择电压Vw13被提供给连接到存储单元CEE和CEF的第一字线。此外，选择电压Vmg1被提供给连接到存储单元CEA、CEB、CEE和CEF的第二字线，选择电压Vmg2被提供给连接到存储单元CEC和CED的第二字线。此外，电压Vsl1被提供给连接到存储单元CEA至CED的源极电压供应线，电压Vsl2被提供给连接到存储单元CEE和CEF的源极电压供应线。此外，电压Vbl1被提供给连接到存储单元CEA、CEC和CEE的位线，电压Vbl2被提供给连接到存储单元CEB、CED和CEF的位线。
图40示出了指示在对存储单元CEA的写入操作期间所施加的电压的表。如图40所示，当执行对存储单元CEA的写入操作时，10.0V的电压被施加给存储单元CEA的存储器栅极MG，1.0V的电压被施加给存储单元CEA的控制栅极CG，5.0V的电压被施加给存储单元CEA的源极SL，0.8V的电压被施加给存储单元CEA的漏极BL。通过向存储单元CEA施加这些电压，完成了对存储单元CEA的数据写入。
另一方面，10.0V的电压还被施加给向其施加了与存储单元CEA相同的选择电压Vmg2的未被选择的存储单元CEB、CEE和CEF的存储器栅极MG。此外，1.0V的电压还被施加给布置在与存储单元CEA相同的行中的存储单元CEB的控制栅极CG。此外，5.0V的电压还被施加给与存储单元CEA连接到相同的源极电压供应线的未被选择的存储单元CEB至CED的源极SL。此外，0.8V的电压还被施加给布置在与存储单元CEA相同的列中的未被选择的存储单元CEC和CEE的漏极BL。
因此，在对被选择的存储单元进行写入的情况下，与被选择的存储单元连接到相同的线的未被选择的存储单元中产生不期望的电场，这导致在未被选择的存储单元中产生干扰的问题。因此，为了缓解不期望的电场，将大约3.5V的电压施加给存储单元CEC和CED的存储器栅极MG，将大约0.0V的电压施加给存储单元CEC至CEF的控制栅极CG，将大约1.5V电压施加给存储单元CEE和CEF的源极SL，将大约1.5V的电压施加给存储单元CEB、CED和CEF的漏极BL。通过将这些电压施加给未被选择的存储单元，可以缓解未被选择的存储单元中的电场，并且防止由于不期望的高电场导致的干扰。
如上所述，在使用第二MONOS类型的非易失性存储单元的情况下，在写入操作中需要六种电压。在这六种电压中，从电源端子VDD提供的电源电压和从接地端子VSS提供的接地电压可以用作1.5V、0.8V和0.0V的电压。然而，对于其它三种电压，需要使用升压电路。在这种情况下，通过使用以在上述实施例中描述的半导体器件配置的升压电路，可以减小电路面积。更具体地说，-10.0V的电压可以由第一升高电压Vcp1产生，3.5V的电压可以由第二升高电压V2a产生，5.0V的电压可以由第二升高电压V2b产生。此外，在还要求高速升高电压产生的情况下，就像使用第一MONOS类型的非易失性存储单元的情况中描述的一样，在上述实施例中描述的半导体器件中可以充分的获得面积减小的效果。
如上所述，在非易失性存储器中，要求多个升高电压以进行操作。因此，通过使用根据上述实施例的半导体器件的升压电路作为产生要提供给非易失性存储器的升高电压的电路，可以减小半导体器件整体的面积。此外，因为根据上述实施例的半导体器件的升压电路可以以高速产生升高电压，可以提高对非易失性存储器的写入速度。
第一和第十实施例可以由本领域技术人员按期望进行组合。
尽管以几个实施例的方式描述了本发明，本领域技术人员将认识到，本发明可以以所附权利要求的精神和范围之内的各种修改方式来实践，并且本发明不限于上面描述的示例。
此外，权利要求的范围不受上述实施例的限制。
此外，要注意的是，即使在审查过程中进行了修改，申请人也意图涵盖所有权利要求元素的等同物。

Claims (12)

1.一种半导体器件，包括：
升压电路，对输入电压进行升压，并产生第一升高电压；
电压保持电路，保持绝对值小于所述第一升高电压的第二升高电压；
第一输出端子，经过其输出所述第一升高电压；
第二输出端子，经过其输出所述第二升高电压；
第一开关，放置在所述第一输出端子和所述第二输出端子之间；以及
控制电路，响应于所述升压电路的输出电压达到对所述电压保持电路设置的保持电压电平，产生用于将所述第一开关从闭合切换到打开的切换信号，
其中所述电压保持电路包括：
第二开关，根据所述切换信号，在所述输出电压高于所述保持电压电平的时间段期间被控制打开；以及
电压保持电容器，一端经所述第二开关连接到升压节点，另一端连接到偏压端子，其中在所述升压节点处产生所述输出电压，经所述偏压端子提供指定电压，并且
所述电压保持电路在所述切换信号指示所述第一开关闭合的时间段期间，根据所述升压电路的输出电压增加要输出的所述第二升高电压的电压值，并且在所述切换信号指示所述第一开关打开的时间段期间，维持在所述切换信号的值被切换时的点处的所述第二升高电压的电压值。
2.根据权利要求1所述的半导体器件，还包括：
缓冲器电路，输出基于连接所述第二开关和所述电压保持电容器的电压保持节点的电压的所述第二升高电压。
3.根据权利要求2所述的半导体器件，其中
所述缓冲器电路是输出基于所述电压保持节点的电压的所述第二升高电压的源跟随电路。
4.根据权利要求3所述的半导体器件，其中
所述电压保持电路包括：
第二晶体管，其是与第一晶体管具有相同导电类型的晶体管，其中所述电压保持节点的电压被输入到所述源跟随电路中的控制端子，并且被二极管式连接；以及
所述第二开关，经所述第二晶体管连接到所述升压节点。
5.根据权利要求3所述的半导体器件，其中
所述源跟随电路包括：
第一晶体管，其中所述电压保持节点的电压被输入到控制端子；以及
电流控制电路，产生所述第一晶体管的操作电流，并且
要从所述电流控制电路输出的电流的量是根据预设值控制的。
6.根据权利要求1所述的半导体器件，其中
所述控制电路包括：
电压检测电路，基于电源电压和接地电压操作，检测所述输出电压超过所述保持电压电平，并且输出电压检测信号；以及
电压电平转换电路，将所述电压检测信号的幅值的最大值转换为根据所述输出电压的电压。
7.根据权利要求1所述的半导体器件，其中
所述电压保持电路包括多个电压保持电路，
所述第一开关包括对应于所述多个电压保持电路的多个第一开关，并且
每当所述输出电压达到为所述多个电压保持电路分别设置的多个保持电压电平时，所述控制电路将所述切换信号输出到作为一对的所述第一开关和为其设置了对应于所述输出电压的检测电压值的保持电压电平的所述电压保持电路。
8.根据权利要求7所述的半导体器件，其中
所述控制电路包括：
第一电阻器和第二电阻器，串联连接在升压节点和偏压端子之间，其中在所述升压节点处产生所述输出电压，经所述偏压端子提供指定电压；
第三电阻器，与所述第一电阻器和所述第二电阻器串联连接，并且包括并联连接的多个电阻器；
比较器，将在所述第一电阻器和所述第二电阻器之间的连接节点处产生的检测目标电压与预设参考电压进行比较；以及
检测电压控制电路，响应于所述比较器的输出变为使能状态，使能多个切换信号中的任何一个，并且
所述检测电压控制电路在与使能所述多个切换信号中的任何一个的同时，切换所述第三电阻器中包括的所述多个电阻器中要被短路的电阻器。
9.根据权利要求1所述的半导体器件，还包括：
振荡电路，产生所述升压电路的运行时钟；以及
频率控制电路，切换所述运行时钟的频率，
其中响应于所述输出电压达到绝对值小于所述保持电压电平的频率切换电压电平，所述控制电路指示所述频率控制电路在指定时间段期间降低所述运行时钟的频率。
10.根据权利要求1所述的半导体器件，还包括：
振荡电路，产生所述升压电路的运行时钟；以及
频率控制电路，控制向所述升压电路提供所述运行时钟的条件，
其中响应于所述输出电压达到所述保持电压电平，所述控制电路指示所述频率控制电路在指定时间段期间以指定间隔在提供所述运行时钟和停止所述运行时钟之间切换。
11.根据权利要求1所述的半导体器件，还包括：
存储单元阵列，使用至少所述第一升高电压和所述第二升高电压作为控制电压。
12.根据权利要求1所述的半导体器件，其中
所述升压电路是产生低于接地电压的负升高电压的负升压电路。
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