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Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung und insbesondere auf ein Schaltungsmodul, das eine Mehrzahl von Schaltungschips aufweist, die jeweils einen Signaleingang und einen Referenzspannungseingang aufweisen.
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Schaltungschips empfangen eine Signalspannung an einem Signaleingang. Um zu entscheiden, ob die empfangene Signalspannung bei einer logischen 1 oder einer logischen 0 ist, vergleichen die Schaltungschips die Signalspannung mit einer Referenzspannung. Wenn die Signalspannung über der Referenzspannung ist, wird eine logische 1 erfasst und andererseits wird, wenn die Signalspannung unter der Referenzspannung ist, eine logische 0 erfasst. Üblicherweise ist eine Mehrzahl von Schaltungschips mit der gleichen Referenzspannung verbunden. Ein Speichermodul, das eine Mehrzahl von Speicherchips aufweist, ist ein Beispiel für einen derartigen Entwurf.
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6 zeigt einen Computerspeichersystementwurf gemäß dem Stand der Technik. Der Speichersystementwurf weist ein Speichermodul 600 und eine Speichersteuerung 601 auf. Das Speichermodul 600 weist eine Mehrzahl von Speicherchips 602a–602i auf. Insbesondere weist das Speichermodul 600 neun Speicherchips oder DRAM-Chips 602a–602i auf. Aus Gründen der Klarheit sind nur die ersten beiden Speicherchips DRAM1 602a und DRAM2 602b, der mittlere Speicherchip DRAM5 602e und die letzten beiden Speicherchips DRAM8 602h und DRAM9 602i mit entsprechenden Bezugszeichen versehen.
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Jeder Speicherchip 602a–602i weist einen Signaleingang 604a–604i auf, der jeden Speicherchip 602a–602i mit einer Signalleitung 608 verbindet. Ferner weist jeder Speicherchip 602a–602i einen Referenzsignaleingang auf, der jeden Speicherchip 602a–602i mit einer Referenzspannungsleitung 609 verbindet, die mit der Referenzspannungsversorgung Vref (Vref = receiver reference voltage) verbunden ist. Die Signalleitung 608 ist durch einen Abschlusswiderstand 616 auf einen Abschlussspannungspegel Vtt abgeschlossen. Der Abschlusswiderstandswert 616 ist gleich einer charakteristischen Impedanz der Signalleitung 608. Die Abschlussspannung Vtt beträgt eine Halfte des Versorgungsspannungspegels Vdd (nicht gezeigt). (Eine Vdd für moderne Speichermodule liegt üblicherweise in dem Bereich von 1,5–3,3 V.) Die Speichermodule 600a–600i sind mit der Signalleitung 608 über Durchgangslöcher 622a–622i und Stichleitungen 624a–624i verbunden.
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So zeigt 6 eine Fly-By- bzw. Vorbeiflug-Netzstruktur, die in dem Computerspeichersystementwurf stark verteilt ist, insbesondere, da sie eine einfache Lösung für eine Signalbusführung auf einer gedruckten Schaltungsplatine wie dem Speichermodul 600 ist. In einem Speichersystementwurf ermöglicht es dies, eine Adresse oder Dateninformationen an eine Mehrzahl von Speicherchips 602a–602i zu liefern.
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Die Steuerung 601 erzeugt eine Signalspannung, die an der Signalleitung 608 anliegt. Die Steuerung 601 weist einen Signaltreiber 634, einen Treiberwiderstand 636 (hier wird der Widerstand nur als ein vereinfachtes Modell des Transistortreibers verwendet) und üblicherweise ein Steuerungsgehäuse 638 auf. Die Steuerung 601 und das Speichermodul 600 sind auf einer Schaltungsplatine angeordnet. Eine Verbindung zwischen der Signalleitung 608 auf dem Speichermodul 600 und der Schaltungsplatine wird durch ein Verbindungselement 640 bereitgestellt.
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Die durch die Steuerung 601 an die Signalleitung 608 angelegte Signalspannung verändert sich symmetrisch um den Abschlussspannungspegel Vtt, der gleich einer Hälfte des Versorgungsspannungspegels der Speicherchips ist.
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In einem typischen Entwurf beträgt der Treiberwiderstandswert 636 15 Ohm, der Abschlusswiderstandswert 616 30 Ohm. Die charakteristische Impedanz der Signalleitung 608 von der Steuerung 601 zu dem ersten Durchgangsloch 622a beträgt 40 Ohm und die charakteristische Impedanz der Signalleitung 608 von dem ersten Durchgangsloch 622a zu dem Abschlusswiderstand 616 beträgt 60 Ohm (gemeinsam mit der Eingangskapazität der Speicherchips jedoch ergibt dies etwa 30 Ohm effektive Impedanz). Die Länge der Signalleitung 608 von der Steuerung 601 zu dem Verbindungselement 640 beträgt üblicherweise 178 mm und die Länge von dem Verbindungselement 640 zu dem ersten Durchßgangsloch 622a beträgt 25,4 mm. Zusätzlich liegt ein 7,5 mm langer Teil der Signalleitung 608 zwischen dem Verbindungselement 640 und dem ersten Durchgangsloch 622a vor, der eine charakteristische Impedanz von 60 Ohm aufweist. Abschnitte der Signalleitung 608 zwischen benachbarten Durchgangslöchern, wie der Abschnitt zwischen dem ersten Durchgangsloch 622a und dem zweiten Durchgangsloch 622b, betragen 15 mm. Die Länge der Stichleitungen 624a–624i beträgt 2,54 mm. Das Speichermodul 600 ist bei diesem bestimmten Beispiel ein Doppelreihenanschluss-Speichermodul (DIMM; DIMM = dual inline memory module) und weist eine Mehrzahl von Signalschichten auf. Eine Hauptplatinenzuleitung und eine DIMM-Zuleitung an dem Verbindungselement 640 sowie ein Durchgangsloch, wie z. B. die Durchgangslöcher 622a–622i, sind auf einer externen Signalschicht gebildet. Alle anderen Leitungen sind auf einer internen Schicht gebildet.
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7 zeigt ein Gleichsignal-Widerstandsnetzmodell des Computerspeichersystems, das in 6 beschrieben ist. Die Leitungen, wie in 6 gezeigt, sind durch Modelle für entsprechende Widerstände ersetzt. Insbesondere stellt 7 einen Gesamtwiderstand zwischen jedem Signaleingang 604a–– 604i jedes Speicherchips zu dem Signaltreiber 634 und einen Widerstand zwischen benachbarten Signaleingängen 604a–604i dar. Aus Gründen der Klarheit sind nur die ersten beiden Signaleingänge 604a, 604b, der fünfte Signaleingang 604h und der letzte Signaleingang 604i gezeigt. Ferner zeigt 7 den Abschlusswiderstand 616 und die Abschlussspannung Vtt und den Treiberwiderstand 636, wie bereits in 6 beschrieben wurde. Ein Widerstand eines Steuerungsgehäuses, eine Hauptplatinenzuleitung und ein Verbindungselement (in 7 nicht gezeigt) sind durch einen Gehäusewiderstand 737 idealisiert. Ein Zuleitungswiderstand 738 und ein Herausführungswiderstand 739 bilden ein Modell eines Widerstands der Speichermodul-Zuleitung und einer Speichermodul-Herausführung. Widerstände 712a–712h bilden ein Modell des Widerstands von Abschnitten der Signalleitung, in 6 gezeigt, zwischen benachbarten Durchgangslöchern, des Widerstands eines Durchgangslochs und eines Widerstands einer Stichleitung zu einem Speicherchip, wie in 6 gezeigt ist.
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Üblicherweise beträgt der Treiberwiderstandswert 636 15 Ohm, der Gehäusewiderstandswert plus dem Zuleitungsleiterbahnwiderstandswert 737 beträgt 0,8 Ohm, der DIMM-Zuleitungswiderstandswert 738 beträgt 0,08 Ohm, die Widerstandswerte (Leiterbahn DRAM zu DRAM) 712a–712h betragen jeweils 0,1707 Ohm, der Herausführungswiderstandswert 739 beträgt 0,085 Ohm und der Abschlusswiderstandswert 616 beträgt 30 Ohm. Ein Gesamtwiderstandswert zwischen dem ersten Signaleingang 604a und dem letzten Signaleingang 604i beträgt 1,36 Ohm, was 8 × 0,1707 Ohm ist.
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Widerstandswertdaten sind für den Fall einer Kupferleiterbahn mit einer Breite von 0,1 mm und einer Dicke von 0,045 mm gegeben.
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Gemäß dem Stand der Technik liefert der Signaltreiber 634 ein Signalspannungsumschalten zwischen 0 V und 1,5 V. Die Abschlussspannung Vtt beträgt 0,75 V. So liegt immer ein Gleichstrom vor, der durch die in 7 gezeigten Widerstände fließt. Zwischen dem ersten Signaleingang 604a und dem letzten Signaleingang 604i liegt aufgrund des Stroms durch die Widerstände 712a–712h ein Spannungsabfall vor.
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8 zeigt das Gleichsignalmodell, wie es in 7 gezeigt ist und bereits beschrieben wurde, gemeinsam mit Augendiagrammen 850a, 850e, 850i. Das erste Augendiagramm 850a zeigt die Signalspannung an dem ersten Signaleingang 604a, das zweite Augendiagramm 850e zeigt die Signalspannung an dem fünften Signaleingang 604e und das dritte Augendiagramm 850i zeigt die Signalspannung an dem neunten Signaleingang 604i. Der Signaleingang 604e stellt den Signaleingang des mittleren Speicherchips, wie in 6 gezeigt, dar. Der Signaleingang 604a stellt den Signaleingang des ersten Speicherchips dar und der Signaleingang 604i den Signaleingang des letzten Speicherchips, wie in 6 gezeigt. Aus Gründen der Klarheit zeigen die Augendiagramme 850a, 850e, 850i nur Übergänge der Signalspannung von dem Niedrigspannungspegel zu dem Hochspannungspegel oder von dem Hochspannungspegel zu dem Niedrigspannungspegel.
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Der Signaltreiber der Steuerung 601 liefert ein Spannungssignal, das zwischen 0 V und 1,5 V umschaltet. Die Abschlussspannung Vtt liegt bei 0,75 V. Die Augendiagramme 850a, 850e, 850i sind mittig um die Abschlussspannung Vtt. Die vertikale Ausdehnung der Datenaugen (in diesem Fall ist dies eine Amplitude des Signals) nimmt von dem ersten Datenauge 850a, das von dem ersten Signaleingang 604a genommen wird, über das zweite Datenauge 850e, das von dem mittleren Signaleingang 604e genommen wird, zu dem dritten Datenauge 850i, das von dem letzten Datensignal 604i genommen wird, ab. Der Grund für diesen Effekt ist der Spannungsabfall an den Widerständen 712a–712h zwischen den Signaleingängen 604a–604i, wie in 7 beschrieben ist. Der Spannungsabfall liegt aufgrund eines Gleichstroms zwischen der Abschlussspannung Vtt und der Steuerung 601 vor.
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9 zeigt ein Diagramm, das Signalspannungen an den Signaleingängen aller in 6 gezeigten Speicherchips zeigt. Es gibt Datenaugen an allen DRAM-Eingängen, die mit einem äquivalenten resistiven Netz simuliert sind, und die übereinander gelegt sind. Wie in 8 sind Übergange von einem Hochspannungspegel zu einem Niederspannungspegel und dem Niederspannungspegel zu dem Hochspannungspegel gezeigt. Wie zu sehen ist, sind alle Augen mittig bei 0,75 V, was die Abschlussspannung Vtt ist. Eine erste vertikale Ausdehnung 961, dem ersten Datenauge entsprechend, ist größer als die letzte vertikale Ausdehnung 962, dem letzten Datenauge entsprechend.
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Mögliche Variationen des Treiberwiderstands oder des Abschlusswiderstands (in 6 gezeigt) beeinflussen das symmetrische Verhalten der Signalspannungen nicht. Trotzdem weist die Abschlussspannung Vtt den Nachteil auf, dass eine zusätzliche Spannungsquelle neben der Versorgungsspannungsquelle benötigt wird, um einen stabilen Abschlussspannungspegel zu liefern. Alternativ wird die Abschlussspannung Vtt aus der Versorgungsspannung durch ein Paar zusätzlicher Widerstände (nicht gezeigt) erzeugt, die den Nachteil haben, dass sie viel Leistung verbrauchen. Ferner ist eine sehr schwach induktive Leiterbahn oder Ebene einer gedruckten Schaltungsplatine nötig, um die Abschlussspannung Vtt zu allen Abschlusswiderständen zu verteilen (tatsächlich beträgt bei diesem Beispiel der Spitzenstrom in einer Leitung +/–30 mA, die Anzahl der Befehlsadressleiterbahnen ist normalerweise 27, dann konnte der Spitzenwert des Stroms, der von der Abschlussquelle verbraucht wird, +/–0,45 A betragen). Um einen stabilen Abschlussspannungspegel Vtt bereitzustellen, ist eine gute kapazitive Kopplung zu Masse notig. Die gleichen Nachteile treffen auf die Referenzspannung Vref zu.
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Aus der
US 6,646,945 B1 ist ein Einsteckmodul, beispielsweise ein Speichermodul, für ein Bussystem offenbart. Das Modul umfasst ein Filter zum Filtern einer Referenzspannungs-Signalleitung, wobei mehrere Module derart angeordnet sind, dass die Filter in aufeinanderfolgenden Modulen kaskdadiert sind. Jedes Modul umfasst eine Mehrzahl von Speicherchips.
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Aus der
US 5,550,496 A ist eine Eingabe/Ausgabe-Schaltung für eine Signalübertragung zwischen einem Sendechip und einem Empfangschip bekannt. Zwischen Datenanschlussflächen der Chips ist eine Datenübertragungsleitung vorgesehen, und zwischen Referenzanschlussflächen der Chips ist eine Referenzleitung vorgesehen. Auf Seiten des Empfangschips ist die Datenanschlussfläche über einen Abschlusstransistor mit einem vorbestimmten Potential verbunden, und die Referenzanschlussfläche ist ebenfalls über einen Abschlusstransistor mit einem vorbestimmten Potential verbunden. Außerdem ist aus der
US 5,550,496 A bekannt, einen Referenzspannungspegel mittig zu Spannungspegeln eines empfangenen Signals einzustellen.
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Die Aufgabe der vorliegenden Erfindung besteht darin, eine Schaltungsanordnung bereitzustellen, die es ermöglicht, Signale an einer Mehrzahl von Schaltungschips zuverlässig zu erfassen.
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Diese Aufgabe wird durch eine Schaltungsanordnung gemäß Anspruch 1 gelöst.
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Die vorliegende Erfindung basiert auf der Erkenntnis, dass jeder SDRAM in einer Kette eine separate Referenzspannung Vref für eine optimale Empfangsbedingung benötigt. Ein optimales Verfahren zum Erzeugen separater Referenzspannungen formt eine Referenzspannung Vref mit topologisch der gleichen Leiterbahn wie einer Signalleiterbahn bei ähnlichen Lastbedingungen.
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So ist es von Vorteil, einen Widerstand zwischen den Referenzeingängen von Schaltungschips zu bilden. Der Widerstand zwischen den Referenzeingängen entspricht einem Widerstand zwischen Signaleingängen. Dies ermöglicht es, eine Signal leitung, die die Signaleingänge verbindet, auf einem Versorgungsspannungspegel der Schaltungschips abzuschließen, anstatt eines Abschlussspannungspegels gleich einer Hälfte des Versorgungsspannungspegels. So besteht kein Bedarf, eine zusätzliche Abschlussspannung zu erzeugen. Die Versorgungsspannung ist sehr stabil, da sie normalerweise durch eine schwach induktive Kupferebene auf einer gedruckten Schaltungsplatine verteilt ist und eine sehr gute Kopplung zu der Masseebene der gedruckten Schaltungsplatine aufweist. Eine stabile Abschlussspannung erhöht eine Zuverlässigkeit und Qualität der Informationen eines übertragenen Signals. Ferner wird eine Kostenreduzierung oder ein Rückgang des Leistungsverbrauchs erzielt, da keine zusätzliche Leistungsversorgung und kein zusätzlicher Spannungsteiler zum Liefern der Abschlussspannung nötig sind.
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Gemäß einem Ausführungsbeispiel ist die Abschlussspannung gleich der Versorgungsspannung, während der Schwerpunkt der Erfindung auf einer Art und Weise der Verteilung der Vref liegt.
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Dies macht einen Entwurf eines Empfängers auf n-Kanal-MOSFET-Transistor-Basis in dem Schaltungschip leichter und die Charakteristik des Empfängers besser. Dies basiert auf der Wirkung, dass eine Mitte von Augendiagrammen, Signaleingängen der Chips entsprechend, von dem ersten Chip zu dem zweiten Chip zunimmt.
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Bei Systemen mit einem Vtt = Vdd/2-Abschluss könnte eine weitere Reduzierung des Leistungsverbrauchs durch eine Deaktivierung beider Ausgangstransistoren und ein Bringen des Treibers in einen Z-Zustand erzielt werden. In diesem Fall ist der Z-Zustand nicht nötig, da ein bloßes Treiben einer logischen 1 einen Null-Strom und einen Null-Leistungsverbrauch ergibt.
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Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind im Folgenden Bezug nehmend auf die beigefügten Zeichnungen beschrieben. Es zeigen:
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1 eine schematische Ansicht eines Schaltungsmoduls gemäß der vorliegenden Erfindung;
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2 ein Gleichsignal-Widerstandsmodell des Speichersystems aus 6 und entsprechende Augendiagramme gemäß der vorliegenden Erfindung;
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3 ein Diagramm der Versorgungsspannung in einem Schaltungsmodul aus 2;
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4 ein Gleichsignal-Widerstandsmodell des Speichersystems aus 2 und einer entsprechenden Referenzspannungsleitung gemäß der vorliegenden Erfindung;
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5 einen Querschnitt durch ein Schaltungsmodul gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
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6 eine schematische Ansicht eines Speichersystems gemäß dem Stand der Technik;
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7 ein Gleichsignal-Widerstandsmodell des Speichersystems aus 6;
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8 ein Augendiagramm der Signalspannung des Speichersystems aus 6; und
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9 ein Diagramm der Signalspannung des Speichersystems aus 6.
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1 zeigt eine schematische Ansicht eines Schaltungsmoduls gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Das Schaltungsmodul 100 weist einen ersten Schaltungschip 102a und einen zweiten Schaltungschip 102b auf. Der erste Schaltungschip 102a weist einen ersten Signaleingang 104a auf und der zweite Schaltungschip 102b weist einen zweiten Signaleingang 104b auf. Ferner weist der erste Schaltungschip 102a einen ersten Referenzeingang 106a auf und der zweite Schaltungschip 102b weist einen zweiten Referenzeingang 106b auf. Eine Signalleitung 108 ist mit dem ersten Signaleingang 104a verbunden und eine Referenzleitung 109 ist mit dem ersten Referenzeingang 106a des ersten Schaltungschips 102a verbunden. Der erste Signaleingang 104a ist mit dem zweiten Signaleingang 104b über einen ersten Widerstand 112 verbunden und der erste Referenzeingang 106a ist mit dem zweiten Referenzeingang 106b über einen zweiten Widerstand 114 verbunden. Der zweite Signaleingang 104b ist über einen ersten Abschlusswiderstand 116 mit einer Abschlussspannungsversorgung 120 verbunden. Der zweite Referenzeingang 106b ist über den zweiten Abschlusswiderstand 118 mit der Abschlussspannungsversorgung 120 verbunden.
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Die Signalleitung 108 legt eine Signalspannung an den ersten Signaleingang 104a an. Die Signalspannung schaltet zwischen dem Abschlussspannungspegel 120 und einem zweiten Spannungspegel um. Der Abschlussspannungspegel 120 auf der Signalleitung 108 entspricht einem ersten Logikwert, der über die Signalleitung 108 an den ersten Signaleingang 104a übertragen wird, und der zweite Spannungspegel auf der Signalleitung 108 entspricht einem zweiten Logikwert, der an den ersten Signaleingang 104a übertragen wird. Um zu entscheiden, ob der Abschlussspannungspegel 120 oder der zweite Spannungspegel an dem ersten Signaleingang 104a anliegt, vergleicht der erste Schaltungschip 102a die Signalspannung, die an dem ersten Signaleingang 104a anliegt, mit einer Referenzspannung, die an dem Referenzeingang 106a anliegt. Die Referenzleitung 109 liefert eine Referenzspannung an den ersten Referenzeingang 106a. Üblicherweise ist die Referenzspannung ein Mittelwert zwischen dem Abschlussspannungspegel 120 und dem zweiten Spannungspegel. Wenn die Signalspannung an dem ersten Signaleingang 104a über der Referenzspannung an dem ersten Referenzeingang 106a ist, wird der erste Logikwert erfasst, und wenn die Signalspannung unter der Referenzspannung ist, wird der zweite Logikwert durch den ersten Schaltungschip 102a erfasst. Aufgrund des ersten Widerstands 112 liegt ein Spannungsabfall zwischen dem zweiten Signaleingang 104b und dem ersten Signaleingang 104a vor. So schaltet die durch die Signalleitung 108 angelegte Signalspannung an dem zweiten Signaleingang 104b zwischen dem Abschlussspannungspegel 120 und einem dritten Spannungspegel um. Eine Differenz zwischen dem Abschlussspannungspegel 120 und dem dritten Spannungspegel ist kleiner als eine Spannungsdifferenz zwischen dem Abschlussspannungspegel 120 und dem zweiten Spannungspegel. Deshalb unterscheidet sich ein Mittelwert zwischen dem Abschlussspannungspegel 120 und dem dritten Spannungspegel von dem Mittelwert des Abschlussspannungspegels 120 und des zweiten Spannungspegels. Um zu erfassen, ob der Abschlussspannungspegel 120 oder der dritte Spannungspegel an dem zweiten Signaleingang 104b anliegt, muss eine zweite Referenzspannung an den zweiten Referenzeingang 106b angelegt werden. Die zweite Referenzspannung an dem zweiten Referenzeingang 106b gleicht die Differenz zwischen dem dritten Spannungspegel, der an dem zweiten Schaltungschip 102b anliegt, und dem zweiten Spannungspegel aus, der an dem ersten Schaltungschip 102a anliegt, und garantiert, dass der zweite Schaltungschip 102b erfasst, ob der Abschlussspannungspegel 120 oder der dritte Spannungspegel an dem zweiten Signaleingang 104b anliegt. Ein Bereitstellen der ersten Referenzspannung an den zweiten Schaltungschip 102b könnte zu einer falschen Signalspannungserfassung oder zu einer erhöhten Empfindlichkeit gegenüber einem Rauschen und als Folge einer großen Fehlerrate führen. Die zweite Referenzspannung kann separat zu der ersten Referenzspannung erzeugt werden. Trotzdem wird gemäß der vorliegenden Erfindung ein Spannungsteiler vorzugsweise verwendet, um die zweite Referenzspannung an den zweiten Referenzeingang 106b anzulegen. Bei diesem Ausführungsbeispiel weist der Spannungsteiler zwei Widerstände 114 und 118 auf. Üblicherweise weist der zweite Widerstand 114 den gleichen Widerstandswert auf wie der erste Widerstand 112 und der zweite Abschlusswiderstand 118 weist den gleichen Widerstandswert auf wie der erste Abschlusswiderstand 116. Um den Leistungsverbrauch auf der Referenzleitung 109 zu reduzieren, könnten der zweite Widerstand 114 und der zweite Abschlusswiderstand 118 einen höheren Wert als die Widerstandswerte auf der Signalleitung 108 aufweisen. In diesem Fall ist ein Verhältnis zwischen den Werten des zweiten Widerstands 114 und des zweiten Abschlusswiderstands 118 gleich einem Verhältnis zwischen dem ersten Widerstand 112 und dem ersten Abschlusswiderstand 116. Üblicherweise ist der erste Widerstand 112 kein diskretes Widerstandselement, sondern der Widerstandswert eines Abschnitts der Signalleitung 108 zwischen dem ersten Signaleingang 104a und dem zweiten Signaleingang 104b. Der Widerstandswert 112 sollte so klein wie möglich sein. Der Wert des Widerstands 116 ist üblicherweise gleich einer belasteten (oder äquivalenten) charakteristischen Impedanz der Signalleitung 108.
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Das Schaltungsmodul 100 kann ein separates Modul oder ein Teil eines größeren Entwurfs sein. Deshalb können die Signalleitung 108 und die Referenzleitung 109 direkt oder über ein Verbindungselement mit einer Einrichtung zum Bereitstellen der Signalspannung und der Referenzspannung an das Schaltungsmodul verbunden sein.
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Die Abschlussspannung ist entweder die Versorgungsspannung oder eine Massespannung.
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Üblicherweise ist der erste Abschlusswiderstand mit einer ersten Abschlussspannung verbunden, der zweite Abschlusswiderstand ist mit einer zweiten Abschlussspannung verbunden und die erste Abschlussspannung ist identisch zu der zweiten Abschlussspannung. Alternativ können die erste Abschlussspannung und die zweite Abschlussspannung unterschiedlich sein. In diesem Fall müssen die Widerstände der Referenzleitung so ausgewählt werden, um die korrekten Referenzspannungen bereitzustellen.
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Wie in den folgenden Ausführungsbeispielen beschrieben ist, kann der erfindungsgemäße Ansatz vorzugsweise für einen Speicherentwurf, wie er in 6 dargestellt ist, verwendet werden.
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2 zeigt ein Gleichsignal-Widerstand-Modell eines Speichermoduls, wie es in 6 gezeigt ist, wobei der einzige Unterschied darin besteht, dass die Abschlussspannung nicht eine Hälfte der Versorgungsspannung ist, sondern der Versorgungsspannungspegel Vcc, der die Versorgungsspannung der Speicherchips ist. Alle anderen Elemente sind die gleichen wie diejenigen, die bereits in 8 beschrieben wurden, und weisen deshalb die gleichen Bezugszeichen auf.
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Die Steuerung 601 erzeugt eine Signalspannung, die zwischen der Versorgungsspannung Vcc und dem Massespannungspegel umschaltet. Aufgrund eines Treiberwiderstands 636 innerhalb der Steuerung 601 und eines weiteren Widerstands, ein Modell für Widerstände zwischen der Steuerung und dem ersten Signaleingang 604a bildend, schaltet die Signalspannung bei einem ersten Signaleingang 604a, der mit einem ersten Speicherchip (wie in 6 gezeigt) verbunden ist, zwischen dem Versorgungsspannungspegel Vcc und einem zweiten Spannungspegel um, der über dem Massespannungspegel liegt. Ein Augendiagramm 250a zeigt die Signalspannung an dem ersten Signaleingang 604a. Wie in 8 sind auch in 2 aus Gründen der Klarheit nur der erste Signaleingang 604a, ein fünfter Signaleingang 604e, der den Signaleingang des mittleren Speicherchips darstellt, und ein neunter Signaleingang 604i, der einen Signaleingang eines letzten Speicherchips darstellt (wie in 6 gezeigt), gezeigt. Ein Augendiagramm 250e zeigt die Signalspannung an dem fünften Signaleingang 604e und ein Augendiagramm 250i zeigt die Signalspannung an dem letzten Signaleingang 604i. Wie aus den Augendiagrammen zu sehen ist, ist der obere Wert der Augendiagramme immer auf dem Versorgungsspannungspegel Vcc. Wie bereits bei 8 beschrieben wurde, wird die vertikale Entfernung der Augendiagramme von dem ersten Augendiagramm 250a zu dem letzten Augendiagramm 250i kleiner. Weil die Abschlussspannung die Versorgungsspannung ist, steigt die untere Spannung der Augendiagramme von dem ersten Augendiagramm 250a zu dem letzten Augendiagramm 250i. Dieser Effekt ist aufgrund dessen so, dass die Abschlussspannung nicht bei einem Mittelwert der Signalspannung ist, die durch die Steuerung 601 bereitgestellt wird, sondern bei dem höheren Versorgungsspannungswert Vcc, der dem oberen Spannungswert entspricht, der durch die Steuerung 601 bereitgestellt wird.
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Bei diesem Beispiel ist das Signal ein Daten- oder Adresssignal eines Speichermoduls. Wie aus dem Augendiagramm zu sehen ist, weist jeder folgende der Signaleingänge 604e, 604i aufgrund einer Widerstandsdämpfung ein kleineres Datenauge auf, und zusätzlich wird jedes nächste Signalauge nach oben zu der Abschlussspannung Vcc verschoben. Wenn eine Referenzspannung Vref für alle Datenaugen gleich bleibt, verschlechtern sich die Zwischensymbolinterferenz und eine offene Datenbreite ODW. 2 zeigt die idealen Referenzspannungswerte Vref 1, 2, 3, die den Augendiagrammen 250a, 250e, 250i entsprechen. Die idealen Referenzspannungspegel Vref 1, 2, 3 sind gleich den Mittelwerten des Augendiagramms. Tatsächlich ist in dem Fall von 1,5 V Vdd, 15 Ohm Ron und 30 Ohm Rterm die ideale Vref 1 V – was in 3 zu sehen wäre. Diese Spannungsverschiebung ist aufgrund des Zuleitungswiderstands des Moduls so.
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In dem Fall, dass die Steuerung 601 eine Null-Volt-Signalspannung erzeugt, die Versorgungsspannung bei 1,5 V liegt und die Widerstandswerte so sind, wie in 7 beschrieben ist, fließt ein Strom von 31,6 mA durch den Widerstand 636 und eine Spannungsdifferenz von 0,043 V tritt zwischen dem ersten Signaleingang 604a und dem letzten Signaleingang 604i auf.
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3 zeigt die Kreuzungspunkte der Datenaugen der Signalspannungen und der Signaleingänge der neun Speicherchips, wie in 6 gezeigt. Wie aus 3 zu sehen ist, sind die Kreuzungspunkte der Datenaugen nicht mittig, sondern jedes Auge hat seine eigene Mitte innerhalb einer Region 360. Wieder ist die vertikale Ausdehnung 361 des ersten Datenauges, das dem ersten Signaleingang entspricht, größer als die vertikale Ausdehnung 362 des letzten Datenauges, das dem neunten Signaleingang entspricht. Ferner ist der obere Spannungspegel der vertikalen Ausdehnungen 361, 362 auf dem Versorgungsspannungspegel Vcc von 1,5 V. Wie bereits in 2 beschrieben wurde, steigt der untere Spannungspegel der vertikalen Ausdehnung 361, 362 von dem ersten Signaleingang zu dem letzten Signaleingang.
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Die 9 und 3 beruhen auf einer Simulation mit PRBS (PRBS = Pseudo Random Bit Sequence = pseudozufällig Bitsequenz) und einem resistiven Modell ohne Induktivität L und Kapazität C. Für ein besseres Bild wird angenommen, dass der Segmentwiderstandswert zwischen benachbarten Signaleingängen zehn Mal größer ist als in 7 beschrieben. Zur Simulation wird angenommen, dass die Widerstandswerte 712a–712h 1,7 Ohm betragen. Die 9 und 3 zeigen die Spannungssignale an allen DRAMs entlang des Speichermoduls.
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4 zeigt das resistive Gleichsignal-Modell, das in 2 beschrieben ist, gemeinsam mit den entsprechenden Augendigrammen, wie in 2 gezeigt. Wie in 2 beschrieben ist, unterscheiden sich die Referenzspannungen Vref 1, 2, 3 für jedes Augendiagramm 250a, 250e, 250i. Deshalb benötigt jeder Speicherchip in der Kette eine separate Referenzspannungsversorgung für eine optimale Empfangsbedingung. Gemäß dem in 4 gezeigten Beispiel sind die Referenzspannungen Vref 1, 2, 3 mit einer zusätzlichen Leiterbahn geformt, die die gleiche Topologie aufweist wie die Signalleiterbahn und deshalb auch ähnliche Lastbedingungen.
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Wie bereits in 6 beschrieben wurde, weist jedes Speichermodul einen Signaleingang und einen Referenzeingang auf. 4 zeigt einen ersten Referenzeingang 406a eines ersten Speicherchips, einen zweiten Referenzeingang 406e, der einem mittleren Speicherchip entspricht, und einen dritten Referenzeingang 406i, der einem letzten Speicherchip des Speichermoduls entspricht. Die Referenzwiderstände 414a–414h sind zwischen benachbarten Referenzeingängen 406a–i angeordnet. Der erste Referenzwiderstand 414a z. B. ist zwischen dem Referenzeingang 406a und einem zweiten Referenzeingang (in 4 nicht gezeigt) angeordnet. Ein Abschlusswiderstand 418 verbindet den letzten Referenzeingang 406i mit der Versorgungsspannung Vcc. Innerhalb einer Steuerung 471 für das Referenzsignal ist ein Steuerwiderstand 472 gezeigt, der das Referenzsignal 409 mit dem Massepegel verbindet. Der Abschlusswiderstand 418 entspricht dem Abschlusswiderstand 616 der Signalleitung. Bei diesem Ausführungsbeispiel weisen beide Abschlusswiderstände 616, 418 einen Widerstandswert von 30 Ohm auf. Die Widerstände 414a–h entsprechen den Widerständen 712a–h und sind derart gebildet, dass sie den gleichen Widerstandswert aufweisen. Ferner entspricht der Widerstand 473, der ein Modell eines Zuleitungswiderstands des Speichermoduls bildet, dem Widerstand 638 der Signalleitung und weist den gleichen Wert auf. Die erste Referenzspannung Vref1 ist bei diesem Beispiel auf einem Spannungspegel von 1 V. Um diesen Spannungspegel an dem ersten Referenzeingang 406 zu erzielen, weist der Steuerungswiderstandswert 472 einen Wert von zweimal dem Treiberwiderstandswert 636 auf. Bei diesem Beispiel beträgt der Treiberwiderstandswert 636 15 Ohm und der Steuerungswiderstandswert 472 beträgt 30 Ohm, zweimal größer als der Treiberwiderstandswert 636. So sind die Referenzspannungen Vref 1, 2, 3 durch einen Spannungsteiler realisiert, der eine Mehrzahl von Widerständen 472, 473, 414a–h, 418 aufweist, die zwischen der Versorgungsspannung Vcc und dem Massepegel angeordnet sind.
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Gemäß einem weiteren Ausführungsbeispiel weist die Referenzsteuerung 471 einen Schalter (nicht gezeigt) zum Umschalten der Referenzleitung 409 auf den Massepegel, wie in 4 gezeigt ist, oder alternativ auf den Versorgungsspannungspegel Vcc auf. Der Schalter wird durch ein Modensignal (nicht gezeigt) gesteuert. Das Modensignal zeigt an, ob die Signalsteuerung 601 aktiv oder inaktiv ist. In dem Fall, dass kein gültiges Signal durch die Steuerung 601 übertragen wird, sind keine gültigen Referenzspannungen Vref 1, 2, 3 nötig. In einem derartigen Zustand verbindet der Schalter die Referenzleitung 409 mit dem Versorgungsspannungspegel Vcc. Dies reduziert den Leistungsverbrauch, da kein Strom durch die Widerstände 472, 473, 414a–h und 418 fließt.
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5 zeigt eine Platinenschichtung, wie sie für die oben beschriebenen Simulationen verwendet wurde. Signalleitungen auf der linken Seite entsprechen 60 Ohm-Signalleiterbahnen und Signalleitungen auf der rechten Seite entsprechen 40 Ohm-Signalleiterbahnen. Signalleitungen auf der Oberfläche der Platine sind 45,72 um (1,8 tausendstel Zoll) dick und Signalleitungen innerhalb des Platinenstapels sind 15,24 μm (0,6 tausendstel Zoll) dick. 60 Ohm-Leiterbahnen sind 101,60 μm (4 tausendstel Zoll) breit und 40 Ohm-Leiterbahnen sind 197,61 μm (7,78 tausendstel Zoll) breit.
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Die Spannungswerte und Widerstandswerte, die bei den obigen Ausführungsbeispielen beschrieben sind, sind typische Werte. Andere Werte sind möglich, solange das beschriebene Verhältnis zwischen den Widerständen der Referenzleitung gleich dem Verhältnis der Widerstände der Signalleitung ist. Insbesondere sind die Widerstände zwischen den Signaleingängen und den Referenzeingängen üblicherweise durch Signalleiterbahnen realisiert. Trotzdem können diskrete Widerstandselemente verwendet werden. Die Schaltungschips oder Speicherchips, wie sie in den Ausführungsbeispielen beschrieben sind, weisen eine Einrichtung zum Erfassen von Informationen, die auf der Signalleitung übertragen werden, auf. Üblicherweise ist die Einrichtung zum Erfassen ein Empfänger, wie z. B. ein Empfänger auf n-Kanal-MOSFET-Transistor-Basis. Trotzdem können andere Arten von Empfängern verwendet werden.
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Bezugszeichenliste
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- 100
- Schaltungsmodul
- 102a
- erster Schaltungschip
- 102b
- zweiter Schaltungschip
- 104a
- erster Signaleingang
- 104b
- zweiter Signaleingang
- 106a
- erster Referenzeingang
- 106b
- zweiter Referenzeingang
- 108
- Signalleitung
- 109
- Referenzleitung
- 112
- erster Widerstand
- 114
- zweiter Widerstand
- 116
- erster Abschlusswiderstand
- 118
- zweiter Abschlusswiderstand
- 250a, e, i
- Augendiagramme
- Vref, 1, 2, 3
- Referenzspannung
- 360
- Mitte der Augen
- 361
- Ausdehnung des ersten Auges
- 362
- Ausdehnung des letzten Auges
- 406a–i
- Referenzeingänge
- 414a–h
- Referenzwiderstände
- 418
- Referenzabschlusswiderstand
- 479
- Referenzleitung
- 471
- Steuerung
- 472
- Treiberwiderstand
- 473
- Zuleitungswiderstand
- 600
- Speichermodul
- 601
- Steuerung
- 602a–i
- DRAM
- 608
- Signalleitung
- 609
- Referenzleitung
- 616
- Abschlusswiderstand
- 622a–h
- Durchgangslöcher
- 624a–h
- Stichleitungen
- 634
- Signaltreiber
- 636
- Treiberwiderstand
- 638
- Gehäuse
- 640
- Verbindungselement
- 712a–h
- Signalwiderstand
- 737
- Gehäusewiderstand
- 738
- Zuleitungswiderstand
- 739
- Herausführungswiderstand
- 850a, e, i
- Augendiagramm
- 960
- Mitte des Augendiagramms
- 961
- Ausdehnung des ersten Augendigramms
- 963
- Ausdehnung des letzten Augendiagramms
