KR20010002609A - 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로 - Google Patents

반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로를 공개한다. 그 회로는 제1제어신호 및 클럭 제어신호 발생회로, 제2제어신호 발생회로, 파이프라인 동작시에는 라이트, 리드 명령이 연속적으로 입력되는 경우에 상기 리드 명령 사이클에서 상기 라이트 패스 스루 신호를 발생하기 위한 라이트 패스 스루 신호 발생회로, 더블 사이클 디셀렉트 기능 수행시에 "로우"레벨의 로우 임피이던스에서 하이 임피이던스로의 천이를 검출하기 위한 제3제어신호를 발생하고, 싱글 사이클 디셀렉트 기능 수행시에 리드, 디셀렉트 명령 또는 리드, 라이트 명령이 연속적으로 입력되면 디셀렉트 또는 라이트 명령 사이클에서 상기 제3제어신호를 발생하기 위한 제3제어신호 발생회로, 및 플로우 스루 동작시에는 출력 인에이블 제어신호에 응답하여 출력 인에이블 신호를 발생하고, 파이프라인 동작시에는 상기 제1제어신호를 반전한 신호 및 상기 제2제어신호에 응답하여 "하이"레벨의 상기 출력 인에이블 신호를 발생하고, 상기 제2제어신호 또는 제3제어신호에 응답하여 "로우"레벨의 상기 출력 인에이블 신호를 발생하기 위한 출력 인에이블 신호 발생회로로 구성되어 있다. 따라서, 플로우 스루 리드와 파이프라인 리드 동작시에 라이트 패스 스루, 싱글 사이클 디셀렉트, 더블 사이클 디셀렉트 기능을 모두 수행할 수 있다.

Description

반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로{Clock control signal and output enable signal generator in semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 출력신호의 로우 임피이던스를 제어하기 위한 신호 발생 경로와 하이 임피이던스 신호를 제어하기 위한 신호 발생 경로를 달리함으로써 출력 인에이블 신호를 발생 속도를 개선할 수 있으며, 플로우 스루의 동작 및 파이프 라인 리드시의 더블 사이클 디셀렉트(double cycle deselect), 싱글 사이클 디셀렉트(single cycle deselect), 라이트 패스 스루(write pass through) 기능을 모두 지원할 수 있는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로에 관한 것이다.
종래의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호　발생회로는 출력신호의 로우 임피이던스를 제어하기 위한 신호 발생 경로와 하이 임피이던스를 제어하기 위한 신호 발생 경로가 서로 동일하여 출력 인에이블 신호의 천이가 지연되어 반도체 메모리 장치의 출력신호의 로우 임피이던스에서 하이 임피이던스로의 천이 및 하이 임피이던스에서 로우 임피이던스로의 천이 속도가 지연된다는 문제점이 있었다.
이러한 종래기술의 문제점은 출력신호의 로우 임피이던스를 제어하기 위한 신호 발생 경로와 하이 임피이던스를 제어하기 위한 위한 신호 발생 경로를 달리함으로써 해결될 수 있었다. 그리고, 반도체 메모리 장치의 파이프라인 리드 동작에는 싱글 사이클 디셀렉트, 더블 사이클 디셀렉트, 및 라이트 패스 스루 기능 등이 있다.
그런데, 종래의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로가 하이 임피이던스와 로우 임피이던스 출력신호의 발생 경로를 달리함에 의해서 출력신호의 천이 속도 지연 문제를 극복할 수는 있었으나, 싱글 사이클 디셀렉트, 더블 사이클 디셀렉트, 및 라이트 패스 스루 기능을 모두 지원할 수 없다는 문제점이 있었다.
따라서, 본 발명의 목적은 출력신호의 하이 임피이던스를 제어하기 위한 위한 신호 발생 경로와 로우 임피이던스를 제어하기 위한 신호 발생 경로를 달리함으로써 출력 인에이블 신호의 발생속도를 개선할 수 있음은 물론, 싱글 사이클 디셀렉트, 더블 사이클 디셀렉트, 및 라이트 패스 스루 기능을 모두 지원할 수 있는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로를 제공하는데 있다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로는 복수개의　데이터　출력신호들을　각각　저장하기　위한　복수개의　제１레지스터들，클럭　제어신호에　응답하여　상기　복수개의　제１레지스터들의　출력신호들을　저장하기　위한　복수개의　제２레지스터들，및　출력　인에이블　신호에　응답하여　상기　복수개의　제２레지스터의　출력신호들을　각각　외부로　출력하기　위한　복수개의　논리　게이트들　및　출력　드라이버들을　구비한　반도체　메모리　장치의　클럭　제어신호　및　출력　인에이블　신호　발생회로에　있어서，플로우 스루 동작시에는 "하이"레벨의 클럭 제어신호를 발생하고, 파이프라인 동작시에는 상기 리드 명령 1사이클 후에 하이 임피이던스에서 로우 임피이던스로의 천이를 제어하기 위한 제1제어신호 및 클럭 제어신호를 발생하기 위한 제1제어신호 및 클럭 제어신호 발생수단, 플로우 스루 동작시에는 "로우"레벨의 제2제어신호를 발생하고, 파이프라인 동작시에는 리드, 디셀렉트 명령 또는 리드, 라이트 명령이 연속적으로 입력된 후 다음 사이클에서 로우 임피이던스에서 하이 임피이던스로의 천이를 제어하기 위한 상기 제2제어신호를 발생하기 위한 제2제어신호 발생수단, 파이프라인 동작시에는 라이트, 리드 명령이 연속적으로 입력되는 경우에 상기 리드 명령 사이클에서 상기 라이트 패스 스루 신호를 발생하기 위한 라이트 패스 스루 신호 발생수단, 더블 사이클 디셀렉트 기능 수행시에 "로우"레벨의 로우 임피이던스에서 하이 임피이던스로의 천이를 검출하기 위한 제3제어신호를 발생하고, 싱글 사이클 디셀렉트 기능 수행시에 리드, 디셀렉트 명령 또는 리드, 라이트 명령이 연속적으로 입력되면 디셀렉트 또는 라이트 명령 사이클에서 상기 제3제어신호를 발생하기 위한 제3제어신호 발생수단, 및 플로우 스루 동작시에는 출력 인에이블 제어신호에 응답하여 출력 인에이블 신호를 발생하고, 파이프라인 동작시에는 상기 제1제어신호를 반전한 신호 및 상기 제2제어신호에 응답하여 "하이"레벨의 상기 출력 인에이블 신호를 발생하고, 상기 제2제어신호 또는 제3제어신호에 응답하여 "로우"레벨의 상기 출력 인에이블 신호를 발생하기 위한 출력 인에이블 신호 발생수단을 구비한 것을 특징으로 한다.
도1은 일반적인 반도체 메모리 장치의 데이터 출력버퍼의 회로도이다.
도2는 종래의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로의 실시예의 회로도이다.
도3은 도2에 나타낸 회로의 레지스터의 구성을 나타내는 회로도이다.
도4는 도2에 나타낸 클럭 동기 래치들의 구성을 나타내는 회로도이다.
도5는 도2에 나타낸 회로의 다이나믹 드라이버들의 구성을 나타내는 회로도이다.
도6은 도2에 나타낸 클럭 제어신호 및 출력 인에이블 신호 발생회로의 파이프라인시의 동작을 설명하기 위한 동작 타이밍도이다.
도7은 본 발명의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 시호 발생회로의 회로도이다.
도8은 도7에 나타낸 회로의 레지스터의 구성을 나타내는 회로도이다.
도9는 도7에 나타낸 클럭 제어신호 및 출력 인에이블 신호 발생회로의 파이프라인시의 더블 사이클 디셀렉트 동작 및 플로우 스루시의 동작을 설명하기 위한 동작 타이밍도이다.
도10은 도7에 나타낸 클럭 제어신호 및 출력 인에이블 신호 발생회로의 파이프라인시의 싱글 사이클 디셀렉트 동작 및 플로우 스루시의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로를 설명하기 전에 일반적인 반도체 메모리 장치의 데이터 출력버퍼 및 종래의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로를 설명하면 다음과 같다.
도1은 일반적인 반도체 메모리 장치의 데이터 출력버퍼의 회로도로서, 제1레지스터(10), 제2레지스터(12), 논리곱 수단(14), 및 출력 드라이버(16)로 구성되어 있다.
제1레지스터(10)는 멀티플렉서들(MUX1, MUX2), 및 래치(L1)로 구성되고, 제2레지스터(12)는 클럭드 CMOS인버터들(CI1, CI2), 및 래치(L2)로 구성되고, 논리곱 수단(14)은 NAND게이트들(NA1, NA2), 및 인버터들(I8, I9)로 구성되고, 출력 드라이버(16)는 NMOS트랜지스터들(N7, N8)로 구성되어 있다.
상술한 바와 같이 구성된 데이터 출력버퍼의 동작을 설명하면 다음과 같다.
그리고, 멀티플렉서들(MUX1, MUX2)은 "하이"레벨과 "로우"레벨의 센스 출력신호쌍(SASb, SAS)에 응답하여 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터(N2)가 온되어 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 발생한다. 래치(L1)는 인버터들(I4, I3)에 의해서 래치하여 데이터 출력신호쌍(DATAAb, DATAA)으로 부터의 신호를 각각 반전하여 데이터 출력신호쌍(DATAA, DATAAb)으로 출력한다. 클럭드 CMOS인버터들(CI1, CI2)은 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 PMOS트랜지스터들(P5, P7) 및 NMOS트랜지스터들(N4, N6)이 각각 온되어 반전 데이터 출력신호(DATAAb)를 PMOS트랜지스터(P6)와 NMOS트랜지스터(N3)에 의해서 반전하여 데이터 출력신호(DATAC)로 발생하고, 데이터 출력신호(DATAA)를 PMOS트랜지스터(P8)와 NMOS트랜지스터(N5)에 의해서 반전하여 반전 데이터 출력신호(DATACb)로 발생한다. NAND게이트(NA1)와 인버터(I8)는 "하이"레벨의 출력 인에이블 신호(OE)에 응답하여 데이터 출력신호(DATAC)를 데이터 출력신호(DOU)로 발생하고, NAND게이트(NA2)와 인버터(I9)는 "하이"레벨의 출력 인에이블 신호(OE)에 응답하여 반전 데이터 출력신호(DATACb)를 데이터 출력신호(DOD)로 발생한다. NMOS트랜지스터(N7)는 "하이"레벨의 출력신호(DOU)에 응답하여 "하이"레벨의 데이터 출력신호(Dout)를 발생하고, NMOS트랜지스터(N8)는 "하이"레벨의 출력신호(DOD)에 응답하여 "로우"레벨의 데이터 출력신호(Dout)를 발생한다. 즉, 데이터 출력신호(Dout)는 로우 임피이던스 상태가 된다. 그리고, 출력 인에이블 신호(OE)가 "로우"레벨이 되면 논리곱 수단(14)의 데이터 출력신호쌍(DOU, DOD)이 모두 "로우"레벨이 되어 출력 드라이버(16)를 구성하는 NMOS트랜지스터들(N7, N8)이 모두 오프되어 데이터 출력신호(Dout)는 하이 임피이던스 상태가 된다.
상술한 바와 같이 구성된 종래의 데이터 출력버퍼는 플로우 스루 및 파이프라인 동작시에 클럭 제어신호(KDATA) 및 출력 인에이블 신호(OE)를 발생하기 위한 회로가 요구된다. 여기서, 플로우 스루시 상기 클럭 제어신호(KDATA)는 항시(normally) 하이상태를 유지하여야 한다.
도2는 종래의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로의 실시예의 회로도로서, 더블 사이클 디셀렉트 기능 수행시의 클럭 제어신호 및 출력 인에이블 신호 발생회로를 나타내는 것이다.
먼저, 도2에 나타낸 회로로 입력되는 신호들의 발생을 설명하면 다음과 같다.
리드 인에이블 신호(REN)는 반전 라이트 인에이블 신호가 "하이"레벨인 경우에 하이"레벨로 인에이블된다. 디셀렉트 반전 인에이블 신호(DESELWEB)는 반전 칩 선택신호가 "로우"레벨이거나 순수 칩 선택신호들 중 하나가 디셀렉트시 "로우"레벨이고, 반전 칩 선택신호가 "하이"레벨이거나 상기 칩 선택신호들 모두가 셀렉트시 "하이"레벨이 된다. 클럭신호(KINCL)는 외부로부터 반도체 메모리 장치 내부로 인가되는 클럭신호(XCK)에 동기되어 내부의 클럭 신호 발생회로에 의해 발생되는 신호이다. 반전 클럭신호(CLKB)는 외부 클럭신호(XCK)를 입력하여 내부에서 반전한 신호이다. 출력 인에이블 신호(OEP)는 플로우 스루 동작시에는 "하이"레벨의 플로우 스루 신호(FT)와 "하이"레벨의 리드 명령 신호(READ)에 응답하여 외부로부터 입력되는 출력 인에이블 신호를 버퍼하여 발생되고, 파이프라인 동작시에는 "하이"레벨로 고정되는 신호이다.
다음으로, 도2에 나타낸 회로의 구성 및 기능을 설명하면 다음과 같다.
논리곱 게이트(20)는 NAND게이트(NA3)와 인버터(I10)로 구성되어 있다. NAND게이트(NA3)는 리드 인에이블 신호(REN)와 칩 선택신호에 의해서 발생되는 신호(DESELWEB)를 비논리곱하여 신호(AA)를 발생한다. 인버터(I10)는 신호(AA)를 반전하여 리드 신호(READ)를 발생한다.
지연 회로(22)는 두 개의 직렬 연결된 인버터들(I11, I12)로 구성되어 리드 신호(READ)를 지연한다.
리드 신호(KDATAP)를 발생하기 위한 회로(24)는 클럭 동기 래치(100), NOR게이트(NOR1), 및 다이나믹 드라이버(102)로 구성되어 있다. 클럭 동기 래치(100)는 "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 지연회로(22)의 출력신호를 반전하고 래치한다. NOR게이트(NOR1)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 클럭 동기 래치(100)의 출력신호를 반전하여 출력한다. 다이나믹 드라이버(102)는 1파이프라인 동작시에는 "하이"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 NOR게이트(NOR1)의 출력신호가 "하이"레벨로 천이하면 "하이"레벨로 천이한 후 소정시간 후에 "로우"레벨로 리셋되는 펄스형태의 신호(KDATAP)를 발생하고, 플로우 스루 동작시에는 "로우"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 항시 "하이"레벨의 스태틱 신호(KDATAP)를 발생한다.
지연회로(26)는 두 개의 직렬 연결된 인버터들(I13, I14)로 구성되어 신호(KDATAP)를 지연하여 클럭 제어신호(KDATA)를 발생한다. 그리고, 인버터(I13)는 신호(KDATAP)를 반전하여 신호(KDB)를 발생한다.
1사이클 지연회로(28)는 NOR게이트(NOR3)와 레지스터(104)로 구성되어 있다. NOR게이트(NOR3)는 플로우 스루 동작시에는 "하이"레벨의 플로우 스루 신호(FT)에 응답하여 "로우"레벨의 신호를 발생하고, 파이프라인 동작시에는 "로우"레벨의 플로우 스루 신호(FT)에 응답하여 NAND게이트(NA3)의 출력신호(AA)를 반전한다. 레지스터(104)는 클럭 신호(KINCL)에 응답하여 NOR게이트(NOR3)의 출력신호를 1사이클 지연하여 신호(CC)를 발생한다.
논리곱 게이트(30)는 NAND게이트(NA3)의 출력신호(AA)와 레지스터(104)의 출력신호(CC)를 논리곱하여 신호(EE)를 발생한다.
즉, 회로들(28, 30)은 이전 사이클에 리드 명령이 인가되고, 현재 사이클에 디셀렉트 또는 라이트 명령이 인가되면 "하이"레벨로 인에이블되는 신호(EE)를 발생한다.
하이 임피이던스로의 천이를 제어하기 위한 신호(KHZ)를 발생하기 위한 회로(34)는 클럭 동기 래치(106), NOR게이트(NOR2), 및 다이나믹 드라이버(108)로 구성되어 있다. 클럭 동기 래치(106)는 "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 지연회로(32)의 출력신호를 반전하고 래치한다. NOR게이트(NOR2)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 클럭 동기 래치(106)의 출력신호를 반전하여 출력한다. 다이나믹 드라이버(108)는 NOR게이트(NOR2)의 출력신호가 "하이"레벨로 천이하면 "하이"레벨로 천이한 후 소정시간 후에 "로우"레벨로 리셋되는 신호(KHZ)를 발생한다.
구동회로(36)는 PMOS트랜지스터(P9), NMOS트랜지스터(N9), 및 인버터들(I19, I20)로 구성된 래치(L3)로 구성되어 있다. PMOS트랜지스터(P9)는 "로우"레벨의 신호(KDB)에 응답하여 "하이"레벨의 신호를 출력하고, NMOS트랜지스터(N9)는 "하이"레벨의 신호(KHZ)에 응답하여 "로우"레벨의 신호를 출력한다. 래치(L3)는 PMOS트랜지스터(P9)와 NMOS트랜지스터(N9)의 출력신호들을 래치하고, PMOS트랜지스터(P9)와 NMOS트랜지스터(N9)들은 각각 "하이"레벨의 신호(KDB)와 "로우"레벨의 신호(KHZ)에 응답하여 모두 오프된 경우에 래치된 데이터를 출력한다.
논리곱 게이트(30)는 NAND게이트(NA5)와 인버터(I21)로 구성되어 "하이"레벨의 출력 인에이블 신호(OEP)에 응답하여 구동회로(36)의 출력신호를 출력 인에이블 신호(OE)로 발생한다.
즉, 회로들(20, 22, 24, 26)은 출력신호의 로우 임피이던스로의 천이를 제어하기 위한 신호 발생 회로이고, 회로들(28, 30, 32, 34)은 출력신호의 하이 임피이던스로의 천이를 제어하기 위한 신호 발생 회로이다.
도3은 도2에 나타낸 회로의 레지스터(104)의 구성을 나타내는 회로도로서, 인버터(I22), 클럭드 CMOS 인버터들(CI1, CI2), 인버터들(I23, I24) 및 인버터들(I25, I26)로 구성된 래치들(L4, L5)로 구성되어 있다.
도3에 나타낸 회로의 구성 및 기능을 설명하면 다음과 같다.
클럭드 CMOS 인버터(CI1)는 PMOS트랜지스터들(P10, P11)과 NMOS트랜지스터들(N10, N11)로 구성되어 "로우"레벨의 클럭 신호(KINCL)에 응답하여 PMOS트랜지스터(P10)와 NMOS트랜지스터(N11)가 온되고, "로우"레벨의 입력신호(IN)에 응답하여 PMOS트랜지스터(P11)가 온되어 "하이"레벨의 신호를 발생하고, "하이"레벨의 입력신호(IN)에 응답하여 NMOS트랜지스터(N10)가 온되어 "로우"레벨의 신호를 발생한다. 래치(L4)는 인버터들(I23, I24)로 구성되어 클럭드 CMOS 인버터(CI1)의 출력신호를 반전하고 래치한다. 클럭드 CMOS 인버터(CI2)는 PMOS트랜지스터들(P12, P13)과 NMOS트랜지스터들(N12, N13)로 구성되어 "하이"레벨의 클럭신호(KINCL)에 응답하여 래치(L4)의 출력신호를 반전하여 출력한다. 래치(L5)는 인버터들(I25, I26)로 구성되어 클럭드 CMOS 인버터(CI2)의 출력신호를 반전하고 래치하여 출력신호(CC)를 발생한다.
즉, 도3에 나타낸 회로는 입력신호(AA)를 클럭신호(KINCL)에 응답하여 1사이클 지연하여 출력신호(CC)를 발생한다.
도4는 도2에 나타낸 클럭 동기 래치들(100, 106)의 구성을 나타내는 회로도로서, 인버터(I27), CMOS전송 게이트(T1), 및 인버터들(I28, I29)로 구성된 래치(L6)로 구성되어 있다.
도4에 나타낸 회로의 기능을 설명하면 다음과 같다.
CMOS전송 게이트(T1)는 "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 온되어 입력신호(IN)를 전송한다. 래치(L6)는 CMOS전송 게이트(T1)의 출력신호를 반전하고 래치하여 출력신호(OUT)를 발생한다.
즉, 도4에 나타낸 회로는 "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 입력신호(IN)를 반전하여 출력하고, 반전 클럭신호(CLKB)의 "로우"레벨 기간에는 래치(L6)에 래치된 신호를 출력한다.
도5는 도2에 나타낸 회로의 다이나믹 드라이버들(102)의 구성을 나타내는 회로도로서, PMOS트랜지스터들(P14, P15)로 구성된 NAND게이트(NA8), PMOS트랜지스터들(P16, P17, P18), NMOS트랜지스터들(N16, N17, N18, N19, N20), 인버터들(I30, I31, I32, I33), NAND게이트들(NA6, NA7)로 구성된 래치(L7), 및 NOR게이트(NOR4)로 구성되어 있다.
도5에 나타낸 회로의 기능을 설명하면 다음과 같다.
NAND게이트(NA4)는 하나이상의 "로우"레벨의 입력신호(IN) 및 래치(L7)의 출력신호가 입력되는 경우에 "하이"레벨의 신호를 발생한다. PMOS트랜지스터(P16) 및 NMOS트랜지스터들(N16, N17)로 구성된 회로는 플로우 스루 동작시에는 인버터(I15)로부터 출력되는 "로우"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 NMOS트랜지스터(N17)가 오프되어 디스에이블되고, 파이프라인 동작시에는 "하이"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 NMOS트랜지스터(N17)가 온되어 인에이블되어 NAND게이트(NA4)의 출력신호를 반전하여 출력한다. PMOS트랜지스터(P17)는 "로우"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 "하이"레벨의 신호(OUT)를 발생한다. 지연회로(110)는 출력단 OUT에 출력되는 신호(KDATAP)의 펄스 폭을 조절하는 기능을 한다. 인버터(I30)는 입력신호(IN)를 반전하고, 인버터(I33)는 지연회로(110)의 출력신호를 반전한다. PMOS트랜지스터(P18)와 NMOS트랜지스터들(N19, N27)로 구성된 회로는 "로우"레벨의 인버터(I33)의 출력신호에 응답하여 "하이"레벨의 신호를 발생하고, "하이"레벨의 인버터들(I30, I33)의 출력신호에 응답하여 "로우"레벨의 신호를 발생한다. 래치(L7)는 "로우"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 "하이"레벨의 신호를 발생하고, "하이"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 PMOS트랜지스터(P18)와 NMOS트랜지스터(N19)의 공통 노드의 출력신호를 반전하여 출력한다. 인버터들(I31, I32)은 래치(L7)의 출력신호를 지연하여 출력한다. NOR게이트(NOR4)는 래치(L7)의 출력신호와 인버터(I32)의 출력신호(I32)가 모두 "로우"레벨인 경우에 "하이"레벨의 출력신호를 발생한다. NMOS트랜지스터(N18)는 "하이"레벨의 NOR게이트(NOR4)의 출력신호에 응답하여 온되어 "로우"레벨의 신호(OUT)를 발생한다.
상기 구성에서, PMOS트랜지스터(P16)의 크기를 NMOS트랜지스터(N18)의 크기에 비해 상대적으로 크게 구성함으로써 고속 동작을 달성할 수 있게 된다.
즉, 도5에 나타낸 다이나믹 드라이버는 플로우 스루 동작시에는 "로우"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 PMOS트랜지스터(P17)를 온하고, 래치(L7), 인버터들(I31, I32), 및 NOR게이트(NOR4)로 구성된 회로의 "로우"레벨의 출력신호에 응답하여 NMOS트랜지스터(N18)를 오프함에 의해서 "하이"레벨의 신호(OUT)를 발생한다.
그리고, 파이프라인 동작시에는 신호(OUT)가 "로우"레벨이면 지연회로(110)와 인버터(I33)에 의해서 지연하고 반전하여 "하이"레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N20)가 온되어 PMOS트랜지스터(P18)와 NMOS트랜지스터들(N19, N20)로 구성된 회로가 인에이블된다.
이때, "로우"레벨의 입력신호(IN)가 인가되면 NMOS트랜지스터(N19)가 온되어 "로우"레벨의 신호를 발생하고, 래치(L7)는 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호를 발생한다. 그리고, 인버터들(I31, I32)과 NOR게이트(NOR4)로 구성된 회로는 "하이"레벨의 신호들을 비논리곱하여 "로우"레벨의 신호를 발생한다. 또한, "로우"레벨의 입력신호(IN)가 인가되면 PMOS트랜지스터(P14)가 온되어 NAND게이트(NA8)는 "하이"레벨의 출력신호를 발생한다. 그리고, NMOS트랜지스터(N16)는 "하이"레벨의 출력신호에 응답하여 온되어 "로우"레벨의 신호(OUT)를 발생한다.
그리고, "하이"레벨의 입력신호(IN)가 인가되면 NMOS트랜지스터(N14)가 온되어 NAND게이트(NA8)는 "로우"레벨의 출력신호를 발생한다. 그리고, PMOS트랜지스터(P16)가 온되어 "하이"레벨의 신호(OUT)를 발생한다. 이때, 래치(L7)는 "하이"레벨의 신호를 래치하고 있다.
이와같이 신호(OUT)가 "하이"레벨로 천이하면 지연회로(110)와 인버터(I33)는 "하이"레벨의 신호(OUT)를 지연하고 반전하여 "로우"레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P18)가 온되어 "하이"레벨의 신호를 발생한다. 래치(L7)는 "하이"레벨의 신호를 반전하고 래치하여 "로우"레벨의 신호를 발생한다. 인버터들(I31, I32)과 NOR게이트(NOR4)는 "로우"레벨의 신호들을 비논리합하여 "하이"레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N18)가 온되어 "로우"레벨의 신호(OUT)를 발생한다.
따라서, 도5에 나타낸 다이나믹 드라이버는 파이프라인시에 "로우"레벨의 입력신호(IN)가 인가되면 "로우"레벨의 신호(OUT)를 발생하고, "하이"레벨의 입력신호(IN)가 인가되면 "하이"레벨로 천이하는 신호(OUT)를 발생하고, 신호(OUT)가 "하이"레벨로 천이하고 소정시간 후에 "로우"레벨로 천이하는 신호(KDATAP)를 발생한다.
그리고, 다이나믹 드라이버(108)의 구성은 도시하지는 않았지만, 도5에 나타낸 다이나믹 드라이버의 구성에서, PMOS트랜지스터(P17)와 NMOS트랜지스터(N17)를 제거하고, 래치(L7)을 구성하는 NAND게이트들(NA6, NA7)을 인버터들로 대체하여 구성하면 된다.
도6은 도2에 나타낸 클럭 제어신호(KDATA) 및 출력 인에이블 신호(OE) 발생회로의 파이프라인시의 동작을 설명하기 위한 동작 타이밍도이다.
플로우 스루시의 동작은 도시하지 않았지만 상술한 설명을 참고로 하면 쉽게 이해될 것이다. 이때에는 클럭 제어신호(KDATA) 및 출력 인에이블 신호(OE)이 상술한 바와 같이 "하이"레벨로 고정된다. 즉, 플로우 스루시에는 "로우"레벨의 신호(FTB)가 다이나믹 드라이버(102)로 인가되어 출력신호(KDATAP)는 "하이"레벨로 유지된다. 그래서, "하이"레벨의 클럭 제어신호(KDATA)가 발생된다. 그리고, NOR게이트(NOR3)로 "로우"레벨의 신호(FT)가 인가되어 신호(EE)가 "로우"레벨이 되어 신호(KHZ)는 "로우"레벨이 된다. 그래서, 플로우 스루 동작시에는 구동회로(36)의 출력신호가 "하이"레벨을 유지되어, 신호(OEP)가 출력 인에이블 신호(OE)로 출력된다. 플로우 스루 동작시에 신호(OEP)는 리드 명령 인가시에만 "하이"레벨로 발생되는 신호이다.
이제, 도6을 이용하여 파이프라인 리드시의 동작을 설명하면 다음과 같다.
첫 번째 라이트 명령 사이클(Ⅰ)에서, "로우"레벨의 리드 인에이블 신호(REN)와 "하이"레벨의 신호(DESELWEB)가 인가되면 NAND게이트(NA3)가 "하이"레벨의 신호(AA)를 출력하고, 인버터(I10)는 "로우"레벨의 리드 신호(READ)를 발생한다. 지연 회로(22)는 "로우"레벨의 신호를 지연한다. 도6의 타이밍도는 이전 사이클의 명령이 라이트 또는 디셀렉트 명령이어서 레지스터(104)에 "로우"레벨의 신호가 저장되어 있다고 가정한 경우의 타이밍도이다. 그래서, 논리곱 게이트(30)는 "로우"레벨의 신호(EE)를 발생한다. 지연 회로(32)는 "로우"레벨의 신호를 지연한다. 신호(KDATAP) 발생회로(24)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 신호(KDATAP)를 발생하고, "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 지연 회로(22)의 출력신호를 반전하고 래치한다. 신호(KHZ) 발생회로(34)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 신호(KHZ)를 발생하고, "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 지연 회로(32)의 출력신호를 반전하고 래치한다. 지연회로(26)는 "로우"레벨의 신호(KDATAP)를 지연하여 "로우"레벨의 클럭 제어신호(KDATA)를 발생한다. 구동회로(36)는 래치(L3)에 래치되어 있던 "로우"레벨의 신호를 발생한다. 논리곱 게이트(38)는 "로우"레벨의 출력 인에이블 신호(OE)를 발생한다.
두 번째 리드 명령 사이클(Ⅱ)에서, "하이"레벨의 리드 인에이블 신호(REN)가 인가되고 "하이"레벨의 신호(DESELWEB)가 인가되면 NAND게이트(NA3)는 "로우"레벨의 신호(AA)를 발생하고 인버터(I10)는 "하이"레벨의 리드 신호(READ)를 발생한다. 지연 회로(22)는 "하이"레벨의 리드 신호(READ)를 지연하여 출력한다. 1사이클 지연회로(28)는 "로우"레벨의 신호(CC)를 발생한다. 논리곱 게이트(30)는 "로우"레벨의 신호(EE)를 발생한다. 지연회로(32)는 "로우"레벨의 신호를 지연하여 출력한다. 신호(KDATAP) 발생회로(24)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 신호(KDATAP)를 발생하고, "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 "하이"레벨의 지연 회로(22)의 출력신호를 반전하고 래치한다. 신호(KHZ) 발생회로(34)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 신호(KHZ)를 발생하고, "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 지연 회로(32)의 출력신호를 반전하고 래치한다. 지연회로(26)는 "로우"레벨의 신호를 지연하여 "로우"레벨의 클럭 제어신호(KDATA)를 발생한다. 구동회로(36)는 래치(L3)에 저장되어 "로우"레벨의 신호를 출력한다. 논리곱 게이트(38)는 "로우"레벨의 출력 인에이블 신호(OE)를 발생한다.
즉, 라이트, 리드 명령이 연속적으로 입력되는 경우에는 클럭 제어신호(KDATA) 및 출력 인에이블 신호(OE)는 발생되지 않는다.
세 번째 디셀렉트 명령 사이클(Ⅲ)에서, "하이"레벨의 리드 인에이블 신호(REN)가 인가되고 "로우"레벨의 신호(DESELWEB)가 인가되면 NAND게이트(NA3)는 "하이"레벨의 신호(AA)를 발생하고 인버터(I10)는 "로우"레벨의 리드 신호(READ)를 발생한다. 지연 회로(22)는 "로우"레벨의 리드 신호(READ)를 지연한다. 이전 명령을 1사이클 지연하기 위한 회로(28)는 "하이"레벨의 신호(CC)를 발생한다. 논리곱 게이트(32)는 "하이"레벨의 신호(EE)를 발생한다. 지연회로(32)는 "하이"레벨의 신호를 지연한다. 신호(KDATAP) 발생회로(24)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 "하이"레벨의 신호(KDATAP)를 발생하고, "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 지연회로(22)의 출력신호를 반전하고 래치한다. 신호(KHZ) 발생회로(34)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 신호(KHZ)를 발생하고, "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 "하이"레벨의 지연회로(32)의 출력신호를 반전하고 래치한다. 지연회로(26)는 "하이"레벨의 신호를 지연하여 "하이"레벨의 클럭 제어신호(KDATA)를 발생한다. 구동회로(36)는 "하이"레벨의 신호를 출력하고 래치(L3)에 래치한다. 논리곱 게이트(38)는 "하이"레벨의 출력 인에이블 신호(OE)를 발생한다.
즉, 리드, 라이트 명령이 연속적으로 입력되는 경우에는 "로우"레벨의 클럭 제어신호(KDATA) 및 "하이"레벨의 출력 인에이블 신호(OE)를 발생한다.
네 번째 리드 명령 사이클(Ⅳ)에서, 두 번째 리드 명령 사이클에서와 마찬가지로 신호들(AA, CC, DD)이 발생된다. 이전 명령 1사이클 지연회로(28)는 "로우"레벨의 신호(CC)를 발생한다. 논리곱 게이트(30)는 "로우"레벨의 신호(EE)를 발생한다. 지연 회로(22)는 리드 신호(READ)를 지연하고, 지연회로(32)는 신호(EE)를 지연한다. 신호(KDATAP) 발생회로(24)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 신호(KDATAP)를 발생하고, "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 "하이"레벨의 리드 신호(READ)를 반전하고 래치한다. 신호(KHZ) 발생회로(34)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 "하이"레벨의 신호(KHZ)를 발생하고, "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 "로우"레벨의 신호(EE)를 반전하고 래치한다. 지연회로(26)는 "로우"레벨의 클럭 제어신호(KDATA)를 발생하고, 구동회로(36)는 "하이"레벨의 신호(KHZ)에 응답하여 "로우"레벨의 신호를 발생한다. 논리곱 게이트(38)는 "로우"레벨의 출력 인에이블 신호(OE)를 발생한다.
즉, 리드, 디셀렉트 명령이 연속적으로 인가되는 경우에는 그 다음 사이클에서 "하이"레벨의 펄스 신호(KHZ)를 발생한다.
다섯 번째 디셀렉트 명령 사이클(Ⅴ)의 동작은 세 번째 사이클(Ⅲ)의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
즉, 다섯 번째 디셀렉트 명령 사이클에서는 "하이"레벨의 클럭 제어신호(KDATA) 및 출력 인에이블 신호(OE)가 발생된다.
여섯 번째 라이트 명령 사이클(Ⅵ)에서는 리드, 디셀렉트 명령이 인가되고 난 후의 그 다음 사이클이 되므로 "하이"레벨의 펄스 신호(KHZ)가 발생되고, 이에 따라 "로우"레벨의 출력 인에이블 신호(OE)가 발생된다.
일곱 번째 디셀렉트 명령 사이클(Ⅶ) 및 여덟 번째 리드 명령 사이클(Ⅷ)에서는 "로우"레벨의 신호들(KDATA, KHZ), 및 "로우"레벨의 출력 인에이블 신호(OE)가 발생된다.
아홉번째 사이클(Ⅸ)에서, 여덟 번째 사이클이 리드 명령이었으므로 "하이"레벨의 클럭 제어신호(KDATA)와 "하이"레벨의 출력 인에이블 신호(OE)가 발생된다.
즉, 상술한 바와 같은 동작을 수행함에 의해서 파이프라인 리드 동작 수행시의 더블 사이클 디셀렉트 기능을 수행할 수 있다.
따라서, 도2에 나타낸 종래의 반도체 메모리 장치의 데이터 출력버퍼의 클럭 제어신호 및 출력 인에이블 신호 발생회로는 하이 임피이던스 신호 및 로우 임피이던스 신호 발생 경로가 서로 달라 출력 인에이블 신호를 고속으로 발생할 수는 있다. 그러나, 파이프라인 동작 수행시에 더블 사이클 디셀렉트 기능을 수행할 수는 있으나, 라이트 패스 스루 기능 및 싱글 사이클 디셀렉트 기능은 수행할 수가 없다는 문제점이 있었다.
도7은 본 발명의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 시호 발생회로의 회로도로서, 인버터(I12)를 제거하고, 신호(KDATAP) 발생회로(24)대신에 신호 발생회로(40)로 구성되고, 구동회로(36)대신에 구동회로(42)로 구성되고, 라이트 명령 검출 및 지연회로(44), 라이트 패스 스루 신호 발생회로(46), 및 신호(KHZ2) 발생회로(48)로 구성되어 있다.
도7에서, 도2에 나타낸 블록과 동일한 회로 및 블록들은 동일 부호로 표시하였다.
도7에 나타낸 회로의 구성 및 기능을 설명하면 다음과 같다.
신호(KDATAP) 발생회로(40)는 인버터(I34), 클럭 동기 래치(120), NAND게이트들(NA8, NA9), 및 다이나믹 드라이버(122)로 구성되어 있다. 클럭 동기 래치(120)는 "하이"레벨의 반전 클럭신호(CLKB)에 응답하여 지연회로(22)의 출력신호를 반전하고 래치한다. 인버터(I34)는 반전 클럭신호(CLKB)를 반전한다. NAND게이트(NA8)는 "하이"레벨의 인버터(I34)의 출력신호에 응답하여 클럭 동기 래치(120)의 출력신호를 반전하여 출력한다. NAND게이트(NA9)는 "로우"레벨의 반전 라이트 패스 스루 신호(KWPTB)에 응답하여 "하이"레벨의 신호를 발생하고, "하이"레벨의 반전 라이트 패스 스루 신호(KWPTB)에 응답하여 NAND게이트(NA8)의 출력신호를 반전하여 출력한다. 다이나믹 드라이버(122)는 파이프라인 동작시에는 인버터(I43)로부터 출력되는 "하이"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 NOR게이트(NOR1)의 출력신호가 "하이"레벨로 천이하면 "하이"레벨로 천이한 후 소정시간 후에 "로우"레벨로 리셋되는 신호(KDATAP)를 발생하고, 플로우 스루 동작시에는 "로우"레벨의 반전 플로우 스루 신호(FTB)에 응답하여 "하이"레벨의 신호(KDATAP)를 발생한다.
구동회로(42)는 PMOS트랜지스터들(P19, P20), NMOS트랜지스터들(N21, N22), 및 인버터들(I35, I36)로 구성된 래치(L8)로 구성되어 있다. PMOS트랜지스터들(P19, P20)은 "로우"레벨의 신호들(KDB, KHZ2)에 각각 응답하여 "하이"레벨의 신호를 발생하고, NMOS트랜지스터들(N21, N22)은 "하이"레벨의 신호(KHZ) 또는 신호(KHZ2)에 응답하여 "로우"레벨의 신호를 발생한다. 래치(L8)는 PMOS트랜지스터(P20)와 NMOS트랜지스터(N21)의 공통 노드의 출력신호를 래치한다.
라이트 명령 검출 및 지연회로(44)는 인버터(I37), NOR게이트(NOR5), 및 레지스터(124)로 구성되어 있다. 인버터(I37)는 신호(DESELWEB)를 반전한다. NOR게이트(NOR5)는 리드 인에이블 신호(REN)와 인버터(I37)의 출력신호를 비논리곱한다. 즉, 인버터(I37)와 NOR게이트(NOR5)는 라이트 명령을 검출한다. 레지스터(124)는 "로우"레벨의 플로우 스루 신호(FT)에 응답하여 NOR게이트(NOR5)의 출력신호를 1사이클 반전 지연하여 출력하고, "하이"레벨의 플로우 스루 신호(FT)에 응답하여 "로우"레벨의 신호를 발생한다.
라이트 패스 스루 신호 발생회로(46)는 NOR게이트(NOR6)와 NAND게이트(NA10)로 구성되어 있다. NOR게이트(NOR6)는 레지스터(124)의 출력신호와 NAND게이트(NA3)의 출력신호를 비논리합하여 출력신호(FF)를 발생한다. 즉, NOR게이트(NOR6)는 "로우"레벨의 레지스터(124)의 출력신호와 NAND게이트(NA3)의 출력신호를 비논리합하여 "하이"레벨의 출력신호(FF)를 발생한다. NAND게이트(NA10)는 "하이"레벨의 클럭신호(KINCL)에 응답하여 NOR게이트(NOR6)의 출력신호를 반전하여 라이트 패스 스루 신호(KWPTB)를 발생한다.
신호(KHZ2) 발생회로(48)는 NAND게이트(NA11), NOR게이트(NOR7), 및 다이나믹 드라이버(48)로 구성되어 있다. NAND게이트(NA11)는 "하이"레벨의 클럭신호(KINCL)에 응답하여 신호(EE)를 반전하여 출력한다. NOR게이트(NOR7)는 "하이"레벨의 더블 사이클 디셀렉트 신호(DCD)에 응답하여 "로우"레벨의 신호를 발생하고, "로우"레벨의 더블 사이클 디셀렉트 신호(DCD)에 응답하여 NAND게이트(NA11)의 출력신호를 반전하여 출력한다. 다이나믹 드라이버(126)는 NOR게이트(NOR7)의 출력신호가 "로우"레벨이면 "로우"레벨의 신호(KHZ2)를 발생하고, "하이"레벨이면 "하이"레벨로 천이하다가 소정시간 후 "로우"레벨로 천이하는 신호(KHZ2)를 발생한다.
도8은 도7에 나타낸 회로의 레지스터(124)의 구성을 나타내는 회로도로서, 인버터(I38), 클럭드 CMOS인버터들(CI3, CI4), 래치들(L9, L10), 및 NOR게이트(NOR8)로 구성되어 있다.
클럭드 CMOS 인버터(CI3)는 PMOS트랜지스터들(P21, P22)과 NMOS트랜지스터들(N23, N24)로 구성되어 "로우"레벨의 클럭 신호(KINCL)에 응답하여 PMOS트랜지스터(P21)와 NMOS트랜지스터(N24)가 온되고, "로우"레벨의 입력신호(IN)에 응답하여 PMOS트랜지스터(P22)가 온되어 "하이"레벨의 신호를 발생하고, "하이"레벨의 입력신호(IN)에 응답하여 NMOS트랜지스터(N23)가 온되어 "로우"레벨의 신호를 발생한다. 래치(L9)는 인버터들(I39, I40)로 구성되어 클럭드 CMOS 인버터(CI3)의 출력신호를 반전하고 래치한다. NOR게이트(NOR8)는 플로우 스루 동작시에는 "하이"레벨의 플로우 스루 신호(FT)에 응답하여 "로우"레벨의 신호를 발생하고, 파이프라인 동작시에는 "로우"레벨의 플로우 스루 신호(FT)에 응답하여 래치(L9)의 출력신호를 반전하여 출력한다. 클럭드 CMOS 인버터(CI4)는 PMOS트랜지스터들(P23, P24)과 NMOS트랜지스터들(N24, N25)로 구성되어 "하이"레벨의 클럭신호(KINCL)에 응답하여 NOR게이트(NOR8)의 출력신호를 반전하여 출력한다. 래치(L10)는 인버터들(I41, I42)로 구성되어 클럭드 CMOS 인버터(CI4)의 출력신호를 반전하고 래치하여 출력신호(OUT)를 발생한다.
즉, 도8에 나타낸 회로는 플로우 스루 동작시에 "하이"레벨의 플로우 스루 신호(FT)에 응답하여 "로우"레벨의 출력신호(OUT)를 발생하고, 파이프라인 동작시에 "로우"레벨의 플로우 스루 신호(FT)에 응답하여 입력신호(IN)를 1사이클 지연하고 반전하여 출력신호(OUT)를 발생한다.
도9는 도7에 나타낸 클럭 제어신호(KDATA) 및 출력 인에이블 신호(OE) 발생회로의 파이프라인시의 더블 사이클 디셀렉트 동작 및 플로우 스루시의 동작을 설명하기 위한 동작 타이밍도이다.
이 경우에, "하이"레벨의 플로우 스루 신호(FT) 및 "하이"레벨의 더블 사이클 디셀렉트 신호(DCD)가 인가된다. 그러면, 신호(KHZ2)는 "로우"레벨로 고정된다.그리고, 라이트 패스 스루 신호 발생회로(46)는 이전 명령이 라이트 명령이고, 현재 명령이 리드 명령인 경우에 "로우"레벨의 반전 라이트 패스 스루 신호(KWPTB)를 발생한다.
그래서, 첫 번째 라이트 명령 사이클(Ⅰ) 후의 두 번째 리드 명령 사이클(Ⅱ)에서 "로우"레벨의 반전 라이트 패스 스루 신호(KWPTB)를 발생한다. NAND게이트(NA9)는 "하이"레벨의 신호를 발생하고, 다이나믹 드라이버(122)는 "하이"레벨의 신호에 응답하여 "하이"레벨로 천이하고 소정시간 후에 "로우"레벨로 천이하는 신호(KDATAP)를 발생한다. 지연회로(26)는 "신호(KDATAP)를 지연한다. 그리고, 신호(KHZ)는 "로우"레벨로 고정된다. 구동회로(42)는 "로우"레벨의 인버터(I13)의 출력신호에 응답하여 "하이"레벨의 신호를 발생한다. 논리곱 게이트(38)는 "하이"레벨의 신호(OEP)를 출력 인에이블 신호(OE)로 발생한다.
그리고, 세 번째 사이클(Ⅲ)에서 아홉번째 사이클(Ⅸ)까지의 각각의 신호들의 타이밍은 도6에 나타낸 신호들의 타이밍과 동일하다.
따라서, 도7에 나타낸 본 발명의 클럭 제어신호 및 출력 인에이블 신호 발생회로는 파이프라인 리드 동작 수행시에 플로우 스루 및 더블 사이클 디셀렉트 기능을 수행할 수 있다.
도10은 도7에 나타낸 클럭 제어신호(KDATA) 및 출력 인에이블 신호(OE) 발생회로의 파이프라인시의 라이트 패스 스루 및 싱글 사이클 디셀렉트 동작을 설명하기 위한 동작 타이밍도이다.
이 경우에, "하이"레벨의 플로우 스루 신호(FT) 및 "로우"레벨의 더블 사이클 디셀렉트 신호(DCD)가 인가된다. 그러면, 신호(KHZ)는 "로우"레벨로 고정된다.그리고, 라이트 패스 스루 신호 발생회로(46)는 이전 명령이 라이트 명령이고, 현재 명령이 리드 명령인 경우에 "로우"레벨의 반전 라이트 패스 스루 신호(KWPTB)를 발생한다.
도9에 나타낸 타이밍도에서와 마찬가지로, 두 번째 리드 명령 사이클(Ⅱ)에서 도7에 나타낸 회로는 "로우"레벨의 반전 라이트 패스 스루 신호(KWPTB)를 발생하고, "하이"레벨의 출력 인에이블 신호(OE)를 발생한다.
세 번째 디셀렉트 사이클(Ⅲ)에서, 두 번째 사이클(Ⅱ)에 리드 명령이 인가되었으므로 "하이"레벨의 클럭 제어신호(KDATA)가 발생된다. NAND게이트(NA11)는 "하이"레벨의 클럭신호(KINCL)에 응답하여 "하이"레벨의 신호(EE)를 반전하여 "로우"레벨의 신호를 발생한다. NOR게이트(NOR7)는 "하이"레벨의 신호를 발생한다. 다이나믹 드라이버(126)는 "하이"레벨의 신호에 응답하여 "하이"레벨로 천이하고 소정시간 후에 "로우"레벨로 천이하는 신호(KHZ2)를 발생한다. 구동회로(42)는 "하이"레벨의 신호(KHZ2)에 응답하여 PMOS트랜지스터(P19)가 오프되고 NMOS트랜지스터(N22)가 온되어 "로우"레벨의 신호를 발생한다. 논리곱 게이트(38)는 "로우"레벨의 출력 인에이블 신호(OE)를 발생한다.
네 번째 리드 명령 사이클(Ⅳ)에서는 도6의 타이밍도에서와 마찬가지로 신호(KHZ)가 발생된다.
다섯 번째 디셀렉트 명령 사이클(Ⅴ)에서는 네 번째 사이클에 리드 명령이 인가되었으므로 "하이"레벨의 클럭 제어신호(KDATA) 및 신호(KHZ2)가 발생된다.
여섯 번째 라이트 명령 사이클(Ⅵ)에서, "하이"레벨의 신호(KHZ)가 발생된다.
일곱 번째 디셀렉트 명령 사이클(Ⅶ), 여덟 번째 리드 명령 사이클(Ⅷ), 및 아홉번째 리드 명령 사이클(Ⅸ)의 신호들의 타이밍은 도6에 나타낸 신호들의 타이밍과 동일하다.
즉, 파이프라인 동작시의 플로우 스루 및 싱글 사이클 디셀렉트 기능 수행시에 클럭 제어신호 및 출력 인에이블 신호 발생회로는 라이트, 리드 명령이 연속되는 경우에 리드 명령 사이클과, 리드 명령이 연속되는 경우에 다음 리드 명령 사이클에서 출력 인에이블 신호(OE)를 발생한다.
그래서, 이 경우에는 리드, 디셀렉트 명령이 연속되는 경우에 디셀렉트 명령 사이클에서 "로우"레벨의 출력 인에이블 신호(OE)를 발생하기 위하여 "하이"레벨의 신호(KHZ2)를 발생한다.
따라서, 도7에 나타낸 본 발명의 클럭 제어신호 및 출력 인에이블 신호 발생회로는 파이프라인 리드 동작 수행시에 플로우 스루 및 싱글 사이클 디셀렉트 기능을 수행할 수 있다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로는 플로우 스루 및 파이프라인 리드 동작시에 반도체 메모리 장치가 라이프 패스 스루, 더블 사이클 디셀렉트, 및 더블 사이클 디셀렉트 기능을 수행할 수 있도록 한다.
따라서, 본 발명의 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로는 하이 임피이던스 신호와 로우 임피이던스 신호 발생 경로를 서로 달리함으로써 출력 인에이블 신호를 고속으로 발생할 수 있다.
또한, 본 발명의 신호 발생회로는 반도체 메모리 장치가 플로우 스루 및 파이프라인 리드 동작시에 라이트 패스 스루, 싱글 사이클 디셀렉트, 및 더블 사이클 디셀렉트 기능을 모두 수행할 수 있도록 한다.

Claims (12)

  1. 복수개의　데이터　출력신호들을　각각　저장하기　위한　복수개의　제１레지스터들；
    클럭　제어신호에　응답하여　상기　복수개의　제１레지스터들의　출력신호들을　저장하기　위한　복수개의　제２레지스터들；및　
    출력　인에이블　신호에　응답하여　상기　복수개의　제２레지스터의　출력신호들을　각각　외부로　출력하기　위한　복수개의　논리　게이트들　및　출력　드라이버들을　구비한　반도체　메모리　장치의　클럭　제어신호　및　출력　인에이블　신호　발생회로에　있어서，
    플로우 스루 동작시에는 "하이"레벨의 클럭 제어신호를 발생하고, 파이프라인 동작시에는 상기 리드 명령 1사이클 후에 하이 임피이던스에서 로우 임피이던스로의 천이를 제어하기 위한 제1제어신호 및 클럭 제어신호를 발생하기 위한 제1제어신호 및 클럭 제어신호 발생수단;
    플로우 스루 동작시에는 "로우"레벨의 제2제어신호를 발생하고, 파이프라인 동작시에는 리드, 디셀렉트 명령 또는 리드, 라이트 명령이 연속적으로 입력된 후 다음 사이클에서 로우 임피이던스에서 하이 임피이던스로의 천이를 제어하기 위한 상기 제2제어신호를 발생하기 위한 제2제어신호 발생수단;
    파이프라인 동작시에는 라이트, 리드 명령이 연속적으로 입력되는 경우에 상기 리드 명령 사이클에서 상기 라이트 패스 스루 신호를 발생하기 위한 라이트 패스 스루 신호 발생수단;
    더블 사이클 디셀렉트 기능 수행시에 "로우"레벨의 로우 임피이던스에서 하이 임피이던스로의 천이를 검출하기 위한 제3제어신호를 발생하고, 싱글 사이클 디셀렉트 기능 수행시에 리드, 디셀렉트 명령 또는 리드, 라이트 명령이 연속적으로 입력되면 디셀렉트 또는 라이트 명령 사이클에서 상기 제3제어신호를 발생하기 위한 제3제어신호 발생수단; 및
    플로우 스루 동작시에는 출력 인에이블 제어신호에 응답하여 출력 인에이블 신호를 발생하고, 파이프라인 동작시에는 상기 제1제어신호를 반전한 신호 및 상기 제2제어신호에 응답하여 "하이"레벨의 상기 출력 인에이블 신호를 발생하고, 상기 제2제어신호 또는 제3제어신호에 응답하여 "로우"레벨의 상기 출력 인에이블 신호를 발생하기 위한 출력 인에이블 신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  2. 제1항에 있어서, 상기 제1제어신호 및 클럭 제어신호 발생수단은
    리드 인에이블 신호와 디셀렉트 반전 라이트 인에이블 신호를 논리곱하여 상기 리드 신호를 발생하기 위한 리드 신호 발생회로;
    플로우 스루 동작시에 "하이"레벨의 제1제어신호를 발생하고, 파이프라인 동작시에 반전 클럭신호에 응답하여 상기 리드 신호를 입력하고 1사이클 지연하여 상기 제1제어신호로 발생하기 위한 제1제어신호 발생회로; 및
    상기 제1제어신호를 지연하여 상기 클럭 제어신호를 발생하기 위한 제1지연회로를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  3. 제2항에 있어서, 상기 리드 신호 발생회로는
    상기 리드 인에이블 신호와 상기 디셀렉트 반전 라이트 인에이블 신호를 비논리곱하여 제1신호를 발생하기 위한 제1NAND게이트; 및
    상기 제1신호를 반전하여 상기 리드 신호를 발생하기 위한 제1인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  4. 제2항에 있어서, 상기 제1제어신호 발생회로는
    상기 반전 클럭신호에 응답하여 상기 리드 신호를 반전한 신호를 입력하고 래치하기 위한 제1클럭 동기 래치;
    상기 반전 클럭신호를 반전된 신호에 응답하여 상기 제1클럭 동기 래치에 래치된 신호를 반전하여 출력하기 위한 제2NAND게이트;
    상기 라이트 패스 스루 신호를 반전한 신호가 "로우"레벨인 경우에는 "하이"레벨의 신호를 발생하고, "하이"레벨인 경우에는 상기 제2NAND게이트의 출력신호를 반전하여 출력하기 위한 제3NAND게이트; 및
    플로우 스루 동작시에는 "하이"레벨의 상기 제1제어신호를 발생하고, 파이프라인 동작시에는 상기 제3NAND게이트의 출력신호가 "로우"레벨인 경우에 "로우"레벨의 신호를 발생하고, "하이"레벨로 천이하는 경우에 "하이"레벨로 천이한 후 소정 시간후에 "로우"레벨로 천이하는 상기 제1제어신호를 발생하기 위한 제1다이나믹 드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  5. 제4항에 있어서, 상기 제1클럭 동기 래치는
    상기 "하이"레벨의 반전 클럭신호에 응답하여 상기 리드 신호를 반전한 신호를 전송하기 위한 제1전송 게이트; 및
    상기 제1전송 게이트의 출력신호를 래치하고 반전하여 출력하기 위한 제1래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  6. 제3항에 있어서, 상기 제2제어신호 발생수단은
    플로우 스루 동작시에 "로우"레벨의 신호를 발생하고, 파이프라인 동작시에 상기 제1NAND게이트의 출력신호를 반전하여 출력하기 위한 제1NOR게이트;
    상기 클럭신호에 응답하여 상기 제1NOR게이트의 출력신호를 1사이클 지연하여 출력하기 위한 제1레지스터;
    상기 제1NAND게이트의 출력신호와 상기 제1레지스터의 출력신호를 논리곱하여 로우 임피이던스에서 하이 임피이던스로의 천이를 제어하기 위한 제2신호를 발생하기 위한 제1논리곱 게이트;
    상기 반전 클럭신호에 응답하여 상기 제2신호를 입력하고 래치하기 위한 제2클럭 동기 래치;
    상기 "로우"레벨의 반전 클럭신호에 응답하여 상기 클럭 동기 래치의 출력신호를 반전하여 출력하기 위한 제2NOR게이트; 및
    상기 제2NOR게이트의 출력신호가 "로우"레벨인 경우에 "로우"레벨의 신호를 발생하고, "하이"레벨로 천이하는 경우에 "하이"레벨로 천이한 후 소정 시간후에 "로우"레벨로 천이하는 상기 제2제어신호를 발생하기 위한 제2다이나믹 드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  7. 제6항에 있어서, 상기 제1레지스터는
    상기 "로우"레벨의 클럭신호에 응답하여 상기 제1NOR게이트의 출력신호를 반전하기 위한 제1클럭드 CMOS 인버터;
    상기 제1클럭드 CMOS 인버터의 출력신호를 반전하고 래치하기 위한 제2래치;
    상기 "하이"레벨의 클럭신호에 응답하여 상기 제2래치의 출력신호를 반전하기 위한 제2클럭드 CMOS 인버터; 및
    상기 제2클럭드 CMOS 인버터의 출력신호를 반전하고 래치하기 위한 제3래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  8. 제6항에 있어서, 상기 제2클럭 동기 래치는
    상기 "하이"레벨의 반전 클럭신호에 응답하여 상기 제2신호를 전송하기 위한 제2전송 게이트; 및
    상기 제2전송 게이트의 출력신호를 래치하고 반전하여 출력하기 위한 제4래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  9. 제4항에 있어서, 상기 라이프 패스 스루 신호 발생수단은
    상기 디셀렉트 반전 라이트 인에이블 신호를 반전하기 위한 제2인버터;
    상기 리드 인에이블 신호와 상기 제2인버터의 출력신호를 비논리합하여 라이트 명령을 검출하기 위한 제3NOR게이트;
    플로우 스루 동작시에 "로우"레벨의 출력신호를 발생하고, 상기 클럭신호에 응답하여 상기 제3NOR게이트의 출력신호를 1사이클 지연하고 반전하여 출력하기 위한 제2레지스터;
    상기 제1NAND게이트의 출력신호와 상기 제2레지스터의 출력신호를 비논리합하여 라이트 패스 스루 신호를 발생하기 위한 제4NOR게이트; 및
    상기 클럭신호에 응답하여 상기 제4NOR게이트의 출력신호를 반전하여 상기 라이트 패스 스루 신호를 반전한 신호를 발생하기 위한 제4NAND게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  10. 제9항에 있어서, 상기 제2레지스터는
    상기 "로우"레벨의 클럭신호에 응답하여 상기 제3NOR게이트의 출력신호를 반전하기 위한 제3클럭드 CMOS 인버터;
    상기 제3클럭드 CMOS 인버터의 출력신호를 반전하고 래치하기 위한 제5래치;
    플로우 스루 동작시에 "로우"레벨의 출력신호를 발생하고 파이프라인 동작시에 상기 제5래치의 출력신호를 반전하여 출력하기 위한 제5NOR게이트;
    상기 "하이"레벨의 클럭신호에 응답하여 상기 제5NOR게이트의 출력신호를 반전하여 출력하기 위한 제4클럭드 CMOS 인버터; 및
    상기 제4클럭드 CMOS 인버터의 출력신호를 반전하고 래치하기 위한 제6래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  11. 제6항에 있어서, 상기 제3제어신호 발생수단은
    상기 "하이"레벨의 클럭신호에 응답하여 상기 제2신호를 반전하여 출력하기 위한 제5NAND게이트;
    더블 사이클 디셀렉트 기능 수행시에 "로우"레벨의 신호를 발생하고, 싱글 사이클 디셀렉트 기능 수행시에 상기 제5NAND게이트의 출력신호를 반전하여 출력하기 위한 제6NOR게이트; 및
    상기 제6NOR게이트의 출력신호가 "로우"레벨인 경우에 "로우"레벨의 제3제어신호를 발생하고, "하이"레벨인 경우에 "하이"레벨로 천이하고 소정시간 후 "로우"레벨로 천이하는 제3제어신호를 발생하기 위한 제3다이나믹 드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
  12. 제1항에 있어서, 상기 출력 인에이블 신호 발생수단은
    전원전압과 공통 노드사이에 연결되어 상기 제3제어신호 및 상기 제1제어신호의 반전된 신호에 응답하여 상기 공통 노드를 풀업하기 위한 풀업 수단;
    상기 공통 노드와 접지전압사이에 연결되어 상기 제2제어신호 또는 상기 제3제어신호에 응답하여 상기 공통 노드를 풀다운하기 위한 풀다운 수단;
    상기 공통 노드를 통하여 출력되는 신호를 래치하기 위한 제6래치; 및
    플로우 스루 동작시에는 리드 명령시에 발생되는 출력 인에이블 제어신호에 응답하여 상기 출력 인에이블 신호를 발생하고, 파이프라인시에는 상기 공통 노드 또는 제6래치에 래치된 신호를 출력하기 위한 제2논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어신호 및 출력 인에이블 신호 발생회로.
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