JP3397739B2 - 信号発生回路並びに半導体メモリ装置 - Google Patents

信号発生回路並びに半導体メモリ装置

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JP3397739B2
JP3397739B2 JP2000039998A JP2000039998A JP3397739B2 JP 3397739 B2 JP3397739 B2 JP 3397739B2 JP 2000039998 A JP2000039998 A JP 2000039998A JP 2000039998 A JP2000039998 A JP 2000039998A JP 3397739 B2 JP3397739 B2 JP 3397739B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、半導体メモリ装
置に係るもので、特に、出力信号端のローインピーダン
スを制御するための信号発生経路とハイインピーダンス
を制御するための信号発生経路とを異にすることによ
り、出力イネーブル信号の発生速度を改善し、フロース
ルーの動作及びパイプラインのリード時のダブルサイク
ルディセレクト(double cycle deselect)、シングルサ
イクルディセレクト(single cycle deselect)、ライト
パススルー(write pass through)機能の全てを実行する
ことができる半導体メモリ装置のクロック制御信号及び
出力イネーブル信号発生回路に関する。
【０００２】
【従来の技術】図５は、一般の半導体メモリ装置のデー
タ出力バッファの回路図であって、このデータ出力バッ
ファは、第１レジスタ10、第２レジスタ12、論理積手段
14、及び出力ドライバ16で構成される。
【０００３】第１レジスタ10は、マルチプレクサMUX1,M
UX2及びラッチL1からなり、第２レジスタ12は、クロッ
クCMOSインバーターCI1,CI2及びラッチL2からなり、論
理積手段14は、NANDゲートNA1,NA2及びインバーターI8,
I9からなり、出力ドライバ16は、NMOSトランジスタN7,N
8からなる。
【０００４】以下、このように構成されたデータ出力バ
ッファの動作を説明する。
【０００５】マルチプレクサMUX1,MUX2は、“ハイ”レ
ベルと“ロー”レベルのセンス出力信号対SASb,SASに応
じてPMOSトランジスタP1,P2及びNMOSトランジスタN2が
オンされて、“ハイ”レベルと“ロー”レベルのデータ
出力信号対DATAAb,DATAAを発生する。
【０００６】ラッチL1は、インバーターI4,I3からな
り、データ出力信号対DATAAb,DATAAをラッチする。
【０００７】クロックCMOSインバーターCI1,CI2は、
“ハイ”レベルのクロック制御信号KDATAに応じてPMOS
トランジスタP5,P7及びNMOSトランジスタN4,N6がそれぞ
れオンされて、データ出力信号DATAAbをPMOSトランジス
タP6とNMOSトランジスタN3により反転してデータ出力信
号DATACとして発生し、データ出力信号DATAAをPMOSトラ
ンジスタP8とNMOSトランジスタN5により反転して反転デ
ータ出力信号DATACbとして発生する。
【０００８】NANDゲートNA1とインバーターI8は、“ハ
イ”レベルの出力イネーブル信号OEに応じてデータ出力
信号DATACをデータ出力信号DOUとして発生し、NANDゲー
トNA2とインバーターI9は、“ハイ”レベルの出力イネ
ーブル信号OEに応じて反転データ出力信号DATACbをデー
タ出力信号DODとして発生する。
【０００９】NMOSトランジスタN7は、“ハイ”レベルの
出力信号DOUに応じて“ハイ”レベルのデータ出力信号D
outを発生し、NMOSトランジスタN8は、“ハイ”レベル
の出力信号DODに応じて“ロー”レベルのデータ出力信
号Doutを発生する。即ち、データ出力信号線Doutはロー
インピーダンス状態となる。そして、出力イネーブル信
号OEが“ロー”レベルとなると、論理積手段14のデータ
出力信号対DOU,DODの全てが“ロー”レベルとなって、
出力ドライバ16を構成するNMOSトランジスタN7,N8の全
てがオフされて、データ出力信号線Doutはハイインピー
ダンス状態となる。
【００１０】上述のように構成された従来のデータ出力
バッファは、フロースルー及びパイプラインの動作時に
クロック制御信号KDATA及び出力イネーブル信号OEを発
生するための回路が求められるようになる。ここで、フ
ロースルーのときは、クロック制御信号KDATAは、常時
(normally)ハイ状態を維持しなければならない。
【００１１】図６は、従来の半導体メモリ装置のクロッ
ク制御信号及び出力イネーブル信号発生回路の回路図で
あって、これらのクロック制御信号及び出力イネーブル
信号発生回路は、ダブルサイクルディセレクト機能を有
する。
【００１２】以下、先ず、図６に示した回路に入力する
信号の発生を説明する。
【００１３】リードイネーブル信号RENは、反転ライト
イネーブル信号が“ハイ”レベルである場合に、“ハ
イ”レベルにイネーブルされる。ディセレクト反転イネ
ーブル信号DESELWEBは、反転チップ選択信号が“ロー”
レベルであるか、又は、チップ選択信号のうち一つがデ
ィセレクト状態である時に“ロー”レベルで、反転チッ
プ選択信号が“ハイ”レベルであるか、又は、チップ選
択信号の全てがセレクト状態であるときに“ハイ”レベ
ルとなる。
【００１４】クロック信号KINCLは、外部から半導体メ
モリ装置の内部に印加されるクロック信号XCKに同期し
て内部のクロック信号発生回路により発生される信号で
ある。反転クロック信号CLKBは、外部クロック信号XCK
を入力して内部で反転させた信号である。出力イネーブ
ル信号OEPは、フロースルー動作時には、“ハイ”レベ
ルのフロースルー信号FTと“ハイ”レベルのリード命令
信号READに応じて、外部から入力される出力イネーブル
信号をバッファリングして発生され、パイプラインの動
作時には“ハイ”レベルに固定される信号である。
【００１５】以下、図６に示した回路の構成及び機能を
説明する。
【００１６】論理積ゲート20は、NANDゲートNA3とイン
バーターI10からなる。NANDゲートNA3は、リードイネー
ブル信号RENと、チップ選択信号に従って発生される信
号DESELWEBとを入力として否定論理積を実行して信号AA
を発生する。インバーターI10は、信号AAを反転させて
リード信号READを発生する。
【００１７】遅延回路22は、２個の直列連結されたイン
バーターI11,I12からなり、リード信号READを遅延させ
る。
【００１８】リード信号KDATAPを発生するための回路24
は、クロック同期ラッチ100、NORゲートNOR1、及びダイ
ナミックドライバ102からなる。クロック同期ラッチ100
は、“ハイ”レベルの反転クロック信号CLKBに応じて遅
延回路22の出力信号をラッチしてその反転信号を出力す
る。NORゲートNOR1は、“ロー”レベルの反転クロック
信号CLKBに応じてクロック同期ラッチ100の出力信号を
反転させて出力する。ダイナミックドライバ102は、１
パイプラインの動作時は、“ハイ”レベルの反転フロー
スルー信号FTBに応じて、NORゲートNOR1の出力信号が
“ハイ”レベルに遷移した場合にその“ハイ”レベルへ
の遷移から所定時間の後に“ロー”レベルにリセットさ
れるパルス信号KDATAPを発生し、フロースルーの動作時
は、“ロー”レベルの反転フロースルー信号FTBに応じ
て、常時“ハイ”レベルのスタティック信号KDATAPを発
生する。
【００１９】遅延回路26は、２個の直列連結されたイン
バーターI13,I14からなって、信号KDATAPを遅延させて
クロック制御信号KDATAを発生する。そして、インバー
ターI13は、信号KDATAPを反転して信号KDBを発生する。
【００２０】１サイクル遅延回路28は、NORゲートNOR3
とレジスタ104からなる。NORゲートNOR3は、フロースル
ーの動作時は、“ハイ”レベルのフロースルー信号FTに
応じて“ロー”レベルの信号を発生し、パイプラインの
動作時は、“ロー”レベルのフロースルー信号FTに応じ
てNANDゲートNA3の出力信号AAを反転させる。レジスタ1
04は、クロック信号KINCLに応じてNORゲートNOR3の出力
信号を１サイクルだけ遅延させて信号CCを発生する。
論理積ゲート30は、NANDゲートNA3の出力信号AAとレジ
スタ104の出力信号CCとの論理積を演算して信号EEを発
生する。
【００２１】即ち、回路28,30は、前回のサイクルでリ
ード命令が印加され、現在のサイクルでディセレクト又
はライト命令が印加されると、“ハイ”レベルにイネー
ブルされる信号EEを発生する。
【００２２】ハイインピーダンス回路の遷移を制御する
ための信号を発生させる回路34は、クロック同期ラッチ
106、NORゲートNOR2、及びダイナミックドライバ108か
らなる。クロック同期ラッチ106は、“ハイ”レベルの
反転クロック信号CLKBに応じて遅延回路32の出力信号を
反転しラッチする。NORゲートNOR2は、“ロー”レベル
の反転クロック信号CLKBに応じてクロック動機ラッチ10
6の出力信号を反転して出力する。ダイナミックドライ
バ108は、NORゲートNOR2の出力信号が“ハイ”レベルに
遷移すると、その“ハイ”レベルへの遷移から所定時間
の後に“ロー”レベルにリセットされる信号KHZを発生
する。
【００２３】駆動回路36は、PMOSトランジスタP9、NMOS
トランジスタN9、及び、２つのインバーターI19,I20か
らなるラッチL3で構成される。PMOSトランジスタP9は、
“ロー”レベルの信号KDBに応じて“ハイ”レベルの信
号を出力し、NMOSトランジスタN9は、“ハイ”レベルの
信号KHZに応じて“ロー”レベルの信号を出力する。ラ
ッチL3は、PMOSトランジスタP9及びNMOSトランジスタN9
の共通の出力信号をラッチし、PMOSトランジスタP9とNM
OSトランジスタN9がそれぞれ“ハイ”レベルの信号KDB
と“ロー”レベルの信号KHZに応じてオフされても、ラ
ッチされているデータを継続して出力する。
【００２４】論理積ゲート38は、NANDゲートNA5とイン
バーターI21で構成され、“ハイ”レベルの出力イネー
ブル信号OEPに応じて駆動回路36の出力信号を出力イネ
ーブル信号OEとして発生する。
【００２５】即ち、回路20,22,24,26は、出力信号端の
ローインピーダンスへの遷移を制御するための信号発生
回路で、回路28,30,32,34は、出力信号端のハイインピ
ーダンスへの遷移を制御するための信号発生回路であ
る。
【００２６】図７は、図６に示した回路のレジスタ104
の構成を示す回路図であって、このレジスタ104は、イ
ンバーターI22、クロック形CMOSインバーターCI1,CI2、
インバーターI23,I24及びインバーターI25,I26からなる
ラッチL4,L5で構成される。
【００２７】以下、図７に示した回路の構成及び機能を
説明する。
【００２８】クロック形CMOSインバーターCI1は、PMOS
トランジスタP10,P11とNMOSトランジスタN10,N11で構成
され、“ロー”レベルのクロック信号KINCLに応じてPMO
SトランジスタP10とNMOSトランジスタN11がオンされ、
“ロー”レベルの入力信号BBに応じてPMOSトランジスタ
P11がオンされて“ハイ”レベルの信号を発生し、“ハ
イ”レベルの入力信号BBに応じてNMOSトランジスタN10
がオンされて“ロー”レベルの信号を発生する。ラッチ
L4は、インバーターI23,I24で構成され、クロック形CMO
SインバーターCI1の出力信号を反転しラッチする。クロ
ック形CMOSインバーターCI2は、PMOSトランジスタP12,P
13とNMOSトランジスタN12,N13で構成され、“ハイ”レ
ベルのクロック信号KINCLに応じてラッチL4の出力信号
を反転して出力する。ラッチL5は、インバーターI25,I2
6で構成され、クロックCMOSインバーターCI2の出力信号
を反転しラッチして出力信号CCを発生する。
【００２９】即ち、図７に示した回路は、入力信号AAを
クロック信号KINCLに応じて１サイクルだけ遅延させて
出力信号CCを発生する。
【００３０】図８は、図６に示したクロック同期ラッチ
100,106の構成を示す回路図であって、このクロック同
期ラッチ100,106は、インバーターI27、COMS伝送ゲート
T1、及び、２つのインバーターI28,I29からなるラッチL
6で構成される。
【００３１】以下、図８に示した回路の機能を説明す
る。
【００３２】CMOS伝送ゲートT1は、“ハイ”レベルの反
転クロック信号CLKBに応じてオンして入力信号INを伝送
する。ラッチL6は、CMOS伝送ゲートT1の出力信号を反転
しラッチして出力信号OUTを発生する。
【００３３】即ち、図８に示した回路は、“ハイ”レベ
ルの反転クロック信号CLKBに応じて入力信号INを反転さ
せて出力し、反転クロック信号CLKBの“ロー”レベル期
間ではラッチL6にラッチされた信号を出力する。
【００３４】図９は、図６に示した回路のダイナミック
ドライバ102の構成を示す回路図であって、このダイナ
ミックドライバ102は、PMOSトランジスタP14,P15及びNM
OSトランジスタN14,N15からなるNANDゲートNA4、PMOSト
ランジスタP16,P17,P18、NMOSトランジスタN16,N17,N1
8,N19,N2７、インバーターI30,I31,I32,I33、NANDゲー
トNA6,NA7からなるラッチL7、及び、NORゲートNOR4で構
成される。
【００３５】図９に示した回路の機能を説明する。
【００３６】NANDゲートNA4は、入力信号IN及びラッチL
7の出力信号のうち少なくとも一方が“ロー”レベルで
ある時に、“ハイ”レベルの信号を発生する。PMOSトラ
ンジスタP16及びNMOSトランジスタN16,N17からなる回路
は、フロースルー動作の時は、インバーターI15から出
力される“ロー”レベルの反転フロースルー信号FTBに
応じてNMOSトランジスタN17がオフされてディスエーブ
ルされ、パイプライン動作の時は、“ハイ”レベルの反
転フロースルー信号FTBに応じてNMOSトランジスタN17が
オンされてイネーブルされてNANDゲートNA4の出力信号
を反転して出力する。PMOSトランジスタ17は、“ロー”
レベルの反転フロースルー信号FTBに応じて“ハイ”レ
ベルの信号OUTを発生する。
【００３７】遅延回路110は、出力端OUTに出力される信
号KDATAPのパルス幅を調節する機能を有する。インバー
ターI30は入力信号INを反転させ、インバーターI33は遅
延回路110の出力信号を反転させる。PMOSトランジスタP
18とNMOSトランジスタN19,N27からなる回路は、“ロ
ー”レベルのインバーターI33の出力信号に応じて“ハ
イ”レベルの信号を発生し、“ハイ”レベルのインバー
ターI30,I33の出力信号に応じて“ロー”レベルの信号
を発生する。ラッチL7は、“ロー”レベルの反転フロー
スルー信号FTBに応じて“ハイ”レベルの信号を発生
し、“ハイ”レベルの反転フロースルー信号FTBに応じ
てPMOSトランジスタP18とNMOSトランジスタN19の共通ノ
ードの出力信号を反転させて出力する。インバーターI3
1,I32は、ラッチL7の出力信号を遅延させて出力する。N
ORゲートNOR4は、ラッチL7の出力信号とインバーターI3
2の出力信号が共に“ロー”レベルである場合に、“ハ
イ”レベルの出力信号を発生する。NMOSトランジスタN1
8は、“ハイ”レベルのNORゲートNOR4の出力信号に応じ
てオンされて“ロー”レベルの信号OUTを発生する。
【００３８】この構成において、PMOSトランジスタP16
のサイズをNMOSトランジスタN18のサイズに比べて相対
的に大きくすることにより、高速動作を達成することが
できる。
【００３９】即ち、図９に示したダイナミックドライバ
は、フロースルー動作のときは、“ロー”レベルの反転
フロースルー信号FTBに応じてPMOSトランジスタP17をオ
ンさせ、ラッチL7、インバーターI31,I32、及びNORゲー
トNOR4からなる回路の“ロー”レベルの出力信号に応じ
てNMOSトランジスタN18をオフさせて、“ハイ”レベル
の信号OUTを発生する。
【００４０】そして、パイプライン動作の時は、信号OU
Tが“ロー”レベルであれば遅延回路110とインバーター
I33により遅延及び反転させて“ハイ”レベルの信号を
発生する。次いで、NMOSトランジスタN27がオンされてP
MOSトランジスタP18とNMOSトランジスタN19,N27からな
る回路がイネーブルされる。
【００４１】このとき、“ロー”レベルの入力信号INが
印加されれば、NMOSトランジスタN19がオンされて"ロ
ー"レベルの信号を発生し、ラッチL7は“ロー”レベル
の信号を反転しラッチして“ハイ”レベルの信号を発生
する。そして、インバーターI31,I32とNORゲートNOR4か
らなる回路は、“ハイ”レベルの信号の入力に応じて
“ロー”レベルの信号を発生する。又、“ロー”レベル
の入力信号INが印加すれば、PMOSトランジスタP14がオ
ンして、NANDゲートNA8は“ハイ”レベルの出力信号を
発生する。そして、NMOSトランジスタN16は“ハイ”レ
ベルの出力信号に応じてオンして“ロー”レベルの信号
OUTを発生する。
【００４２】そして、“ハイ”レベルの入力信号INが印
加されると、NMOSトランジスタN14がオンされて、NAND
ゲートNA8は“ロー”レベルの出力信号を発生する。そ
して、PMOSトランジスタP16がオンして“ハイ”レベル
の信号を発生する。このとき、ラッチL7は“ハイ”レベ
ルの信号をラッチする。
【００４３】このように、信号OUTが“ハイ”レベルに
遷移すると、遅延回路110とインバーターI33は、その
“ハイ”レベルの信号OUTを遅延及び反転させて“ロ
ー”レベルの信号を発生する。次いで、PMOSトランジス
タP18がオンされて“ハイ”レベルの信号を発生する。
ラッチL7は、“ハイ”レベルの信号を反転しラッチして
“ロー”レベルの信号を発生する。インバーターI31,I3
2とNORゲートNOR4は、“ロー”レベルの信号の入力に応
じてして“ハイ”レベルの信号を発生する。次いで、NM
OSトランジスタN18がオンされて"ロー"レベルの信号OUT
を発生する。
【００４４】従って、図９に示したダイナミックドライ
バは、パイプライン動作の時に“ロー”レベルの入力信
号INが印加されると、“ロー”レベルの信号OUTを発生
し、“ハイ”レベルの入力信号INが印加されると、“ハ
イ”レベルに遷移する信号OUTを発生し、信号OUTが“ハ
イ”レベルに遷移してから所定時間の後に“ロー”レベ
ルに遷移する信号KDATAPを発生する。
【００４５】そして、ダイナミックドライバ108の構成
は、図示していないが、図９に示したダイナミックドラ
イバの構成において、PMOSトランジスタP17とNMOSトラ
ンジスタN17を除去し、ラッチL7を構成するNANDゲートN
A6,NA7をインバーターで置き換えて構成することができ
る。
【００４６】図１０は、図６に示したクロック制御信号
KDATA及び出力イネーブル信号OE発生回路のパイプライ
ン時の動作を説明するための動作タイミング図である。
【００４７】フロースルー時の動作は、図示していない
が、上述の説明を参考とすれば易しく理解されるだろ
う。このときにはクロック制御信号KDATA及び出力イネ
ーブル信号OEが上述のように“ハイ”レベルに固定され
る。即ち、フロースルー時には“ロー”レベルの信号FT
Bがダイナミックドライバ102に印加されて、出力信号KD
ATAは“ハイ”レベルに保持される。それで、“ハイ”
レベルのクロック制御信号KDATAが発生される。そし
て、NORゲートNOR3に“ロー”レベルの信号FTが印加さ
れ信号OEが“ロー”レベルとなって、信号KHZは“ロ
ー”レベルとなる。それで、フロースルーの動作時は駆
動回路36の出力信号が“ハイ”レベルを保持して、信号
OEPが出力イネーブル信号OEとして出力される。フロー
スルーの動作時に信号OEPはリード命令の印加時のみに
“ハイ”レベルに発生される信号である。
【００４８】以下、図10を用いてパイプラインのリード
時の動作を説明する。
【００４９】１番目のライト命令サイクルＩにおいて、
“ロー”レベルのリードイネーブル信号RENと“ハイ”
レベルの信号DESELWEBが印加すると、NANDゲートNA3が
“ハイ”レベルの信号AAを出力し、インバーターI10は
“ロー”レベルのリード信号READを発生する。遅延回路
22は“ロー”レベルの信号を遅延する。
【００５０】図10のタイミング図は、前回のサイクルの
命令がライト又はディセレクト命令であって、レジスタ
104に“ロー”レベルの信号が貯蔵されたと仮定した場
合のタイミング図である。この場合において、論理積ゲ
ート30は“ロー”レベルの信号EEを発生する。遅延回路
32は“ロー”レベルの信号を遅延させる。
【００５１】信号KDATAPの発生回路24は、“ロー”レベ
ルの反転クロック信号CLKBに応じて“ロー”レベルの信
号KDATAPを発生し、“ハイ”レベルの反転クロック信号
CLKBに応じて“ロー”レベルの遅延回路22の出力信号を
反転しラッチする。信号KHZの発生回路34は、“ロー”
レベルの反転クロック信号CLKBに応じて“ロー”レベル
の信号KHZを発生し、“ハイ”レベルの反転クロック信
号CLKBに応じて“ロー”レベルの遅延回路32の出力信号
を反転しラッチする。遅延回路26は、“ロー”レベルの
信号KDATAPを遅延させて“ロー”レベルのクロック制御
信号KDATAを発生する。駆動回路36は、ラッチL3にラッ
チされていた“ロー”レベルの信号を発生する。論理積
ゲート38は“ロー”レベルの出力イネーブル信号OEを発
生する。
【００５２】２番目のリード命令サイクルIIにおいて、
“ハイ”レベルのリードイネーブル信号RENが印加さ
れ、“ハイ”レベルの信号DESELWEBが印加されると、NA
NDゲートNA3は“ロー”レベルの信号AAを発生し、イン
バーターI10は“ハイ”レベルのリード信号READを発生
する。遅延回路22は“ハイ”レベルのリード信号READを
遅延して出力する。１サイクル遅延回路28は“ロー”レ
ベルの信号CCを発生する。論理積ゲート30は“ロー”レ
ベルの信号EEを発生する。遅延回路32は“ロー”レベル
の信号を遅延して出力する。
【００５３】信号KDATAP発生回路24は、“ロー”レベル
の反転クロック信号CLKBに応じて“ロー”レベルの信号
KDATAPを発生し、“ハイ”レベルの反転クロック信号CL
KBに応じて“ハイ”レベルの遅延回路22の出力信号を反
転しラッチする。
【００５４】信号KHZ発生回路34は、“ロー”レベルの
反転クロック信号CLKBに応じて“ロー”レベルの信号KH
Zを発生し、“ハイ”レベルの反転クロック信号CLKBに
応じて“ロー”レベルの遅延回路32の出力信号を反転し
ラッチする。
【００５５】遅延回路26は、“ロー”レベルの信号を遅
延させて“ロー”レベルのクロック制御信号KDATAを発
生する。駆動回路36はラッチL3に貯蔵されて“ロー”レ
ベルの信号を出力する。論理積ゲート38は“ロー”レベ
ルの出力イネーブル信号OEを発生する。
【００５６】即ち、ライト、リードの命令が連続して入
力される場合は、クロック制御信号KDATA及び出力イネ
ーブル信号OEは発生しない。
【００５７】３番目のディセレクト命令サイクルIIIに
おいて、“ハイ”レベルのリードイネーブル信号RENが
印加され、"ロー"レベルの信号DESELWEBが印加される
と、NANDゲートNA3は“ハイ”レベルの信号AAを発生
し、インバーターI10は“ロー”レベルのリード信号REA
Dを発生する。
【００５８】遅延回路22は“ロー”レベルのリード信号
READを遅延させる。前回の命令を１サイクルだけ遅延さ
せるための回路28は、“ハイ”レベルの信号CCを発生す
る。論理積ゲート30は“ハイ”レベルの信号EEを発生す
る。遅延回路32は“ハイ”レベルの信号を遅延させる。
【００５９】信号KDATAP発生回路24は、“ロー”レベル
の反転クロック信号CLKBに応じて“ハイ”レベルの信号
KDATAPを発生し、“ハイ”レベルの反転クロック信号CL
KBに応じて“ロー”レベルの遅延回路22の出力信号を反
転しラッチする。
【００６０】信号KHZ発生回路34は、“ロー”レベルの
反転クロック信号CLKBに応じて“ロー”レベルの信号KH
Zを発生し、“ハイ”レベルの反転クロック信号CLKBに
応じて“ハイ”レベルの遅延回路32の出力信号を反転し
ラッチする。
【００６１】遅延回路26は、“ハイ”レベルの信号を遅
延して“ハイ”レベルのクロック制御信号KDATAを発生
する。駆動回路36は“ハイ”レベルの信号を出力しラッ
チL3にラッチする。論理積ゲート38は“ハイ”レベルの
出力イネーブル信号OEを発生する。
【００６２】即ち、リード、ライト命令が連続して入力
する場合は、“ロー”レベルのクロック制御信号KDATA
及び“ハイ”レベルの出力イネーブル信号OEを発生す
る。
【００６３】４番目のリード命令サイクルIVにおいて、
２番目のリード命令サイクルの場合と同様に、信号AA,C
C,DDが発生される。前回の命令１サイクル遅延回路28は
“ロー”レベルの信号CCを発生する。論理積ゲート30は
“ロー”レベルの信号EEを発生する。遅延回路22はリー
ド信号READを遅延させ、遅延回路32は信号EEを遅延させ
る。
【００６４】信号KDATAP発生回路24は、“ロー”レベル
の反転クロック信号CLKBに応じて“ロー”レベルの信号
KDATAPを発生し、“ハイ”レベルの反転クロック信号CL
KBに応じて“ハイ”レベルのリード信号READを反転しラ
ッチする。
【００６５】信号KHZ発生回路34は、“ロー”レベルの
反転クロック信号CLKBに応じて“ハイ”レベルの信号KH
Zを発生し、“ハイ”レベルの反転クロック信号CLKBに
応じて“ロー”レベルの信号EEを反転しラッチする。
【００６６】遅延回路26は、“ロー”レベルの出力制御
信号KDATAを発生し、駆動回路36は、“ハイ”レベルの
信号KHZに応じて“ロー”レベルの信号を発生する。論
理積ゲート38は“ロー”レベルの出力イネーブル信号OE
を発生する。
【００６７】即ち、リード、ディセレクト命令が連続し
て印加される場合は、その次のサイクルにおいて“ハ
イ”レベルのパルス信号KHZを発生する。
【００６８】5番目のディセレクト命令サイクルVの動作
は、３番目のサイクルIIIの動作説明を参考にすれば、
容易に理解される。
【００６９】即ち、５番目のディセレクト命令サイクル
においては、“ハイ”レベルのクロック制御信号KDATA
及び出力イネーブル信号OEが発生される。
【００７０】６番目のライト命令サイクルVIは、リー
ド、ディセレクト命令が印加された次のサイクルである
ので、“ハイ”レベルのパルス信号KHZが発生し、従っ
て、“ロー”レベルの出力イネーブル信号OEが発生す
る。
【００７１】７番目のディセレクト命令サイクルVII及
び８番目のリード命令サイクルVIIIにおいては、“ロ
ー”レベルの信号KDATA,KHZ及び“ロー”レベルの出力
イネーブル信号OEが発生する。
【００７２】９番目のサイクルIXにおいて、８番目のサ
イクルがリード命令であったので、“ハイ”レベルのク
ロック制御信号KDATAと“ハイ”レベルの出力イネーブ
ル信号OEが発生する。
【００７３】即ち、上述のような動作を行うことによ
り、パイプラインリード動作の実行時にダブルサイクル
ディセレクト機能を行うことができる。
【００７４】従って、図６に示した従来の半導体メモリ
装置のデータ出力バッファのクロック制御信号及び出力
イネーブル信号発生回路は、ハイインピーダンス信号及
びローインピーダンス信号発生回路が別個であり、出力
イネーブル信号を高速で発生することは可能であった。
しかし、パイプラインの動作の実行時はダブルサイクル
ディセレクト機能を実行することは可能であるが、ライ
トパススルー機能及びシングルサイクルディセレクト機
能を実行することができないという問題点があった。
【００７５】
【発明が解決しようとする課題】上述のように、従来の
半導体メモリ装置のクロック制御信号及び出力イネーブ
ル信号発生回路は、出力信号端のローインピーダンスを
制御するための信号発生経路とハイインピーダンスを制
御するための信号発生経路とが同一である。したがっ
て、出力イネーブル信号の遷移が遅延し、半導体メモリ
装置の出力信号端のローインピーダンスからハイインピ
ーダンスへの遷移及びハイインピーダンスからローイン
ピーダンスへの遷移速度が遅延するという問題点があっ
た。
【００７６】このような従来技術の問題点は、出力信号
端のローインピーダンスを制御するための信号発生経路
と、ハイインピーダンスを制御するための信号発生経路
とを別個にすることによって解決することができる。そ
して、半導体メモリ装置のパイプラインリード動作とし
ては、シングルサイクルディセレクト、ダブルサイクル
ディセレクト、及びライトパススルー機能などがある。
【００７７】ところが、従来の半導体メモリ装置のクロ
ック制御信号及び出力イネーブル信号発生回路はハイイ
ンピーダンスとローインピーダンス出力信号の発生経路
を別個にすることによって出力信号の遷移速度の遅延問
題を克服することができるが、シングルサイクルディセ
レクト、ダブルサイクルディセレクト、及びライトパス
スルー機能の全てを実行することができないという問題
点がある。
【００７８】本発明の目的は、例えば、出力信号端のハ
イインピーダンスを制御するための信号発生経路とロー
インピーダンスを制御するための信号発生経路とを異に
することによって出力イネーブル信号の発生速度を改善
すると共に、シングルサイクルディセレクト、ダブルサ
イクルディセレクト、及びライトパススルー機能の全て
を実行することができる半導体メモリ装置のクロック制
御信号及び出力イネーブル信号発生回路を提供すること
にある。
【００７９】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る半導体メモリ装置は、複数個のデ
ータ出力信号をそれぞれ貯蔵するための複数個の第１レ
ジスタと、クロック制御信号に応じて前記複数個の第１
レジスタの出力信号を貯蔵するための複数個の第２レジ
スタと、出力イネーブル信号に応じて前記複数個の第２
レジスタの出力信号をそれぞれ外部に出力するための複
数個の論理ゲート及び出力ドライバとを備えた半導体メ
モリ装置であって、フロースルー動作のときには“ハ
イ”レベルのクロック制御信号を発生し、パイプライン
動作のときには前記リード命令の１サイクルの後にハイ
インピーダンスからローインピーダンスへの遷移を制御
するための第１制御信号及びクロック制御信号を発生す
るための第１制御信号及びクロック制御信号発生手段
と、フロースルー動作のときには“ロー”レベルの第２
制御信号を発生し、パイプライン動作のときにはリー
ド、ディセレクト命令又はリード、ライト命令が連続し
て入力された後、次のサイクルでローインピーダンスか
らハイインピーダンスへの遷移を制御するための前記第
２制御信号を発生する第２制御信号発生手段と、パイプ
ライン動作のときにはライト、リード命令が連続して入
力される場合に前記リード命令サイクルで前記ライトパ
ススルー信号を発生するためのライトパススルー信号発
生手段と、ダブルサイクルディセレクト機能実行のとき
に“ロー”レベルのローインピーダンスからハイインピ
ーダンスへの遷移を検出するための第３制御信号を発生
し、シングルサイクルディセレクト機能の実行時にリー
ド、ディセレクト命令又はリード、ライト命令が連続的
に入力されると、ディセレクト又はライト命令サイクル
で前記第３制御信号を発生するための第３制御信号発生
手段と、フロースルー動作時には出力イネーブル制御信
号に応じて出力イネーブル信号を発生し、パイプライン
動作のときには前記第１制御信号を反転させた信号及び
前記第３制御信号に応じて“ハイ”レベルの前記出力イ
ネーブル信号を発生し、前記第２制御信号又は第３制御
信号に応じて“ロー”レベルの前記出力イネーブル信号
を発生するための出力イネーブル信号発生手段とを備え
たことを特徴とする。
【００８０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて説明する。
【００８１】図１は、本発明の好適な実施の形態に係る
半導体メモリ装置のクロック制御信号及び出力イネーブ
ル信号の発生回路の回路図である。この発生回路は、図
６に示す回路と比較すると、図６のインバーターI12を
除去し、KDATAP信号発生回路24の代わりに他のKDATAP信
号発生回路40を備え、駆動回路36の代わりに他の駆動回
路42を備え、更にライト命令検出及び遅延回路44、ライ
トパススルー信号発生回路46、及びKHZ2信号発生回路48
を備えている。
【００８２】なお、図１において、図６に示したブロッ
クと同じ回路及びブロックは同一符号を付して表示して
いる。
【００８３】以下、図１に示した回路の構成及び機能を
説明する。
【００８４】KDATAP信号発生回路40は、インバーターI3
4、クロック同期ラッチ100、NANDゲートNA8,NA9、及び
ダイナミックドライバ122からなっている。
【００８５】クロック同期ラッチ100は、“ハイ”レベ
ルの反転クロック信号CLKBに応じてインバーターI11の
出力信号を反転しラッチする。
【００８６】インバーターI34は、反転クロック信号CLK
Bを反転させる。
【００８７】NANDゲートNA8は、“ハイ”レベルのイン
バーターI34の出力信号に応じてクロック同期ラッチ100
の出力信号を反転させて出力する。NANDゲートNA9は、
“ロー”レベルの反転ライトパススルー信号KWPTBに応
じて“ハイ”レベルの信号を発生し、“ハイ”レベルの
反転ライトパススルー信号KWPTBに応じてNANDゲートNA8
の出力信号を反転させて出力する。
【００８８】ダイナミックドライバ122は、パイプライ
ンの動作時は、インバーター143から出力される“ハ
イ”レベルの反転フロースルー信号FTBに応じて、NAND
ゲートNA9の出力信号が“ハイ”レベルに遷移すると
“ハイ”レベルに遷移し、その“ハイ”レベルへの遷移
から所定時間の後に“ロー”レベルにリセットされる信
号KDATAPを発生し、フロースルーの動作時は、“ロー”
レベルの反転フロースルー信号FTBに応じて“ハイ”レ
ベルの信号KDATAPを発生する。
【００８９】駆動回路42は、PMOSトランジスタP19,P2
0、NMOSトランジスタN21,N22、及び、２つのインバータ
ーI35,I36からなるラッチL8で構成される。PMOSトラン
ジスタP19,P20は、“ロー”レベルの信号KDB,KHZ2にそ
れぞれ応じてPMOSトランジスタP20とNMOSトランジスタN
21の共通ノードに“ハイ”レベルの信号を発生し、NMOS
トランジスタN21は、“ハイ”レベルの信号KHZに応じて
PMOSトランジスタP20とNMOSトランジスタN21の共通ノー
ドに“ロー”レベルの信号を発生する。ラッチL8は、PM
OSトランジスタP20とNMOSトランジスタN21の共通ノード
の出力信号をラッチする。
【００９０】ライト命令検出及び遅延回路44は、インバ
ーターI37、NORゲートNOR5、及びレジスタI24からな
る。インバーターI37は、信号DESELWEBを反転させる。N
ORゲートNOR5はリードイネーブル信号RENとインバータ
ーI37の出力信号との否定論理積（NOR）を演算する。即
ち、インバーターI37とNORゲートNOR5はライト命令を検
出する。レジスタ124は、“ロー”レベルのフロースル
ー信号FTに応じてNORゲートNOR5の出力信号を反転させ
ると共に１サイクルだけ遅延させた信号を出力し、“ハ
イ”レベルのフロースルー信号FTに応じて“ロー”レベ
ルの信号を発生する。
【００９１】ライトパススルー信号発生回路46は、NOR
ゲートNOR6とNANDゲートNA10からなる。NORゲートNOR6
は、レジスタI24の出力信号とNANDゲートNA3の出力信号
との否定論理和（NOR）を演算して出力信号FFを発生す
る。即ち、NORゲートNOR6は、“ロー”レベルのレジス
タ124の出力信号とNANDゲートNA3の出力信号との否定論
理和（NOR）を演算して“ハイ”レベルの出力信号FFを
発生する。NANDゲートNA10は、“ハイ”レベルのクロッ
ク信号KINCLに応じてNORゲートNOR6の出力信号を反転さ
せてライトパススルー信号KWPTBを発生する。
【００９２】KHZ2信号発生回路48は、NANDゲートNA11、
NORゲートNOR7、及びダイナミックドライバ48からな
る。NANDゲートNA11は、“ハイ”レベルのクロック信号
KINCLに応じて信号EEを反転させて出力する。NORゲート
NOR7は“ハイ”レベルのダブルサイクルディセレクト信
号DCDに応じて“ロー”レベルの信号を発生し、“ロ
ー”レベルのダブルサイクルディセレクト信号DCDに応
じてNANDゲートNA11の出力信号を反転させて出力する。
ダイナミックドライバ126は、NORゲートNOR7の出力信号
が“ロー”レベルであれば、“ロー”レベルの信号KHZ2
を発生し、“ハイ”レベルであれば、その“ハイ”レベ
ルへの遷移から所定時間の後に“ロー”レベルに遷移す
る信号KHZ2を発生する。
【００９３】図２は、図１に示した回路のレジスタ124
の構成を示す回路図であって、このレジスタ124は、イ
ンバーターI38、クロック形CMOSインバーターCI3,CI4、
ラッチL9,L10、及びNORゲートNOR8からなる。
【００９４】クロック形CMOSインバーターCI3は、PMOS
トランジスタP21,P22とNMOSトランジスタN23,N24で構成
され、“ロー”レベルのクロック信号KINCLに応じてPMO
SトランジスタP21とNMOSトランジスタN24がオンされ、
“ロー”レベルの入力信号INに応じてPMOSトランジスタ
P22がオンされて“ハイ”レベルの信号を発生し、“ハ
イ”レベルの入力信号INに応じてNMOSトランジスタN23
がオンされて“ロー”レベルの信号を発生する。
【００９５】ラッチL9は、インバーターI39,I40で構成
され、クロック形CMOSインバーターCI3の出力信号を反
転しラッチする。NORゲートNOR8は、フロースルー動作
のときには“ハイ”レベルのフロースルー信号FTに応じ
て“ロー”レベルの信号を発生し、パイプラインの動作
時には“ロー”レベルのフロースルー信号FTに応じてラ
ッチL9の出力信号を反転させて出力する。
【００９６】クロック形CMOSインバーターCI4は、PMOS
トランジスタP23,P24とNMOSトランジスタN25，N26で構
成され、“ハイ”レベルのクロック信号KINCLに応じてN
ORゲートNOR8の出力信号を反転させて出力する。ラッチ
L10は、インバーターI41,I42で構成され、クロック形CM
OSインバーターCI4の出力信号を反転しラッチして出力
信号OUTを発生する。
【００９７】即ち、図２に示した回路は、フロースルー
動作時に“ハイ”レベルのフロースルー信号FTに応じて
“ロー”レベルの出力信号OUTを発生し、パイプライン
の動作時に“ロー”レベルのフロースルー信号FTに応じ
て入力信号INを１サイクルだけ遅延させると共に反転さ
せた出力信号OUTを発生する。
【００９８】図３は、図１に示したクロック制御信号KD
ATA及び出力イネーブル信号OE発生回路のパイプライン
動作時のダブルサイクルディセレクト動作及びライトパ
ススルー動作を説明するための動作タイミング図であ
る。
【００９９】この場合、“ハイ”レベルのフロースルー
信号FT及び“ハイ”レベルのダブルサイクルディセレク
ト信号DCDが印加されると、信号KHZ2は“ロー”レベル
に固定される。そして、ライトパススルー信号発生回路
46は、前回の命令がライト命令で、現在の命令がリード
命令である場合に、“ロー”レベルの反転ライトパスス
ルー信号KWPTBを発生する。
【０１００】次いで、１番目のライト命令サイクルIの
後の２番目のリード命令サイクルIIにおいて、“ロー”
レベルの反転ライトパススルー信号KWPTBを発生する。N
ANDゲートNA9は“ハイ”レベルの信号を発生し、ダイナ
ミックドライバ122は“ハイ”レベルの信号に応じて
“ハイ”レベルに遷移し、所定時間の後に“ロー”レベ
ルに遷移する信号KDATAPを発生する。
【０１０１】遅延回路26は、信号KDATAPを反転させて信
号KDBを発生し、信号KDBを更に反転させることにより、
信号KDATAPを遅延させた信号KDATAを発生する。駆動回
路42は、“ロー”レベルのインバーターI13の出力信号
に応じて“ハイ”レベルの信号を発生する（この時、信
号KHZは“ロー”レベルに固定されている）。論理積ゲ
ート38は、“ハイ”レベルの信号OEPを出力イネーブル
信号OEとして発生する。
【０１０２】そして、３番目のサイクルIIIから９番目
のサイクルIXまでのそれぞれの信号のタイミングは図10
に示した信号のタイミングと同一である。
【０１０３】従って、図１に示した本発明の好適な実施
の形態に係るクロック制御信号及び出力イネーブル信号
発生回路は、パイプラインリード動作の実行時にライト
パススルー及びダブルサイクルディセレクト機能を実行
することができる。
【０１０４】図４は、図１に示したクロック制御信号KD
ATA及び出力イネーブル信号OE発生回路のパイプライン
時のライトパススルー及びシングルサイクルディセレク
トの動作を説明するための動作タイミング図である。
【０１０５】この場合、“ハイ”レベルのフロースルー
信号FT及び“ロー”レベルのダブルサイクルディセレク
ト信号DEDが印加される。次いで、KHZは“ロー”レベル
に固定される。そして、ライトパススルー信号発生回路
46は、前回の命令がライト命令で、現在の命令がリード
命令である場合に“ロー”レベルの反転ライトパススル
ー信号KWPTBを発生する。
【０１０６】図３に示したタイミング図と同様に、２番
目のリード命令サイクルIIにおいて、図１に示した回路
は、“ロー”レベルの反転ライトパススルー信号KWPTB
を発生し、“ハイ”レベルの出力イネーブル信号OEを発
生する。
【０１０７】３番目のディセレクトサイクルIIIでは、
２番目のサイクルIIでリード命令が印加されているの
で、“ハイ”レベルのクロック制御信号KDATAが発生さ
れる。NANDゲートNA11は、“ハイ”レベルのクロック信
号KINCLに応じて“ハイ”レベルの信号EEを反転して
“ロー”レベルの信号を発生する。NORゲートNOR7は、
“ハイ”レベルの信号を発生する。ダイナミックドライ
バ126は、“ハイ”レベルの信号に応じて“ハイ”レベ
ルに遷移し、所定時間の後に“ロー”レベルに遷移する
信号KHZ2を発生する。駆動回路42では、“ハイ”レベル
の信号KHZ2に応じてPMOSトランジスタP19がオフする一
方でNMOSトランジスタN22がオンして“ロー”レベルの
信号を発生する。論理積ゲート38は“ロー”レベルの出
力イネーブル信号OEを発生する。
【０１０８】４番目のリード命令サイクルIVでは、図10
のタイミング図と同様に信号KHZが発生する。
【０１０９】５番目のディセレクト命令サイクルVで
は、４番目のサイクルでリード命令が印加されているの
で、“ハイ”レベルのクロック制御信号KDATA及び信号K
HZが発生する。
【０１１０】６番目のライト命令サイクルVIでは、“ハ
イ”レベルの信号KHZが発生する。
【０１１１】７番目のディセレクト命令サイクルVII、
８番目のリード命令サイクルVIII、及び９番目のリード
命令サイクルIXの信号のタイミングは、図10に示した信
号のタイミングと同一である。
【０１１２】即ち、パイプラインの動作時のライトパス
スルー及びシングルサイクルディセレクト機能の実行時
にクロック制御信号及び出力イネーブル信号発生回路
は、ライト、リード命令が連続する場合におけるリード
命令サイクルと、リード命令が連続する場合における次
のリード命令サイクルで、出力イネーブル信号OEを発生
する。
【０１１３】また、KHZ2信号発生回路48は、リード、デ
ィセレクト命令が連続する場合にディセレクト命令サイ
クルにおいて“ロー”レベルの出力イネーブル信号OEを
発生するために、“ハイ”レベルの信号KHZ2を発生す
る。
【０１１４】従って、図１に示した本発明の好適な実施
の形態に係るクロック制御信号及び出力イネーブル信号
発生回路は、パイプラインリードの動作実行時にライト
パススルー及びシングルサイクルディセレクト機能を実
行することができる。
【０１１５】上述のように、本発明の好適な実施の形態
に係る半導体メモリ装置のクロック制御信号及び出力イ
ネーブル信号発生回路によれば、フロースルー及びパイ
プラインリードの動作時に、半導体メモリ装置は、ライ
トパススルー、シングルサイクルディセレクト、及びダ
ブルサイクルディセレクト機能を実行することができ
る。
【０１１６】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置のクロック制御信号及び出力イネーブル信
号の発生回路によれば、ハイインピーダンス信号とロー
インピーダンス信号の発生経路を別個にすることによ
り、出力イネーブル信号を高速で発生することができ
る。
【０１１７】加えて、本発明に係る信号発生回路によれ
ば、半導体メモリ装置は、フロースルー及びパイプライ
ンリードの動作時にライトパススルー、シングルサイク
ルディセレクト、及びダブルサイクルディセレクトの機
能の全てを実行することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体メモリ
装置のクロック制御信号及び出力イネーブル信号発生回
路の回路図である。
【図２】図１に示した回路のレジスタの構成を示す回路
図である。
【図３】図１に示したクロック制御信号及び出力イネー
ブル信号発生回路のパイプライン動作時のダブルサイク
ルディセレクト動作及びライトパススルー動作を説明す
るための動作タイミング図である。
【図４】図１に示したクロック制御信号及び出力イネー
ブル信号発生回路のパイプライン動作時のシングルサイ
クルディセレクト動作及びライトパススルー動作を説明
するための動作タイミング図である。
【図５】一般の半導体メモリ装置のデータ出力バッファ
の回路図である。
【図６】従来の半導体メモリ装置のクロック制御信号及
び出力イネーブル信号発生回路の回路図である。
【図７】図６に示した回路のレジスタの構成を示す回路
図である。
【図８】図６に示したクロック同期ラッチの構成を示す
回路図である。
【図９】図６に示した回路のダイナミックドライバの構
成を示す回路図である。
【図１０】図６に示したクロック制御信号及びイネーブ
ル信号発生回路のパイプライン時の動作を説明するため
の動作タイミング図である。
【符号の説明】
10 第１レジスタ 12 第２レジスタ KDATA クロック制御信号 OE 出力イネーブル信号 14 論理ゲート 16 出力ドライバ 48 出力イネーブル信号発生手段 FT フロースルー信号 KDATAP 第１制御信号 KHZ 第２制御信号 KHZ2 第３制御信号 REN リードイネーブル信号 DESELWEB ディセレクト反転イネーブル信号 READ リード信号 20 リード信号発生回路 KINCL クロック信号 CLKB 反転クロック信号 32 遅延回路 NA3 第１NANDゲート I10 第１インバータ 100 第１クロック同期ラッチ NA8 第２NANDゲート 46 ライトパススルー信号発生回路 KWPTB 反転ライトパススルー信号 NA9 第３NANDゲート T1 第１、第２伝送ゲート L6 第１、第４ラッチ NOR3 第１NORゲート 104 第３レジスタ 124 第４レジスタ DD 第２信号 30 第１論理積ゲート 106 第２クロック同期ラッチ NOR2 第２NORゲート 108 第２ダイナミックドライバ CI1 第１クロック形CMOSインバーター L4 第２ラッチ CI2 第２クロック形CMOSインバーター 37 第２インバーター NOR5 第３NORゲート NOR6 第４NORゲート CI3 第３クロック形CMOSインバーター CI4 第４クロック形CMOSインバーター L9 第５ラッチ NOR8 第５NORゲート L10 第６ラッチ NA11 第５NANDゲート NOR7 第６NORゲート 126 第３ダイナミックドライバ P19,P20 プルアップ手段 N21,N22 プルダウン手段 L6 第６ラッチ 38 第２論理積ゲート

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数個のデータ出力信号をそれぞれ貯蔵
    するための複数個の第１レジスタと、クロック制御信号
    に応じて前記複数個の第１レジスタの出力信号を貯蔵す
    るための複数個の第２レジスタと、出力イネーブル信号
    に応じて前記複数個の第２レジスタの出力信号をそれぞ
    れ外部出力信号端に出力するための複数個の論理ゲート
    及び出力ドライバとを備えた半導体メモリ装置のクロッ
    ク制御信号及び出力イネーブル信号を発生する信号発生
    回路において、 フロースルー動作のときには、“ハイ”レベルのクロッ
    ク制御信号を発生し、パイプライン動作のときには、リ
    ード命令の１サイクル後に前記外部出力信号端のハイイ
    ンピーダンスからローインピーダンスへの遷移を制御す
    るための第１制御信号及びクロック制御信号を発生する
    第１制御信号及びクロック制御信号発生手段と、 フロースルー動作のときには、“ロー”レベルの第２制
    御信号を発生し、パイプライン動作のときには、リー
    ド、ディセレクト命令又はリード、ライト命令が連続し
    て入力された後、次のサイクルで前記外部出力信号端の
    ローインピーダンスからハイインピーダンスへの遷移を
    制御するための前記第２制御信号を発生する第２制御信
    号発生手段と、 パイプライン動作のときに、ライト、リード命令が連続
    して入力される場合に、前記リード命令サイクルで前記
    ライトパススルー信号を発生するためのライトパススル
    ー信号発生手段と、 ダブルサイクルディセレクト機能の実行のときには、前
    記外部出力信号端のローインピーダンスからハイインピ
    ーダンスへの遷移を制御するための“ロー”レベルの第
    ３制御信号を発生し、シングルサイクルディセレクト機
    能の実行のときには、リード、ディセレクト命令、又
    は、リード、ライト命令が連続的に入力されると前記デ
    ィセレクト又はライト命令サイクルで前記第３制御信号
    を発生するための第３制御信号発生手段と、 フロースルー動作のときには、出力イネーブル制御信号
    に応じて出力イネーブル信号を発生し、パイプライン動
    作のときには、前記第１制御信号を反転させた信号及び
    前記第３制御信号に応じて“ハイ”レベルの前記出力イ
    ネーブル信号を発生し、前記第２制御信号又は第３制御
    信号に応じて“ロー”レベルの前記出力イネーブル信号
    を発生するための出力イネーブル信号発生手段と、 を備えることを特徴とする信号発生回路。
  2. 【請求項２】 前記第１制御信号及びクロック制御信号
    発生手段は、 リードイネーブル信号とディセレクト反転ライトイネー
    ブル信号との論理積を演算して前記リード信号を発生す
    るためのリード信号発生回路と、 フロースルーの動作時に“ハイ”レベルの第１制御信号
    を発生し、パイプラインの動作時に反転クロック信号に
    応じて前記リード信号を入力して１サイクルだけ遅延さ
    せて前記第１制御信号として発生するための第１制御信
    号発生回路と、 前記第１制御信号を遅延させて前記クロック制御信号を
    発生するための第１遅延回路と、 を備えることを特徴とする請求項１に記載の信号発生回
    路。
  3. 【請求項３】 前記リード信号発生回路は、 前記リードイネーブル信号と前記ディセレクト反転ライ
    トイネーブル信号との否定論理積を演算して第１信号を
    発生するための第１NANDゲートと、 前記第１信号を反転させて前記リード信号を発生するた
    めの第１インバーターと、 を備えることを特徴とする請求項２に記載の信号発生回
    路。
  4. 【請求項４】 前記第１制御信号発生回路は、 反転クロック信号に応じて前記リード信号を反転させた
    信号を入力しラッチするための第１クロック同期ラッチ
    と、 前記反転クロック信号を反転させた信号に応じて前記第
    １クロック同期ラッチにラッチされた信号を反転させて
    出力するための第２NANDゲートと、 前記ライトパススルー信号を反転させた信号が“ロー”
    レベルである場合は“ハイ”レベルの信号を発生し、
    “ハイ”レベルの場合は前記第２NANDゲートの出力信号
    を反転させて出力するための第３NANDゲートと、 フロースルー動作のときは“ハイ”レベルの前記第１制
    御信号を発生し、パイプライン動作の時は前記第３NAND
    ゲートの出力信号が“ロー”レベルである場合に“ロ
    ー”レベルの信号を発生し、“ハイ”レベルに遷移する
    場合にはその“ハイ”レベルへの遷移から所定時間の後
    に“ロー”レベルに遷移する前記第１制御信号を発生す
    るための第１ダイナミックドライバと、 を備えることを特徴とする請求項２に記載の信号発生回
    路。
  5. 【請求項５】 前記第１クロック同期ラッチは、 前記“ハイ”レベルの反転クロック信号に応じて前記リ
    ード信号を反転させた信号を伝送するための第１伝送ゲ
    ートと、 前記第１伝送ゲートの出力信号をラッチし反転させて出
    力するための第１ラッチと、 を備えることを特徴とする請求項４に記載の信号発生回
    路。
  6. 【請求項６】 前記第２制御信号発生手段は、 フロースルー動作のときに“ロー”レベルの信号を発生
    し、パイプライン動作のときに前記第１NANDゲートの出
    力信号を反転させて出力するための第１NORゲートと、 前記クロック信号に応じて前記第１NORゲートの出力信
    号を１サイクルだけ遅延させて出力するための第３レジ
    スタと、 前記第１NANDゲートの出力信号と前記第３レジスタの出
    力信号との論理積を演算ししてローインピーダンスから
    ハイインピーダンスへの遷移を制御するための第２信号
    を発生するための第１論理積ゲートと、 前記反転クロック信号に応じて前記第２信号をラッチす
    るための第２クロック同期ラッチと、 "ロー"レベルの前記反転クロック信号に応じて前記第２
    クロック同期ラッチの出力信号を反転させて出力するた
    めの第２NORゲートと、 前記第２NORゲートの出力信号が“ロー”レベルである
    場合に“ロー”レベルの信号を発生し、“ハイ”レベル
    に遷移する場合に“ハイ”レベルに遷移して、その遷移
    から所定時間の後に“ロー”レベルに遷移する前記第２
    制御信号を発生するための第２ダイナミックドライバ
    と、 を備えることを特徴とする請求項３に記載の信号発生回
    路。
  7. 【請求項７】 前記第３レジスタは、 “ロー”レベルの前記クロック信号に応じて前記第１NO
    Rゲートの出力信号を反転させる第１クロック形CMOSイ
    ンバーターと、 前記第１クロックCMOS形インバーターの出力信号を反転
    させると共にラッチするための第２ラッチと、 前記“ハイ”レベルのクロック信号に応じて前記第２ラ
    ッチの出力信号を反転するための第２クロック形CMOSイ
    ンバーターと、 前記第２クロック形CMOSインバーターの出力信号を反転
    させると共にラッチするための第３ラッチと、 を備えることを特徴とする請求項６に記載の信号発生回
    路。
  8. 【請求項８】 前記第２クロック同期ラッチは、 “ハイ”レベルの前記反転クロック信号に応じて前記第
    ２信号を伝送するための第２伝送ゲートと、 前記第２伝送ゲートの出力信号をラッチすると共に反転
    させて出力するための第４ラッチと、 を備えることを特徴とする請求項６に記載の信号発生回
    路。
  9. 【請求項９】 前記ライトパススルー信号発生手段は、 前記ディセレクト反転ライトイネーブル信号を反転させ
    る第２インバーターと、 前記リードイネーブル信号と前記第２インバーターの出
    力信号との否定論理和を演算してライト命令を検出する
    ための第３NORゲートと、 フロースルー動作のときに“ロー”レベルの出力信号を
    発生し、前記クロック信号に応じて前記第３NORゲート
    の出力信号を１サイクルだけ遅延させると共に反転させ
    て出力するための第４レジスタと、 前記第１NANDゲートの出力信号と第４レジスタの出力信
    号との否定論理和を演算してライトパススルー信号を発
    生するための第４NORゲートと、 前記クロック信号に応じて前記第４NORゲートの出力信
    号を反転させて、前記ライトパススルー信号を反転させ
    た信号を発生するための第４NANDゲートと、 を備えることを特徴とする請求項４に記載の信号発生回
    路。
  10. 【請求項１０】 前記第４レジスタは、 前記“ロー”レベルのクロック信号に応じて前記第３NO
    Rゲートの出力信号を反転させる第３クロック形CMOSイ
    ンバーターと、 前記第３クロックCMOSインバーターの出力信号を反転さ
    せると共にラッチするための第５ラッチと、 フロースルー動作のときに“ロー”レベルの出力信号を
    発生し、パイプライン動作のときに前記第５ラッチの出
    力信号を反転させて出力するための第５NORゲートと、 前記“ハイ”レベルのクロック信号に応じて前記第５NO
    Rゲートの出力信号を反転させて出力するための第４ク
    ロックCMOSインバーターと、 前記第４クロックCMOSインバーターの出力信号を反転さ
    せると共にラッチするための第６ラッチと、 を備えたことを特徴とする請求項９に記載の信号発生回
    路。
  11. 【請求項１１】 前記第３制御信号発生手段は、 前記“ハイ”レベルのクロック信号に応じて前記第２信
    号を反転させて出力するための第５NANDゲートと、 ダブルサイクルディセレクト機能の実行時に“ロー”レ
    ベルの信号を発生し、シングルサイクルディセレクト機
    能の実行時に前記第５NANDゲートの出力信号を反転させ
    て出力するための第６NORゲートと、 前記第６NORゲートの出力信号が“ロー”レベルである
    場合に“ロー”レベルの第３制御信号を発生し、“ハ
    イ”レベルである場合に“ハイ”レベルに遷移し、その
    “ハイ”レベルへの遷移から所定時間の後に“ロー”レ
    ベルに遷移する第３制御信号を発生するための第３ダイ
    ナミックドライバと、 を備えたことを特徴とする請求項６に記載の信号発生回
    路。
  12. 【請求項１２】 前記出力イネーブル信号発生手段は、 電源電圧と共通ノードとの間に連結されて前記第３制御
    信号、及び、前記第１制御信号の反転された信号に応じ
    て前記共通ノードをプルアップするためのプルアップ手
    段と、 前記共通ノードと接地電圧との間に連結されて前記第２
    制御信号又は前記第３制御信号に応じて前記共通ノード
    をプルダウンするためのプルダウン手段と、 前記共通ノードを通じて出力される信号をラッチするた
    めの第６ラッチと、 フロースルー動作のときにはリード命令時に発生する出
    力イネーブル制御信号に応じて前記出力イネーブル信号
    を発生し、パイプライン動作のときには前記共通ノード
    又は第６ラッチにラッチされた信号を出力するための第
    ２論理積ゲートと、 を備えることを特徴とする請求項１に記載の信号発生回
    路。
  13. 【請求項１３】 請求項１乃至請求項１２のいずれか１
    項に記載の信号発生回路を備えることを特徴とする半導
    体メモリ装置。
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