CN116741229B - 一种存储器数据写入方法、装置、存储介质和电子设备 - Google Patents

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Abstract

本发明提供了一种存储器数据写入方法，包括：提供地址时钟，输入第一写命令信号；对第一写命令信号进行处理得到第二写命令信号；进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进行采样以确定第一数据信号开始接收；对第二写命令信号进行处理得到第三写命令信号，所述数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收；将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。能够提高时钟域转换的准确性。本发明还提供了一种存储器数据写入装置、存储介质和电子设备。

Description

一种存储器数据写入方法、装置、存储介质和电子设备
技术领域
本发明属于集成电路领域，尤其涉及一种存储器数据写入方法、装置、存储介质和电子设备。
背景技术
相关技术中，多个动态随机存取存储器（DRAM存储器）构成一个双列直插式存储模块（DIMM）内存条，内存控制器（Memory controller）通过向内存条发送地址/地址时钟及数据/数据时钟等指令控制DRAM存储器工作。每个DRAM存储器接收到内存控制器发送的指令后在内部执行读写数据的操作。同时，DRAM芯片的操作规范及工作指标由JEDEC的产品手册进行约束和规定。
然而，目前存储器数据的写入方法无法确保时钟域转换的准确，时钟域的转换即将由数据时钟处理后的数据交接给地址时钟并被其送入内存的过程。
因此，如何优化DRAM存储器数据的写入方法，是亟待解决的问题。
发明内容
本发明是为解决上述现有技术的全部或部分问题，提供了一种存储器数据写入方法、装置、存储介质和电子设备，以改善时钟域转换的准确性。
本发明实施例提供了一种存储器数据写入方法，包括：
提供地址时钟，输入第一写命令信号；
对第一写命令信号进行处理得到第二写命令信号；
进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进行采样以确定第一数据信号开始接收；
对第二写命令信号进行处理得到第三写命令信号，所述数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收；
将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。
在一些实施例中，对第一写命令信号进行处理得到第二写命令信号之前，所述方法还包括：
获取数据时钟与地址时钟的相位差容限，所述相位差容限为地址时钟上升沿至数据时钟上升沿的时间的规定值，基于所述相位差容限对所述第一写命令信号进行处理。如此，可以基于相位差容限针对性的对第一写命令信号进行处理，以提高数据写入的效率及安全性。
在一些实施例中，对第一写命令信号进行处理得到第二写命令信号，包括：
在相位差容限小于第一写命令信号的二分之一宽度的情形下，对第一写命令信号进行延迟生成第二写命令信号，所述第二写命令信号的宽度与所述第一写命令信号的宽度相同。
在一些实施例中，所述第二写命令信号的宽度与所述地址时钟周期相同，所述写前导的时间与地址时钟周期相同。如此，有利于后续控制电路准确、快速识别处理第一写命令信号。
在一些实施例中，对第一写命令信号进行处理得到第二写命令信号，包括：
在相位差容限大于或等于第一写命令信号的二分之一宽度的情形下，对第一写命令信号进行分频生成第二写命令信号，所述第二写命令信号的二分之一宽度大于相位差容限。如此，通过对第一写命令信号分频提高第二写命令信号的宽度，从而保证了足够的裕量区间，防止数据时钟对写命信号的进行误采样，确保时钟域转换的准确。
在一些实施例中，所述第二写命令信号的宽度为所述地址时钟周期的2倍，所述写前导的时间为地址时钟周期的2倍。可以同时兼容1T和2T写前导模式下对相位差容限的要求。
在一些实施例中，所述第二写命令信号的中心与所述数据时钟的第一个上升沿对齐。如此，可以保证数据时钟的第一个上升沿的采样的准确性。
在一些实施例中，所述数据时钟的上升沿对所述第二写命令信号进行采样后，进行去使能操作使得数据时钟的后续上升沿不对所述第二写命令信号进行采样。如此，防止数据时钟的后续上升沿对第二写命令信号进行采样，保证时钟域转换的准确。
本发明实施例还提供了一种存储器数据写入装置，包括：
输入模块，用于提供地址时钟，输入第一写命令信号；
第一处理模块，用于对第一写命令信号进行处理得到第二写命令信号；
生成模块，用于进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进行采样以确定第一数据信号开始接收；
第二处理模块，用于对第二写命令信号进行处理得到第三写命令信号，所述数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号全部接收；
转换模块，用于将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。
在一些实施例中，所述装置还包括：
获取模块，用于获取数据时钟与地址时钟的相位差容限，所述相位差容限为地址时钟上升沿至数据时钟上升沿的时间的规定值，基于所述相位差容限对所述第一写命令信号进行处理。
本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上面所述的任意一种所述写入方法的步骤。
本发明实施例还提供了一种电子设备，包括：处理器和用于存储能够在处理器上运行的计算机程序的存储器；
其中，所述处理器用于运行所述计算机程序时，执行上面所述的任意一种所述写入方法的步骤。
本发明实施例提供的存储器数据写入方法，通过对第一写命令信号进行处理得到第二写命令信号，对第二写命令信号进行处理得到第三写命令信号，数据时钟分别对第二写命令信号和第三写命令信号进行采样从而保证了时钟域转换的准确性。同时，对第一写命令信号进行处理可以满足不同相位差容限的要求，能提供更加宽裕的建立时间及保持时间，进一步提高时钟域转换的准确性。本发明实施例还提供了一种存储器数据写入装置，计算机可读存储介质和电子设备，具有相应优势。
附图说明
图1为相关技术中DRAM存储器与内存控制器结构框图；
图2为相关技术中存储器通过命令、地址时钟以及数据时钟传输数据的示意图；
图3为1T写前导及2T写前导波形示意图；
图4为1T写前导模式下的写数据波形图；
图5为本发明提供的一种存储器数据写入方法的流程示意图；
图6为本发明提供的一种存储器数据写入方法的波形图；
图7为本发明提供的一种相位差容限小于写命令信号宽度的波形示意图；
图8为本发明提供的一种相位差容限大于写命令信号宽度的波形示意图；
图9为本发明提供的一种存储器数据写入方法的波形图；
图10为本发明提供的一种相位差容限小于写命令信号宽度的波形示意图；
图11为本发明提供的一种存储器数据写入装置的结构框图。
具体实施方式
下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见附图1，相关技术中多个DRAM芯片可共同封装在同一个内存条内，由同一个内存控制器控制工作。内存控制器向DRAM芯片发送地址/地址时钟及数据/数据时钟等控制其工作。
参见附图2，存储器响应外部输入的地址时钟CLK（系统时钟）而从内存控制器接收命令/地址信号CA，并且使用数据源生成的数据时钟DQS从内存控制器接收数据DQ。
写前导功能是DRAM的功能之一，其作用是能够使接收器产生的第一个数据时钟信号上升沿更加稳定，抓取第一位数据的准确性更高。示例性的，在DDR4产品中，手册规定了两种写前导模式，1T写前导模式（1tCK Mode）及2T写前导模式（2tCK Mode）两种。如图3所示，1T写前导即为写前导时间为1个TCK，2T写前导时间为2个TCK，TCK指地址时钟周期。
见图4，图4为1T写前导模式下的写数据波形图，相位差容限为地址时钟上升沿至数据时钟上升沿的时间的规定值，且该时间在不同时钟频率下以及不同写前导模式下规定范围有所不同。例如在DDR4-1600的1T写前导模式中规定的相位差容限为0.27TCK，即相位差滞后tdqss(min)0.27TCK或相位差超前tdqss(max)0.27TCK。在DDR4-1600的2T写前导模式中规定的相位差容限为0.5TCK，即滞后或超前0.27TCK。在DDR4-2666中的2T写前导模式中规定的相位差容限为0.77TCK，即滞后或超前0.77TCK。这里“1600”和“2666”为数据频率，在实际操作中存储器还可以为1866、2133、2400等其他频率。
在实际操作中，以图4为例，将数据由数据时钟转换到地址时钟的过程如下：t0时刻写命令跟随地址时钟进入并随后被解析，在t1时刻写前导开始，n个TCK的写延迟后，t2时刻数据跟随数据时钟进入并被其上升沿采样，最后将全部数据处理后随地址时钟上升沿写入存储器内存模块。将由数据时钟处理后的数据交接给地址时钟并被其送入内存的过程即时钟域的转换。
然而，目前存储器数据的写入方法在满足tdqss时间的要求下，无法确保时钟域转换的准确。
基于此，参见附图5，本发明实施例提供了一种存储器数据写入方法，包括：
步骤501：提供地址时钟，输入第一写命令信号；
步骤502：对第一写命令信号进行处理得到第二写命令信号；
步骤503：进行写前导生成数据时钟，数据时钟用于选通接收第一数据信号，数据时钟对第二写命令信号进行采样以确定第一数据信号开始接收；
步骤504：对第二写命令信号进行处理得到第三写命令信号，数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收；
步骤505：将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。
本发明实施例提供的存储器数据写入方法，通过对第一写命令信号进行处理得到第二写命令信号，对第二写命令信号进行处理得到第三写命令信号，数据时钟分别对第二写命令信号和第三写命令信号进行采样从而保证了时钟域转换的准确性。同时，对第一写命令信号进行处理可以满足不同相位差容限的要求，能提供更加宽裕的建立时间及保持时间，进一步提高时钟域转换的准确性。
下面结合实施例和附图对本发明再作进一步详细的说明。
具体的一个示例中，首先，执行步骤501，参见附图6，提供地址时钟，输入第一写命令信号。
在实际操作中，内存控制器/主机可以使用可以与地址时钟Clk同步的指令总线CA来提供第一写命令信号，第一写命令信号可以为指令和/或地址。在一些实施例中，地址时钟的周期和第一写命令信号的宽度相同。如此，有利于后续控制电路准确、快速识别处理第一写命令信号。
接着，执行步骤502，参见附图6，对第一写命令信号进行处理得到第二写命令信号。
在一些实施例中，对第一写命令信号进行延迟生成第二写命令信号，第二写命令信号的宽度与第一写命令信号的宽度相同。在实际操作中，延迟可以为信号传输过程中的写入等待时间，例如为n个TCK。
然后，执行步骤503，参见附图6，进行写前导生成数据时钟，数据时钟用于选通接收第一数据信号(如D0至D7)，数据时钟对第二写命令信号进行采样以确定第一数据信号开始接收。
这里，可以使用数据总线来提供第一数据信号，第一数据信号可以与数据时钟DQS同步，数据时钟有助于存储器准确捕获数据总线中的第一数据信号。数据时钟和地址时钟可以具有相同的频率。在实际操作中，但是由于电路内部有各种延时及不同温度，不同工艺，不同电压的影响，数据时钟和地址时钟可能存在相位差或偏斜，较大的相位差可能影响存储器的数据写入。
在一些实施例中，写前导的时间与地址时钟周期相同。具体的，可以为进入1T写前导模式。
在一些实施例中，数据时钟的边沿与第一数据信号的中心对齐。如此有利于确保数据时钟可以选通第一数据信号，防止数据时钟的抖动影响同步第一数据信号的准确性。
接着，执行步骤504，参见附图6，对第二写命令信号进行处理得到第三写命令信号，数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收。
这里，可以通过对第二写命令信号进行若干次平移（shift）得到第三写命令信号，每次平移的宽度可以为1个TCK或0.5个TCK。
第二写命令信号通过地址时钟产生因此与地址时钟对齐，数据时钟采样第二写命令信号后并跟随其平移（shift）到最后一位数据写完，该时间应为固定的nTCK，再将数据交由地址时钟。理想的情况下tdqss为0，此时两时钟对齐，数据时钟在0时刻的上升沿代表着第一位数据D1开始采样，7时刻的下降沿代表最后一位数据被写入，写命令被0时刻的上升沿采样shift至8时刻代表此时第一数据信号已经全部写完，可以交由地址时钟送入内存。从而由数据时钟对第三写命令信号的采样来确保时钟域转换的准确。
最后，执行步骤505，参见附图6，将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。
在实际操作中，第一数据信号为串行信号，第二数据信号为并行信号。可以通过串并转化模块实现，以提高数据传输的速度和效率。
在一些实施例中，对第一写命令信号进行处理得到第二写命令信号之前，方法还包括：获取数据时钟与地址时钟的相位差容限，相位差容限为地址时钟上升沿至数据时钟上升沿的时间的规定值，基于相位差容限对第一写命令信号进行处理。如此，可以基于相位差容限针对性的对第一写命令信号进行处理，以提高数据写入的效率及安全性。
在一些实施例中，对第一写命令信号进行处理得到第二写命令信号，包括：在相位差容限小于第一写命令信号的二分之一宽度的情形下，对第一写命令信号进行延迟生成第二写命令信号，第二写命令信号的宽度与第一写命令信号的宽度相同。
在一些实施例中，第二写命令信号的宽度与地址时钟周期相同，写前导的时间与地址时钟周期相同。如此，有利于后续控制电路准确、快速识别处理第一写命令信号。可以兼容1T写前导模式下对tdqss时间的要求。
在实际操作中，参见附图7，以DDR4-2666存储器为例，假设相位差容限为0.27TCK，在第一写命令信号的宽度为1TCK时。进入1T写前导模式，对第一写命令信号进行延迟生成第二写命令信号，第二写命令信号的宽度为1TCK。当1T写前导模式下，第一写命令的宽度在相位差容限范围下能被数据时钟采样，并有一定的裕量，即允许前后波动的区间，从而可以直接通过写延迟生成第二写命令信号。如图8所示，当数据时钟超前或滞后0.27TCK时，数据时钟仍然能够完成采样。应当理解的是，参见附图8，当相位差容限大于或等于0.5TCK时，前后波动的范围较大时，可能超过第一写命令信号的1TCK宽度，即建立时间及保持时间不够宽裕，可能存在采样错误的风险。
在一些实施例中，对第一写命令信号进行处理得到第二写命令信号，包括：在相位差容限大于或等于第一写命令信号的二分之一宽度的情形下，对第一写命令信号进行分频生成第二写命令信号，第二写命令信号的二分之一宽度大于相位差容限。
在一些实施例中，第二写命令信号的宽度为地址时钟周期的2倍，写前导的时间为地址时钟周期的2倍。可以同时兼容1T和2T写前导模式下对tdqss时间的要求。
具体的，参见附图9和附图10，在实际操作中，以DDR4-2666存储器为例，假设相位差容限为0.77TCK，在第一写命令信号的宽度为1TCK时。可以对第一写命令信号进行分频生成第二写命令信号，第二写命令信号的宽度为2TCK。当数据时钟超前或滞后0.77TCK时，数据时钟仍然能够完成采样。需要说明的是，第一写命令信号的开始时刻可以超前2T写前导开始时刻若干个TCK，图中未示出。
如此，通过对第一写命令信号分频提高第二写命令信号的宽度，从而保证了足够的裕量区间，防止数据时钟对写命信号的进行误采样，确保时钟域转换的准确。
在一些实施例中，第二写命令信号的中心与数据时钟的第一个上升沿对齐。由于数据时钟的第一个上升沿之前存在写前导信号，而写前导的信号是不稳定的，但临近数据时钟的第一个上升沿的写前导信号的信号突变不会是上升沿。如此，可以保证数据时钟的第一个上升沿的采样的准确性。需要说明的是，由于第二写命令信号的宽度提高，选择后续的上升沿采样可能会采样到前一位上升沿造成错误。而选择第一个下降沿采样则可能会采样到写前导信号中的下降沿造成错误。
在一些实施例中，数据时钟的上升沿对第二写命令信号进行采样后，进行去使能操作（disable）使得数据时钟的后续上升沿不对第二写命令信号进行采样。如此，防止数据时钟的后续上升沿对第二写命令信号进行采样，保证时钟域转换的准确。由于去使能操作，使得第二写命令信号的中心以后的信号均无效，从而使得后续平移的信号的宽度为第二写命令信号宽度的一半。
本发明实施例还提供了一种存储器数据写入装置，参见附图11，写入装置包括：
输入模块1101，用于提供地址时钟，输入第一写命令信号；
第一处理模块1102，用于对第一写命令信号进行处理得到第二写命令信号；
生成模块1103，用于进行写前导生成数据时钟，数据时钟用于选通接收第一数据信号，数据时钟对第二写命令信号进行采样以确定第一数据信号开始接收；
第二处理模块1104，用于对第二写命令信号进行处理得到第三写命令信号，数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号全部接收；
转换模块1105，用于将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。
在一些实施例中，装置还包括：
获取模块，用于获取数据时钟与地址时钟的相位差容限，相位差容限为地址时钟上升沿至数据时钟上升沿的时间的规定值，基于相位差容限对第一写命令信号进行处理。
在实际应用中，输入模块1101、第一处理模块1102、生成模块1103、第二处理模块1104、转换模块1105、获取模块均可以由嵌入式系统中的中央处理器（CPU）、微处理器（MPU）、数字信号处理器（DSP）、或现场可编程门阵列（FPGA）等实现。
本发明实施例中还提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器运行时，执行：提供地址时钟，输入第一写命令信号；对第一写命令信号进行处理得到第二写命令信号；进行写前导生成数据时钟，数据时钟用于选通接收第一数据信号，数据时钟对第二写命令信号进行采样以确定第一数据信号开始接收；对第二写命令信号进行处理得到第三写命令信号，数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收；将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。计算机可读存储介质可以是FRAM、ROM、PROM、EPROM、EEPROM、Flash Memory、磁表面存储器、光盘、或CD-ROM等存储器，也可以是包括上述存储器之一或任意组合的各种设备，如移动电话、计算机、平板设备、个人数字助理等。
本发明实施例还提供了一种电子设备，包括：处理器和用于存储能够在处理器上运行的计算机程序的存储器；其中，处理器用于运行计算机程序时，执行上面的任意一种存储器数据写入方法的步骤。
综上可知，本发明实施例通过对第一写命令信号进行处理得到第二写命令信号，对第二写命令信号进行处理得到第三写命令信号，数据时钟分别对第二写命令信号和第三写命令信号进行采样从而保证了时钟域转换的准确性。同时，对第一写命令信号进行处理可以满足不同相位差容限的要求，能提供更加宽裕的建立时间及保持时间，进一步提高时钟域转换的准确性。
本发明为了便于叙述清楚而采用的一些常用的英文名词或字母只是用于示例性指代而非限定性解释或特定用法，不应以其可能的中文翻译或具体字母来限定本发明的保护范围。
还需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

Claims (9)

1.一种存储器数据写入方法，其特征在于，包括：
提供地址时钟，输入第一写命令信号；
对第一写命令信号进行处理得到第二写命令信号；
进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进行采样以确定第一数据信号开始接收；
对第二写命令信号进行处理得到第三写命令信号，所述数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收；
将第一数据信号转换为第二数据信号交由地址时钟写入存储器中；其中，
对第一写命令信号进行处理得到第二写命令信号之前，所述方法还包括：
获取数据时钟与地址时钟的相位差容限，所述相位差容限为地址时钟上升沿至数据时钟上升沿的时间的规定值，基于所述相位差容限对所述第一写命令信号进行处理；
对第一写命令信号进行处理得到第二写命令信号，包括：
在相位差容限小于第一写命令信号的二分之一宽度的情形下，对第一写命令信号进行延迟生成第二写命令信号，所述第二写命令信号的宽度与所述第一写命令信号的宽度相同；或，
在相位差容限大于或等于第一写命令信号的二分之一宽度的情形下，对第一写命令信号进行分频生成第二写命令信号，所述第二写命令信号的二分之一宽度大于相位差容限；
对第二写命令信号进行处理得到第三写命令信号，包括：
对第二写命令信号进行多次平移得到第三写命令信号。
2.根据权利要求1所述的写入方法，其特征在于，
所述第二写命令信号的宽度与所述地址时钟周期相同，所述写前导的时间与地址时钟周期相同。
3.根据权利要求1所述的写入方法，其特征在于，
所述第二写命令信号的宽度为所述地址时钟周期的2倍，所述写前导的时间为地址时钟周期的2倍。
4.根据权利要求3所述的写入方法，其特征在于，
所述第二写命令信号的中心与所述数据时钟的第一个上升沿对齐。
5.根据权利要求4所述的写入方法，其特征在于，
所述数据时钟的上升沿对所述第二写命令信号进行采样后，进行去使能操作使得数据时钟的后续上升沿不对所述第二写命令信号进行采样。
6.一种存储器数据写入装置，其特征在于，包括：
输入模块，用于提供地址时钟，输入第一写命令信号；
第一处理模块，用于对第一写命令信号进行处理得到第二写命令信号；
生成模块，用于进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进行采样以确定第一数据信号开始接收；
第二处理模块，用于对第二写命令信号进行处理得到第三写命令信号，所述数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号全部接收；
转换模块，用于将第一数据信号转换为第二数据信号交由地址时钟写入存储器中；
获取模块，用于获取数据时钟与地址时钟的相位差容限，所述相位差容限为地址时钟上升沿至数据时钟上升沿的时间的规定值，基于所述相位差容限对所述第一写命令信号进行处理；其中，
对第一写命令信号进行处理得到第二写命令信号，包括：
在相位差容限小于第一写命令信号的二分之一宽度的情形下，对第一写命令信号进行延迟生成第二写命令信号，所述第二写命令信号的宽度与所述第一写命令信号的宽度相同；或，
在相位差容限大于或等于第一写命令信号的二分之一宽度的情形下，对第一写命令信号进行分频生成第二写命令信号，所述第二写命令信号的二分之一宽度大于相位差容限；
对第二写命令信号进行处理得到第三写命令信号，包括：
对第二写命令信号进行多次平移得到第三写命令信号。
7.根据权利要求6所述的写入装置，其特征在于，所述装置还包括：
获取模块，用于获取数据时钟与地址时钟的相位差容限，所述相位差容限为地址时钟上升沿至数据时钟上升沿的时间的规定值，基于所述相位差容限对所述第一写命令信号进行处理。
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至5任意一项所述写入方法的步骤。
9.一种电子设备，其特征在于，包括：处理器和用于存储能够在处理器上运行的计算机程序的存储器；
其中，所述处理器用于运行所述计算机程序时，执行权利要求1至5任意一项所述写入方法的步骤。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1510930A2 (en) * 2003-08-29 2005-03-02 Broadcom Corporation Memory interface system and method
CN101971150A (zh) * 2008-01-08 2011-02-09 思科技术公司 用于存储器扩展的系统和方法
CN111149164A (zh) * 2017-12-21 2020-05-12 美光科技公司 扩展写入前导期间的选通/时钟相位容限的管理
CN113808631A (zh) * 2020-06-16 2021-12-17 美光科技公司 用于数据选通写入定时的设备、系统和方法
CN114840454A (zh) * 2021-02-02 2022-08-02 辉达公司 用于将命令传输到动态随机存取存储器的技术
CN115691648A (zh) * 2022-10-31 2023-02-03 长鑫存储技术有限公司 存储器可靠性测试方法及装置、存储介质、电子设备
CN116386685A (zh) * 2023-03-29 2023-07-04 浙江力积存储科技有限公司 半导体器件及其校准方法、装置、存储介质和电子设备
CN116386689A (zh) * 2021-12-30 2023-07-04 美光科技公司 具有地址可选数据中毒电路系统的存储器以及相关联系统、装置及方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1510930A2 (en) * 2003-08-29 2005-03-02 Broadcom Corporation Memory interface system and method
CN101971150A (zh) * 2008-01-08 2011-02-09 思科技术公司 用于存储器扩展的系统和方法
CN111149164A (zh) * 2017-12-21 2020-05-12 美光科技公司 扩展写入前导期间的选通/时钟相位容限的管理
CN113808631A (zh) * 2020-06-16 2021-12-17 美光科技公司 用于数据选通写入定时的设备、系统和方法
CN114840454A (zh) * 2021-02-02 2022-08-02 辉达公司 用于将命令传输到动态随机存取存储器的技术
CN116386689A (zh) * 2021-12-30 2023-07-04 美光科技公司 具有地址可选数据中毒电路系统的存储器以及相关联系统、装置及方法
CN115691648A (zh) * 2022-10-31 2023-02-03 长鑫存储技术有限公司 存储器可靠性测试方法及装置、存储介质、电子设备
CN116386685A (zh) * 2023-03-29 2023-07-04 浙江力积存储科技有限公司 半导体器件及其校准方法、装置、存储介质和电子设备

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CLOCK PSIJ Study under different PDN choices in LPDDR3 systems;Vijay Kumar Singh等;2018 IEEE Electrical Design of Advanced Packaging and Systems Symposium (EDAPS);全文 *
DDR2 SDRAM控制器的研究与实现;李圣;中国优秀硕士学位论文全文数据库信息科技辑(第08期);全文 *

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